JPH05276035A - デジタル/アナログ変換器 - Google Patents
デジタル/アナログ変換器Info
- Publication number
- JPH05276035A JPH05276035A JP4100628A JP10062892A JPH05276035A JP H05276035 A JPH05276035 A JP H05276035A JP 4100628 A JP4100628 A JP 4100628A JP 10062892 A JP10062892 A JP 10062892A JP H05276035 A JPH05276035 A JP H05276035A
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- JP
- Japan
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- digital
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- multiplier
- circuit
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Abstract
(57)【要約】
【目的】デジタル信号からアナログ信号に変換する最初
の段階で、高周波成分を除去し後段ローパスフィルタの
負担を極度に低減もしくは省略することを可能にし、聴
感上の品質を大幅に向上させることができるデジタル/
アナログ変換器の提供を課題とする。 【構成】デジタル/アナログ変換器は、デジタル入力値
を1サンプリング時間分だけ遅延させた値からデジタル
入力値を1/K倍した値を減算する第1演算回路と、第
1演算回路出力のデジタル値をアナログ値に変換しK倍
する、あるいはK倍してからデジタル値をアナログ値に
変換する乗算デジタル/アナログ変換回路と、積分回路
と、積分回路の出力値をK倍した値から乗算デジタル/
アナログ変換回路の出力値を減算する第2演算回路と、
第2演算回路の出力を入力とする前記積分回路からな
る。
の段階で、高周波成分を除去し後段ローパスフィルタの
負担を極度に低減もしくは省略することを可能にし、聴
感上の品質を大幅に向上させることができるデジタル/
アナログ変換器の提供を課題とする。 【構成】デジタル/アナログ変換器は、デジタル入力値
を1サンプリング時間分だけ遅延させた値からデジタル
入力値を1/K倍した値を減算する第1演算回路と、第
1演算回路出力のデジタル値をアナログ値に変換しK倍
する、あるいはK倍してからデジタル値をアナログ値に
変換する乗算デジタル/アナログ変換回路と、積分回路
と、積分回路の出力値をK倍した値から乗算デジタル/
アナログ変換回路の出力値を減算する第2演算回路と、
第2演算回路の出力を入力とする前記積分回路からな
る。
Description
【0001】
【産業上の利用分野】この発明は、デジタルオーディオ
機器において、デジタル信号処理回路の後段に接続され
るデジタル/アナログ変換器に関する。
機器において、デジタル信号処理回路の後段に接続され
るデジタル/アナログ変換器に関する。
【0002】
【従来の技術】デジタルオ―ディオ機器に於けるデジタ
ル/アナログ変換方式は、デジタル信号処理回路からの
Nビットのデジタル信号をアナログ信号(アナログ階段
波、パルス幅変調等)に変換し、ロ―パスフィルタを介
してアナログ値に変換する構成になっている。しかしな
がら、従来のデジタル/アナログ変換方式には、以下に
示す問題点がある。
ル/アナログ変換方式は、デジタル信号処理回路からの
Nビットのデジタル信号をアナログ信号(アナログ階段
波、パルス幅変調等)に変換し、ロ―パスフィルタを介
してアナログ値に変換する構成になっている。しかしな
がら、従来のデジタル/アナログ変換方式には、以下に
示す問題点がある。
【0003】従来技術に於いて、ローパスフィルタに入
力されるアナログ信号の高周波成分は多く、ローパスフ
ィルタによる高周波成分カットは必要不可欠である。現
在、オ―バ―サンプリング等の技術が導入され、ローパ
スフィルタの高周波成分カットの負担を軽減することが
実施されているが、ローパスフィルタによる聴感上の品
質低下、即ち、位相特性の劣化による歪、遅延時間の増
大は防ぎようもない。
力されるアナログ信号の高周波成分は多く、ローパスフ
ィルタによる高周波成分カットは必要不可欠である。現
在、オ―バ―サンプリング等の技術が導入され、ローパ
スフィルタの高周波成分カットの負担を軽減することが
実施されているが、ローパスフィルタによる聴感上の品
質低下、即ち、位相特性の劣化による歪、遅延時間の増
大は防ぎようもない。
【0004】
【発明が解決しようとする課題】本発明は、デジタル信
号からアナログ信号に変換する最初の段階で、高周波成
分を除去し後段ローパスフィルタの負担を極度に低減も
しくは省略することを可能にし、聴感上の品質を大幅に
向上させることにある。
号からアナログ信号に変換する最初の段階で、高周波成
分を除去し後段ローパスフィルタの負担を極度に低減も
しくは省略することを可能にし、聴感上の品質を大幅に
向上させることにある。
【0005】
【課題を解決するための手段】上記課題を解決すべく、
【0006】本発明に係わるデジタル/アナログ変換器
は、デジタル入力値を1サンプリング時間分だけ遅延さ
せた値からデジタル入力値を1/K倍した値を減算する
第1演算回路と、第1演算回路出力のデジタル値をアナ
ログ値に変換しK倍する、あるいはK倍してからデジタ
ル値をアナログ値に変換する乗算デジタル/アナログ変
換回路と、積分回路と、積分回路の出力値をK倍した値
から乗算デジタル/アナログ変換回路の出力値を減算す
る第2演算回路と、第2演算回路の出力を入力とする前
記積分回路からなることを特徴とする。
は、デジタル入力値を1サンプリング時間分だけ遅延さ
せた値からデジタル入力値を1/K倍した値を減算する
第1演算回路と、第1演算回路出力のデジタル値をアナ
ログ値に変換しK倍する、あるいはK倍してからデジタ
ル値をアナログ値に変換する乗算デジタル/アナログ変
換回路と、積分回路と、積分回路の出力値をK倍した値
から乗算デジタル/アナログ変換回路の出力値を減算す
る第2演算回路と、第2演算回路の出力を入力とする前
記積分回路からなることを特徴とする。
【0007】
【発明の作用・効果】デジタル信号処理回路からのNビ
ットのデジタル信号は、各サンプリング点での両極性の
絶対値であり、デジタル/アナログ変換後の信号は、ア
ナログの階段波になってしまう。
ットのデジタル信号は、各サンプリング点での両極性の
絶対値であり、デジタル/アナログ変換後の信号は、ア
ナログの階段波になってしまう。
【0008】それで、デジタル/アナログ変換の最初の
段階で高周波成分を除去するために、各サンプリング点
での相対値を演算し、この相対値を積分することで階段
波間のデ―タを結び合わせ、滑らかなアナログ波形にす
る。
段階で高周波成分を除去するために、各サンプリング点
での相対値を演算し、この相対値を積分することで階段
波間のデ―タを結び合わせ、滑らかなアナログ波形にす
る。
【0009】本発明によれば、小さなCR時定数によ
り、効率的な積分が実施可能であり、積分部分にデジタ
ルのノイズが発生しにくいため、非常に滑らかなアナロ
グ波形を再生することが可能となり、後段のローパスフ
ィルタを完全に除去することも可能である。さらに、信
号周波数の変化に伴う位相の変化も原理上発生せず、デ
ジタル入力からアナログ出力までのデジタル/アナログ
変換時間も最小となる。このため、聴感上の品質を極限
にまで向上させることが可能となる。
り、効率的な積分が実施可能であり、積分部分にデジタ
ルのノイズが発生しにくいため、非常に滑らかなアナロ
グ波形を再生することが可能となり、後段のローパスフ
ィルタを完全に除去することも可能である。さらに、信
号周波数の変化に伴う位相の変化も原理上発生せず、デ
ジタル入力からアナログ出力までのデジタル/アナログ
変換時間も最小となる。このため、聴感上の品質を極限
にまで向上させることが可能となる。
【0010】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。
明する。
【0011】実施例 (図1、図2) この実施例は本発明に係わるデジタル/アナログ変換器
に関するものである。
に関するものである。
【0012】図1に於いて、公知のデジタル信号処理回
路(図示せず)からのNビットのデジタルデータDaを
シフトレジスタ等で構成される1サンプリング時間分の
遅延量を有するデジタル遅延回路DLと入力値をK1倍
する第1乗算器MP1のおのおのに入力する。デジタル
遅延回路DLの出力つまり、デジタルデータDaの1サ
ンプリング時間分前のデータDbと第1乗算器MP1の
出力を第1減算器DO1に入力して、デジタル遅延回路
DLの出力値から第1乗算器MP1の出力値を引いた値
を求め出力する。
路(図示せず)からのNビットのデジタルデータDaを
シフトレジスタ等で構成される1サンプリング時間分の
遅延量を有するデジタル遅延回路DLと入力値をK1倍
する第1乗算器MP1のおのおのに入力する。デジタル
遅延回路DLの出力つまり、デジタルデータDaの1サ
ンプリング時間分前のデータDbと第1乗算器MP1の
出力を第1減算器DO1に入力して、デジタル遅延回路
DLの出力値から第1乗算器MP1の出力値を引いた値
を求め出力する。
【0013】第1減算器DO1の出力をデジタル信号か
らアナログ信号に変換するデジタル/アナログ変換回路
DACに入力し、更にその出力を、入力値をK2倍する
第2乗算器MP2に入力する。
らアナログ信号に変換するデジタル/アナログ変換回路
DACに入力し、更にその出力を、入力値をK2倍する
第2乗算器MP2に入力する。
【0014】第2乗算器MP2の出力を第2減算器DO
2の一方に入力し、更に第2減算器DO2出力を抵抗R
とコンデンサCの直列回路から成る積分回路ITに入力
する。積分回路ITの出力を入力値をK2倍する第3乗
算器MP3に入力し、更にその出力を第2減算器DO2
の他方に入力する。これにより、第2減算器DO2で、
第3乗算器MP3の出力値から第2乗算器MP2の出力
値を引いた値を求め出力する。
2の一方に入力し、更に第2減算器DO2出力を抵抗R
とコンデンサCの直列回路から成る積分回路ITに入力
する。積分回路ITの出力を入力値をK2倍する第3乗
算器MP3に入力し、更にその出力を第2減算器DO2
の他方に入力する。これにより、第2減算器DO2で、
第3乗算器MP3の出力値から第2乗算器MP2の出力
値を引いた値を求め出力する。
【0015】上記構成により、デジタル処理回路からの
デジタルデータDaは、1サンプリング時間分の遅延量
を有するデジタル遅延器DLに入力され、Daに対し1
サンプリング遅延したデジタルデータDbを得る。ま
た、デジタルデータDaには、定数K1が乗ぜられ、前
記デジタルデータDbを減算する。このデジタルデータ
値は、デジタル/アナログ変換回路DACの入力とな
り、デジタル/アナログ変換回路DACの出力には、D
b−K1×Daに応じたアナログ電圧ΔVを発生し、更
に定数K2が乗ぜられる。
デジタルデータDaは、1サンプリング時間分の遅延量
を有するデジタル遅延器DLに入力され、Daに対し1
サンプリング遅延したデジタルデータDbを得る。ま
た、デジタルデータDaには、定数K1が乗ぜられ、前
記デジタルデータDbを減算する。このデジタルデータ
値は、デジタル/アナログ変換回路DACの入力とな
り、デジタル/アナログ変換回路DACの出力には、D
b−K1×Daに応じたアナログ電圧ΔVを発生し、更
に定数K2が乗ぜられる。
【0016】抵抗RとコンデンサCとの直列回路からな
る積分回路が形成されており、抵抗RとコンデンサCの
接続点が、積分回路の出力端子となる。また同点の電位
Vcは、定数K2が乗ぜられるとともに正帰還され、前
記アナログ電圧ΔV×定数K2により減算される。さら
に、この減算結果(電圧)は、抵抗器Rの他端(電位V
d)に接続される。尚、コンデンサCの他端は、接地電
位である。
る積分回路が形成されており、抵抗RとコンデンサCの
接続点が、積分回路の出力端子となる。また同点の電位
Vcは、定数K2が乗ぜられるとともに正帰還され、前
記アナログ電圧ΔV×定数K2により減算される。さら
に、この減算結果(電圧)は、抵抗器Rの他端(電位V
d)に接続される。尚、コンデンサCの他端は、接地電
位である。
【0017】以上の構成に於いて、その動作を以下に述
べる。
べる。
【0018】先ず、ΔV は前述の如く、 ΔV=(Db−K1×Da) 式 である。但し、左辺は、アナログ値で、右辺は、デジタ
ル値である。
ル値である。
【0019】また、抵抗器Rの端子電圧Vdは、 Vd=K2×(Vc−ΔV) 式 で、与えられることは、図1より明かである。
【0020】ここで、抵抗器RとコンデンサCの接続点
の電位Vcは、 Vc=(Vd−Vco)×S+Vco 式 但し、S=(1−exp(−t/τ)) τ=R×
C Vcoは、1サンプリング前のVcを示す。で、与えら
れ、積分が実行されることが判る。Vcは、出力端子の
電位である。
の電位Vcは、 Vc=(Vd−Vco)×S+Vco 式 但し、S=(1−exp(−t/τ)) τ=R×
C Vcoは、1サンプリング前のVcを示す。で、与えら
れ、積分が実行されることが判る。Vcは、出力端子の
電位である。
【0021】次に、式より、Vdについて解くと、 Vd=(Vc+Vco×(S−1))/S 式 が、得られ、式を式に代入し、Vcについて解く
と、 Vc={K2×S×(Db−K1×Da)+Vco×(S−1)}/(K2× S−1) 式 が、得られる。
と、 Vc={K2×S×(Db−K1×Da)+Vco×(S−1)}/(K2× S−1) 式 が、得られる。
【0022】ここで、K=K2 、K1=1/Kなる関
係を用いて、式を整理すると Vc={S×(K×Db−Da)+Vco×(S−1)}/(K×S−1) 式 が、得られる。
係を用いて、式を整理すると Vc={S×(K×Db−Da)+Vco×(S−1)}/(K×S−1) 式 が、得られる。
【0023】式より、実際の動作を確認すると以下の
ようになる。最初に、t=0 即ち、S=0 の時刻で
は、 Vc=Vco 式 となる。
ようになる。最初に、t=0 即ち、S=0 の時刻で
は、 Vc=Vco 式 となる。
【0024】また、t=T (サンプリング周期=T)
で、S=1/(K+1) となるように、時定数τを
決定すると、 Vc=Da−K×Db+K×Vco 式 が、得られる。
で、S=1/(K+1) となるように、時定数τを
決定すると、 Vc=Da−K×Db+K×Vco 式 が、得られる。
【0025】また、、式では、Vcoの初期値は以
下のようにあたえられる。 Vco=Db 式 これより、 t=0の時 Vc=Db t=Tの時 Vc=Da が、導かれる。また、t=0〜Tの期間内では、Vb
→ Va の直線積分が実施されることも式より明か
である。
下のようにあたえられる。 Vco=Db 式 これより、 t=0の時 Vc=Db t=Tの時 Vc=Da が、導かれる。また、t=0〜Tの期間内では、Vb
→ Va の直線積分が実施されることも式より明か
である。
【0026】図2に、本発明による上記デジタル/アナ
ログ変換器の動作波形例を示す。
ログ変換器の動作波形例を示す。
【0027】波形Daは、本発明のデジタル/アナログ
変換器のデジタルデータ入力値で、波形ΔVは、デジタ
ル/アナログ変換回路DACの出力であるアナログ値波
形であり、波形Vcは、積分回路ITの出力波形、つま
り、本発明のデジタル/アナログ変換器の出力波形であ
る。
変換器のデジタルデータ入力値で、波形ΔVは、デジタ
ル/アナログ変換回路DACの出力であるアナログ値波
形であり、波形Vcは、積分回路ITの出力波形、つま
り、本発明のデジタル/アナログ変換器の出力波形であ
る。
【0028】以上のごとく、本発明によれば、非常に滑
らかなアナログ波形を再生させることが可能となる。
らかなアナログ波形を再生させることが可能となる。
【0029】なお、上記実施例における第1減算器DO
1あるいは第2減算器DO2について、減算値側を予め
符号反転してから入力することで減算器の変わりに加算
器を用いてもよい。又、デジタル/アナログ変換回路D
ACの次に第2乗算器MP2を配置したが、デジタル/
アナログ変換回路DACの前に第2乗算器MP2を配置
してもよい。
1あるいは第2減算器DO2について、減算値側を予め
符号反転してから入力することで減算器の変わりに加算
器を用いてもよい。又、デジタル/アナログ変換回路D
ACの次に第2乗算器MP2を配置したが、デジタル/
アナログ変換回路DACの前に第2乗算器MP2を配置
してもよい。
【図1】実施例に係わるデジタル/アナログ変換器の構
成図
成図
【図2】実施例に係わるデジタル/アナログ変換器の動
作波形図
作波形図
DL デジタル遅延回路 MP1 第1乗算器 MP2 第2乗算器 MP3 第3乗算器 DO1 第1減算器 DO2 第2減算器 DAC デジタル/アナログ変換回路 IT 積分回路
Claims (1)
- 【請求項1】デジタル入力値を1サンプリング時間分だ
け遅延させた値からデジタル入力値を1/K倍した値を
減算する第1演算回路と、第1演算回路出力のデジタル
値をアナログ値に変換しK倍する、あるいはK倍してか
らデジタル値をアナログ値に変換する乗算デジタル/ア
ナログ変換回路と、積分回路と、積分回路の出力値をK
倍した値から乗算デジタル/アナログ変換回路の出力値
を減算する第2演算回路と、第2演算回路の出力を入力
とする前記積分回路からなることを特徴とするデジタル
/アナログ変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04100628A JP3125225B2 (ja) | 1992-03-25 | 1992-03-25 | デジタル/アナログ変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04100628A JP3125225B2 (ja) | 1992-03-25 | 1992-03-25 | デジタル/アナログ変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05276035A true JPH05276035A (ja) | 1993-10-22 |
JP3125225B2 JP3125225B2 (ja) | 2001-01-15 |
Family
ID=14279107
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04100628A Expired - Fee Related JP3125225B2 (ja) | 1992-03-25 | 1992-03-25 | デジタル/アナログ変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3125225B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003526979A (ja) * | 2000-03-04 | 2003-09-09 | クゥアルコム・インコーポレイテッド | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
US6697002B2 (en) | 2002-01-17 | 2004-02-24 | Onkyo Corporation | Low-pass filter |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6041940B2 (ja) * | 2015-08-03 | 2016-12-14 | 三菱重工業株式会社 | 船舶 |
-
1992
- 1992-03-25 JP JP04100628A patent/JP3125225B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003526979A (ja) * | 2000-03-04 | 2003-09-09 | クゥアルコム・インコーポレイテッド | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
JP2012075130A (ja) * | 2000-03-04 | 2012-04-12 | Qualcomm Inc | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
JP2014039276A (ja) * | 2000-03-04 | 2014-02-27 | Qualcomm Incorporated | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
US6697002B2 (en) | 2002-01-17 | 2004-02-24 | Onkyo Corporation | Low-pass filter |
Also Published As
Publication number | Publication date |
---|---|
JP3125225B2 (ja) | 2001-01-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |