JPH04230170A - デジタル処理装置 - Google Patents
デジタル処理装置Info
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- JPH04230170A JPH04230170A JP2415148A JP41514890A JPH04230170A JP H04230170 A JPH04230170 A JP H04230170A JP 2415148 A JP2415148 A JP 2415148A JP 41514890 A JP41514890 A JP 41514890A JP H04230170 A JPH04230170 A JP H04230170A
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- 238000005070 sampling Methods 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 101100511858 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) LSB1 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、デジタル処理装置に
関し、特に画像処理分野において(N+1)ビットの階
調の表現をNビットのD/Aコンバータで構成するデジ
タル処理装置に関する。
関し、特に画像処理分野において(N+1)ビットの階
調の表現をNビットのD/Aコンバータで構成するデジ
タル処理装置に関する。
【0002】
【従来の技術】従来、画像処理のデジタル処理装置にお
いては、NビットのD/Aコンバータにより画像信号を
サンプリング周波数fsでデジタル信号に変換し、次に
述べるような手法で(N+1)ビットデータを得て(N
+1)ビット階調の表現を可能としている。
いては、NビットのD/Aコンバータにより画像信号を
サンプリング周波数fsでデジタル信号に変換し、次に
述べるような手法で(N+1)ビットデータを得て(N
+1)ビット階調の表現を可能としている。
【0003】図2は、従来のデジタル画像処理装置の一
構成例で、入力端子INから入力される映像信号は、A
/Dコンバータ211においてサンプリング周波数fs
でデジタル信号に変換された後、デジタル処理回路21
2に送出される。デジタル処理回路212では、A/D
コンバータ211からのデータを2fsのサンプリング
周波数でデジタル信号処理して(N+1)ビットデータ
として(N+1)ビットのD/Aコンバータ212に出
力する。D/Aコンバータ213は、デジタル処理回路
212からの(N+1)ビットのデジタルデータをD/
A変換してアナログLPF/BPF214に出力する。 そして、アナログLPF/BPF214からは、低域通
過/帯域通過フィルタリング処理された信号が出力され
る。
構成例で、入力端子INから入力される映像信号は、A
/Dコンバータ211においてサンプリング周波数fs
でデジタル信号に変換された後、デジタル処理回路21
2に送出される。デジタル処理回路212では、A/D
コンバータ211からのデータを2fsのサンプリング
周波数でデジタル信号処理して(N+1)ビットデータ
として(N+1)ビットのD/Aコンバータ212に出
力する。D/Aコンバータ213は、デジタル処理回路
212からの(N+1)ビットのデジタルデータをD/
A変換してアナログLPF/BPF214に出力する。 そして、アナログLPF/BPF214からは、低域通
過/帯域通過フィルタリング処理された信号が出力され
る。
【0004】図3は、従来のデジタル画像処理装置の他
の構成例を示し、A/Dコンバータ311でデジタル信
号に変換されたデータは、デジタル処理回路312でサ
ンプリング周波数fsでデジタル処理され、Nビットデ
ータとして、NビットのD/Aコンバータ313と31
4に出力される。D/Aコンバータ313と314は、
サンプリング周波数fsをもつサンプリング信号とfs
の反転サンプリング信号fs(I)とでNビットの入力
デジタル信号をアナログ信号に変換してそれぞれ信号A
とBとして加算器315に供給される。加算器315で
加算された加算信号は、演算増幅器316で(A+B)
/2の演算が行われ、アナログLPF/BPF317に
よって出力信号を得ている。
の構成例を示し、A/Dコンバータ311でデジタル信
号に変換されたデータは、デジタル処理回路312でサ
ンプリング周波数fsでデジタル処理され、Nビットデ
ータとして、NビットのD/Aコンバータ313と31
4に出力される。D/Aコンバータ313と314は、
サンプリング周波数fsをもつサンプリング信号とfs
の反転サンプリング信号fs(I)とでNビットの入力
デジタル信号をアナログ信号に変換してそれぞれ信号A
とBとして加算器315に供給される。加算器315で
加算された加算信号は、演算増幅器316で(A+B)
/2の演算が行われ、アナログLPF/BPF317に
よって出力信号を得ている。
【0005】
【発明が解決しようとする課題】上述のように、従来の
デジタル処理装置は、(N+1)ビットの階調を実現す
るため、図2のように、(N+1)ビットのD/Aコン
バータ213を使用したり、図3のように、2個のNビ
ットのD/Aコンバータ3313と314を使用してい
る。しかしながら、図2の構成では、(N+1)ビット
のD/Aコンバータを必要とするが、一般に(N+1)
ビットのD/AコンバータはNビットのD/Aコンバー
タと比較して相当高価であるため、コスト面での問題が
ある。また、図3の構成では、NビットのD/Aコンバ
ータを2個必要とするため、同様にコスト面での問題が
残る。そこで、この発明の目的は、2fs以上の周波数
でオーバーサンプリングが可能で(N+1)ビットの階
調をNビットのD/Aコンバータで構成可能なデジタル
処理装置を提供することにある。
デジタル処理装置は、(N+1)ビットの階調を実現す
るため、図2のように、(N+1)ビットのD/Aコン
バータ213を使用したり、図3のように、2個のNビ
ットのD/Aコンバータ3313と314を使用してい
る。しかしながら、図2の構成では、(N+1)ビット
のD/Aコンバータを必要とするが、一般に(N+1)
ビットのD/AコンバータはNビットのD/Aコンバー
タと比較して相当高価であるため、コスト面での問題が
ある。また、図3の構成では、NビットのD/Aコンバ
ータを2個必要とするため、同様にコスト面での問題が
残る。そこで、この発明の目的は、2fs以上の周波数
でオーバーサンプリングが可能で(N+1)ビットの階
調をNビットのD/Aコンバータで構成可能なデジタル
処理装置を提供することにある。
【0006】
【課題を解決するための手段】前述の課題を解決するた
め、この発明によるデジタル処理装置は、入力アナログ
信号信号を第1の周波数のサンプリングでデジタル信号
に変換するA/Dコンバータと、前記デジタルデータに
所定のデジタル処理を施し、前記第1の周波数の2倍以
上の第2の周波数のクロックM個に1個の割合で“0”
を挿入して出力するデジタル回路と、前記第2の周波数
で動作し、前記デジタル回路からの出力のMSBまたは
LSBを除くNビットのデータをアナログ信号に変換す
るD/Aコンバータと、前記MSBに相当するデータと
“0”レベルとを前記MSBまたはLSBデータに応答
して切り換え出力するスイッチと、前記スイッチからの
出力と前記D/Aコンバータからの出力とを加算する加
算回路と、を備えて構成される。
め、この発明によるデジタル処理装置は、入力アナログ
信号信号を第1の周波数のサンプリングでデジタル信号
に変換するA/Dコンバータと、前記デジタルデータに
所定のデジタル処理を施し、前記第1の周波数の2倍以
上の第2の周波数のクロックM個に1個の割合で“0”
を挿入して出力するデジタル回路と、前記第2の周波数
で動作し、前記デジタル回路からの出力のMSBまたは
LSBを除くNビットのデータをアナログ信号に変換す
るD/Aコンバータと、前記MSBに相当するデータと
“0”レベルとを前記MSBまたはLSBデータに応答
して切り換え出力するスイッチと、前記スイッチからの
出力と前記D/Aコンバータからの出力とを加算する加
算回路と、を備えて構成される。
【0007】
【作用】この発明では、先ず、入力アナログ信号を第1
の周波数のサンプリングで変換されたデジタルデータに
所定のデジタル処理を施し、第1の周波数の2倍以上の
第2の周波数のクロックM個に1個の割合で“0”を挿
入、補正してデジタルデータを得る。このデジタルデー
タを第2の周波数で動作D/Aコンバータにより、(N
+1)ビットのデジタルデータのうちMSBまたはLS
Bを除くNビットのデータをアナログ信号に変換する。 そして上記MSBに相当するデータと“0”レベルとを
上記MSBまたはLSBデータに応答して切り換え出力
されたデータと上記D/Aコンバータからの出力とを加
算することにより、(N+1)ビットの階調をNビット
のD/Aコンバータで構成可能としている。
の周波数のサンプリングで変換されたデジタルデータに
所定のデジタル処理を施し、第1の周波数の2倍以上の
第2の周波数のクロックM個に1個の割合で“0”を挿
入、補正してデジタルデータを得る。このデジタルデー
タを第2の周波数で動作D/Aコンバータにより、(N
+1)ビットのデジタルデータのうちMSBまたはLS
Bを除くNビットのデータをアナログ信号に変換する。 そして上記MSBに相当するデータと“0”レベルとを
上記MSBまたはLSBデータに応答して切り換え出力
されたデータと上記D/Aコンバータからの出力とを加
算することにより、(N+1)ビットの階調をNビット
のD/Aコンバータで構成可能としている。
【0008】
【実施例】次に、この発明について図面を参照しながら
説明する。図1は、この発明によるデジタル処理装置の
一実施例の構成ブロック図であり、画像処理分野への適
用例を示す。入力端子INからの映像信号は、A/Dコ
ンバータ1でサンプリング周波数fsでデジタル信号に
変換された後、デジタル処理部2に入力される。デジタ
ル処理部2は、デジタル画像信号に対してY/C分離、
ノイズリダクション等のデジタル処理を施す回路である
。デジタル処理部2にはサンプリング周波数fsのサン
プリング信号が供給されており、デジタル処理回路11
でデジタル処理された(N+1)ビットのデジタル信号
をスイッチ12の一入力端子に供給する。スイッチ12
の他入力端子はデータ“0”を供給するため接地されて
いる。M分周カウンタ3は、2fs以上のクロック信号
をM分周して得られる信号をスイッチ12の切換信号と
して供給するとともに、NビットD/A変換器4に変換
タイミング信号として供給する。スイッチ12は、M分
周カウンタ3からの切換信号を受け、デジタル処理回路
11からのデータを、M回に1回の割合つまり、M:1
でデータ“0”を挿入、補間して出力する。
説明する。図1は、この発明によるデジタル処理装置の
一実施例の構成ブロック図であり、画像処理分野への適
用例を示す。入力端子INからの映像信号は、A/Dコ
ンバータ1でサンプリング周波数fsでデジタル信号に
変換された後、デジタル処理部2に入力される。デジタ
ル処理部2は、デジタル画像信号に対してY/C分離、
ノイズリダクション等のデジタル処理を施す回路である
。デジタル処理部2にはサンプリング周波数fsのサン
プリング信号が供給されており、デジタル処理回路11
でデジタル処理された(N+1)ビットのデジタル信号
をスイッチ12の一入力端子に供給する。スイッチ12
の他入力端子はデータ“0”を供給するため接地されて
いる。M分周カウンタ3は、2fs以上のクロック信号
をM分周して得られる信号をスイッチ12の切換信号と
して供給するとともに、NビットD/A変換器4に変換
タイミング信号として供給する。スイッチ12は、M分
周カウンタ3からの切換信号を受け、デジタル処理回路
11からのデータを、M回に1回の割合つまり、M:1
でデータ“0”を挿入、補間して出力する。
【0009】こうして、スイッチ12によりデータ“0
”が挿入された(N+1)ビットデジタル信号はMSB
/LSBとそれ以外のビットに分離される。分離された
データのうちMSB/LSB以外のNビットデータは、
D/Aコンバータ4でアナログ信号に変換され、MSB
/LSB1ビットデータは、デジタルディレイ回路13
で所定時間遅延された後、微調用のアナログディレイ回
路5で所定時間だけ遅延され、D/Aコンバータ4の出
力信号と同期がとられてスイッチ7の切換信号として出
力される。D/Aコンバータ4で変換されたアナログ信
号は加算器8の一入力端子に供給される。レギユレータ
6は、MSB相当の電圧を発生するもので、発生電圧は
スイッチ7の他入力端子に供給されている。
”が挿入された(N+1)ビットデジタル信号はMSB
/LSBとそれ以外のビットに分離される。分離された
データのうちMSB/LSB以外のNビットデータは、
D/Aコンバータ4でアナログ信号に変換され、MSB
/LSB1ビットデータは、デジタルディレイ回路13
で所定時間遅延された後、微調用のアナログディレイ回
路5で所定時間だけ遅延され、D/Aコンバータ4の出
力信号と同期がとられてスイッチ7の切換信号として出
力される。D/Aコンバータ4で変換されたアナログ信
号は加算器8の一入力端子に供給される。レギユレータ
6は、MSB相当の電圧を発生するもので、発生電圧は
スイッチ7の他入力端子に供給されている。
【0010】さて、スイッチ7は、アナログディレイ回
路5からの切換信号に応答してレギュレータ6の出力レ
ベルと接地(GND)レベルとを加算器8の入力端子に
切り換え出力する。加算器8で加算して得られた加算信
号は、ダイナミックレンジ(N+1)ビットデータとな
り、見掛上Mfsでオーバーサンプリングされてアナロ
グLPF/BPF9に送出される。アナログLPF/B
PF9は加算器8からの加算信号を補間して出力信号と
して出力する。ここで、2fs以上のオーバーサンプリ
ングによりアナログLPF/BPF(補間フィルタ)9
の周波数特性はゆるやかな減衰とすることができる。
路5からの切換信号に応答してレギュレータ6の出力レ
ベルと接地(GND)レベルとを加算器8の入力端子に
切り換え出力する。加算器8で加算して得られた加算信
号は、ダイナミックレンジ(N+1)ビットデータとな
り、見掛上Mfsでオーバーサンプリングされてアナロ
グLPF/BPF9に送出される。アナログLPF/B
PF9は加算器8からの加算信号を補間して出力信号と
して出力する。ここで、2fs以上のオーバーサンプリ
ングによりアナログLPF/BPF(補間フィルタ)9
の周波数特性はゆるやかな減衰とすることができる。
【0011】以上の実施例は画像データについての処理
装置について説明しているが、この発明は画像処理分野
に限らず、D/Aコンバータを含む各種装置に適用可能
であることは勿論である。
装置について説明しているが、この発明は画像処理分野
に限らず、D/Aコンバータを含む各種装置に適用可能
であることは勿論である。
【0012】
【発明の効果】以上説明したように、この発明によるデ
ジタル処理装置は、1個のNビットのD/Aコンバータ
を用いて比較的簡易な構成でダイナミックレンジ(N+
1)ビットのデータが容易に得られるので、画像処理装
置に適用すれば(N+1)ビットの階調を低コストで簡
単に得ることができる。
ジタル処理装置は、1個のNビットのD/Aコンバータ
を用いて比較的簡易な構成でダイナミックレンジ(N+
1)ビットのデータが容易に得られるので、画像処理装
置に適用すれば(N+1)ビットの階調を低コストで簡
単に得ることができる。
【図1】この発明によるデジタル処理装置の一実施例を
示す構成ブロック図である。
示す構成ブロック図である。
【図2】従来の画像処理用デジタル処理装置の構成ブロ
ック図である。
ック図である。
【図3】従来の画像処理用デジタル処理装置の他の構成
ブロック図である。
ブロック図である。
1 A/Dコンバータ
2 デジタル処理部
3 M分周カウンタ
4 NビットD/Aコンバータ5
アナログディレイ回路6 レ
ギュレータ 7、12 スイッチ 8 加算器 9 アナログLPF/BPF11
デジタル処理回路
アナログディレイ回路6 レ
ギュレータ 7、12 スイッチ 8 加算器 9 アナログLPF/BPF11
デジタル処理回路
Claims (1)
- 入力アナログ信号信号を第1の周波数のサンプリングで
デジタル信号に変換するA/Dコンバータと、前記デジ
タルデータに所定のデジタル処理を施し、前記第1の周
波数の2倍以上の第2の周波数のクロックM個に1個の
割合で“0”を挿入して出力するデジタル回路と、前記
第2の周波数で動作し、前記デジタル回路からの出力の
MSBまたはLSBを除くNビットのデータをアナログ
信号に変換するD/Aコンバータと、前記MSBに相当
するデータと“0”レベルとを前記MSBまたはLSB
データに応答して切り換え出力するスイッチと、前記ス
イッチからの出力と前記D/Aコンバータからの出力と
を加算する加算回路と、を備えて成ることを特徴とする
デジタル処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2415148A JPH04230170A (ja) | 1990-12-27 | 1990-12-27 | デジタル処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2415148A JPH04230170A (ja) | 1990-12-27 | 1990-12-27 | デジタル処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04230170A true JPH04230170A (ja) | 1992-08-19 |
Family
ID=18523550
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2415148A Pending JPH04230170A (ja) | 1990-12-27 | 1990-12-27 | デジタル処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04230170A (ja) |
-
1990
- 1990-12-27 JP JP2415148A patent/JPH04230170A/ja active Pending
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