JPH04230170A - デジタル処理装置 - Google Patents
デジタル処理装置Info
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- JPH04230170A JPH04230170A JP2415148A JP41514890A JPH04230170A JP H04230170 A JPH04230170 A JP H04230170A JP 2415148 A JP2415148 A JP 2415148A JP 41514890 A JP41514890 A JP 41514890A JP H04230170 A JPH04230170 A JP H04230170A
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- 238000005070 sampling Methods 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 101100511858 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) LSB1 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、デジタル処理装置に
関し、特に画像処理分野において（Ｎ＋１）ビットの階
調の表現をＮビットのＤ／Ａコンバータで構成するデジ
タル処理装置に関する。
関し、特に画像処理分野において（Ｎ＋１）ビットの階
調の表現をＮビットのＤ／Ａコンバータで構成するデジ
タル処理装置に関する。
【０００２】
【従来の技術】従来、画像処理のデジタル処理装置にお
いては、ＮビットのＤ／Ａコンバータにより画像信号を
サンプリング周波数ｆｓでデジタル信号に変換し、次に
述べるような手法で（Ｎ＋１）ビットデータを得て（Ｎ
＋１）ビット階調の表現を可能としている。
いては、ＮビットのＤ／Ａコンバータにより画像信号を
サンプリング周波数ｆｓでデジタル信号に変換し、次に
述べるような手法で（Ｎ＋１）ビットデータを得て（Ｎ
＋１）ビット階調の表現を可能としている。
【０００３】図２は、従来のデジタル画像処理装置の一
構成例で、入力端子ＩＮから入力される映像信号は、Ａ
／Ｄコンバータ２１１においてサンプリング周波数ｆｓ
でデジタル信号に変換された後、デジタル処理回路２１
２に送出される。デジタル処理回路２１２では、Ａ／Ｄ
コンバータ２１１からのデータを２ｆｓのサンプリング
周波数でデジタル信号処理して（Ｎ＋１）ビットデータ
として（Ｎ＋１）ビットのＤ／Ａコンバータ２１２に出
力する。Ｄ／Ａコンバータ２１３は、デジタル処理回路
２１２からの（Ｎ＋１）ビットのデジタルデータをＤ／
Ａ変換してアナログＬＰＦ／ＢＰＦ２１４に出力する。 そして、アナログＬＰＦ／ＢＰＦ２１４からは、低域通
過／帯域通過フィルタリング処理された信号が出力され
る。
構成例で、入力端子ＩＮから入力される映像信号は、Ａ
／Ｄコンバータ２１１においてサンプリング周波数ｆｓ
でデジタル信号に変換された後、デジタル処理回路２１
２に送出される。デジタル処理回路２１２では、Ａ／Ｄ
コンバータ２１１からのデータを２ｆｓのサンプリング
周波数でデジタル信号処理して（Ｎ＋１）ビットデータ
として（Ｎ＋１）ビットのＤ／Ａコンバータ２１２に出
力する。Ｄ／Ａコンバータ２１３は、デジタル処理回路
２１２からの（Ｎ＋１）ビットのデジタルデータをＤ／
Ａ変換してアナログＬＰＦ／ＢＰＦ２１４に出力する。 そして、アナログＬＰＦ／ＢＰＦ２１４からは、低域通
過／帯域通過フィルタリング処理された信号が出力され
る。
【０００４】図３は、従来のデジタル画像処理装置の他
の構成例を示し、Ａ／Ｄコンバータ３１１でデジタル信
号に変換されたデータは、デジタル処理回路３１２でサ
ンプリング周波数ｆｓでデジタル処理され、Ｎビットデ
ータとして、ＮビットのＤ／Ａコンバータ３１３と３１
４に出力される。Ｄ／Ａコンバータ３１３と３１４は、
サンプリング周波数ｆｓをもつサンプリング信号とｆｓ
の反転サンプリング信号ｆｓ（Ｉ）とでＮビットの入力
デジタル信号をアナログ信号に変換してそれぞれ信号Ａ
とＢとして加算器３１５に供給される。加算器３１５で
加算された加算信号は、演算増幅器３１６で（Ａ＋Ｂ）
／２の演算が行われ、アナログＬＰＦ／ＢＰＦ３１７に
よって出力信号を得ている。
の構成例を示し、Ａ／Ｄコンバータ３１１でデジタル信
号に変換されたデータは、デジタル処理回路３１２でサ
ンプリング周波数ｆｓでデジタル処理され、Ｎビットデ
ータとして、ＮビットのＤ／Ａコンバータ３１３と３１
４に出力される。Ｄ／Ａコンバータ３１３と３１４は、
サンプリング周波数ｆｓをもつサンプリング信号とｆｓ
の反転サンプリング信号ｆｓ（Ｉ）とでＮビットの入力
デジタル信号をアナログ信号に変換してそれぞれ信号Ａ
とＢとして加算器３１５に供給される。加算器３１５で
加算された加算信号は、演算増幅器３１６で（Ａ＋Ｂ）
／２の演算が行われ、アナログＬＰＦ／ＢＰＦ３１７に
よって出力信号を得ている。
【０００５】
【発明が解決しようとする課題】上述のように、従来の
デジタル処理装置は、（Ｎ＋１）ビットの階調を実現す
るため、図２のように、（Ｎ＋１）ビットのＤ／Ａコン
バータ２１３を使用したり、図３のように、２個のＮビ
ットのＤ／Ａコンバータ３３１３と３１４を使用してい
る。しかしながら、図２の構成では、（Ｎ＋１）ビット
のＤ／Ａコンバータを必要とするが、一般に（Ｎ＋１）
ビットのＤ／ＡコンバータはＮビットのＤ／Ａコンバー
タと比較して相当高価であるため、コスト面での問題が
ある。また、図３の構成では、ＮビットのＤ／Ａコンバ
ータを２個必要とするため、同様にコスト面での問題が
残る。そこで、この発明の目的は、２ｆｓ以上の周波数
でオーバーサンプリングが可能で（Ｎ＋１）ビットの階
調をＮビットのＤ／Ａコンバータで構成可能なデジタル
処理装置を提供することにある。
デジタル処理装置は、（Ｎ＋１）ビットの階調を実現す
るため、図２のように、（Ｎ＋１）ビットのＤ／Ａコン
バータ２１３を使用したり、図３のように、２個のＮビ
ットのＤ／Ａコンバータ３３１３と３１４を使用してい
る。しかしながら、図２の構成では、（Ｎ＋１）ビット
のＤ／Ａコンバータを必要とするが、一般に（Ｎ＋１）
ビットのＤ／ＡコンバータはＮビットのＤ／Ａコンバー
タと比較して相当高価であるため、コスト面での問題が
ある。また、図３の構成では、ＮビットのＤ／Ａコンバ
ータを２個必要とするため、同様にコスト面での問題が
残る。そこで、この発明の目的は、２ｆｓ以上の周波数
でオーバーサンプリングが可能で（Ｎ＋１）ビットの階
調をＮビットのＤ／Ａコンバータで構成可能なデジタル
処理装置を提供することにある。
【０００６】
【課題を解決するための手段】前述の課題を解決するた
め、この発明によるデジタル処理装置は、入力アナログ
信号信号を第１の周波数のサンプリングでデジタル信号
に変換するＡ／Ｄコンバータと、前記デジタルデータに
所定のデジタル処理を施し、前記第１の周波数の２倍以
上の第２の周波数のクロックＭ個に１個の割合で“０”
を挿入して出力するデジタル回路と、前記第２の周波数
で動作し、前記デジタル回路からの出力のＭＳＢまたは
ＬＳＢを除くＮビットのデータをアナログ信号に変換す
るＤ／Ａコンバータと、前記ＭＳＢに相当するデータと
“０”レベルとを前記ＭＳＢまたはＬＳＢデータに応答
して切り換え出力するスイッチと、前記スイッチからの
出力と前記Ｄ／Ａコンバータからの出力とを加算する加
算回路と、を備えて構成される。
め、この発明によるデジタル処理装置は、入力アナログ
信号信号を第１の周波数のサンプリングでデジタル信号
に変換するＡ／Ｄコンバータと、前記デジタルデータに
所定のデジタル処理を施し、前記第１の周波数の２倍以
上の第２の周波数のクロックＭ個に１個の割合で“０”
を挿入して出力するデジタル回路と、前記第２の周波数
で動作し、前記デジタル回路からの出力のＭＳＢまたは
ＬＳＢを除くＮビットのデータをアナログ信号に変換す
るＤ／Ａコンバータと、前記ＭＳＢに相当するデータと
“０”レベルとを前記ＭＳＢまたはＬＳＢデータに応答
して切り換え出力するスイッチと、前記スイッチからの
出力と前記Ｄ／Ａコンバータからの出力とを加算する加
算回路と、を備えて構成される。
【０００７】
【作用】この発明では、先ず、入力アナログ信号を第１
の周波数のサンプリングで変換されたデジタルデータに
所定のデジタル処理を施し、第１の周波数の２倍以上の
第２の周波数のクロックＭ個に１個の割合で“０”を挿
入、補正してデジタルデータを得る。このデジタルデー
タを第２の周波数で動作Ｄ／Ａコンバータにより、（Ｎ
＋１）ビットのデジタルデータのうちＭＳＢまたはＬＳ
Ｂを除くＮビットのデータをアナログ信号に変換する。 そして上記ＭＳＢに相当するデータと“０”レベルとを
上記ＭＳＢまたはＬＳＢデータに応答して切り換え出力
されたデータと上記Ｄ／Ａコンバータからの出力とを加
算することにより、（Ｎ＋１）ビットの階調をＮビット
のＤ／Ａコンバータで構成可能としている。
の周波数のサンプリングで変換されたデジタルデータに
所定のデジタル処理を施し、第１の周波数の２倍以上の
第２の周波数のクロックＭ個に１個の割合で“０”を挿
入、補正してデジタルデータを得る。このデジタルデー
タを第２の周波数で動作Ｄ／Ａコンバータにより、（Ｎ
＋１）ビットのデジタルデータのうちＭＳＢまたはＬＳ
Ｂを除くＮビットのデータをアナログ信号に変換する。 そして上記ＭＳＢに相当するデータと“０”レベルとを
上記ＭＳＢまたはＬＳＢデータに応答して切り換え出力
されたデータと上記Ｄ／Ａコンバータからの出力とを加
算することにより、（Ｎ＋１）ビットの階調をＮビット
のＤ／Ａコンバータで構成可能としている。
【０００８】
【実施例】次に、この発明について図面を参照しながら
説明する。図１は、この発明によるデジタル処理装置の
一実施例の構成ブロック図であり、画像処理分野への適
用例を示す。入力端子ＩＮからの映像信号は、Ａ／Ｄコ
ンバータ１でサンプリング周波数ｆｓでデジタル信号に
変換された後、デジタル処理部２に入力される。デジタ
ル処理部２は、デジタル画像信号に対してＹ／Ｃ分離、
ノイズリダクション等のデジタル処理を施す回路である
。デジタル処理部２にはサンプリング周波数ｆｓのサン
プリング信号が供給されており、デジタル処理回路１１
でデジタル処理された（Ｎ＋１）ビットのデジタル信号
をスイッチ１２の一入力端子に供給する。スイッチ１２
の他入力端子はデータ“０”を供給するため接地されて
いる。Ｍ分周カウンタ３は、２ｆｓ以上のクロック信号
をＭ分周して得られる信号をスイッチ１２の切換信号と
して供給するとともに、ＮビットＤ／Ａ変換器４に変換
タイミング信号として供給する。スイッチ１２は、Ｍ分
周カウンタ３からの切換信号を受け、デジタル処理回路
１１からのデータを、Ｍ回に１回の割合つまり、Ｍ：１
でデータ“０”を挿入、補間して出力する。
説明する。図１は、この発明によるデジタル処理装置の
一実施例の構成ブロック図であり、画像処理分野への適
用例を示す。入力端子ＩＮからの映像信号は、Ａ／Ｄコ
ンバータ１でサンプリング周波数ｆｓでデジタル信号に
変換された後、デジタル処理部２に入力される。デジタ
ル処理部２は、デジタル画像信号に対してＹ／Ｃ分離、
ノイズリダクション等のデジタル処理を施す回路である
。デジタル処理部２にはサンプリング周波数ｆｓのサン
プリング信号が供給されており、デジタル処理回路１１
でデジタル処理された（Ｎ＋１）ビットのデジタル信号
をスイッチ１２の一入力端子に供給する。スイッチ１２
の他入力端子はデータ“０”を供給するため接地されて
いる。Ｍ分周カウンタ３は、２ｆｓ以上のクロック信号
をＭ分周して得られる信号をスイッチ１２の切換信号と
して供給するとともに、ＮビットＤ／Ａ変換器４に変換
タイミング信号として供給する。スイッチ１２は、Ｍ分
周カウンタ３からの切換信号を受け、デジタル処理回路
１１からのデータを、Ｍ回に１回の割合つまり、Ｍ：１
でデータ“０”を挿入、補間して出力する。
【０００９】こうして、スイッチ１２によりデータ“０
”が挿入された（Ｎ＋１）ビットデジタル信号はＭＳＢ
／ＬＳＢとそれ以外のビットに分離される。分離された
データのうちＭＳＢ／ＬＳＢ以外のＮビットデータは、
Ｄ／Ａコンバータ４でアナログ信号に変換され、ＭＳＢ
／ＬＳＢ１ビットデータは、デジタルディレイ回路１３
で所定時間遅延された後、微調用のアナログディレイ回
路５で所定時間だけ遅延され、Ｄ／Ａコンバータ４の出
力信号と同期がとられてスイッチ７の切換信号として出
力される。Ｄ／Ａコンバータ４で変換されたアナログ信
号は加算器８の一入力端子に供給される。レギユレータ
６は、ＭＳＢ相当の電圧を発生するもので、発生電圧は
スイッチ７の他入力端子に供給されている。
”が挿入された（Ｎ＋１）ビットデジタル信号はＭＳＢ
／ＬＳＢとそれ以外のビットに分離される。分離された
データのうちＭＳＢ／ＬＳＢ以外のＮビットデータは、
Ｄ／Ａコンバータ４でアナログ信号に変換され、ＭＳＢ
／ＬＳＢ１ビットデータは、デジタルディレイ回路１３
で所定時間遅延された後、微調用のアナログディレイ回
路５で所定時間だけ遅延され、Ｄ／Ａコンバータ４の出
力信号と同期がとられてスイッチ７の切換信号として出
力される。Ｄ／Ａコンバータ４で変換されたアナログ信
号は加算器８の一入力端子に供給される。レギユレータ
６は、ＭＳＢ相当の電圧を発生するもので、発生電圧は
スイッチ７の他入力端子に供給されている。
【００１０】さて、スイッチ７は、アナログディレイ回
路５からの切換信号に応答してレギュレータ６の出力レ
ベルと接地（ＧＮＤ）レベルとを加算器８の入力端子に
切り換え出力する。加算器８で加算して得られた加算信
号は、ダイナミックレンジ（Ｎ＋１）ビットデータとな
り、見掛上Ｍｆｓでオーバーサンプリングされてアナロ
グＬＰＦ／ＢＰＦ９に送出される。アナログＬＰＦ／Ｂ
ＰＦ９は加算器８からの加算信号を補間して出力信号と
して出力する。ここで、２ｆｓ以上のオーバーサンプリ
ングによりアナログＬＰＦ／ＢＰＦ（補間フィルタ）９
の周波数特性はゆるやかな減衰とすることができる。
路５からの切換信号に応答してレギュレータ６の出力レ
ベルと接地（ＧＮＤ）レベルとを加算器８の入力端子に
切り換え出力する。加算器８で加算して得られた加算信
号は、ダイナミックレンジ（Ｎ＋１）ビットデータとな
り、見掛上Ｍｆｓでオーバーサンプリングされてアナロ
グＬＰＦ／ＢＰＦ９に送出される。アナログＬＰＦ／Ｂ
ＰＦ９は加算器８からの加算信号を補間して出力信号と
して出力する。ここで、２ｆｓ以上のオーバーサンプリ
ングによりアナログＬＰＦ／ＢＰＦ（補間フィルタ）９
の周波数特性はゆるやかな減衰とすることができる。
【００１１】以上の実施例は画像データについての処理
装置について説明しているが、この発明は画像処理分野
に限らず、Ｄ／Ａコンバータを含む各種装置に適用可能
であることは勿論である。
装置について説明しているが、この発明は画像処理分野
に限らず、Ｄ／Ａコンバータを含む各種装置に適用可能
であることは勿論である。
【００１２】
【発明の効果】以上説明したように、この発明によるデ
ジタル処理装置は、１個のＮビットのＤ／Ａコンバータ
を用いて比較的簡易な構成でダイナミックレンジ（Ｎ＋
１）ビットのデータが容易に得られるので、画像処理装
置に適用すれば（Ｎ＋１）ビットの階調を低コストで簡
単に得ることができる。
ジタル処理装置は、１個のＮビットのＤ／Ａコンバータ
を用いて比較的簡易な構成でダイナミックレンジ（Ｎ＋
１）ビットのデータが容易に得られるので、画像処理装
置に適用すれば（Ｎ＋１）ビットの階調を低コストで簡
単に得ることができる。
【図１】この発明によるデジタル処理装置の一実施例を
示す構成ブロック図である。
示す構成ブロック図である。
【図２】従来の画像処理用デジタル処理装置の構成ブロ
ック図である。
ック図である。
【図３】従来の画像処理用デジタル処理装置の他の構成
ブロック図である。
ブロック図である。
１ Ａ／Ｄコンバータ
２ デジタル処理部
３ Ｍ分周カウンタ
４ ＮビットＤ／Ａコンバータ５
アナログディレイ回路６ レ
ギュレータ ７、１２ スイッチ ８ 加算器 ９ アナログＬＰＦ／ＢＰＦ１１
デジタル処理回路
アナログディレイ回路６ レ
ギュレータ ７、１２ スイッチ ８ 加算器 ９ アナログＬＰＦ／ＢＰＦ１１
デジタル処理回路
Claims (1)
- 入力アナログ信号信号を第１の周波数のサンプリングで
デジタル信号に変換するＡ／Ｄコンバータと、前記デジ
タルデータに所定のデジタル処理を施し、前記第１の周
波数の２倍以上の第２の周波数のクロックＭ個に１個の
割合で“０”を挿入して出力するデジタル回路と、前記
第２の周波数で動作し、前記デジタル回路からの出力の
ＭＳＢまたはＬＳＢを除くＮビットのデータをアナログ
信号に変換するＤ／Ａコンバータと、前記ＭＳＢに相当
するデータと“０”レベルとを前記ＭＳＢまたはＬＳＢ
データに応答して切り換え出力するスイッチと、前記ス
イッチからの出力と前記Ｄ／Ａコンバータからの出力と
を加算する加算回路と、を備えて成ることを特徴とする
デジタル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2415148A JPH04230170A (ja) | 1990-12-27 | 1990-12-27 | デジタル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2415148A JPH04230170A (ja) | 1990-12-27 | 1990-12-27 | デジタル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04230170A true JPH04230170A (ja) | 1992-08-19 |
Family
ID=18523550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2415148A Pending JPH04230170A (ja) | 1990-12-27 | 1990-12-27 | デジタル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04230170A (ja) |
-
1990
- 1990-12-27 JP JP2415148A patent/JPH04230170A/ja active Pending
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