JPH0681012B2 - デジタル遅延装置 - Google Patents

Description

【発明の詳細な説明】 ＜発明の分野＞ この発明は、信号サンプリング周期の分数増分の形でデ
ジタル化された信号に遅延を与えるための装置に関する
ものである。

＜発明の背景＞ 例えば、現在市販されているデジタル・オーデイオ・デ
イスク・プレヤーや、方式変換装置、フレーム同期化装
置、タイムベース修正装置等のビデオ装置で行なわれて
いるような処理のためにアナログ信号をデジタル信号に
変換することが望ましい場合がある。また、インタレー
ス走査から非インタレース走査（すなわち順次走査）へ
の変換を含むビデオ処理のかなりの部分がアナログ回路
素子よりもむしろデジタル回路で行なわれるテレビジヨ
ン受像機が提案されている。このような装置では、例え
ばタイミング誤差の修正のような目的でサンプリング周
期の分数増分の形で信号に遅延を与えることができるこ
とが望ましい。

アナログ信号が一旦デジタル形式に変換されると、その
値はそれがサンプルされた特定の瞬間においてのみ正確
に知ることができる。サンプリング周期の分数分だけ信
号に遅延を与えることが望ましい適用例では、通常のや
り方は入力信号の２あるいはそれ以上のサンプルから遅
延された信号を“概算”あるいは補間することである。
第１図に“２点”リニヤ補間フイルタ10の周知の代表的
な形式のものを示す。このフイルタ10は遅延信号と非遅
延信号の重み付けされた和を使つて信号サンプリング周
期の分数（Ｋ）だけ遅延された信号の概算値を発生させ
ている。後程詳細に説明するように、フイルタ10の遅延
量は、信号サンプリング周期の２分の１の整数倍に相当
する遅延以外の遅延については、遅延されるべき信号の
周波数の関数として変化する。さらに、フイルタ10の振
幅応答性は周波数およびフイルタの選択された遅延Ｋの
関数として不所望に変化する。

フイルタ10の振幅および位相応答性に欠点があるため
に、その有効性は、最大入力信号周波数がサンプリング
周波数のほんの少部分（例えば８分の１）の場合の適用
例に制限される傾向がある。このような問題の１つの解
決方法はサンプリング周波数を高くすることであるが、
サンプリング周波数が他の装置の設計パラメータ、コス
トの問題、あるいは工業規格によつて固定されているよ
うな場合には、上記のような解決法はいつも実用的であ
るとは限らない。このような場合として、例えばデジタ
ル・テレビジヨン受像機、デジタル・オーデイオ・デイ
スク・プレヤー等の消費用製品がある。

他の可能な解決方法として、遅延された信号を形成する
に当つてより多数の入力信号のサンプルを使用するより
高次の補間装置によつて所望の遅延を与える方法があ
る。遅延信号を形成するに当つて、例えば２次補間装置
は入力信号の４個のサンプルの重み付けられた和を形成
するものであり、２点リニヤ補間装置に比してより優れ
た振幅および位相応答性をもつている。しかしながら、
予想されるような高次補間装置の改良された性能を得る
ためには、回路が相当に複雑になるという犠性が伴な
い、特に多数の変数および加算によつて逓倍のような多
くの複雑なデジタル的な算術的演算に関して回路が非常
に複雑になるという犠牲を伴なう。

＜発明の概要＞ この発明によるデジタル遅延装置は、デジタル信号サン
プルを受信する信号入力端子（例えば30）と、該信号入
力端子に結合されたリニア補間回路（10）とを有してい
る。リニア補間回路は、一方が他方に対して遅延された
関係にある２個の信号サンプルを同時に供給する手段
（例えば16）と、この２個の信号サンプルを選択可能な
割合で直線的に合成する手段（例えば18、20、22）とを
有している。このリニア補間回路の振幅−周波数応答特
性はDC近くで比較的平坦で、周波数が高くなるにつれて
上記選択可能な割合の関数としてロールオフする。

この発明のデジタル遅延装置は、また、上記信号入力端
子に結合された補償フィルタ（例えば40）を有し、該補
償フィルタは上記デジタル信号サンプルに応答して、リ
ニア位相−周波数応答特性を有し且つDCで実質的に０
で、少なくとも信号サンプルの周波数の1/4までの周波
数を含むスペクトルの部分にわたって周波数が高くなる
につれて増大する振幅−周波数応答特性を有し、しかも
上記選択可能な割合（例えばＫ）の関数とて逓倍された
補償信号を生成する。この補償信号は合成手段（例えば
54）において上記リニア補間回路によって生成された信
号サンプルと合成されて、入力信号の異なる周波数成分
に対する振幅および遅延の双方の変動が最小にされた補
償された信号（例えばS12）が生成される。

＜実施例の詳細な説明＞ 以下、図を参照しつゝこの発明を詳細に説明する。この
発明を理解するには、先づはじめに第１図の既知の遅延
装置特有の顕著な特徴、欠点について考察するのが有効
である。アナログ信号S1はアナログ−デジタル（A/D）
変換器12の入力に供給される。アナログ−デジタル変換
器12は、適当な信号源（図示せず）から周波数Fsのクロ
ツクすなわちサンプリング信号を受信し、変換すなわち
サンプリング周波数Fsの逆数に等しいサンプル周期Tsの
デジタル出力信号S2を供給する。説明の都合上、信号S1
はビデオ信号であり、サンプリング信号Fsは信号S1の色
副搬送波基準周波数の４倍に等しい周波数をもつている
ものと仮定する。NTSC方式の信号の場合は、Fsは４×3.
579545MHzであり、サンプル周期Tsは約70ナノ秒であ
る。ビデオ・アナログ−デジタル変換器は通常８ビツト
の階級の解像度をもち、並列形式の出力を発生する。図
面を簡潔にするために、並列信号バスを表わすのに１本
の線が使用されている。信号S1はビデオ信号以外の信号
でもよく、また信号S2には並列形式よりもむしろ直列形
式で処理されることもある点を認識すべきである。しか
しながら、非常な高速論理処理をする必要がないように
するために、デジタル・ビデオ信号の並列処理が望まし
い。

デジタル信号S2は、信号S2を１サンプル周期Tsだけ遅延
させるための遅延素子16を含むリニヤ補間フイルタ10の
入力14に供給される。一例として、素子16は信号Fsによ
つてクロツクされる８ビツト並列ラツチあるいはデータ
・バツフアからなるものとする。非遅延信号S2および遅
延信号S3は各々逓倍器18および20を経て加算器22に供給
される。加算器22は遅延デジタル出力信号S4をアナログ
形式に変換して戻すためのデジタル−アナログ（D/A）
変換器26に供給するための出力24を具備している。変換
器12と入力14との間および／または出力24と変換器26と
の間に各種の形式のデジタル・ビデオ処理装置を挿入し
てもよい。

逓倍器18および20は信号S2およびS3をそれぞれ倍数１−
Ｋ、Ｋで逓倍する。こゝで、Ｋは遅延を制御するために
制御信号（図示せず）に応答して０から１まで変化する
分数である。DCおよび非常に低い周波数（例えばサンプ
リング周波数Fsよりも１桁あるいは1/10低い周波数）に
おいてフイルタ10によつて与えられる遅延は単に積KTs
によつて与えられる。より高い周波数では遅延は一定に
なり、Ｋの値によつて増大するかあるいは減少する。フ
イルタ10の群遅延（すなわち周波数と共に位相が変化す
る割合）は、周波数および変数Ｋの双方の関数としてフ
イルタ10の群遅延特性を表わす第10図の実線によつて示
されている。この発明を実施した装置と比較するため
に、１クロツク期間の遅延（すなわち70ナノ秒）が図の
群遅延スケールに加えられている。Ｋの値が1/8、2/8、
3/8に対しては群遅延は周波数と共に減少し、Ｋの値が5
/8、6/8、7/8に対しては群遅延は周波数と共に増大して
いる。Ｋの値が０、1/2、１に対してのみ群遅延は一定
になつている。第２図に示すように、フイルタ10の振幅
応答性は、Ｋの値が０あるいは１以外のとき周波数と共
に急激に減少しており、Ｋが1/2のとき最悪で、この場
合は図示のように振幅誤差はサンプリング周波数Fsの1/
4の周波数で3dBを超過している。

前述の点は、0.25Fs（すなわち3.579545MHz）に等しい
特定の周波数について第３図のフエーザー（位相ベクト
ル）図表によつて概略的に示されている。第３図ではフ
エーザーＡ−Ｆは、０（遅延なし）と１（１サンプル期
間の遅延）との間で0.2のステツプで分布するＫの値に
ついて信号S2に対する信号S4の振幅と位相を示してい
る。図示のように、出力信号S4の軌跡は直線（点線）上
にあるのに対し、望ましい出力信号（もし振幅および位
相誤差が存在しなければ）は一定振幅の等しい間隔のフ
エーザーＡ、Ｂ′Ｃ′、Ｄ′、Ｅ′、Ｆによつて特定さ
れる単位円周上にあるべきである。図示のように、振幅
および位相の双方にかなりの誤差が存在する。遅延係数
Ｋが0.5（図示せず）に等しいとき最大の振幅誤差が現
われ、Ｋ＝０およびＫ＝１のとき、振幅誤差は０にな
る。Ｋ＝０、0.5、１のとき、位相誤差は０になる。Ｋ
が０と0.5との間、0.5と１との間で最大の位相誤差が現
われ、それらの間で誤差の方向は反対になる。

特定の周波数0.25Fsについて第３図のフエーザー図表に
示すように、リニヤ補間フイルタ10の振幅および位相誤
差特性は、この発明が解決しようとしている問題のある
特徴を強調するために第４図に再度示されている。この
特徴の１つは、振幅誤差および位相誤差はそれぞれ遅延
制御変数Ｋの全く異なる関数であり、また両方の形式の
誤差は周波数の関数でもある、ということである。位相
誤差は変数Ｋに対して振幅誤差とは異つた関数的依存性
をもつているので、フイルタ10の振幅および位相誤差を
修正するために各々が周波数および変数Ｋに独自に依存
する別々の回路網が必要であるという結論に達するのが
自然な考え方かも知れない。しかしながら、この問題に
対するこのような対処のし方では、直ちに複雑な構造を
もつた高次補間フイルタになつてしまう。

この発明は、一部では第３図の６つのフエーザーＡ−Ｆ
のうちの４つの間に特定の関係があるということの認
識、また一部ではフエーザーＡ−Ｆのうちの選択された
ものの関係を第１図のリニヤ補間装置の振幅および位相
の双方の誤差を修正する単一回路網の設計に適用するこ
とにある。

こゝでは、第３図のフエーザー図表中のフエーザーＪ、
Ｋ、Ｌ、Ｍはすべて殆んど同じ方向を指していること、
すなわちこれらはフエーザー図表中で殆んど並行である
ことが判つた。この関係は第５図により明確に示されて
おり、この図ではフエーザー図表の一部がフエーザー
Ｊ、Ｋ、Ｌ、Ｍを原点に移動させて示されている。この
発明を実施した遅延装置では、後程説明するように、フ
エーザーＪ、Ｋ、Ｌ、ＭはTsの1/2の奇数倍に等しい入
力信号S2に関して実質的に一定の遅延を有し、周波数お
よび遅延制御変数Ｋに依存する振幅をもつた単一の修正
信号によつて近似される。第５図では、修正位相線S9の
遅延（Ts/2）はFs/4の周波数における−45度の角度に対
応している。この周波数では、フエーザーS9は、周波数
0.25Fsにおけるフイルタ10の誤差特性を表わすフエーザ
ーＪ、Ｋ、Ｌ、Ｍの方向をほゞ代表していると見ること
ができる。

フエーザーS9は信号S2を一定期間遅延させることによつ
て発生されるので、フエーザーS9の位相は周波数の直線
関数となり、従つてフエーザーS9は他の周波数でフエー
ザーＪ、Ｋ、Ｌ、Ｍを追跡（トラツク）する。例えば、
入力信号の周波数がFs/8に低下すると、フエーザーＪ、
Ｋ、Ｌ、Ｍはすべて大体−22.5゜の方向を指す。Fs/8の
周波数でTs/2の遅延は入力信号の周期の1/8に相当する
のでフエーザーS9も同じようになる。後程第７図および
第８図によつて説明するように、フエーザーS9の振幅特
性は変数Ｋの非直線関数として制御され、またこの単一
修正信号がフイルタ10の出力信号S4の振幅および位相誤
差の双方を修正するように周波数と共に変化する。

第６図に示すこの発明の実施例において、ある制御され
た振幅および特定の遅延特性をもつた信号S2から取出さ
れた補償信号S9を信号４に加えることによつて、第３図
の位相線Ｊ、Ｋ、Ｌ、Ｍによつて表わされるフイルタ10
の振幅および位相誤差は広い周波数範囲にわたつて相当
に減少されて、振幅のオーバシユートは最小になり、群
遅延もほゞ一定になる。後で詳細に説明するように、補
償信号は、サンプリング周期の1/2の奇数倍の遅延を有
し、０周波数で０振幅応答性を有するフイルタと、遅延
制御変数Ｋの非直線関数として補償信号の振幅を変化さ
せる振幅制御装置との組合せによつて発生される。

第６図において、A/D変換器12（図示せず）からの遅延
を受けるべきデジタル入力信号S2は入力30に供給され、
遅延制御信号S6は遅延制御入力32に供給される。第１図
についての説明と同様に信号S2は約70ナノ秒のサンプル
周期Tsでデジタル化されたビデオ信号であると仮定し、
また同様にデジタル形式の遅延制御信号は０と１との間
にある分数Ｋを表わす。信号S6はフイルタ10中の逓倍器
20に直接供給され、また読出し専用メモリ（ROM）34を
経て逓倍器18に供給されて、前述のようにフイルタ10に
よつて与えられる遅延を制御する。ROM34は第13図の表
に示すようにプログラムされて、Ｋに等しい制御信号S6
から１−Ｋに等しい制御信号S7を発生する。第13図に示
すように、Ｋが０から１まで1/8のステツプで変化する
と、信号S7（Ｋ−１）は１から０まで1/8のステツプで
変化し、フイルタ10によつて与えられる遅延は０からTs
までサンプル周期Tsの1/8のステツプで変化する。

信号S2はTs（70ナノ秒）の遅延を有する遅延ユニツト36
を経てフイルタ10の入力14に供給される。その結果、入
力信号S2に対するフイルタ10の出力信号S4の全遅延は第
13図に示すように、Ｋ＝０に対するTsの最小値からＫ＝
１に対する2Tsの最大値まで変化する。これは仮定され
た特定のサンプリング周波数（すなわち色副搬送波周波
数の４倍）に対して70ナノ秒乃至140ナノ秒の遅延範囲
に対応する。本発明のこの例では、遅延ユニツト36を素
子の縦続接続の形で補間フイルタ10に先行して、あるい
は後続して配置することができる。

固定された最少遅延を信号S4に加える理由は、振幅およ
び位相誤差を修正するために最終的に信号S4に加えられ
る補償信号S9を発生するために選択された特定のフイル
タ40は、3Ts/2の遅延を持つた形式のものであるからで
ある。この発明の特徴によれば、補償フイルタ40の遅延
は、フイルタ10がその最少遅延（０）にセツトされてい
るとき信号S4に対して１サンプル期間の1/2（Ts/2）で
あるべきである。換言すれば、フイルタ10を含む信号路
の最少遅延は、フイルタ10がTs/2の遅延を与えるように
セツトされているとき、遅延された信号S4および補償信
号S9が等しい遅延を受けるように選定されるべきであ
る。ユニツト36によつて与えられるTsの遅延は、これら
の相対的な遅延状態が得られるようにしている。フイル
タ40の形式が、Tsの1/2のより大きな奇数倍の遅延を呈
するように変更されると、補間フイルタ信号路中に更に
遅延を加える必要がある。逆にフイルム40の遅延がTs/2
に減少された場合は、遅延ユニツト36は除去される。

縦続接続された補償フイルタ40と逓倍器52とからなる回
路網に入力信号を供給することにより振幅および位相補
償信号S9が発生される。これらの素子はいずれも単独で
は位相誤差および振幅誤差のいずれも修正することがで
きない。しかしながら、結合されると、それによつて得
られた補償信号はいずれの形式の誤差をも修正すること
ができる。この組合せでは、フイルタ40は、（１）サン
プル周期（この場合、3Ts/2）の1/2の奇数倍だけ信号S2
を遅延させ、（２）周波数の関数として補償信号の振幅
を制御する２つの機能を与えることができる。一般に振
幅応答性は入力信号S2の周波数範囲のすべてあるいは殆
んどを通じて周波数と共に増大する必要がある。さら
に、逓倍器52は遅延制御信号S6の非直線関数として信号
S9の振幅を変化させて、Ts/2の奇数倍に相当する遅延に
対しては最大の補償を与え、Tsの整数倍に相当する遅延
に対しては最少（０）の補償を与える。

（１）増大する振幅対周波数特性、および（２）サンプ
リング周期Tsの1/2の奇数倍の実質的に一定の遅延の各
特性をもつたフイルタ40の実施例には多数の可能な形式
がある。フイルタ40として第６図に示した特定のフイル
タは3Ts/2の遅延、および次の（１）式によつて与えら
れる振幅特性を持つたリニヤ位相（すなわち一定遅延）
フイルタである。

Ａ＝2cos（θ/2）−2cos（３θ/2） （１） こゝで、θは単位秒当りのラジアンで示す周波数を表わ
す。

この関数は第７図に示されている。その応答性はFs/2の
周期関数であると見ることができる。

この発明にとつて重要な点は、振幅応答性は０周波数で
最少（０）であり、入力信号S2の周波数範囲にわたつて
一般に周波数と共に増大することである。前述のよう
に、信号S2はデジタル化ビデオ信号であると仮定されて
いる。エイリアシングを防止するために、通常のやり方
ではA/D変換に先立つてビデオ信号の帯域幅を制限して
いる。NTSC信号に対しては、最大のルミナンス信号帯域
幅は約4.2MHzあるいはその程度の周波数を越える。図示
のようにフイルタ40の振幅応答性はピーキング前にほゞ
Fs/3（4.77MHz）にまで伸び、従つて入力信号周波数範
囲を越える。本願発明のこの特徴は極めて望ましいが、
すぐれた全群遅延特性を与えるとき、修正の有効範囲は
波形Ａのピークを越えてFs/3よりも僅かに高い周波数に
まで伸びている。もし望ましいならば、フイルタ40に別
のフイルタ部分を加えることによつてさらに高い周波数
に対する有効な応答性を得ることができる。くり返して
言えば、この発明の目的にとつてさらに重要な特性は、
遅延がTs/2の奇数倍であること、および振幅応答性が入
力信号の周波数範囲のかなりの部分（好ましくは全部）
にわたつて周波数と共に増大することである。

第７図のスケールは入力信号S2に関して規格化されてい
る。すなわち信号S2は大きさが１であると仮定されてい
る。従つて、垂直スケールは信号S2に対するフイルタ40
の利得を表わしている。図示のように、フイルタの利得
は遅延制御変数Ｋには無関係で、点Ｃによつて示すよう
に周波数Fs/4で約2.8の値を持つている。第２図、第３
図および第４図から明らかなように、振幅誤差はＫ＝0.
5で最大で3dB程度であり、Ｋが０および１に近づくにつ
れて減少する。逓倍器52は信号S9の減衰を与え、第８図
に示すように減衰度をＫの関数として変化させる。こゝ
でＣは逓倍器の利得を表わす。従つて、特定の周波数Fs
/4では、Ｋ＝3/8、4/8、5/8に対するフイルタ40および
逓倍器52の全利得は3/32の2.8倍に等しく、約0.26にな
る。利得はＫ＝2/8および6/8に対しては0.18に等しく、
Ｋ＝1/8および7/8に対しては0.09に等しい。Ｋ＝０、Ｋ
＝１に対する利得は０である。他の周波数では、利得は
第７図に示すように変化し、第８図からのＫに依存する
変数Ｃと第７図からのフイルタ利得との積に等しくな
る。

次にフイルタ40の構成を詳細に考察すると、Ｚ変換表記
法の式で表わされたフイルタ関数は、 Ｈ（Ｚ）＝−１＋Z^-1＋Z^-2−Z^-3 （２） によつて与えられる。この変換関数は、フィルタ40の出
力信号S9は、Tsだけ遅延された入力信号S2プラス2Tsだ
け遅延された入力信号マイナス入力信号のその時の値マ
イナス3Tsだけ遅延された入力信号からなることを表わ
している。この関数は、各々サンプル周期Tsに等しい遅
延を与える３個の遅延素子42、44、46、および２個の減
算器48、50によつてフイルタ40中で実現される。端子30
は減算器48のマイナス入力に直接結合され、また遅延素
子42を経て減算器48のプラス入力に結合され、それによ
つて減算器48の出力にTsだけ遅延された入力信号マイナ
ス非遅延入力信号に等しい信号S10が発生する。信号S10
を減算器50のプラス入力に直接供給し、また縦続接続さ
れた遅延素子44および46を経て減算器50のマイナス入力
に供給することにより、減算器50の出力から信号S9が得
られる。

フイルタ40によつて生成された補償信号S9は逓倍器52を
経て加算器54に供給され、また該加算器54の他の入力に
は信号S4が供給され、その出力56に補償された信号S12
が供給される。信号S12はもし必要ならD/A変換器（図示
せず）によつてアナログ形式に戻されてもよいし、所定
の適用においてはさらにデジタル処理されてもよい。

逓倍器52は第８図に関して述べるように、遅延制御信号
S6の値の非遅延関数として補償信号S9の振幅を変えるた
めにROM34によつて制御される。第13図の表は１−Ｋ、
Ｋ、Ｃ、遅延変化、および全遅延のリストを示してい
る。第９図は第６図の装置の全周波数応答性を図示した
ものである。第９図に示すすべてのＫの値に対して、振
幅の変化は０周波数からサンプリング周波数（0.25Fs）
の1/4に至るまで約1/2dB以下である。これは第２図に示
すフイルタ10の応答性に比して振幅応答性の点でかなり
改善されている。

第10図は、第６図の遅延装置の群遅延応答性（点線、信
号S12）と非補償リニヤ補間フイルタ（実線、信号S4）
の群遅延を対比して示している。群遅延は共にナノ秒で
示されており、サンプリング周期Tsに関して示されてい
る。補償されたフイルタによつて与えられる群遅延は、
Ｋの値が1/8、2/8、3/8、5/8、6/8、7/8については０か
らFs/4以上の周波数まで周波数には実質的に無関係であ
る。これに対して非補償フイルタは、Fs/4では同じＫの
値に対して約Ts/8のかなりの誤差を示す。

第11図は第６図の装置の各種の変形を示す。例えば第６
図の遅延素子36は除去されて、フイルタ10の入力14はフ
イルタ40の遅延素子42の出力に結合されている。従つ
て、フイルタ40はフイルタ10に対する位相補償を与える
ことに加えて補間フイルタ信号路中に信号S2の１サンプ
ル期間の最小遅延を与える。

第11図はさらに、逓倍器52と加算器54との間の信号路中
に逓倍器53が挿入され、加算器54と出力56との間の信号
路中に逓倍器55が挿入されている点で第６図と異つてい
る。逓倍係数またはスケーリング係数はそれぞれ1/4、1
/8である。その結果、信号S9は実効的に32で割られる。
これによつて振幅制御信号Ｃを０と３との間の整数（例
えば２ビツト２進数）によつて与えることができる。RO
M34は第14図の表に示すようにプログラムされており、
数値Ｋ（０から７までの間にある３ビツト２進数）を数
値Ｃに変換する。この他に、この変換を個別の論理ゲー
トによつて行なうこともできる。整数による逓倍、係数
1/4、1/8による割算により、信号S9に対する第10図の表
に示す正確に数学的に同じスケーリング係数が得られ、
それにより与えられた補償は、構造は異なるが正確に第
４図と同じになる。割算係数1/32が２つの係数1/4と1/8
とに分割されている理由は、後程説明するように、遅延
を決定するに当つて整数によつて逓倍するために第10図
でも変更されているからである。

第６図のさらに変更された点は、第11図のリニヤ補間フ
イルタ10が前者の構造と数学的に等価な異なる構造に変
更されているが、係数１−Ｋによる逓倍を必要としない
点である。これによると、係数１−ＫをＫから発生させ
る必要がないから、逓倍器18は不要になり、またROM34
に必要とするメモリも少なくてすむ。

次に変更部分について詳しく考察する。第11図の装置で
端子14は８倍（×８）逓倍器19および信号S6によつて制
御される逓倍器20の入力に結合されている。信号S6は本
願発明のこの例では第14図に示すように整数である。出
力信号は最終的にはユニツト55で８で割られるので、Ｋ
の実効値は第６図の例と同じで、すなわち1/8のステツ
プで変化する分数である。フイルタ10ではＫは整数であ
るから、信号S2はフイルタ10で逓倍された信号レベルを
補償するために逓倍器19で８逓倍され、この信号レベル
は最終的には割算器55で同じ係数（1/8）で逓降され
る。

減算器21は逓倍器19の出力から逓倍器20の出力を減算す
る。加算器22は逓倍器20の出力（遅延素子16中でTsだけ
遅延されている）を減算器21の出力に加算して遅延信号
S4を発生するように結合されている。変形されたフイル
タの伝達関数は８倍の逓倍係数を除いて数学的に前述の
形式と同様であり、振幅および位相応答は第４図の装置
の応答と変化はない。

第11図の遅延装置の特徴は、可変係数２進逓倍器の数が
３から２に減少しており、それによつて装置の構造が非
常に簡単になつているという点である。付加された逓倍
器（例えば、19、53、55）は２の冪乗である係数をもつ
た固定れた係数逓倍器である。これは整数逓倍（例えば
×８）に対しては左シフト、分数逓倍（例えば1/4また
は1/8）に対しては右シフトを必要とするにすぎず、信
号用導線を適当に接続くることによつて与えられる。例
えば、８逓倍するためには、２進数の最下位ビツト位置
に３個の０を加える。この関数は減算器21の加算入力の
３個のLSB入力を論理０レベル（例えばアース）に接続
し、減算器の残りの高次入力に信号S2を供給することに
よつて与えられる。２の負の冪乗による逓倍はビツトを
捨てることによつて行なわれる。例えば加算器54では、
信号S9の４による割算は、S9の３倍目のLSBおよび高次
ビツトのみを加算器の入力に供給することによつて行な
われる。従つて、第11図の装置において、一定係数の逓
倍器を加え、可変係数の逓倍器18を除去したことによる
総合の効果として、装置の構造が相当に簡単になる。特
に、この装置は２個の可変係数逓倍器、すなわちS9信号
路中の逓倍器52と、補間フイルタ中の逓倍器20を使用し
ているにすぎない。

第12図は、遅延分解能を２倍にし、且つ回路の機能を変
更することなく、あるいは全体の性能特性を変化させる
ことなく回路素子の数を減少させるための第11図の装置
の変形を示す。以前はある信号遅延と減算機能を与える
のにフイルタ10中の別の素子によつて行なわれていたの
をフイルタ40に頼ることにより、フイルタ10の構造を著
しく簡単にすることができる。

逓倍器53、55、19の逓倍係数をそれぞれ1/2、1/16、16
に変更することによつて分解能は２倍になる。信号S6は
０から15までの範囲の４ビツト２進数に変えられる。RO
M34は第15図の表に示すように、図示の16個のＫの値
（０から15まで）に対して図示の逓倍器の制御信号Ｃの
値を与えるように再プログラムされる。これらの変更に
より、遅延はTsから31Ts/16までTs/8ではなくTs/16のス
テツプで変化する。第15図に示すように、遅延は（１＋
K/16）×Tsに等しくなる。変形されたフイルタ10は逓倍
器19および20と加算器22のみからなる。逓倍器19は、フ
イルタ40中の遅延素子42の出力を16逓倍するように接続
されており、前述のように最終的に逓倍器55によつて逓
降される係数と同じ係数で遅延された信号を逓倍する。
これによると、第６図に示すこの発明の例のように分数
逓倍ではなく、逓倍器20中で整数逓倍されることにな
る。逓倍器20は信号S6によつてフイルタ40中の遅延素子
44の出力を逓倍するように接続されている。加算器22は
逓倍器19および20の出力を加算して出力信号S4を形成す
る。動作において、フイルタ10中の別の素子によつて予
め与えられる信号遅延や減算のような機能は、フイルタ
40中では減算器48および遅延素子44によつて与えられ
る。このような共通素子の分担により、遅延解像度を２
倍にすること以外に振幅および位相特性を変化させるこ
となく回路構成を簡単にすることができる。

【図面の簡単な説明】

第１図は２点リニヤ補間フイルタを使用した既知の形式
のデジタル遅延装置のブロツク数、第２図は遅延の関数
として第１図の装置の周波数応答性を示す図、第３図は
第１図の装置の動作を示すフエーザー図、第４図は第１
図の補間フイルタ用遅延の関数としての振幅および位相
誤差を示す図、第５図はこの発明の１つの特徴を示すた
めに書直した第３図のフエーザー図の一部を示す図、第
６図はこの発明を実施した遅延装置のブロツク図、第７
図は第６図の装置中のフイルタ40の振幅応答性を示す
図、第８図は第６図の装置中の非直線振幅制御を示す
図、第９図は第６図の装置の周波数および遅延の関数と
しての全体の振幅応答性をプロツトした図、第10図は第
６図の装置の群遅延特性と第１図の従来技術の装置の群
遅延特性を比較した図、第11図は第６図の遅延装置のあ
る変形例を示すブロツク図、第12図は第11図の装置のあ
る変形例を示すブロツク図、第13図、第14図および第15
図はそれぞれ第６図、第11図および第12図の装置に関連
する逓倍係数表を示す図表である。 10……リニヤ補間フイルタ手段、30……第１の入力手
段、32……第２の入力手段、40……第２のフイルタ手
段、52……振幅制御手段、54……出力手段、56……出
力。

Claims (2)

【特許請求の範囲】
1. 【請求項１】デジタル信号サンプルを受信する信号入力
   端子と、 上記信号入力端子に結合されたリニア補間回路であっ
   て、一方が他方に対して遅延された関係にある２個の信
   号サンプルを同時に供給する手段と、上記２個の信号サ
   ンプルを選択可能な割合で直線的に合成する手段とを含
   み、且つDC近くで比較的平坦で、周波数が高くなるにつ
   れて上記選択可能な割合の関数としてロールオフする振
   幅−周波数応答特性をもった上記リニア補間回路と、 上記信号入力端子に結合されており且つ上記デジタル信
   号サンプルに応答して、リニア位相−周波数応答特性を
   有し且つDCで実質的に０で、少なくとも信号サンプルの
   周波数の1/4までの周波数を含むスペクトルの部分にわ
   たって周波数が高くなるにつれて増大する振幅−周波数
   応答特性を有し、しかも上記選択可能な割合の関数とし
   て逓倍された補償信号を生成する補償フィルタと、 上記補償信号と上記リニア補償回路によって生成された
   信号サンプルとを合成する手段と、 からなるデジタル遅延装置。
2. 【請求項２】補償フィルタは、 Ｈ（Ｚ）＝−１＋AZ^-1＋BZ^-2−CZ^-3 （但し、Ａ、Ｂ、Ｃは定数） で表されるＺ変換表記法で表される変換関数を有するも
   のであることを特徴とする請求項（１）記載のデジタル
   遅延装置。