JPH01103013A - ディジタルクリップ回路 - Google Patents
ディジタルクリップ回路Info
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- JPH01103013A JPH01103013A JP26010987A JP26010987A JPH01103013A JP H01103013 A JPH01103013 A JP H01103013A JP 26010987 A JP26010987 A JP 26010987A JP 26010987 A JP26010987 A JP 26010987A JP H01103013 A JPH01103013 A JP H01103013A
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- 230000015572 biosynthetic process Effects 0.000 claims abstract description 24
- 238000003786 synthesis reaction Methods 0.000 claims abstract description 24
- 238000001514 detection method Methods 0.000 claims abstract description 21
- 230000002194 synthesizing effect Effects 0.000 claims abstract description 6
- 238000006243 chemical reaction Methods 0.000 abstract description 7
- 230000003111 delayed effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 241001125929 Trisopterus luscus Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
以下の順序で本発明を説明する。
A、産業上の利用分野
B0発明の概要
C0従来の技術
り1発明が解決しようとする問題点
E0問題点を解決するための手段
F0作用
G、実施例
G−1゜実施例の概略構成(第1図)
G−2,実施例の具体的な構成及び動作(G−2−1)
レベル制限処理ブロックの具体的な構成及び動作(第2
図、第3図) (G−2−2)遅延補正処理ブロックの具体的な構成及
び動作(第2図、第4図) (G−2−3)ローパスフィルタデータ処理7’ロツク
の具体的な構成及び動作(第2 図、第5図) (G−2−4)フィルタ特性近似処理ブロックの具体的
な構成及び動作(第2図、第6図) (G−2−5)レベル検出処理ブロックの具体的な構成
及び動作(第2図、第7図) (G−2−6)合成処理ブロックの具体的な構成及び動
作(第1図、第2図) (G−2−7)実施例のディジタルクリップ回路の出力
データ(第2図) H0発明の効果 A、産業上の利用分野 本発明は、入力信号にてディジタル表示される信号レヘ
ルについてレベル制限処理を施すディジタルクリップ回
路に関する。 B1発明の概要 本発明は、入力信号にてディジタル表示される信号レヘ
ルについてレベル制限処理を施すディジタルクリップ回
路において、入力信号の信号レヘルについて所定のレベ
ル制限処理を施した信号に補正信号を加算合成して出力
信号を生成するようにしたことによって、オーバーシュ
ートを生じない良好なアナログ波形に変換されるような
出力信号を生成することができるようにしたものである
。 C1従来の技術 従来より、映像信号やその他の各種信号の処理系では、
取り扱う信号の信号レベルを所定範囲に制限するクリッ
プ(CIip)回路が多々使用されている。アナログク
リップ回路では、例えば第8図に(A)にて示す入力信
号(Sin)の信号レヘルについて、所定の上限レベル
(Lh )及び下限レヘル(Ll)で切り取る(所謂ク
リップする。)ようなレベル制限処理を施すことによっ
て、第8図に(B)にて示す出力信号(Sout)を生
成する。 また、ディジタルクリップ回路では、上記第8図の(A
)に示した入力信号(Sin)の信号レベルをディジタ
ル化した入力データについて、上記第8図の(B)に示
した出力信号(Sout )の信号レベルを示す出力デ
ータをディジタル演算処理にて形成する。 一方、一般に入力データにディジタル信号処理を施して
、その出力データをアナログ出力信号として出力する信
号処理装置では、第9図に示す信号処理装置100のよ
うに、データ入力端子101に供給される入力データ(
Din)についてデータ処理を施すデータ処理ブロック
102のデータ出力端とアナログ信号出力端子105と
の間に、ディジタル・アナログ(D/A)変換回路10
3と補間フィルタ104との直列接続回路が設けられて
いる。そして、上記データ処理ブロック102から出力
する出力データ(Dout)は、上記ディジタル・アナ
ログ(D/A)変換回路103にてアナログ信号に変換
された後に、上記補間フィルタ104にて補間処理され
ることによって、アナログ出力信号(Sout )に変
換される。 D1発明が解決しようとする問題点 ところで、前述のディジタルクリップ回路に、例えば第
10図に(A)にてアナログ波形で等価的に示すような
入力データ(Din)が供給されたものとする。そうす
ると、上記ディジタルクリップ回路からは、上記入力デ
ータ(Din)を上限データ(Dh )及び下限データ
(Dl)でレベル制限処理(所謂クリップ)を施した第
10図に(B)にてアナログ波形で等価的に示すような
ディジタルの出力データ(Dout )が得られる。そ
して、この出力データ(Dout )をディジタル・ア
ナログ変換回路にてアナログ化して補間フィルタを通過
させた場合には、上記出力データ(Dout)は、第1
0図に(B)にて示したアナログ波形と同形のアナログ
出力信号(Sout )になるはずである。 しかしながら、実際には従来のディジタルクリップ回路
では、上記レベル制限を施した部分に高周波成分が生じ
るために、出力データ(Dout )をアナログ化して
補間フィルタを通過させた場合には、第10図に(C)
にて示すような波形の立ち上がりにオーバーシュートを
有する波形のアナログ出力信号(Sout )になって
しまい上記上限データ(Dh )で示される上限レベル
を越えてしまうという問題点があった。 そこで、本発明は、上述の如き従来の問題点に鑑み、ア
ナログ化され補間フィルタを通過した場合にオーバーシ
ュートを生じない良好なアナログ波形に変換されるよう
な出力信号を生成することができるようにした新規な構
成のディジタルクリップ回路を提供することを目的とす
る3巳1問題点を解決するための手段 本発明に係るディジタルクリップ回路は、上述の問題点
を解決するために、入力信号にてディジタル表示される
信号レベルについてレベル制限処理を施すレベル制限処
理手段と、上記レベル制限処理を施した信号にローパス
フィルタ特性を与える信号処理手段と、上記ローパスフ
ィルタ特性を与えた信号と上記レベル制限処理を施した
信号とを加算合成する合成比の可変制御自在な合成処理
手段と、上記レベル制限処理を施した信号がアナログ化
され補間フィルタを通過した場合に発生するオーバーシ
ュート量を上記レベル制限処理を施した信号の信号レベ
ルから予測して検出するレベル検出処理手段とを備え、
上記レベル検出処理手段にて検出される予測オーバーシ
ュートIに応じて上記合成処理手段の合成比を可変制御
するようにしたことを特徴としている。 F8作用 本発明に係るディジタルクリップ回路では、信号レベル
がディジタル表示される入力信号が供給されると、上記
入力信号の信号レベルについて所定のレベル制限処理を
施した信号を生成するとともに上記レベル制限処理を施
した信号がアナログ化され補間フィルタを通過した場合
に発生するオーバーシュート量に応じた補正信号を生成
して、上記レベル制限処理を施した信号と上記補正信号
とを加算合成した出力信号を出力する。 G、実施例 以下、本発明に係るディジタルクリップ回路の実施例に
ついて、図面に従い詳細に説明する。 G−1,実施例の概略構成(第1図) 第1回は、本発明を映像信号の信号処理に用いるディジ
タルクリップ回路に適用した実施例の概略構成を示すブ
ロック回路図である。 −この第1図において、ディ
ジタルクリンプ回路1には、データ入力端子2から入力
データ(Din)が供給されるとともに上限データ入力
端子3から上限データ(Dh )が供給され、且つ下限
データ入力端子4から下限データ(Dl)が供給されて
いるレベル制限処理ブロック10が設けられている。上
記レベル制限処理ブロック10の出力データ(Dl)は
、遅延補正処理ブロック20に供給されているとともに
ローパスフィルタ(LPF)データ処理ブロック30と
フィルタ特性近値処理ブロック40に供給されている。 上記フィルタ特性近値処理ブロック40の出力データ(
D4)は、レベル検出処理ブロック50に供給されてい
る。このレベル検出処理ブロック50には、上記上限デ
ータ入力端子3から上限データ(Dh )が供給されて
いるとともに上記下限データ入力端子4から下限データ
(Dl)が供給されている。 上記遅延補正処理ブロック20の出力データ(Dl)と
上記LPFデータ処理ブロック30の出力データ(D3
)及び上記レベル検出処理ブロック50の出力データ(
D5)は、合成処理ブロック60に供給されている。上
記合成処理ブロック60の出力データ(Dout )は
、データ出力端子5に供給されている。 上記ディジタルクリップ回路1のデータ出力端子5には
、ディジタル・アナログ(D/A)変換回路6と補間フ
ィルタフの直列接続回路が接続されている。そして、上
記データ出力端子5に供給されている出力データ(Do
ut )は、上記ディジタル・アナログ(D/A)変換
回路6と補間フィルタフによってアナログ出力信号(S
out )に変換されアナログ信号出力端子8に供給さ
れる。 G−2,実施例の具体的な構成及び動作以下、上記ディ
ジタルクリップ回路1の各構成ブロックの構成を第3図
ないし第7図を参照しながら説明するとともに、具体的
な信号処理を第2図に示す上記ディジタルクリップ回路
lの各部のデータをアナログ波形で等測的に示した波形
図を参照しながら説明する。 (G−2−1)レベル制限処理ブロックの具体的な構成
及び動作(第2図、第3図) 上記レベル制限処理ブロックlOは、第3図に示すよう
に、上記データ入力端子2とデータ出力端子11との間
に直列に設けられている第1.第2の切換回路12.1
3と、これら切換回路12゜13のそれぞれの切換動作
の制御信号を出力する第1.第2の比較回路14.15
とで構成されている。上記第1の比較回路14は、一方
の入力端に上記データ入力端子2が接続されているとと
もに他方の入力端に上記上限データ入力端子3が接続さ
れており、出力端に上記第1の切換回路12の制御入力
端が接続されている。また、上記第2の比較回路15は
、一方の入力端に上記データ入力端子2が接続されてい
るとともに他方の入力端に上記下限データ入力端子4が
接続されており、出力端に上記第2の切換回路13の制
御入力端が接続されている。上記第1の切換回路12は
、上記データ入力端子2と上記上限データ入力端子3と
を出力端に切換接続するように構成されている。 また、上記第2の切換回路13は、上記第1の切換回路
12の出力端と上記下限データ入力端子4とを上記デー
タ出力端子11に切換接続するように構成されている。 そして、上記第1の比較回路14は、その出力信号によ
り上記第1の切換回路12の切換接続を以下のように制
御する。すなわち、上記第1の比較回路14は、上記デ
ータ入力端子2から供給される入力データ(Din)が
上記上限データ入力端子3から供給される上限データ(
Dh )よりも小さいときには上記データ入力端子2と
上記第2の切換回路13とを接続させ、入力データ(D
in)が上限データ(Dh )よりも大きいときには上
記上限データ入力端子3と上記第2の切換回路13とを
接続させる。また、上記第2の比較回路15は、その出
力信号により上記第2の切換回路13の切換接続を以下
のように制御する。すなわち、上記第2の比較回路15
は、上記データ入力端子2から供給される入力データ(
Din)が上記下限データ入力端子4から供給される下
限データ(Dl)よりも大きいときには上記第1の切換
回路12と上記データ出力端子11とを接続させ、入力
データ(Din)が下限データ(Dl)よりも小さいと
きには上記下限データ入力端子4と上記データ出力端子
11とを接続させる。 したがって、上記レベル制限処理ブロックlOは、上記
データ入力端子2から供給される入力データ(Din)
が上限データ(Dh )と下限データ(Dl)との間の
データであれば、上記第1.第2の切換回路12.13
を介して上記データ入力端子2と上記データ出力端子1
1とを接続して上記入力データ(Din)を上記データ
出力端子11からそのまま出力する。また、入力データ
(Din)が上限データ(Dh )以上のデータであれ
ば、上記第1の切換回路12が上記上限データ入力端子
3と上記第2の切換回路13の入力端とを接続して上限
データ(Dh )を上記第2の切換回路13を介して上
記データ出力端子11から出力する。 きらにまた、入力データ(Din)が下限データ(Dl
)以下のデータであれば上記第2の切換回路13が上記
下限データ入力端子4と上記データ出力端子11とを接
続することによって下限データ(Dl)を上記データ出
力端子11から出力する。つまり、上記レベル制限処理
ブロック10は、入力データ(Din)の信号レベルに
ついて上限データ(Dh )より大きいデータは上限デ
ータ(Dh)に置き換え、また、下限データ(Ilりよ
り小さいデータは下限データ(Dl)に置き換えるレベ
ル制限処理(所謂クリップ)を行うものである。 例えば、上記レベル制限処理ブロックIOは、上記ディ
ジタルクリップ回路lのデータ信号入力端子2に第2図
に(a)にて示す入力データ(Din)が供給されると
、該入力データ(Din)の信号レベルについて上記上
限データ入力端子3に供給される上限データ(Dh )
にて示される上限レベルと上記下限データ入力端子4に
供給される下限データ(Dl)にて示される下限レベル
とに応じてレベル制限処理(所謂クリップ)を行い、第
2図に(b)にて示すデータ(Dl)を生成する。 上記レベル制限処理ブロックIOのデータ出力端子11
から出力するデータ(Dl)は、遅延補正処理ブロック
20とローパスフィルタ(LPF)データ処理ブロック
30とフィルタ特性近値処理ブロック40とにそれぞれ
供給されている。 (C−2−2)遅延補正処理ブロックの具体的な構成及
び動作(第2図、第4図) 上記遅延補正処理ブロック20は、第4図に示すように
遅延回路22にて構成されており、データ入力端子21
に供給される上記データ(Di )を1クロック分遅延
させた第2図に(c)にて示すデータ(D2)を生成し
てデータ出力端子23に供給する。 なお、この遅延補正処理ブロック20にて、上記レベル
制限処理ブロックlOから出力するデータ(Dl)を!
クロック分遅延させることによって上記データ(D2)
を生成したのは、上記合成処理ブロック60でデータ処
理される上記データ(D2)とデータ(D3)及びデー
タ(D5)とのタイミングを同期させるためである。 ここで、上記データ(D2)は、そのまま上記ディジタ
ル・アナログ(D/A)変換回路6にてアナログ化され
、補間フィルタ7を通過することによってアナログ出力
信号(Sout )に変換されると、従来のディジタル
クリップ回路のように第10図に(C)にて示す波形の
立ち上がりにオーバーシュートを有し、上記上限データ
(Dh )で示される上限レベルを越えてしまう波形に
なってしまう。 (G−2−3)ローパスフィルタデータ処理ブロックの
具体的な構成及び動作(第2図、第5図)上記LPFデ
ータ処理ブロック30は、第5図に示すように2つの遅
延回路32.33と加算回路34と1/2掛算回路35
と加算回路36と1/2掛算回路37との直列接続回路
が、データ入力端子31とデータ出力端子38との間に
設けられて成っている。これら各回路のうち、上記遅延
回路32.33は、上記遅延回路22と同様Jこ、それ
ぞれのデータ入力端に供給されるデータを1クロック分
遅延させ出力する回路である。上記加算回路34は、上
記遅延回路33から出力されるデータと上記データ入力
端子31に上記レベル制限処理ブロック10から供給さ
れるデータ(Dl)との加算データを出力する回路であ
る。また、上記加算回路36は、上記1/2掛算回路3
5から出力されるデータと上記遅延回路32から出力さ
れるデータとの加算データを出力する回路である。さら
にまた、上記各1ノ2掛算回路35.37は、それぞれ
供給されるデータの1/2倍のデータを出力する回路で
ある。 これら各回路によって、このLPFデータ処理ブロック
30は、上記遅延回路32から出力するデータを基準デ
ータz0−1とし、上記レベル制限処理ブロック10か
らデータ入力端子31に供給されるデータを1クロック
分先行したデータZとし、上記遅延回路33から出力す
るデータを1+1 クロック分遅延したデータZ として表すと、F(1)
−(Z +2+Z ) /4・・・第1式 なる第1式にて示されるローパスフィルタ特性(F(1
))を上記レベル制限処理ブロック10からデータ入力
端子31に供給されるデータ(DI)に与えるデータ処
理を施してデータ(D3)を生成する。そして、このL
PFデータ処理ブロック30は、上記データ(D3)を
データ出力端子38から上記合成処理ブロック60に供
給する。 つまり、上記LPFデータ処理ブロック30は、上記デ
ータ入力端子31に第2図に(b)にて示したデータ(
Dl)が供給されると、上記データ(DI )に対して
データの変化の割合を穏やかにし、且つ1クロツタ分遅
延させた、第2図に(d)にて示すデータ(D3)を生
成して、上記データ出力端子38から出力する。 (G−2−4)フィルタ特性近似処理ブロックの具体的
な構成及び動作(第2図、第6図)上記フィルタ特性近
似処理ブロック40は、第6図に示すようにデータ入力
端子41とデータ出力端子47との間に設けられている
2つの遅延回路42.43と加算回路44と1716掛
算回路45と減算回路46との直列接続回路と、上記遅
延回路42から出力されるデータに18/16を掛算し
たデータを上記減算回路46に供給する1B/16掛算
回路48とにより構成されている。これら各回路のうち
、上記遅延回路42.43は、上記各遅延回路22,3
2.33と同様に、それぞれのデータ入力端に供給され
るデータを1クロック分遅延させて出力する回路である
。上記加算回路44は、上記遅延回路43から供給され
るデータと上記データ入力端子41に上記レベル制限処
理ブロック10から供給されるデータ(Dl)との加算
データを出力する回路である。また、上記1/16掛算
回路45は、上記加算回路44から供給されるデータの
l/16倍のデータを出力する回路である。さらにまた
、上記減算回路46は、上記18/16掛算回路48か
ら供給されるデータから上記1/16掛算回路45から
供給されるデータを減算したデータを出力する回路であ
る。 これら各回路によって、このフィルタ特性近イ以処理ブ
ロック40は、上記遅延回路42がら出力するデータを
基準データ2 =1とし、上記レベル制限処理ブロッ
ク10からデータ入力端子41に供給されるデータ(D
l)を1クロック分先行したデータZ とし、上記遅延
回路42がら出力するデータを1クロッグ分遅延したデ
ータZ゛1として表すと、 F(2)−(−Z +18−Z )/16・・・第
2式 なる第2式にて示される特性(F(2))にて、上記補
間フィルタフのフィルタ特性を近似して、このフィルタ
近似特性(F(2))を上記レベル制限処理ブロック1
0からデータ入力端子41に供給されるデータ(DI
)に与えるデータ処理を施してデータ(DJ)を生成す
る。そして、このフィルタ特性近似処理ブロック40は
、上記データ 、(DJ)をデータ出力端子47から上
記レベル検出処理ブロック50に供給する。 つまり、上記フィルタ特性近似処理ブロック40は、上
記データ入力端子41に第2図に(b)にてしめしたデ
ータ(DI )が供給されると、第2図に(e)にて示
すデータ(DJ)を上記データ出力端子47から出力す
る。このデータ(DJ)は、上記データ(D2)が上記
ディジタル・アナログ(D/A)変換器6と補間フィル
タ7とを介してそのままアナログ出力信号に変換された
場合のアナログ出力信号波形の信号レベルを予測して近
似データで示したものである。 (G−2−5)レベル検出処理ブロックの具体的な構成
及び動作(第2図、第7図) 上記レベル検出処理ブロック50には、第7図に示すよ
うに上記フィルタ特性近似処理ブロック40からデータ
入力端子51に供給されるデータ(DJ)から上記上限
データ入力端子3に供給される上限データ(Dh )を
減算する減算回路52の出力データ(D+)が一方の入
力端に供給され、基準(0)データが他方の入力端に供
給されているとともに出力端が加算回路54に接続され
ている切換回路53が設けられている。この切換回路5
3は、上記減算回路52の出力データ(D+)が一方の
入力端に供給され、基準(0)データが他方の入力端に
供給されている比較回路56の出力端から出力するiM
御信号によって切換動作を制御されている。また、この
レベル検出処理ブロック50には、上記下限データ入力
端子4に供給される下限データ(DJりから上記データ
人力子端51に供給されるデータ(DJ)を減算する減
算回路57の出力データ(D−)が一方の入力端に供給
され、基準(0)データが他方の入力端に供給されてい
るとともに出力端が上記加算回路54に接続されている
切換回路5日が設けられている。 この切換回路58は、上記減算回路57の出力データ(
D−)が一方の入力端に供給され、基準
レベル制限処理ブロックの具体的な構成及び動作(第2
図、第3図) (G−2−2)遅延補正処理ブロックの具体的な構成及
び動作(第2図、第4図) (G−2−3)ローパスフィルタデータ処理7’ロツク
の具体的な構成及び動作(第2 図、第5図) (G−2−4)フィルタ特性近似処理ブロックの具体的
な構成及び動作(第2図、第6図) (G−2−5)レベル検出処理ブロックの具体的な構成
及び動作(第2図、第7図) (G−2−6)合成処理ブロックの具体的な構成及び動
作(第1図、第2図) (G−2−7)実施例のディジタルクリップ回路の出力
データ(第2図) H0発明の効果 A、産業上の利用分野 本発明は、入力信号にてディジタル表示される信号レヘ
ルについてレベル制限処理を施すディジタルクリップ回
路に関する。 B1発明の概要 本発明は、入力信号にてディジタル表示される信号レヘ
ルについてレベル制限処理を施すディジタルクリップ回
路において、入力信号の信号レヘルについて所定のレベ
ル制限処理を施した信号に補正信号を加算合成して出力
信号を生成するようにしたことによって、オーバーシュ
ートを生じない良好なアナログ波形に変換されるような
出力信号を生成することができるようにしたものである
。 C1従来の技術 従来より、映像信号やその他の各種信号の処理系では、
取り扱う信号の信号レベルを所定範囲に制限するクリッ
プ(CIip)回路が多々使用されている。アナログク
リップ回路では、例えば第8図に(A)にて示す入力信
号(Sin)の信号レヘルについて、所定の上限レベル
(Lh )及び下限レヘル(Ll)で切り取る(所謂ク
リップする。)ようなレベル制限処理を施すことによっ
て、第8図に(B)にて示す出力信号(Sout)を生
成する。 また、ディジタルクリップ回路では、上記第8図の(A
)に示した入力信号(Sin)の信号レベルをディジタ
ル化した入力データについて、上記第8図の(B)に示
した出力信号(Sout )の信号レベルを示す出力デ
ータをディジタル演算処理にて形成する。 一方、一般に入力データにディジタル信号処理を施して
、その出力データをアナログ出力信号として出力する信
号処理装置では、第9図に示す信号処理装置100のよ
うに、データ入力端子101に供給される入力データ(
Din)についてデータ処理を施すデータ処理ブロック
102のデータ出力端とアナログ信号出力端子105と
の間に、ディジタル・アナログ(D/A)変換回路10
3と補間フィルタ104との直列接続回路が設けられて
いる。そして、上記データ処理ブロック102から出力
する出力データ(Dout)は、上記ディジタル・アナ
ログ(D/A)変換回路103にてアナログ信号に変換
された後に、上記補間フィルタ104にて補間処理され
ることによって、アナログ出力信号(Sout )に変
換される。 D1発明が解決しようとする問題点 ところで、前述のディジタルクリップ回路に、例えば第
10図に(A)にてアナログ波形で等価的に示すような
入力データ(Din)が供給されたものとする。そうす
ると、上記ディジタルクリップ回路からは、上記入力デ
ータ(Din)を上限データ(Dh )及び下限データ
(Dl)でレベル制限処理(所謂クリップ)を施した第
10図に(B)にてアナログ波形で等価的に示すような
ディジタルの出力データ(Dout )が得られる。そ
して、この出力データ(Dout )をディジタル・ア
ナログ変換回路にてアナログ化して補間フィルタを通過
させた場合には、上記出力データ(Dout)は、第1
0図に(B)にて示したアナログ波形と同形のアナログ
出力信号(Sout )になるはずである。 しかしながら、実際には従来のディジタルクリップ回路
では、上記レベル制限を施した部分に高周波成分が生じ
るために、出力データ(Dout )をアナログ化して
補間フィルタを通過させた場合には、第10図に(C)
にて示すような波形の立ち上がりにオーバーシュートを
有する波形のアナログ出力信号(Sout )になって
しまい上記上限データ(Dh )で示される上限レベル
を越えてしまうという問題点があった。 そこで、本発明は、上述の如き従来の問題点に鑑み、ア
ナログ化され補間フィルタを通過した場合にオーバーシ
ュートを生じない良好なアナログ波形に変換されるよう
な出力信号を生成することができるようにした新規な構
成のディジタルクリップ回路を提供することを目的とす
る3巳1問題点を解決するための手段 本発明に係るディジタルクリップ回路は、上述の問題点
を解決するために、入力信号にてディジタル表示される
信号レベルについてレベル制限処理を施すレベル制限処
理手段と、上記レベル制限処理を施した信号にローパス
フィルタ特性を与える信号処理手段と、上記ローパスフ
ィルタ特性を与えた信号と上記レベル制限処理を施した
信号とを加算合成する合成比の可変制御自在な合成処理
手段と、上記レベル制限処理を施した信号がアナログ化
され補間フィルタを通過した場合に発生するオーバーシ
ュート量を上記レベル制限処理を施した信号の信号レベ
ルから予測して検出するレベル検出処理手段とを備え、
上記レベル検出処理手段にて検出される予測オーバーシ
ュートIに応じて上記合成処理手段の合成比を可変制御
するようにしたことを特徴としている。 F8作用 本発明に係るディジタルクリップ回路では、信号レベル
がディジタル表示される入力信号が供給されると、上記
入力信号の信号レベルについて所定のレベル制限処理を
施した信号を生成するとともに上記レベル制限処理を施
した信号がアナログ化され補間フィルタを通過した場合
に発生するオーバーシュート量に応じた補正信号を生成
して、上記レベル制限処理を施した信号と上記補正信号
とを加算合成した出力信号を出力する。 G、実施例 以下、本発明に係るディジタルクリップ回路の実施例に
ついて、図面に従い詳細に説明する。 G−1,実施例の概略構成(第1図) 第1回は、本発明を映像信号の信号処理に用いるディジ
タルクリップ回路に適用した実施例の概略構成を示すブ
ロック回路図である。 −この第1図において、ディ
ジタルクリンプ回路1には、データ入力端子2から入力
データ(Din)が供給されるとともに上限データ入力
端子3から上限データ(Dh )が供給され、且つ下限
データ入力端子4から下限データ(Dl)が供給されて
いるレベル制限処理ブロック10が設けられている。上
記レベル制限処理ブロック10の出力データ(Dl)は
、遅延補正処理ブロック20に供給されているとともに
ローパスフィルタ(LPF)データ処理ブロック30と
フィルタ特性近値処理ブロック40に供給されている。 上記フィルタ特性近値処理ブロック40の出力データ(
D4)は、レベル検出処理ブロック50に供給されてい
る。このレベル検出処理ブロック50には、上記上限デ
ータ入力端子3から上限データ(Dh )が供給されて
いるとともに上記下限データ入力端子4から下限データ
(Dl)が供給されている。 上記遅延補正処理ブロック20の出力データ(Dl)と
上記LPFデータ処理ブロック30の出力データ(D3
)及び上記レベル検出処理ブロック50の出力データ(
D5)は、合成処理ブロック60に供給されている。上
記合成処理ブロック60の出力データ(Dout )は
、データ出力端子5に供給されている。 上記ディジタルクリップ回路1のデータ出力端子5には
、ディジタル・アナログ(D/A)変換回路6と補間フ
ィルタフの直列接続回路が接続されている。そして、上
記データ出力端子5に供給されている出力データ(Do
ut )は、上記ディジタル・アナログ(D/A)変換
回路6と補間フィルタフによってアナログ出力信号(S
out )に変換されアナログ信号出力端子8に供給さ
れる。 G−2,実施例の具体的な構成及び動作以下、上記ディ
ジタルクリップ回路1の各構成ブロックの構成を第3図
ないし第7図を参照しながら説明するとともに、具体的
な信号処理を第2図に示す上記ディジタルクリップ回路
lの各部のデータをアナログ波形で等測的に示した波形
図を参照しながら説明する。 (G−2−1)レベル制限処理ブロックの具体的な構成
及び動作(第2図、第3図) 上記レベル制限処理ブロックlOは、第3図に示すよう
に、上記データ入力端子2とデータ出力端子11との間
に直列に設けられている第1.第2の切換回路12.1
3と、これら切換回路12゜13のそれぞれの切換動作
の制御信号を出力する第1.第2の比較回路14.15
とで構成されている。上記第1の比較回路14は、一方
の入力端に上記データ入力端子2が接続されているとと
もに他方の入力端に上記上限データ入力端子3が接続さ
れており、出力端に上記第1の切換回路12の制御入力
端が接続されている。また、上記第2の比較回路15は
、一方の入力端に上記データ入力端子2が接続されてい
るとともに他方の入力端に上記下限データ入力端子4が
接続されており、出力端に上記第2の切換回路13の制
御入力端が接続されている。上記第1の切換回路12は
、上記データ入力端子2と上記上限データ入力端子3と
を出力端に切換接続するように構成されている。 また、上記第2の切換回路13は、上記第1の切換回路
12の出力端と上記下限データ入力端子4とを上記デー
タ出力端子11に切換接続するように構成されている。 そして、上記第1の比較回路14は、その出力信号によ
り上記第1の切換回路12の切換接続を以下のように制
御する。すなわち、上記第1の比較回路14は、上記デ
ータ入力端子2から供給される入力データ(Din)が
上記上限データ入力端子3から供給される上限データ(
Dh )よりも小さいときには上記データ入力端子2と
上記第2の切換回路13とを接続させ、入力データ(D
in)が上限データ(Dh )よりも大きいときには上
記上限データ入力端子3と上記第2の切換回路13とを
接続させる。また、上記第2の比較回路15は、その出
力信号により上記第2の切換回路13の切換接続を以下
のように制御する。すなわち、上記第2の比較回路15
は、上記データ入力端子2から供給される入力データ(
Din)が上記下限データ入力端子4から供給される下
限データ(Dl)よりも大きいときには上記第1の切換
回路12と上記データ出力端子11とを接続させ、入力
データ(Din)が下限データ(Dl)よりも小さいと
きには上記下限データ入力端子4と上記データ出力端子
11とを接続させる。 したがって、上記レベル制限処理ブロックlOは、上記
データ入力端子2から供給される入力データ(Din)
が上限データ(Dh )と下限データ(Dl)との間の
データであれば、上記第1.第2の切換回路12.13
を介して上記データ入力端子2と上記データ出力端子1
1とを接続して上記入力データ(Din)を上記データ
出力端子11からそのまま出力する。また、入力データ
(Din)が上限データ(Dh )以上のデータであれ
ば、上記第1の切換回路12が上記上限データ入力端子
3と上記第2の切換回路13の入力端とを接続して上限
データ(Dh )を上記第2の切換回路13を介して上
記データ出力端子11から出力する。 きらにまた、入力データ(Din)が下限データ(Dl
)以下のデータであれば上記第2の切換回路13が上記
下限データ入力端子4と上記データ出力端子11とを接
続することによって下限データ(Dl)を上記データ出
力端子11から出力する。つまり、上記レベル制限処理
ブロック10は、入力データ(Din)の信号レベルに
ついて上限データ(Dh )より大きいデータは上限デ
ータ(Dh)に置き換え、また、下限データ(Ilりよ
り小さいデータは下限データ(Dl)に置き換えるレベ
ル制限処理(所謂クリップ)を行うものである。 例えば、上記レベル制限処理ブロックIOは、上記ディ
ジタルクリップ回路lのデータ信号入力端子2に第2図
に(a)にて示す入力データ(Din)が供給されると
、該入力データ(Din)の信号レベルについて上記上
限データ入力端子3に供給される上限データ(Dh )
にて示される上限レベルと上記下限データ入力端子4に
供給される下限データ(Dl)にて示される下限レベル
とに応じてレベル制限処理(所謂クリップ)を行い、第
2図に(b)にて示すデータ(Dl)を生成する。 上記レベル制限処理ブロックIOのデータ出力端子11
から出力するデータ(Dl)は、遅延補正処理ブロック
20とローパスフィルタ(LPF)データ処理ブロック
30とフィルタ特性近値処理ブロック40とにそれぞれ
供給されている。 (C−2−2)遅延補正処理ブロックの具体的な構成及
び動作(第2図、第4図) 上記遅延補正処理ブロック20は、第4図に示すように
遅延回路22にて構成されており、データ入力端子21
に供給される上記データ(Di )を1クロック分遅延
させた第2図に(c)にて示すデータ(D2)を生成し
てデータ出力端子23に供給する。 なお、この遅延補正処理ブロック20にて、上記レベル
制限処理ブロックlOから出力するデータ(Dl)を!
クロック分遅延させることによって上記データ(D2)
を生成したのは、上記合成処理ブロック60でデータ処
理される上記データ(D2)とデータ(D3)及びデー
タ(D5)とのタイミングを同期させるためである。 ここで、上記データ(D2)は、そのまま上記ディジタ
ル・アナログ(D/A)変換回路6にてアナログ化され
、補間フィルタ7を通過することによってアナログ出力
信号(Sout )に変換されると、従来のディジタル
クリップ回路のように第10図に(C)にて示す波形の
立ち上がりにオーバーシュートを有し、上記上限データ
(Dh )で示される上限レベルを越えてしまう波形に
なってしまう。 (G−2−3)ローパスフィルタデータ処理ブロックの
具体的な構成及び動作(第2図、第5図)上記LPFデ
ータ処理ブロック30は、第5図に示すように2つの遅
延回路32.33と加算回路34と1/2掛算回路35
と加算回路36と1/2掛算回路37との直列接続回路
が、データ入力端子31とデータ出力端子38との間に
設けられて成っている。これら各回路のうち、上記遅延
回路32.33は、上記遅延回路22と同様Jこ、それ
ぞれのデータ入力端に供給されるデータを1クロック分
遅延させ出力する回路である。上記加算回路34は、上
記遅延回路33から出力されるデータと上記データ入力
端子31に上記レベル制限処理ブロック10から供給さ
れるデータ(Dl)との加算データを出力する回路であ
る。また、上記加算回路36は、上記1/2掛算回路3
5から出力されるデータと上記遅延回路32から出力さ
れるデータとの加算データを出力する回路である。さら
にまた、上記各1ノ2掛算回路35.37は、それぞれ
供給されるデータの1/2倍のデータを出力する回路で
ある。 これら各回路によって、このLPFデータ処理ブロック
30は、上記遅延回路32から出力するデータを基準デ
ータz0−1とし、上記レベル制限処理ブロック10か
らデータ入力端子31に供給されるデータを1クロック
分先行したデータZとし、上記遅延回路33から出力す
るデータを1+1 クロック分遅延したデータZ として表すと、F(1)
−(Z +2+Z ) /4・・・第1式 なる第1式にて示されるローパスフィルタ特性(F(1
))を上記レベル制限処理ブロック10からデータ入力
端子31に供給されるデータ(DI)に与えるデータ処
理を施してデータ(D3)を生成する。そして、このL
PFデータ処理ブロック30は、上記データ(D3)を
データ出力端子38から上記合成処理ブロック60に供
給する。 つまり、上記LPFデータ処理ブロック30は、上記デ
ータ入力端子31に第2図に(b)にて示したデータ(
Dl)が供給されると、上記データ(DI )に対して
データの変化の割合を穏やかにし、且つ1クロツタ分遅
延させた、第2図に(d)にて示すデータ(D3)を生
成して、上記データ出力端子38から出力する。 (G−2−4)フィルタ特性近似処理ブロックの具体的
な構成及び動作(第2図、第6図)上記フィルタ特性近
似処理ブロック40は、第6図に示すようにデータ入力
端子41とデータ出力端子47との間に設けられている
2つの遅延回路42.43と加算回路44と1716掛
算回路45と減算回路46との直列接続回路と、上記遅
延回路42から出力されるデータに18/16を掛算し
たデータを上記減算回路46に供給する1B/16掛算
回路48とにより構成されている。これら各回路のうち
、上記遅延回路42.43は、上記各遅延回路22,3
2.33と同様に、それぞれのデータ入力端に供給され
るデータを1クロック分遅延させて出力する回路である
。上記加算回路44は、上記遅延回路43から供給され
るデータと上記データ入力端子41に上記レベル制限処
理ブロック10から供給されるデータ(Dl)との加算
データを出力する回路である。また、上記1/16掛算
回路45は、上記加算回路44から供給されるデータの
l/16倍のデータを出力する回路である。さらにまた
、上記減算回路46は、上記18/16掛算回路48か
ら供給されるデータから上記1/16掛算回路45から
供給されるデータを減算したデータを出力する回路であ
る。 これら各回路によって、このフィルタ特性近イ以処理ブ
ロック40は、上記遅延回路42がら出力するデータを
基準データ2 =1とし、上記レベル制限処理ブロッ
ク10からデータ入力端子41に供給されるデータ(D
l)を1クロック分先行したデータZ とし、上記遅延
回路42がら出力するデータを1クロッグ分遅延したデ
ータZ゛1として表すと、 F(2)−(−Z +18−Z )/16・・・第
2式 なる第2式にて示される特性(F(2))にて、上記補
間フィルタフのフィルタ特性を近似して、このフィルタ
近似特性(F(2))を上記レベル制限処理ブロック1
0からデータ入力端子41に供給されるデータ(DI
)に与えるデータ処理を施してデータ(DJ)を生成す
る。そして、このフィルタ特性近似処理ブロック40は
、上記データ 、(DJ)をデータ出力端子47から上
記レベル検出処理ブロック50に供給する。 つまり、上記フィルタ特性近似処理ブロック40は、上
記データ入力端子41に第2図に(b)にてしめしたデ
ータ(DI )が供給されると、第2図に(e)にて示
すデータ(DJ)を上記データ出力端子47から出力す
る。このデータ(DJ)は、上記データ(D2)が上記
ディジタル・アナログ(D/A)変換器6と補間フィル
タ7とを介してそのままアナログ出力信号に変換された
場合のアナログ出力信号波形の信号レベルを予測して近
似データで示したものである。 (G−2−5)レベル検出処理ブロックの具体的な構成
及び動作(第2図、第7図) 上記レベル検出処理ブロック50には、第7図に示すよ
うに上記フィルタ特性近似処理ブロック40からデータ
入力端子51に供給されるデータ(DJ)から上記上限
データ入力端子3に供給される上限データ(Dh )を
減算する減算回路52の出力データ(D+)が一方の入
力端に供給され、基準(0)データが他方の入力端に供
給されているとともに出力端が加算回路54に接続され
ている切換回路53が設けられている。この切換回路5
3は、上記減算回路52の出力データ(D+)が一方の
入力端に供給され、基準(0)データが他方の入力端に
供給されている比較回路56の出力端から出力するiM
御信号によって切換動作を制御されている。また、この
レベル検出処理ブロック50には、上記下限データ入力
端子4に供給される下限データ(DJりから上記データ
人力子端51に供給されるデータ(DJ)を減算する減
算回路57の出力データ(D−)が一方の入力端に供給
され、基準(0)データが他方の入力端に供給されてい
るとともに出力端が上記加算回路54に接続されている
切換回路5日が設けられている。 この切換回路58は、上記減算回路57の出力データ(
D−)が一方の入力端に供給され、基準
〔0〕データが
他方の入力端に供給されている比較回路59の出力端か
ら出力する制御信号によって切換動作を制御されている
。そして、上記加算回路54は、上記各切換回路54.
58の出力端から出力するデータを加算してデータ(D
5)を生成してデータ出力端子55に供給する。 上記比較回路56は、上記減算回路52から出力される
データ(D+) 、すなわち上記フィルタ特性近似処理
ブロック40からデータ入力端子51に供給されるデー
タ(D4)から上限データ(Dh )を減算したデータ
(D+)と基準
他方の入力端に供給されている比較回路59の出力端か
ら出力する制御信号によって切換動作を制御されている
。そして、上記加算回路54は、上記各切換回路54.
58の出力端から出力するデータを加算してデータ(D
5)を生成してデータ出力端子55に供給する。 上記比較回路56は、上記減算回路52から出力される
データ(D+) 、すなわち上記フィルタ特性近似処理
ブロック40からデータ入力端子51に供給されるデー
タ(D4)から上限データ(Dh )を減算したデータ
(D+)と基準
〔0〕データとを比較して、上記データ
(D+)が基準
(D+)が基準
〔0〕データより大きいときには、上記
減算回路52と上記加算回路54とが接続されるように
上記切換回路53を制御する。また、上記比較回路56
は、上記データ(D+)が基準
減算回路52と上記加算回路54とが接続されるように
上記切換回路53を制御する。また、上記比較回路56
は、上記データ(D+)が基準
〔0〕データより小さい
ときには、この基準(0)データが上記加算回路54に
供給されるように上記切換回路53を制御する。 上記比較回路59は、上記減算回路57の出力データ、
すなわち下限データ(Dl2)から上記フィルタ特性近
似処理ブロック40からデータ入力端子51に供給され
るデータ(D4)を減算したデータ(D−)と基準(0
)データとを比較して、上記データ(D−)が基準〔0
〕データより大きいときには、上記減算回路57と上記
加算回路54とが接続されるように上記切換回路5日を
制御する。また、上記比較回路59は、上記データ(D
−)が基準(0)データより小さいときには、この基準
(0〕データが上記加算回路54に供給されるように上
記切換回路58を制御する。そして、これら切換回路5
3.58から出力されるデータは上記加算回路54にて
加算されデータ出力端子55に供給される。 つまり、上記レベル検出処理ブロック50は、上記フィ
ルタ特性近似処理ブロック40からデータ入力端子51
に供給されているデータ(D4)が上記上限データ(D
h )と上記下限データ(Dl)との間のデータのとき
には、基準
ときには、この基準(0)データが上記加算回路54に
供給されるように上記切換回路53を制御する。 上記比較回路59は、上記減算回路57の出力データ、
すなわち下限データ(Dl2)から上記フィルタ特性近
似処理ブロック40からデータ入力端子51に供給され
るデータ(D4)を減算したデータ(D−)と基準(0
)データとを比較して、上記データ(D−)が基準〔0
〕データより大きいときには、上記減算回路57と上記
加算回路54とが接続されるように上記切換回路5日を
制御する。また、上記比較回路59は、上記データ(D
−)が基準(0)データより小さいときには、この基準
(0〕データが上記加算回路54に供給されるように上
記切換回路58を制御する。そして、これら切換回路5
3.58から出力されるデータは上記加算回路54にて
加算されデータ出力端子55に供給される。 つまり、上記レベル検出処理ブロック50は、上記フィ
ルタ特性近似処理ブロック40からデータ入力端子51
に供給されているデータ(D4)が上記上限データ(D
h )と上記下限データ(Dl)との間のデータのとき
には、基準
〔0〕データをデータ出力端子55から出力
し、それ以外のデータのときには、上記上限データ(D
h )あるいは上記下限データ(Dl)を基準として、
そのレベルオーバー量を示すデータをデータ出力端子5
5から出力する。したがって、上記レベル検出処理ブロ
ック50は、上記データ入力端51に第2図に(e)に
て示したデータ(D4)が供給されると、上記データ(
D4)から上限データ(Dh)以上のデータ及び下限デ
ータ(In)以下のデータのレベルオーバー量にあたる
第2図に(f)にて示すデータ(D5)を生成して、こ
のデータ(D5)を上記データ出力端子55から上記合
成処理ブロック60に供給する。 (G−2−6)合成処理ブロックの具体的な構成及び動
作(第1図、第2図) 上記合成処理ブロック60には、上記各データ(D2)
、(D3)、 (D5)が供給されており、3つの掛
算回路61.63.64と、減算回路62と、加算回路
65とが設けられている。上記掛算回路61は、上記レ
ベル検出処理ブロック50から供給されるデータ(D5
)に所定の定数(A)を掛算したデータ(D6)を出力
する。上記減算回路62は、基準〔1〕データから上記
掛算回路61から出力されるデータ(D6)を減算した
データ(Dl)を出力する。上記掛算回路63は、上記
減算回路62から出力されるデータ(Dl)と上記遅延
補正処理ブロック20から供給されるデータ(D2)と
を掛算したデータ(D8)を出力する。上記掛算回路6
4は、上記掛算回路61から出力されるデータ(D6)
と上記LPFデータ処理ブロック30から出力されるデ
ータ(Dl)とを掛算したデータ(D9)を出力する。 上記加算回路65は、上記掛算回路64から出力される
データ(D9)と上記掛算回路63から出力されるデー
タ(D8)とを加算した出力データ(pout )をデ
ータ出力端子5に出力する。 これら各回路の信号処理により上記合成処理ブロック6
0は、上記レベル検出処理ブロック50から出力される
データ(D5)に上記掛算回路61の定数(A)を掛は
合わせた値をαとして表すと、 ・・・第3式 なる第3式にて示される特性(F(3))を上記遅延補
正回路20から供給されるデータ(D2)に与えるデー
タ処理を施して出力データ(Dout )を生成し上記
データ出力端子5に供給する。 つまり、この合成処理ブロック60は、上記LPFデー
タ処理ブロック30から供給されるローパスフィルタ特
性を与えられたデータ(DJ)に上記レベル検出処理ブ
ロック50から出力するデータ(D5)に応じて変化す
るデータ(D6)を掛算した補正データ(D9)を上記
掛算回路64にて生成する。そして、この合成処理ブロ
ック60は、上記レベル制限処理ブロックIOから上記
遅延補正処理ブロック20を介して供給されるレベル制
限を施したデータ(D2)に上記補正データ(D9)を
上記加算回路65にて加算合成して、上記出力データ(
Dout)を生成するように構成されている。 したがって、上記合成処理ブロック60に第2図に(C
)にて示したデータ(D2)と第2図に(d)にて示し
たデータ(DJ)及び第2図に<r>にて示したデータ
(D5)が供給されると、上記掛算回路61は、上記レ
ベル検出処理ブロック50から供給される上記データ(
D5)に所定の定数(A)を掛算して第2図に(g)に
て示すデータ(D6)を生成して上記減算回路62と上
記掛算回路64とにそれぞれ供給する。このデータ(D
6)は、前述の第3式における変数〔α〕に相当し、上
記データ(D5)に応じて増減する。 上記減算回路62は、基準(1)データから上記データ
(D6)を減算した第2図に(h)にて示すデータ(D
J)を生成して上記掛算回路63に供給する。この掛算
回路63は、上記遅延補正処理ブロック20から供給さ
れる上記データ(D2)と上記データ(DJ)とを掛算
した第2図に(i)にて示すデータ(D8)を生成して
上記加算回路65に供給する。上記掛算回路64は、上
記掛算回路61から供給されるデータ(D6)と上記L
PFデータ処理ブロック30から供給されるデータ(D
J)とを掛算した第2図に(j)にて示すデータ(D9
)を生成して上記加算回路65に供給する。この加算回
路65は、上記データ(D8)と上記データ(D9)と
を加算した第2図に(k)にて示す出力データ(Dou
t )を生成して上記データ出力端子5に供給する。 ここで、上記出力データ(Dout)は、上記データ(
D2)がアナログ化され上記補間フィルタ7を通過した
場合に生じるオーバーシュート量に応じて、上記データ
(D2)の上限データ(Dh)及び下限データ(DJり
部分の変化の割合を若干穏やかにしたものである。 (G−2−7)実施例のディジタルクリップ回路の出力
データ(第2図) 上記ディジタルクリップ回路lのデータ出力端子5から
出力する出力データ(Dout )は、上記データ出力
端子5に直列に接続されているディジタル・アナログ(
D/A)変換回路6と補間フィルタ7とによって第2図
に(2)にて示すアナログ出力信号(Sout )に変
換されて信号出力端子8から出力する。このアナログ出
力信号(Sout)は、上記データ(D2)をアナログ
信号波形で等測的に示した波形に略等しく、オーバーシ
ュートによって上記上限データ(Dh )で示される上
限レベルを越えることがない。 このように、本発明に係る上記クリップ回路lでは、入
力データ(Din)について上記レベル制限処理ブロッ
ク10によるレベル制限処理によって生成されるデータ
(D2)が、アナログ化され上記補間フィルタ7を通過
した場合にオーバーシニートを生じるときには、上記デ
ータ(D2)に補正データ(D9)を加算合成して出力
データ(Dout )を生成するようにしたことによっ
て、上記入力データ(Din)がアナログ化され上記補
間フィルタ7を通過した場合に、オーバーシュートを生
じない良好なアナログ出力信号(Sout )に変換さ
れるような出力データ(Dout )を生成することが
できる。 また、詳細な説明を省略するが、上記ディジタルクリッ
プ回路1では、アナログ出力信号(Sout)の波形の
立ち下がりに生じるアンダーシュドについても同様な処
理が行われる。 なお、本発明は、上記実施例のみに限定されるものでは
なく、上記補間フィルタフの特性に応じて上記第1式、
第2式及び第3式にて示した各回路のデータ処理特性(
F(1) 、 F(2)及びF(3))を最適にする
必要があることはいうまでもない。 また、上記掛算回路61の定数Aは、上記レベル検出処
理ブロック50から供給されるデータ(D5)によって
変化するようにしてもよい、さらに、ディジタル信号処
理回路で補間フィルタを構成する場合においても、本発
明が適用できる。 H1発明の効果 本発明によれば、信号レベルがディジタル表示される入
力信号が供給されると、上記入力信号の信号レベルにつ
いて所定のレベル制限処理を施した信号を生成するとと
もに、上記レベル制限処理を施した信号がアナログ化さ
れ補間フィルタを通過した場合に発生するオーバーシェ
ード量に応じた補正信号を生成して、上記レベル制限処
理を施した信号と上記補正信号とを加算合成した出力信
号を出力する。したがって、本発明に係るディジタルク
リップ回路は、アナログ化され補間フィルタを通過した
場合にオーバーシェードを生じない良好なアナログ波形
に変換されるような出力信号を生成することができる。
し、それ以外のデータのときには、上記上限データ(D
h )あるいは上記下限データ(Dl)を基準として、
そのレベルオーバー量を示すデータをデータ出力端子5
5から出力する。したがって、上記レベル検出処理ブロ
ック50は、上記データ入力端51に第2図に(e)に
て示したデータ(D4)が供給されると、上記データ(
D4)から上限データ(Dh)以上のデータ及び下限デ
ータ(In)以下のデータのレベルオーバー量にあたる
第2図に(f)にて示すデータ(D5)を生成して、こ
のデータ(D5)を上記データ出力端子55から上記合
成処理ブロック60に供給する。 (G−2−6)合成処理ブロックの具体的な構成及び動
作(第1図、第2図) 上記合成処理ブロック60には、上記各データ(D2)
、(D3)、 (D5)が供給されており、3つの掛
算回路61.63.64と、減算回路62と、加算回路
65とが設けられている。上記掛算回路61は、上記レ
ベル検出処理ブロック50から供給されるデータ(D5
)に所定の定数(A)を掛算したデータ(D6)を出力
する。上記減算回路62は、基準〔1〕データから上記
掛算回路61から出力されるデータ(D6)を減算した
データ(Dl)を出力する。上記掛算回路63は、上記
減算回路62から出力されるデータ(Dl)と上記遅延
補正処理ブロック20から供給されるデータ(D2)と
を掛算したデータ(D8)を出力する。上記掛算回路6
4は、上記掛算回路61から出力されるデータ(D6)
と上記LPFデータ処理ブロック30から出力されるデ
ータ(Dl)とを掛算したデータ(D9)を出力する。 上記加算回路65は、上記掛算回路64から出力される
データ(D9)と上記掛算回路63から出力されるデー
タ(D8)とを加算した出力データ(pout )をデ
ータ出力端子5に出力する。 これら各回路の信号処理により上記合成処理ブロック6
0は、上記レベル検出処理ブロック50から出力される
データ(D5)に上記掛算回路61の定数(A)を掛は
合わせた値をαとして表すと、 ・・・第3式 なる第3式にて示される特性(F(3))を上記遅延補
正回路20から供給されるデータ(D2)に与えるデー
タ処理を施して出力データ(Dout )を生成し上記
データ出力端子5に供給する。 つまり、この合成処理ブロック60は、上記LPFデー
タ処理ブロック30から供給されるローパスフィルタ特
性を与えられたデータ(DJ)に上記レベル検出処理ブ
ロック50から出力するデータ(D5)に応じて変化す
るデータ(D6)を掛算した補正データ(D9)を上記
掛算回路64にて生成する。そして、この合成処理ブロ
ック60は、上記レベル制限処理ブロックIOから上記
遅延補正処理ブロック20を介して供給されるレベル制
限を施したデータ(D2)に上記補正データ(D9)を
上記加算回路65にて加算合成して、上記出力データ(
Dout)を生成するように構成されている。 したがって、上記合成処理ブロック60に第2図に(C
)にて示したデータ(D2)と第2図に(d)にて示し
たデータ(DJ)及び第2図に<r>にて示したデータ
(D5)が供給されると、上記掛算回路61は、上記レ
ベル検出処理ブロック50から供給される上記データ(
D5)に所定の定数(A)を掛算して第2図に(g)に
て示すデータ(D6)を生成して上記減算回路62と上
記掛算回路64とにそれぞれ供給する。このデータ(D
6)は、前述の第3式における変数〔α〕に相当し、上
記データ(D5)に応じて増減する。 上記減算回路62は、基準(1)データから上記データ
(D6)を減算した第2図に(h)にて示すデータ(D
J)を生成して上記掛算回路63に供給する。この掛算
回路63は、上記遅延補正処理ブロック20から供給さ
れる上記データ(D2)と上記データ(DJ)とを掛算
した第2図に(i)にて示すデータ(D8)を生成して
上記加算回路65に供給する。上記掛算回路64は、上
記掛算回路61から供給されるデータ(D6)と上記L
PFデータ処理ブロック30から供給されるデータ(D
J)とを掛算した第2図に(j)にて示すデータ(D9
)を生成して上記加算回路65に供給する。この加算回
路65は、上記データ(D8)と上記データ(D9)と
を加算した第2図に(k)にて示す出力データ(Dou
t )を生成して上記データ出力端子5に供給する。 ここで、上記出力データ(Dout)は、上記データ(
D2)がアナログ化され上記補間フィルタ7を通過した
場合に生じるオーバーシュート量に応じて、上記データ
(D2)の上限データ(Dh)及び下限データ(DJり
部分の変化の割合を若干穏やかにしたものである。 (G−2−7)実施例のディジタルクリップ回路の出力
データ(第2図) 上記ディジタルクリップ回路lのデータ出力端子5から
出力する出力データ(Dout )は、上記データ出力
端子5に直列に接続されているディジタル・アナログ(
D/A)変換回路6と補間フィルタ7とによって第2図
に(2)にて示すアナログ出力信号(Sout )に変
換されて信号出力端子8から出力する。このアナログ出
力信号(Sout)は、上記データ(D2)をアナログ
信号波形で等測的に示した波形に略等しく、オーバーシ
ュートによって上記上限データ(Dh )で示される上
限レベルを越えることがない。 このように、本発明に係る上記クリップ回路lでは、入
力データ(Din)について上記レベル制限処理ブロッ
ク10によるレベル制限処理によって生成されるデータ
(D2)が、アナログ化され上記補間フィルタ7を通過
した場合にオーバーシニートを生じるときには、上記デ
ータ(D2)に補正データ(D9)を加算合成して出力
データ(Dout )を生成するようにしたことによっ
て、上記入力データ(Din)がアナログ化され上記補
間フィルタ7を通過した場合に、オーバーシュートを生
じない良好なアナログ出力信号(Sout )に変換さ
れるような出力データ(Dout )を生成することが
できる。 また、詳細な説明を省略するが、上記ディジタルクリッ
プ回路1では、アナログ出力信号(Sout)の波形の
立ち下がりに生じるアンダーシュドについても同様な処
理が行われる。 なお、本発明は、上記実施例のみに限定されるものでは
なく、上記補間フィルタフの特性に応じて上記第1式、
第2式及び第3式にて示した各回路のデータ処理特性(
F(1) 、 F(2)及びF(3))を最適にする
必要があることはいうまでもない。 また、上記掛算回路61の定数Aは、上記レベル検出処
理ブロック50から供給されるデータ(D5)によって
変化するようにしてもよい、さらに、ディジタル信号処
理回路で補間フィルタを構成する場合においても、本発
明が適用できる。 H1発明の効果 本発明によれば、信号レベルがディジタル表示される入
力信号が供給されると、上記入力信号の信号レベルにつ
いて所定のレベル制限処理を施した信号を生成するとと
もに、上記レベル制限処理を施した信号がアナログ化さ
れ補間フィルタを通過した場合に発生するオーバーシェ
ード量に応じた補正信号を生成して、上記レベル制限処
理を施した信号と上記補正信号とを加算合成した出力信
号を出力する。したがって、本発明に係るディジタルク
リップ回路は、アナログ化され補間フィルタを通過した
場合にオーバーシェードを生じない良好なアナログ波形
に変換されるような出力信号を生成することができる。
第1図は本発明に係るディジタルクリップ回路の実施例
の構成を示したブロック回路図であり、第2図は上記実
施例の各部の波形をアナログ波形で等測的に示した波形
図であり、第3図は上記実施例に用いたレベル制限処理
ブロックの構成を示した回路図であり、第4図は上記実
施例に用いた遅延補正処理ブロックの構成を示した回路
図であり、第5図は上記実施例に用いたローパスフィル
タデータ処理ブロックの構成を示した回路図であり、第
6図は上記実施例に用いたフィルタ特性近(以処理ブロ
ックの構成を示した回路図であり、第7図は上記実施例
に用いたレベル検出処理ブロックの構成を示した回路図
である。 第8図は一般的なアナログ信号のレベル制限処理を説明
するための波形図であり、第9図はディジタル入力デー
タからアナログ出力信号を生成する信号処理装置の構成
を示したブロック回路図であり、第10図は従来のディ
ジタルクリップ回路の動作を説明するための波形図であ
る。 1・・・ディジタルクリップ回路 lO・・・レベル制限処理ブロック 20・・・遅延補正処理ブロック 30・・・ローパスフィルタデータ処理ブロック40・
・・フィルタ特性近値処理ブロック50・・・レベル検
出処理ブロック 60・・・合成処理ブロック
の構成を示したブロック回路図であり、第2図は上記実
施例の各部の波形をアナログ波形で等測的に示した波形
図であり、第3図は上記実施例に用いたレベル制限処理
ブロックの構成を示した回路図であり、第4図は上記実
施例に用いた遅延補正処理ブロックの構成を示した回路
図であり、第5図は上記実施例に用いたローパスフィル
タデータ処理ブロックの構成を示した回路図であり、第
6図は上記実施例に用いたフィルタ特性近(以処理ブロ
ックの構成を示した回路図であり、第7図は上記実施例
に用いたレベル検出処理ブロックの構成を示した回路図
である。 第8図は一般的なアナログ信号のレベル制限処理を説明
するための波形図であり、第9図はディジタル入力デー
タからアナログ出力信号を生成する信号処理装置の構成
を示したブロック回路図であり、第10図は従来のディ
ジタルクリップ回路の動作を説明するための波形図であ
る。 1・・・ディジタルクリップ回路 lO・・・レベル制限処理ブロック 20・・・遅延補正処理ブロック 30・・・ローパスフィルタデータ処理ブロック40・
・・フィルタ特性近値処理ブロック50・・・レベル検
出処理ブロック 60・・・合成処理ブロック
Claims (1)
- 【特許請求の範囲】 入力信号にてディジタル表示される信号レベルについて
レベル制限処理を施すレベル制限処理手段と、 上記レベル制限処理を施した信号にローパスフィルタ特
性を与える信号処理手段と、 上記ローパスフィルタ特性を与えた信号と上記レベル制
限処理を施した信号とを加算合成する合成比の可変制御
自在な合成処理手段と、 上記レベル制限処理を施した信号がアナログ化され補間
フィルタを通過した場合に発生するオーバーシュート量
を上記レベル制限処理を施した信号の信号レベルから予
測して検出するレベル検出処理手段とを備え、 上記レベル検出処理手段にて検出される予測オーバーシ
ュート量に応じて上記合成処理手段の合成比を可変制御
するようにしたことを特徴とするディジタルクリップ回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26010987A JPH01103013A (ja) | 1987-10-15 | 1987-10-15 | ディジタルクリップ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26010987A JPH01103013A (ja) | 1987-10-15 | 1987-10-15 | ディジタルクリップ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01103013A true JPH01103013A (ja) | 1989-04-20 |
Family
ID=17343410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26010987A Pending JPH01103013A (ja) | 1987-10-15 | 1987-10-15 | ディジタルクリップ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01103013A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011004687A1 (ja) * | 2009-07-07 | 2011-01-13 | シャープ株式会社 | 音声信号処理装置、当該音声信号処理装置を備えたオーディオ装置、オーディオビジュアル装置、映像表示装置、情報処理装置、音声信号処理方法、プログラム、及び、当該プログラムを記録した記録媒体 |
-
1987
- 1987-10-15 JP JP26010987A patent/JPH01103013A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011004687A1 (ja) * | 2009-07-07 | 2011-01-13 | シャープ株式会社 | 音声信号処理装置、当該音声信号処理装置を備えたオーディオ装置、オーディオビジュアル装置、映像表示装置、情報処理装置、音声信号処理方法、プログラム、及び、当該プログラムを記録した記録媒体 |
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