JPH01103013A - ディジタルクリップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

以下の順序で本発明を説明する。 Ａ、産業上の利用分野 Ｂ０発明の概要 Ｃ０従来の技術 り１発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ０作用 Ｇ、実施例 Ｇ−１゜実施例の概略構成（第１図） Ｇ−２，実施例の具体的な構成及び動作（Ｇ−２−１）
レベル制限処理ブロックの具体的な構成及び動作（第２
図、第３図） （Ｇ−２−２）遅延補正処理ブロックの具体的な構成及
び動作（第２図、第４図） （Ｇ−２−３）ローパスフィルタデータ処理７’ロツク
の具体的な構成及び動作（第２ 図、第５図） （Ｇ−２−４）フィルタ特性近似処理ブロックの具体的
な構成及び動作（第２図、第６図） （Ｇ−２−５）レベル検出処理ブロックの具体的な構成
及び動作（第２図、第７図） （Ｇ−２−６）合成処理ブロックの具体的な構成及び動
作（第１図、第２図） （Ｇ−２−７）実施例のディジタルクリップ回路の出力
データ（第２図） Ｈ０発明の効果 Ａ、産業上の利用分野 本発明は、入力信号にてディジタル表示される信号レヘ
ルについてレベル制限処理を施すディジタルクリップ回
路に関する。 Ｂ１発明の概要 本発明は、入力信号にてディジタル表示される信号レヘ
ルについてレベル制限処理を施すディジタルクリップ回
路において、入力信号の信号レヘルについて所定のレベ
ル制限処理を施した信号に補正信号を加算合成して出力
信号を生成するようにしたことによって、オーバーシュ
ートを生じない良好なアナログ波形に変換されるような
出力信号を生成することができるようにしたものである
。 Ｃ１従来の技術 従来より、映像信号やその他の各種信号の処理系では、
取り扱う信号の信号レベルを所定範囲に制限するクリッ
プ（ＣＩｉｐ）回路が多々使用されている。アナログク
リップ回路では、例えば第８図に（Ａ）にて示す入力信
号（Ｓｉｎ）の信号レヘルについて、所定の上限レベル
（Ｌｈ　）及び下限レヘル（Ｌｌ）で切り取る（所謂ク
リップする。）ようなレベル制限処理を施すことによっ
て、第８図に（Ｂ）にて示す出力信号（Ｓｏｕｔ）を生
成する。 また、ディジタルクリップ回路では、上記第８図の（Ａ
）に示した入力信号（Ｓｉｎ）の信号レベルをディジタ
ル化した入力データについて、上記第８図の（Ｂ）に示
した出力信号（Ｓｏｕｔ　）の信号レベルを示す出力デ
ータをディジタル演算処理にて形成する。 一方、一般に入力データにディジタル信号処理を施して
、その出力データをアナログ出力信号として出力する信
号処理装置では、第９図に示す信号処理装置１００のよ
うに、データ入力端子１０１に供給される入力データ（
Ｄｉｎ）についてデータ処理を施すデータ処理ブロック
１０２のデータ出力端とアナログ信号出力端子１０５と
の間に、ディジタル・アナログ（Ｄ／Ａ）変換回路１０
３と補間フィルタ１０４との直列接続回路が設けられて
いる。そして、上記データ処理ブロック１０２から出力
する出力データ（Ｄｏｕｔ）は、上記ディジタル・アナ
ログ（Ｄ／Ａ）変換回路１０３にてアナログ信号に変換
された後に、上記補間フィルタ１０４にて補間処理され
ることによって、アナログ出力信号（Ｓｏｕｔ　）に変
換される。 Ｄ１発明が解決しようとする問題点 ところで、前述のディジタルクリップ回路に、例えば第
１０図に（Ａ）にてアナログ波形で等価的に示すような
入力データ（Ｄｉｎ）が供給されたものとする。そうす
ると、上記ディジタルクリップ回路からは、上記入力デ
ータ（Ｄｉｎ）を上限データ（Ｄｈ　）及び下限データ
（Ｄｌ）でレベル制限処理（所謂クリップ）を施した第
１０図に（Ｂ）にてアナログ波形で等価的に示すような
ディジタルの出力データ（Ｄｏｕｔ　）が得られる。そ
して、この出力データ（Ｄｏｕｔ　）をディジタル・ア
ナログ変換回路にてアナログ化して補間フィルタを通過
させた場合には、上記出力データ（Ｄｏｕｔ）は、第１
０図に（Ｂ）にて示したアナログ波形と同形のアナログ
出力信号（Ｓｏｕｔ　）になるはずである。 しかしながら、実際には従来のディジタルクリップ回路
では、上記レベル制限を施した部分に高周波成分が生じ
るために、出力データ（Ｄｏｕｔ　）をアナログ化して
補間フィルタを通過させた場合には、第１０図に（Ｃ）
にて示すような波形の立ち上がりにオーバーシュートを
有する波形のアナログ出力信号（Ｓｏｕｔ　）になって
しまい上記上限データ（Ｄｈ　）で示される上限レベル
を越えてしまうという問題点があった。 そこで、本発明は、上述の如き従来の問題点に鑑み、ア
ナログ化され補間フィルタを通過した場合にオーバーシ
ュートを生じない良好なアナログ波形に変換されるよう
な出力信号を生成することができるようにした新規な構
成のディジタルクリップ回路を提供することを目的とす
る３巳１問題点を解決するための手段 本発明に係るディジタルクリップ回路は、上述の問題点
を解決するために、入力信号にてディジタル表示される
信号レベルについてレベル制限処理を施すレベル制限処
理手段と、上記レベル制限処理を施した信号にローパス
フィルタ特性を与える信号処理手段と、上記ローパスフ
ィルタ特性を与えた信号と上記レベル制限処理を施した
信号とを加算合成する合成比の可変制御自在な合成処理
手段と、上記レベル制限処理を施した信号がアナログ化
され補間フィルタを通過した場合に発生するオーバーシ
ュート量を上記レベル制限処理を施した信号の信号レベ
ルから予測して検出するレベル検出処理手段とを備え、
上記レベル検出処理手段にて検出される予測オーバーシ
ュートＩに応じて上記合成処理手段の合成比を可変制御
するようにしたことを特徴としている。 Ｆ８作用 本発明に係るディジタルクリップ回路では、信号レベル
がディジタル表示される入力信号が供給されると、上記
入力信号の信号レベルについて所定のレベル制限処理を
施した信号を生成するとともに上記レベル制限処理を施
した信号がアナログ化され補間フィルタを通過した場合
に発生するオーバーシュート量に応じた補正信号を生成
して、上記レベル制限処理を施した信号と上記補正信号
とを加算合成した出力信号を出力する。 Ｇ、実施例 以下、本発明に係るディジタルクリップ回路の実施例に
ついて、図面に従い詳細に説明する。 Ｇ−１，実施例の概略構成（第１図） 第１回は、本発明を映像信号の信号処理に用いるディジ
タルクリップ回路に適用した実施例の概略構成を示すブ
ロック回路図である。　　−この第１図において、ディ
ジタルクリンプ回路１には、データ入力端子２から入力
データ（Ｄｉｎ）が供給されるとともに上限データ入力
端子３から上限データ（Ｄｈ　）が供給され、且つ下限
データ入力端子４から下限データ（Ｄｌ）が供給されて
いるレベル制限処理ブロック１０が設けられている。上
記レベル制限処理ブロック１０の出力データ（Ｄｌ）は
、遅延補正処理ブロック２０に供給されているとともに
ローパスフィルタ（ＬＰＦ）データ処理ブロック３０と
フィルタ特性近値処理ブロック４０に供給されている。 上記フィルタ特性近値処理ブロック４０の出力データ（
Ｄ４）は、レベル検出処理ブロック５０に供給されてい
る。このレベル検出処理ブロック５０には、上記上限デ
ータ入力端子３から上限データ（Ｄｈ　）が供給されて
いるとともに上記下限データ入力端子４から下限データ
（Ｄｌ）が供給されている。 上記遅延補正処理ブロック２０の出力データ（Ｄｌ）と
上記ＬＰＦデータ処理ブロック３０の出力データ（Ｄ３
）及び上記レベル検出処理ブロック５０の出力データ（
Ｄ５）は、合成処理ブロック６０に供給されている。上
記合成処理ブロック６０の出力データ（Ｄｏｕｔ　）は
、データ出力端子５に供給されている。 上記ディジタルクリップ回路１のデータ出力端子５には
、ディジタル・アナログ（Ｄ／Ａ）変換回路６と補間フ
ィルタフの直列接続回路が接続されている。そして、上
記データ出力端子５に供給されている出力データ（Ｄｏ
ｕｔ　）は、上記ディジタル・アナログ（Ｄ／Ａ）変換
回路６と補間フィルタフによってアナログ出力信号（Ｓ
ｏｕｔ　）に変換されアナログ信号出力端子８に供給さ
れる。 Ｇ−２，実施例の具体的な構成及び動作以下、上記ディ
ジタルクリップ回路１の各構成ブロックの構成を第３図
ないし第７図を参照しながら説明するとともに、具体的
な信号処理を第２図に示す上記ディジタルクリップ回路
ｌの各部のデータをアナログ波形で等測的に示した波形
図を参照しながら説明する。 （Ｇ−２−１）レベル制限処理ブロックの具体的な構成
及び動作（第２図、第３図） 上記レベル制限処理ブロックｌＯは、第３図に示すよう
に、上記データ入力端子２とデータ出力端子１１との間
に直列に設けられている第１．第２の切換回路１２．１
３と、これら切換回路１２゜１３のそれぞれの切換動作
の制御信号を出力する第１．第２の比較回路１４．１５
とで構成されている。上記第１の比較回路１４は、一方
の入力端に上記データ入力端子２が接続されているとと
もに他方の入力端に上記上限データ入力端子３が接続さ
れており、出力端に上記第１の切換回路１２の制御入力
端が接続されている。また、上記第２の比較回路１５は
、一方の入力端に上記データ入力端子２が接続されてい
るとともに他方の入力端に上記下限データ入力端子４が
接続されており、出力端に上記第２の切換回路１３の制
御入力端が接続されている。上記第１の切換回路１２は
、上記データ入力端子２と上記上限データ入力端子３と
を出力端に切換接続するように構成されている。 また、上記第２の切換回路１３は、上記第１の切換回路
１２の出力端と上記下限データ入力端子４とを上記デー
タ出力端子１１に切換接続するように構成されている。 そして、上記第１の比較回路１４は、その出力信号によ
り上記第１の切換回路１２の切換接続を以下のように制
御する。すなわち、上記第１の比較回路１４は、上記デ
ータ入力端子２から供給される入力データ（Ｄｉｎ）が
上記上限データ入力端子３から供給される上限データ（
Ｄｈ　）よりも小さいときには上記データ入力端子２と
上記第２の切換回路１３とを接続させ、入力データ（Ｄ
ｉｎ）が上限データ（Ｄｈ　）よりも大きいときには上
記上限データ入力端子３と上記第２の切換回路１３とを
接続させる。また、上記第２の比較回路１５は、その出
力信号により上記第２の切換回路１３の切換接続を以下
のように制御する。すなわち、上記第２の比較回路１５
は、上記データ入力端子２から供給される入力データ（
Ｄｉｎ）が上記下限データ入力端子４から供給される下
限データ（Ｄｌ）よりも大きいときには上記第１の切換
回路１２と上記データ出力端子１１とを接続させ、入力
データ（Ｄｉｎ）が下限データ（Ｄｌ）よりも小さいと
きには上記下限データ入力端子４と上記データ出力端子
１１とを接続させる。 したがって、上記レベル制限処理ブロックｌＯは、上記
データ入力端子２から供給される入力データ（Ｄｉｎ）
が上限データ（Ｄｈ　）と下限データ（Ｄｌ）との間の
データであれば、上記第１．第２の切換回路１２．１３
を介して上記データ入力端子２と上記データ出力端子１
１とを接続して上記入力データ（Ｄｉｎ）を上記データ
出力端子１１からそのまま出力する。また、入力データ
（Ｄｉｎ）が上限データ（Ｄｈ　）以上のデータであれ
ば、上記第１の切換回路１２が上記上限データ入力端子
３と上記第２の切換回路１３の入力端とを接続して上限
データ（Ｄｈ　）を上記第２の切換回路１３を介して上
記データ出力端子１１から出力する。 きらにまた、入力データ（Ｄｉｎ）が下限データ（Ｄｌ
）以下のデータであれば上記第２の切換回路１３が上記
下限データ入力端子４と上記データ出力端子１１とを接
続することによって下限データ（Ｄｌ）を上記データ出
力端子１１から出力する。つまり、上記レベル制限処理
ブロック１０は、入力データ（Ｄｉｎ）の信号レベルに
ついて上限データ（Ｄｈ　）より大きいデータは上限デ
ータ（Ｄｈ）に置き換え、また、下限データ（Ｉｌりよ
り小さいデータは下限データ（Ｄｌ）に置き換えるレベ
ル制限処理（所謂クリップ）を行うものである。 例えば、上記レベル制限処理ブロックＩＯは、上記ディ
ジタルクリップ回路ｌのデータ信号入力端子２に第２図
に（ａ）にて示す入力データ（Ｄｉｎ）が供給されると
、該入力データ（Ｄｉｎ）の信号レベルについて上記上
限データ入力端子３に供給される上限データ（Ｄｈ　）
にて示される上限レベルと上記下限データ入力端子４に
供給される下限データ（Ｄｌ）にて示される下限レベル
とに応じてレベル制限処理（所謂クリップ）を行い、第
２図に（ｂ）にて示すデータ（Ｄｌ）を生成する。 上記レベル制限処理ブロックＩＯのデータ出力端子１１
から出力するデータ（Ｄｌ）は、遅延補正処理ブロック
２０とローパスフィルタ（ＬＰＦ）データ処理ブロック
３０とフィルタ特性近値処理ブロック４０とにそれぞれ
供給されている。 （Ｃ−２−２）遅延補正処理ブロックの具体的な構成及
び動作（第２図、第４図） 上記遅延補正処理ブロック２０は、第４図に示すように
遅延回路２２にて構成されており、データ入力端子２１
に供給される上記データ（Ｄｉ　）を１クロック分遅延
させた第２図に（ｃ）にて示すデータ（Ｄ２）を生成し
てデータ出力端子２３に供給する。 なお、この遅延補正処理ブロック２０にて、上記レベル
制限処理ブロックｌＯから出力するデータ（Ｄｌ）を！
クロック分遅延させることによって上記データ（Ｄ２）
を生成したのは、上記合成処理ブロック６０でデータ処
理される上記データ（Ｄ２）とデータ（Ｄ３）及びデー
タ（Ｄ５）とのタイミングを同期させるためである。 ここで、上記データ（Ｄ２）は、そのまま上記ディジタ
ル・アナログ（Ｄ／Ａ）変換回路６にてアナログ化され
、補間フィルタ７を通過することによってアナログ出力
信号（Ｓｏｕｔ　）に変換されると、従来のディジタル
クリップ回路のように第１０図に（Ｃ）にて示す波形の
立ち上がりにオーバーシュートを有し、上記上限データ
（Ｄｈ　）で示される上限レベルを越えてしまう波形に
なってしまう。 （Ｇ−２−３）ローパスフィルタデータ処理ブロックの
具体的な構成及び動作（第２図、第５図）上記ＬＰＦデ
ータ処理ブロック３０は、第５図に示すように２つの遅
延回路３２．３３と加算回路３４と１／２掛算回路３５
と加算回路３６と１／２掛算回路３７との直列接続回路
が、データ入力端子３１とデータ出力端子３８との間に
設けられて成っている。これら各回路のうち、上記遅延
回路３２．３３は、上記遅延回路２２と同様Ｊこ、それ
ぞれのデータ入力端に供給されるデータを１クロック分
遅延させ出力する回路である。上記加算回路３４は、上
記遅延回路３３から出力されるデータと上記データ入力
端子３１に上記レベル制限処理ブロック１０から供給さ
れるデータ（Ｄｌ）との加算データを出力する回路であ
る。また、上記加算回路３６は、上記１／２掛算回路３
５から出力されるデータと上記遅延回路３２から出力さ
れるデータとの加算データを出力する回路である。さら
にまた、上記各１ノ２掛算回路３５．３７は、それぞれ
供給されるデータの１／２倍のデータを出力する回路で
ある。 これら各回路によって、このＬＰＦデータ処理ブロック
３０は、上記遅延回路３２から出力するデータを基準デ
ータｚ０−１とし、上記レベル制限処理ブロック１０か
らデータ入力端子３１に供給されるデータを１クロック
分先行したデータＺとし、上記遅延回路３３から出力す
るデータを１＋１ クロック分遅延したデータＺ　として表すと、Ｆ（１）
　−（Ｚ　　＋２＋Ｚ　　）　／４・・・第１式 なる第１式にて示されるローパスフィルタ特性（Ｆ（１
））を上記レベル制限処理ブロック１０からデータ入力
端子３１に供給されるデータ（ＤＩ）に与えるデータ処
理を施してデータ（Ｄ３）を生成する。そして、このＬ
ＰＦデータ処理ブロック３０は、上記データ（Ｄ３）を
データ出力端子３８から上記合成処理ブロック６０に供
給する。 つまり、上記ＬＰＦデータ処理ブロック３０は、上記デ
ータ入力端子３１に第２図に（ｂ）にて示したデータ（
Ｄｌ）が供給されると、上記データ（ＤＩ　）に対して
データの変化の割合を穏やかにし、且つ１クロツタ分遅
延させた、第２図に（ｄ）にて示すデータ（Ｄ３）を生
成して、上記データ出力端子３８から出力する。 （Ｇ−２−４）フィルタ特性近似処理ブロックの具体的
な構成及び動作（第２図、第６図）上記フィルタ特性近
似処理ブロック４０は、第６図に示すようにデータ入力
端子４１とデータ出力端子４７との間に設けられている
２つの遅延回路４２．４３と加算回路４４と１７１６掛
算回路４５と減算回路４６との直列接続回路と、上記遅
延回路４２から出力されるデータに１８／１６を掛算し
たデータを上記減算回路４６に供給する１Ｂ／１６掛算
回路４８とにより構成されている。これら各回路のうち
、上記遅延回路４２．４３は、上記各遅延回路２２，３
２．３３と同様に、それぞれのデータ入力端に供給され
るデータを１クロック分遅延させて出力する回路である
。上記加算回路４４は、上記遅延回路４３から供給され
るデータと上記データ入力端子４１に上記レベル制限処
理ブロック１０から供給されるデータ（Ｄｌ）との加算
データを出力する回路である。また、上記１／１６掛算
回路４５は、上記加算回路４４から供給されるデータの
ｌ／１６倍のデータを出力する回路である。さらにまた
、上記減算回路４６は、上記１８／１６掛算回路４８か
ら供給されるデータから上記１／１６掛算回路４５から
供給されるデータを減算したデータを出力する回路であ
る。 これら各回路によって、このフィルタ特性近イ以処理ブ
ロック４０は、上記遅延回路４２がら出力するデータを
基準データ２　　＝１とし、上記レベル制限処理ブロッ
ク１０からデータ入力端子４１に供給されるデータ（Ｄ
ｌ）を１クロック分先行したデータＺ　とし、上記遅延
回路４２がら出力するデータを１クロッグ分遅延したデ
ータＺ゛１として表すと、 Ｆ（２）−（−Ｚ　　＋１８−Ｚ　　）／１６・・・第
２式 なる第２式にて示される特性（Ｆ（２））にて、上記補
間フィルタフのフィルタ特性を近似して、このフィルタ
近似特性（Ｆ（２））を上記レベル制限処理ブロック１
０からデータ入力端子４１に供給されるデータ（ＤＩ　
）に与えるデータ処理を施してデータ（ＤＪ）を生成す
る。そして、このフィルタ特性近似処理ブロック４０は
、上記データ　、（ＤＪ）をデータ出力端子４７から上
記レベル検出処理ブロック５０に供給する。 つまり、上記フィルタ特性近似処理ブロック４０は、上
記データ入力端子４１に第２図に（ｂ）にてしめしたデ
ータ（ＤＩ　）が供給されると、第２図に（ｅ）にて示
すデータ（ＤＪ）を上記データ出力端子４７から出力す
る。このデータ（ＤＪ）は、上記データ（Ｄ２）が上記
ディジタル・アナログ（Ｄ／Ａ）変換器６と補間フィル
タ７とを介してそのままアナログ出力信号に変換された
場合のアナログ出力信号波形の信号レベルを予測して近
似データで示したものである。 （Ｇ−２−５）レベル検出処理ブロックの具体的な構成
及び動作（第２図、第７図） 上記レベル検出処理ブロック５０には、第７図に示すよ
うに上記フィルタ特性近似処理ブロック４０からデータ
入力端子５１に供給されるデータ（ＤＪ）から上記上限
データ入力端子３に供給される上限データ（Ｄｈ　）を
減算する減算回路５２の出力データ（Ｄ＋）が一方の入
力端に供給され、基準（０）データが他方の入力端に供
給されているとともに出力端が加算回路５４に接続され
ている切換回路５３が設けられている。この切換回路５
３は、上記減算回路５２の出力データ（Ｄ＋）が一方の
入力端に供給され、基準（０）データが他方の入力端に
供給されている比較回路５６の出力端から出力するｉＭ
御信号によって切換動作を制御されている。また、この
レベル検出処理ブロック５０には、上記下限データ入力
端子４に供給される下限データ（ＤＪりから上記データ
人力子端５１に供給されるデータ（ＤＪ）を減算する減
算回路５７の出力データ（Ｄ−）が一方の入力端に供給
され、基準（０）データが他方の入力端に供給されてい
るとともに出力端が上記加算回路５４に接続されている
切換回路５日が設けられている。 この切換回路５８は、上記減算回路５７の出力データ（
Ｄ−）が一方の入力端に供給され、基準

〔０〕データが
他方の入力端に供給されている比較回路５９の出力端か
ら出力する制御信号によって切換動作を制御されている
。そして、上記加算回路５４は、上記各切換回路５４．
５８の出力端から出力するデータを加算してデータ（Ｄ
５）を生成してデータ出力端子５５に供給する。 上記比較回路５６は、上記減算回路５２から出力される
データ（Ｄ＋）　、すなわち上記フィルタ特性近似処理
ブロック４０からデータ入力端子５１に供給されるデー
タ（Ｄ４）から上限データ（Ｄｈ　）を減算したデータ
（Ｄ＋）と基準

〔０〕データとを比較して、上記データ
（Ｄ＋）が基準

〔０〕データより大きいときには、上記
減算回路５２と上記加算回路５４とが接続されるように
上記切換回路５３を制御する。また、上記比較回路５６
は、上記データ（Ｄ＋）が基準

〔０〕データより小さい
ときには、この基準（０）データが上記加算回路５４に
供給されるように上記切換回路５３を制御する。 上記比較回路５９は、上記減算回路５７の出力データ、
すなわち下限データ（Ｄｌ２）から上記フィルタ特性近
似処理ブロック４０からデータ入力端子５１に供給され
るデータ（Ｄ４）を減算したデータ（Ｄ−）と基準（０
）データとを比較して、上記データ（Ｄ−）が基準〔０
〕データより大きいときには、上記減算回路５７と上記
加算回路５４とが接続されるように上記切換回路５日を
制御する。また、上記比較回路５９は、上記データ（Ｄ
−）が基準（０）データより小さいときには、この基準
（０〕データが上記加算回路５４に供給されるように上
記切換回路５８を制御する。そして、これら切換回路５
３．５８から出力されるデータは上記加算回路５４にて
加算されデータ出力端子５５に供給される。 つまり、上記レベル検出処理ブロック５０は、上記フィ
ルタ特性近似処理ブロック４０からデータ入力端子５１
に供給されているデータ（Ｄ４）が上記上限データ（Ｄ
ｈ　）と上記下限データ（Ｄｌ）との間のデータのとき
には、基準

〔０〕データをデータ出力端子５５から出力
し、それ以外のデータのときには、上記上限データ（Ｄ
ｈ　）あるいは上記下限データ（Ｄｌ）を基準として、
そのレベルオーバー量を示すデータをデータ出力端子５
５から出力する。したがって、上記レベル検出処理ブロ
ック５０は、上記データ入力端５１に第２図に（ｅ）に
て示したデータ（Ｄ４）が供給されると、上記データ（
Ｄ４）から上限データ（Ｄｈ）以上のデータ及び下限デ
ータ（Ｉｎ）以下のデータのレベルオーバー量にあたる
第２図に（ｆ）にて示すデータ（Ｄ５）を生成して、こ
のデータ（Ｄ５）を上記データ出力端子５５から上記合
成処理ブロック６０に供給する。 （Ｇ−２−６）合成処理ブロックの具体的な構成及び動
作（第１図、第２図） 上記合成処理ブロック６０には、上記各データ（Ｄ２）
、（Ｄ３）、　　（Ｄ５）が供給されており、３つの掛
算回路６１．６３．６４と、減算回路６２と、加算回路
６５とが設けられている。上記掛算回路６１は、上記レ
ベル検出処理ブロック５０から供給されるデータ（Ｄ５
）に所定の定数（Ａ）を掛算したデータ（Ｄ６）を出力
する。上記減算回路６２は、基準〔１〕データから上記
掛算回路６１から出力されるデータ（Ｄ６）を減算した
データ（Ｄｌ）を出力する。上記掛算回路６３は、上記
減算回路６２から出力されるデータ（Ｄｌ）と上記遅延
補正処理ブロック２０から供給されるデータ（Ｄ２）と
を掛算したデータ（Ｄ８）を出力する。上記掛算回路６
４は、上記掛算回路６１から出力されるデータ（Ｄ６）
と上記ＬＰＦデータ処理ブロック３０から出力されるデ
ータ（Ｄｌ）とを掛算したデータ（Ｄ９）を出力する。 上記加算回路６５は、上記掛算回路６４から出力される
データ（Ｄ９）と上記掛算回路６３から出力されるデー
タ（Ｄ８）とを加算した出力データ（ｐｏｕｔ　）をデ
ータ出力端子５に出力する。 これら各回路の信号処理により上記合成処理ブロック６
０は、上記レベル検出処理ブロック５０から出力される
データ（Ｄ５）に上記掛算回路６１の定数（Ａ）を掛は
合わせた値をαとして表すと、 ・・・第３式 なる第３式にて示される特性（Ｆ（３））を上記遅延補
正回路２０から供給されるデータ（Ｄ２）に与えるデー
タ処理を施して出力データ（Ｄｏｕｔ　）を生成し上記
データ出力端子５に供給する。 つまり、この合成処理ブロック６０は、上記ＬＰＦデー
タ処理ブロック３０から供給されるローパスフィルタ特
性を与えられたデータ（ＤＪ）に上記レベル検出処理ブ
ロック５０から出力するデータ（Ｄ５）に応じて変化す
るデータ（Ｄ６）を掛算した補正データ（Ｄ９）を上記
掛算回路６４にて生成する。そして、この合成処理ブロ
ック６０は、上記レベル制限処理ブロックＩＯから上記
遅延補正処理ブロック２０を介して供給されるレベル制
限を施したデータ（Ｄ２）に上記補正データ（Ｄ９）を
上記加算回路６５にて加算合成して、上記出力データ（
Ｄｏｕｔ）を生成するように構成されている。 したがって、上記合成処理ブロック６０に第２図に（Ｃ
）にて示したデータ（Ｄ２）と第２図に（ｄ）にて示し
たデータ（ＤＪ）及び第２図に＜ｒ＞にて示したデータ
（Ｄ５）が供給されると、上記掛算回路６１は、上記レ
ベル検出処理ブロック５０から供給される上記データ（
Ｄ５）に所定の定数（Ａ）を掛算して第２図に（ｇ）に
て示すデータ（Ｄ６）を生成して上記減算回路６２と上
記掛算回路６４とにそれぞれ供給する。このデータ（Ｄ
６）は、前述の第３式における変数〔α〕に相当し、上
記データ（Ｄ５）に応じて増減する。 上記減算回路６２は、基準（１）データから上記データ
（Ｄ６）を減算した第２図に（ｈ）にて示すデータ（Ｄ
Ｊ）を生成して上記掛算回路６３に供給する。この掛算
回路６３は、上記遅延補正処理ブロック２０から供給さ
れる上記データ（Ｄ２）と上記データ（ＤＪ）とを掛算
した第２図に（ｉ）にて示すデータ（Ｄ８）を生成して
上記加算回路６５に供給する。上記掛算回路６４は、上
記掛算回路６１から供給されるデータ（Ｄ６）と上記Ｌ
ＰＦデータ処理ブロック３０から供給されるデータ（Ｄ
Ｊ）とを掛算した第２図に（ｊ）にて示すデータ（Ｄ９
）を生成して上記加算回路６５に供給する。この加算回
路６５は、上記データ（Ｄ８）と上記データ（Ｄ９）と
を加算した第２図に（ｋ）にて示す出力データ（Ｄｏｕ
ｔ　）を生成して上記データ出力端子５に供給する。 ここで、上記出力データ（Ｄｏｕｔ）は、上記データ（
Ｄ２）がアナログ化され上記補間フィルタ７を通過した
場合に生じるオーバーシュート量に応じて、上記データ
（Ｄ２）の上限データ（Ｄｈ）及び下限データ（ＤＪり
部分の変化の割合を若干穏やかにしたものである。 （Ｇ−２−７）実施例のディジタルクリップ回路の出力
データ（第２図） 上記ディジタルクリップ回路ｌのデータ出力端子５から
出力する出力データ（Ｄｏｕｔ　）は、上記データ出力
端子５に直列に接続されているディジタル・アナログ（
Ｄ／Ａ）変換回路６と補間フィルタ７とによって第２図
に（２）にて示すアナログ出力信号（Ｓｏｕｔ　）に変
換されて信号出力端子８から出力する。このアナログ出
力信号（Ｓｏｕｔ）は、上記データ（Ｄ２）をアナログ
信号波形で等測的に示した波形に略等しく、オーバーシ
ュートによって上記上限データ（Ｄｈ　）で示される上
限レベルを越えることがない。 このように、本発明に係る上記クリップ回路ｌでは、入
力データ（Ｄｉｎ）について上記レベル制限処理ブロッ
ク１０によるレベル制限処理によって生成されるデータ
（Ｄ２）が、アナログ化され上記補間フィルタ７を通過
した場合にオーバーシニートを生じるときには、上記デ
ータ（Ｄ２）に補正データ（Ｄ９）を加算合成して出力
データ（Ｄｏｕｔ　）を生成するようにしたことによっ
て、上記入力データ（Ｄｉｎ）がアナログ化され上記補
間フィルタ７を通過した場合に、オーバーシュートを生
じない良好なアナログ出力信号（Ｓｏｕｔ　）に変換さ
れるような出力データ（Ｄｏｕｔ　）を生成することが
できる。 また、詳細な説明を省略するが、上記ディジタルクリッ
プ回路１では、アナログ出力信号（Ｓｏｕｔ）の波形の
立ち下がりに生じるアンダーシュドについても同様な処
理が行われる。 なお、本発明は、上記実施例のみに限定されるものでは
なく、上記補間フィルタフの特性に応じて上記第１式、
第２式及び第３式にて示した各回路のデータ処理特性（
Ｆ（１）　、　　Ｆ（２）及びＦ（３））を最適にする
必要があることはいうまでもない。 また、上記掛算回路６１の定数Ａは、上記レベル検出処
理ブロック５０から供給されるデータ（Ｄ５）によって
変化するようにしてもよい、さらに、ディジタル信号処
理回路で補間フィルタを構成する場合においても、本発
明が適用できる。 Ｈ１発明の効果 本発明によれば、信号レベルがディジタル表示される入
力信号が供給されると、上記入力信号の信号レベルにつ
いて所定のレベル制限処理を施した信号を生成するとと
もに、上記レベル制限処理を施した信号がアナログ化さ
れ補間フィルタを通過した場合に発生するオーバーシェ
ード量に応じた補正信号を生成して、上記レベル制限処
理を施した信号と上記補正信号とを加算合成した出力信
号を出力する。したがって、本発明に係るディジタルク
リップ回路は、アナログ化され補間フィルタを通過した
場合にオーバーシェードを生じない良好なアナログ波形
に変換されるような出力信号を生成することができる。

【図面の簡単な説明】

第１図は本発明に係るディジタルクリップ回路の実施例
の構成を示したブロック回路図であり、第２図は上記実
施例の各部の波形をアナログ波形で等測的に示した波形
図であり、第３図は上記実施例に用いたレベル制限処理
ブロックの構成を示した回路図であり、第４図は上記実
施例に用いた遅延補正処理ブロックの構成を示した回路
図であり、第５図は上記実施例に用いたローパスフィル
タデータ処理ブロックの構成を示した回路図であり、第
６図は上記実施例に用いたフィルタ特性近（以処理ブロ
ックの構成を示した回路図であり、第７図は上記実施例
に用いたレベル検出処理ブロックの構成を示した回路図
である。 第８図は一般的なアナログ信号のレベル制限処理を説明
するための波形図であり、第９図はディジタル入力デー
タからアナログ出力信号を生成する信号処理装置の構成
を示したブロック回路図であり、第１０図は従来のディ
ジタルクリップ回路の動作を説明するための波形図であ
る。 １・・・ディジタルクリップ回路 ｌＯ・・・レベル制限処理ブロック ２０・・・遅延補正処理ブロック ３０・・・ローパスフィルタデータ処理ブロック４０・
・・フィルタ特性近値処理ブロック５０・・・レベル検
出処理ブロック ６０・・・合成処理ブロック

Claims (1)

1. 【特許請求の範囲】 入力信号にてディジタル表示される信号レベルについて
   レベル制限処理を施すレベル制限処理手段と、 上記レベル制限処理を施した信号にローパスフィルタ特
   性を与える信号処理手段と、 上記ローパスフィルタ特性を与えた信号と上記レベル制
   限処理を施した信号とを加算合成する合成比の可変制御
   自在な合成処理手段と、 上記レベル制限処理を施した信号がアナログ化され補間
   フィルタを通過した場合に発生するオーバーシュート量
   を上記レベル制限処理を施した信号の信号レベルから予
   測して検出するレベル検出処理手段とを備え、 上記レベル検出処理手段にて検出される予測オーバーシ
   ュート量に応じて上記合成処理手段の合成比を可変制御
   するようにしたことを特徴とするディジタルクリップ回
   路。