JP2961732B2 - ディジタルフィードバック回路 - Google Patents
ディジタルフィードバック回路Info
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- JP2961732B2 JP2961732B2 JP63025203A JP2520388A JP2961732B2 JP 2961732 B2 JP2961732 B2 JP 2961732B2 JP 63025203 A JP63025203 A JP 63025203A JP 2520388 A JP2520388 A JP 2520388A JP 2961732 B2 JP2961732 B2 JP 2961732B2
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- delay element
- frequency
- oversampling
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Description
【発明の詳細な説明】 本発明ディジタルフィードバック回路を以下の項目に
従って説明する。
従って説明する。
A.産業上の利用分野 B.発明の概要 C.従来技術［第３図］ D.発明が解決しようとする問題点［第４図］ E.問題点を解決するための手段 F.実施例［第１図及び第２図］ Ｆ−1.第１の実施例［第１図］ a.回路 b.動作 Ｆ−2.第２の実施例［第２図］ G.発明の効果 （A.産業上の利用分野） 本発明は新規なディジタルフィードバック回路に関す
る。詳しくは、帰還部に遅延素子を有するディジタルフ
ィードバックループの前段にオーバーサンプリング手段
を設けることにより出力値の安定化と位相まわりによる
影響の低減を図ることのできるディジタルフィードバッ
ク回路を提供しようとするものである。
る。詳しくは、帰還部に遅延素子を有するディジタルフ
ィードバックループの前段にオーバーサンプリング手段
を設けることにより出力値の安定化と位相まわりによる
影響の低減を図ることのできるディジタルフィードバッ
ク回路を提供しようとするものである。
（B.発明の概要） 本発明ディジタルフィードバック回路は、帰還部に遅
延素子を有するディジタルフィードバックループの前段
にオーバーサンプリング手段を設けることにより、フィ
ードバックループ中に遅延素子を挿入することによる位
相まわりの影響を低減し、安定な出力を得ることができ
るようにしたものである。
延素子を有するディジタルフィードバックループの前段
にオーバーサンプリング手段を設けることにより、フィ
ードバックループ中に遅延素子を挿入することによる位
相まわりの影響を低減し、安定な出力を得ることができ
るようにしたものである。
（C.従来技術）［第３図］ 第３図は従来のループ内に遅延素子を有しないディジ
タルフィードバック回路ａを示すものである。
タルフィードバック回路ａを示すものである。
ｂは加算器であり入力信号はラッチ用の遅延素子ｃを
介して入力され、加算器ｂの出力は利得−１の増幅器ｄ
及び乗算器ｅを介して再び加算器ｂに戻るようにされて
いる。
介して入力され、加算器ｂの出力は利得−１の増幅器ｄ
及び乗算器ｅを介して再び加算器ｂに戻るようにされて
いる。
ｆは出力側に設けられたラッチ用の遅延素子である。
（D.発明が解決しようとする問題点）［第４図］ しかしながら、前記したような回路ではフィードバッ
クループ中に遅延素子がないため、１サンプリング期間
内における出力値が乗算器ｅを介してフィードバックさ
れ再び加算器ｂに入ることになり出力値に影響を及ぼし
てしまい、出力値が定まらなくなってしまうという問題
がある。
クループ中に遅延素子がないため、１サンプリング期間
内における出力値が乗算器ｅを介してフィードバックさ
れ再び加算器ｂに入ることになり出力値に影響を及ぼし
てしまい、出力値が定まらなくなってしまうという問題
がある。
そこで第４図のように乗算器ｅと加算器ｂとの間に遅
延素子ｇを介挿することが考えられる。
延素子ｇを介挿することが考えられる。
このようにすることによって、出力値は定まるが、今
度はフィードバックされる値の位相まわりに問題が生じ
ることになる。例えば、オーディオ帯域において標本化
周波数fs＝44.1KHZ、可聴周波数最大値fMax＝20KHZの場
合、位相まわりは20KHZ換算で という無視できないレベルになってしまうことになる。
度はフィードバックされる値の位相まわりに問題が生じ
ることになる。例えば、オーディオ帯域において標本化
周波数fs＝44.1KHZ、可聴周波数最大値fMax＝20KHZの場
合、位相まわりは20KHZ換算で という無視できないレベルになってしまうことになる。
（E.問題点を解決するための手段） そこで、本発明ディジタルフィードバック回路は上記
した問題点を解決するために、入力信号に係る標本化周
波数に対してｎ倍（但し、ｎ＞１）の周波数をもってオ
ーバーサンプリングを行うオーバーサンプリング手段
と、上記入力信号に係る標本化周波数に対してｎ倍の周
波数をもって動作し上記オーバーサンプリング手段の出
力信号を遅延させる第１の遅延素子と、上記第１の遅延
素子の後段に配置されるとともに上記入力信号に係る標
本化周波数に対してｎ倍の周波数をもって動作する第２
の遅延素子を介してその出力信号が帰還されるように構
成されたフィードバック手段と、上記入力信号に係る標
本化周波数に対してｎ倍の周波数をもって動作し上記フ
ィードバック手段の出力信号を遅延させる第３の遅延素
子とを備えたものである。
した問題点を解決するために、入力信号に係る標本化周
波数に対してｎ倍（但し、ｎ＞１）の周波数をもってオ
ーバーサンプリングを行うオーバーサンプリング手段
と、上記入力信号に係る標本化周波数に対してｎ倍の周
波数をもって動作し上記オーバーサンプリング手段の出
力信号を遅延させる第１の遅延素子と、上記第１の遅延
素子の後段に配置されるとともに上記入力信号に係る標
本化周波数に対してｎ倍の周波数をもって動作する第２
の遅延素子を介してその出力信号が帰還されるように構
成されたフィードバック手段と、上記入力信号に係る標
本化周波数に対してｎ倍の周波数をもって動作し上記フ
ィードバック手段の出力信号を遅延させる第３の遅延素
子とを備えたものである。
従って、本発明によれば、フィードバック手段が第２
の遅延素子を有するので出力値が安定するだけでなく、
その入力段に設けられたオーバーサンプリング手段によ
り入力信号に係る標本化周波数に対してｎ（＞１）倍の
標本化周波数をもってオーバーサンプリングがなされる
ため、ディジタルフィードバックループにおける位相ま
わりの影響を著しく低減させることが可能となる。
の遅延素子を有するので出力値が安定するだけでなく、
その入力段に設けられたオーバーサンプリング手段によ
り入力信号に係る標本化周波数に対してｎ（＞１）倍の
標本化周波数をもってオーバーサンプリングがなされる
ため、ディジタルフィードバックループにおける位相ま
わりの影響を著しく低減させることが可能となる。
（F.実施例）［第１図及び第２図］ 以下に本発明ディジタルフィードバック回路の詳細を
添附図面に示した各実施例に従って説明する。
添附図面に示した各実施例に従って説明する。
（Ｆ−1.第１の実施例）［第１図］ 第１図は本発明ディジタルフィードバック回路の第１
の実施例１を示すものである。
の実施例１を示すものである。
（a.回路） ２はA/D変換器である。入力されたアナログ信号をデ
ィジタル化するために設けられている。
ィジタル化するために設けられている。
３はラッチ用の遅延素子であり、タイミング調整用に
設けられている。
設けられている。
４は加算器である。
５は利得−１の増幅器であり、加算器４からの出力が
入力される。
入力される。
６は係数βの乗算器であり、増幅器５の出力信号が本
線上で分枝された後入力されるようにされている。
線上で分枝された後入力されるようにされている。
７は遅延素子であり、乗算器６からの出力信号が入力
されると共に、該乗算器６の出力信号が加算器４に入力
されるようにされている。
されると共に、該乗算器６の出力信号が加算器４に入力
されるようにされている。
これによって、加算器４→増幅器５→乗算器６→遅延
素子７→加算器４というフィードバックループが形成さ
れることになる。
素子７→加算器４というフィードバックループが形成さ
れることになる。
８はラッチ用の遅延素子であり、上記したフィードバ
ックループの後に設けられている。
ックループの後に設けられている。
尚、A/D変換器２、遅延素子３、７、８のクロック入
力端子には規定の標本化周波数（fSとする。）のｎ倍の
周波数信号nfSが入力されるようにされている。
力端子には規定の標本化周波数（fSとする。）のｎ倍の
周波数信号nfSが入力されるようにされている。
（b.動作） しかして、本発明ディジタルフィードバック回路の実
施例１の動作は以下のようになる。
施例１の動作は以下のようになる。
入力信号は先ずA/D変換器２によりA/D変換された後、
遅延素子３、上記したフィードバックループ、遅延素子
８を通って出力されることになるが、標本化周波数がnf
Sとされているため規定の標本化周波数のｎ倍の周波数
による標本化波形を作出する、所謂ｎ倍のオーバーサン
プリングが行なわれ、これによって遅延素子７による位
相まわりがｎ分の１に低減されることになる。
遅延素子３、上記したフィードバックループ、遅延素子
８を通って出力されることになるが、標本化周波数がnf
Sとされているため規定の標本化周波数のｎ倍の周波数
による標本化波形を作出する、所謂ｎ倍のオーバーサン
プリングが行なわれ、これによって遅延素子７による位
相まわりがｎ分の１に低減されることになる。
例えば、fS＝44.1KHZに対して８倍のオーバーサンプ
リングを行なう場合には、位相まわりが可聴周波数最大
値20KHZに換算して 程度迄低減されることになる。
リングを行なう場合には、位相まわりが可聴周波数最大
値20KHZに換算して 程度迄低減されることになる。
（Ｆ−2.第２の実施例）［第２図］ 第２図は本発明ディジタルフィードバック回路の第２
の実施例1Aを示すものである。
の実施例1Aを示すものである。
尚、この第２の実施例に示すディジタルフィードバッ
ク回路1Aがが前記第１の実施例に示したディジタルフィ
ードバック回路１と相違するところはオーバーサンプリ
ング用のフィルタを使用している点だけであり、相違す
る部分についてのみ説明し、相違しない部分について
は、その各部に第１の実施例における同様の部分に使用
した符号と同じ符号を付することによって説明を省略す
る。
ク回路1Aがが前記第１の実施例に示したディジタルフィ
ードバック回路１と相違するところはオーバーサンプリ
ング用のフィルタを使用している点だけであり、相違す
る部分についてのみ説明し、相違しない部分について
は、その各部に第１の実施例における同様の部分に使用
した符号と同じ符号を付することによって説明を省略す
る。
９はA/D変換器であり、クロックとして規定の標本化
周波数fSの信号が入力される。
周波数fSの信号が入力される。
10はオーバーサンプリング用のフィルタであり、第２
図（Ｂ）に示されるように非巡回型（FIR）のディジタ
ルフィルタを使用することができる。図はｎ次のFIRフ
ィルタを示しており、入力信号はシリアルに接続された
遅延素子11、11、11、・・・に順次入力され、各々の遅
延素子12、12、12、・・・の出力は係数の異なる乗算器
12、12、12、・・・により重み付けされた後加算器13に
入力されて加算合成されラッチ用の遅延素子14を介して
出力されることになる。
図（Ｂ）に示されるように非巡回型（FIR）のディジタ
ルフィルタを使用することができる。図はｎ次のFIRフ
ィルタを示しており、入力信号はシリアルに接続された
遅延素子11、11、11、・・・に順次入力され、各々の遅
延素子12、12、12、・・・の出力は係数の異なる乗算器
12、12、12、・・・により重み付けされた後加算器13に
入力されて加算合成されラッチ用の遅延素子14を介して
出力されることになる。
従って、規定の標本化周波数fSに対して２倍のオーバ
ーサンプリングを行なう場合にはフィルタ10の標本化周
波数を2fSとして遅延時間を規定の標本化周波数１周期
（1/fS）の半分にとり、これに零を挿入した後フィルタ
で他の値との相関をとって補間することにより、周波数
2fSによる標本化波形を得ることができる。尚、このよ
うなフィルタを数段設けることにより４倍、８倍、・・
・のオーバーサンプリングを行なうことができることは
勿論である。
ーサンプリングを行なう場合にはフィルタ10の標本化周
波数を2fSとして遅延時間を規定の標本化周波数１周期
（1/fS）の半分にとり、これに零を挿入した後フィルタ
で他の値との相関をとって補間することにより、周波数
2fSによる標本化波形を得ることができる。尚、このよ
うなフィルタを数段設けることにより４倍、８倍、・・
・のオーバーサンプリングを行なうことができることは
勿論である。
（G.発明の効果） 以上に記載したところから明らかなように、本発明デ
ィジタルフィードバック回路は、入力信号に係る標本化
周波数に対してｎ倍（但し、ｎ＞１）の周波数をもって
オーバーサンプリングを行うオーバーサンプリング手段
と、上記入力信号に係る標本化周波数に対してｎ倍の周
波数をもって動作し、上記オーバーサンプリング手段の
出力信号を遅延させる第１の遅延素子と、上記第１の遅
延素子の後段に配置されるとともに、上記入力信号に係
る標本化周波数に対してｎ倍の周波数をもって動作する
第２の遅延素子を介してその出力信号が帰還されるよう
に構成されたフィードバック手段と、上記入力信号に係
る標本化周波数に対してｎ倍の周波数をもって動作し、
上記フィードバック手段の出力信号を遅延させる第３の
遅延素子とを備えたことを特徴とする。
ィジタルフィードバック回路は、入力信号に係る標本化
周波数に対してｎ倍（但し、ｎ＞１）の周波数をもって
オーバーサンプリングを行うオーバーサンプリング手段
と、上記入力信号に係る標本化周波数に対してｎ倍の周
波数をもって動作し、上記オーバーサンプリング手段の
出力信号を遅延させる第１の遅延素子と、上記第１の遅
延素子の後段に配置されるとともに、上記入力信号に係
る標本化周波数に対してｎ倍の周波数をもって動作する
第２の遅延素子を介してその出力信号が帰還されるよう
に構成されたフィードバック手段と、上記入力信号に係
る標本化周波数に対してｎ倍の周波数をもって動作し、
上記フィードバック手段の出力信号を遅延させる第３の
遅延素子とを備えたことを特徴とする。
従って、本発明によれば、フィードバック手段内に第
２の遅延素子が設けられているため出力値が確定すると
共に、該フィードバック手段の入力段側に設けられたオ
ーバーサンプリング手段によって第２のり遅延素子の挿
入による位相まわりの影響を低減することができる。
２の遅延素子が設けられているため出力値が確定すると
共に、該フィードバック手段の入力段側に設けられたオ
ーバーサンプリング手段によって第２のり遅延素子の挿
入による位相まわりの影響を低減することができる。
尚、本発明は例えば、ノイズリダクション装置におけ
るエンコーダあるいはデコーダに適用することができる
が、このような適用例に限らずディジタルフィードバッ
クを利用した各種の装置に応用することが可能である。
るエンコーダあるいはデコーダに適用することができる
が、このような適用例に限らずディジタルフィードバッ
クを利用した各種の装置に応用することが可能である。
第１図は本発明ディジタルフィードバック回路の第１の
実施例を示すブロック線図、第２図は第２の実施例を示
すものであり、（Ａ）は全体のブロック線図、（Ｂ）は
オーバーサンプリング用のフィルタの一例を示すブロッ
ク線図、第３図は従来のディジタルフィードバック回路
を示すブロック線図、第４図は改良案を示すブロック線
図である。 符号の説明 １……ディジタルフィードバック回路、２……オーバー
サンプリング手段 ３……第１の遅延素子、７……第２の遅延素子、８……
第３の遅延素子、 1A……ディジタルフィードバック回路、 10……オーバーサンプリング手段
実施例を示すブロック線図、第２図は第２の実施例を示
すものであり、（Ａ）は全体のブロック線図、（Ｂ）は
オーバーサンプリング用のフィルタの一例を示すブロッ
ク線図、第３図は従来のディジタルフィードバック回路
を示すブロック線図、第４図は改良案を示すブロック線
図である。 符号の説明 １……ディジタルフィードバック回路、２……オーバー
サンプリング手段 ３……第１の遅延素子、７……第２の遅延素子、８……
第３の遅延素子、 1A……ディジタルフィードバック回路、 10……オーバーサンプリング手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 板橋 隆夫 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭64−86706（ＪＰ，Ａ) 特開 昭64−27307（ＪＰ，Ａ) 特開 昭63−161713（ＪＰ，Ａ) 特開 昭61−272795（ＪＰ，Ａ) 特開 昭61−172427（ＪＰ，Ａ) 特開 昭61−144114（ＪＰ，Ａ) 特公 昭61−31658（ＪＰ，Ｂ２) 特公 昭54−32288（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H03H 17/00 - 17/08
Claims (1)
- 【請求項１】入力信号に係る標本化周波数に対してｎ倍
（但し、ｎ＞１）の周波数をもってオーバーサンプリン
グを行うオーバーサンプリング手段と、 上記入力信号に係る標本化周波数に対してｎ倍の周波数
をもって動作し、上記オーバーサンプリング手段の出力
信号を遅延させる第１の遅延素子と、 上記第１の遅延素子の後段に配置されるとともに、上記
入力信号に係る標本化周波数に対してｎ倍の周波数をも
って動作する第２の遅延素子を介してその出力信号が帰
還されるように構成されたフィードバック手段と、 上記入力信号に係る標本化周波数に対してｎ倍の周波数
をもって動作し、上記フィードバック手段の出力信号を
遅延させる第３の遅延素子とを備えた ことを特徴とするディジタルフィードバック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025203A JP2961732B2 (ja) | 1988-02-05 | 1988-02-05 | ディジタルフィードバック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025203A JP2961732B2 (ja) | 1988-02-05 | 1988-02-05 | ディジタルフィードバック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01200815A JPH01200815A (ja) | 1989-08-14 |
| JP2961732B2 true JP2961732B2 (ja) | 1999-10-12 |
Family
ID=12159392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025203A Expired - Fee Related JP2961732B2 (ja) | 1988-02-05 | 1988-02-05 | ディジタルフィードバック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2961732B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144114A (ja) * | 1984-12-18 | 1986-07-01 | Hitachi Ltd | デイジタルフイルタ |
| JPS61172427A (ja) * | 1985-01-28 | 1986-08-04 | Hitachi Ltd | デイジタルフイルタ |
| JPS61272795A (ja) * | 1985-05-28 | 1986-12-03 | ヤマハ株式会社 | 楽音信号処理装置 |
-
1988
- 1988-02-05 JP JP63025203A patent/JP2961732B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01200815A (ja) | 1989-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |