JP3125225B2 - デジタル／アナログ変換器 - Google Patents
デジタル／アナログ変換器Info
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- JP3125225B2 JP3125225B2 JP04100628A JP10062892A JP3125225B2 JP 3125225 B2 JP3125225 B2 JP 3125225B2 JP 04100628 A JP04100628 A JP 04100628A JP 10062892 A JP10062892 A JP 10062892A JP 3125225 B2 JP3125225 B2 JP 3125225B2
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Description
【０００１】
【産業上の利用分野】この発明は、デジタルオーディオ
機器において、デジタル信号処理回路の後段に接続され
るデジタル／アナログ変換器に関する。
機器において、デジタル信号処理回路の後段に接続され
るデジタル／アナログ変換器に関する。
【０００２】
【従来の技術】デジタルオ―ディオ機器に於けるデジタ
ル／アナログ変換方式は、デジタル信号処理回路からの
Ｎビットのデジタル信号をアナログ信号（アナログ階段
波、パルス幅変調等）に変換し、ロ―パスフィルタを介
してアナログ値に変換する構成になっている。しかしな
がら、従来のデジタル／アナログ変換方式には、以下に
示す問題点がある。
ル／アナログ変換方式は、デジタル信号処理回路からの
Ｎビットのデジタル信号をアナログ信号（アナログ階段
波、パルス幅変調等）に変換し、ロ―パスフィルタを介
してアナログ値に変換する構成になっている。しかしな
がら、従来のデジタル／アナログ変換方式には、以下に
示す問題点がある。
【０００３】従来技術に於いて、ローパスフィルタに入
力されるアナログ信号の高周波成分は多く、ローパスフ
ィルタによる高周波成分カットは必要不可欠である。現
在、オ―バ―サンプリング等の技術が導入され、ローパ
スフィルタの高周波成分カットの負担を軽減することが
実施されているが、ローパスフィルタによる聴感上の品
質低下、即ち、位相特性の劣化による歪、遅延時間の増
大は防ぎようもない。
力されるアナログ信号の高周波成分は多く、ローパスフ
ィルタによる高周波成分カットは必要不可欠である。現
在、オ―バ―サンプリング等の技術が導入され、ローパ
スフィルタの高周波成分カットの負担を軽減することが
実施されているが、ローパスフィルタによる聴感上の品
質低下、即ち、位相特性の劣化による歪、遅延時間の増
大は防ぎようもない。
【０００４】
【発明が解決しようとする課題】本発明は、デジタル信
号からアナログ信号に変換する最初の段階で、高周波成
分を除去し後段ローパスフィルタの負担を極度に低減も
しくは省略することを可能にし、聴感上の品質を大幅に
向上させることにある。
号からアナログ信号に変換する最初の段階で、高周波成
分を除去し後段ローパスフィルタの負担を極度に低減も
しくは省略することを可能にし、聴感上の品質を大幅に
向上させることにある。
【０００５】
【課題を解決するための手段】上記課題を解決すべく、
【０００６】本発明に係わるデジタル／アナログ変換器
は、デジタル入力値を１サンプリング時間分だけ遅延さ
せた値からデジタル入力値を１／Ｋ倍した値を減算する
第１演算回路と、第１演算回路出力のデジタル値をアナ
ログ値に変換しＫ倍する、あるいはＫ倍してからデジタ
ル値をアナログ値に変換する乗算デジタル／アナログ変
換回路と、積分回路と、積分回路の出力値をＫ倍した値
から乗算デジタル／アナログ変換回路の出力値を減算す
る第２演算回路と、第２演算回路の出力を入力とする前
記積分回路からなることを特徴とする。
は、デジタル入力値を１サンプリング時間分だけ遅延さ
せた値からデジタル入力値を１／Ｋ倍した値を減算する
第１演算回路と、第１演算回路出力のデジタル値をアナ
ログ値に変換しＫ倍する、あるいはＫ倍してからデジタ
ル値をアナログ値に変換する乗算デジタル／アナログ変
換回路と、積分回路と、積分回路の出力値をＫ倍した値
から乗算デジタル／アナログ変換回路の出力値を減算す
る第２演算回路と、第２演算回路の出力を入力とする前
記積分回路からなることを特徴とする。
【０００７】
【発明の作用・効果】デジタル信号処理回路からのＮビ
ットのデジタル信号は、各サンプリング点での両極性の
絶対値であり、デジタル／アナログ変換後の信号は、ア
ナログの階段波になってしまう。
ットのデジタル信号は、各サンプリング点での両極性の
絶対値であり、デジタル／アナログ変換後の信号は、ア
ナログの階段波になってしまう。
【０００８】それで、デジタル／アナログ変換の最初の
段階で高周波成分を除去するために、各サンプリング点
での相対値を演算し、この相対値を積分することで階段
波間のデ―タを結び合わせ、滑らかなアナログ波形にす
る。
段階で高周波成分を除去するために、各サンプリング点
での相対値を演算し、この相対値を積分することで階段
波間のデ―タを結び合わせ、滑らかなアナログ波形にす
る。
【０００９】本発明によれば、小さなＣＲ時定数によ
り、効率的な積分が実施可能であり、積分部分にデジタ
ルのノイズが発生しにくいため、非常に滑らかなアナロ
グ波形を再生することが可能となり、後段のローパスフ
ィルタを完全に除去することも可能である。さらに、信
号周波数の変化に伴う位相の変化も原理上発生せず、デ
ジタル入力からアナログ出力までのデジタル／アナログ
変換時間も最小となる。このため、聴感上の品質を極限
にまで向上させることが可能となる。
り、効率的な積分が実施可能であり、積分部分にデジタ
ルのノイズが発生しにくいため、非常に滑らかなアナロ
グ波形を再生することが可能となり、後段のローパスフ
ィルタを完全に除去することも可能である。さらに、信
号周波数の変化に伴う位相の変化も原理上発生せず、デ
ジタル入力からアナログ出力までのデジタル／アナログ
変換時間も最小となる。このため、聴感上の品質を極限
にまで向上させることが可能となる。
【００１０】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。
明する。
【００１１】実施例 （図１、図２） この実施例は本発明に係わるデジタル／アナログ変換器
に関するものである。
に関するものである。
【００１２】図１に於いて、公知のデジタル信号処理回
路（図示せず）からのＮビットのデジタルデータＤａを
シフトレジスタ等で構成される１サンプリング時間分の
遅延量を有するデジタル遅延回路ＤＬと入力値をＫ１倍
する第１乗算器ＭＰ１のおのおのに入力する。デジタル
遅延回路ＤＬの出力つまり、デジタルデータＤａの１サ
ンプリング時間分前のデータＤｂと第１乗算器ＭＰ１の
出力を第１減算器ＤＯ１に入力して、デジタル遅延回路
ＤＬの出力値から第１乗算器ＭＰ１の出力値を引いた値
を求め出力する。
路（図示せず）からのＮビットのデジタルデータＤａを
シフトレジスタ等で構成される１サンプリング時間分の
遅延量を有するデジタル遅延回路ＤＬと入力値をＫ１倍
する第１乗算器ＭＰ１のおのおのに入力する。デジタル
遅延回路ＤＬの出力つまり、デジタルデータＤａの１サ
ンプリング時間分前のデータＤｂと第１乗算器ＭＰ１の
出力を第１減算器ＤＯ１に入力して、デジタル遅延回路
ＤＬの出力値から第１乗算器ＭＰ１の出力値を引いた値
を求め出力する。
【００１３】第１減算器ＤＯ１の出力をデジタル信号か
らアナログ信号に変換するデジタル／アナログ変換回路
ＤＡＣに入力し、更にその出力を、入力値をＫ２倍する
第２乗算器ＭＰ２に入力する。
らアナログ信号に変換するデジタル／アナログ変換回路
ＤＡＣに入力し、更にその出力を、入力値をＫ２倍する
第２乗算器ＭＰ２に入力する。
【００１４】第２乗算器ＭＰ２の出力を第２減算器ＤＯ
２の一方に入力し、更に第２減算器ＤＯ２出力を抵抗Ｒ
とコンデンサＣの直列回路から成る積分回路ＩＴに入力
する。積分回路ＩＴの出力を入力値をＫ２倍する第３乗
算器ＭＰ３に入力し、更にその出力を第２減算器ＤＯ２
の他方に入力する。これにより、第２減算器ＤＯ２で、
第３乗算器ＭＰ３の出力値から第２乗算器ＭＰ２の出力
値を引いた値を求め出力する。
２の一方に入力し、更に第２減算器ＤＯ２出力を抵抗Ｒ
とコンデンサＣの直列回路から成る積分回路ＩＴに入力
する。積分回路ＩＴの出力を入力値をＫ２倍する第３乗
算器ＭＰ３に入力し、更にその出力を第２減算器ＤＯ２
の他方に入力する。これにより、第２減算器ＤＯ２で、
第３乗算器ＭＰ３の出力値から第２乗算器ＭＰ２の出力
値を引いた値を求め出力する。
【００１５】上記構成により、デジタル処理回路からの
デジタルデータＤａは、１サンプリング時間分の遅延量
を有するデジタル遅延器ＤＬに入力され、Ｄａに対し１
サンプリング遅延したデジタルデータＤｂを得る。ま
た、デジタルデータＤａには、定数Ｋ１が乗ぜられ、前
記デジタルデータＤｂを減算する。このデジタルデータ
値は、デジタル／アナログ変換回路ＤＡＣの入力とな
り、デジタル／アナログ変換回路ＤＡＣの出力には、Ｄ
ｂ−Ｋ１×Ｄａに応じたアナログ電圧ΔＶを発生し、更
に定数Ｋ２が乗ぜられる。
デジタルデータＤａは、１サンプリング時間分の遅延量
を有するデジタル遅延器ＤＬに入力され、Ｄａに対し１
サンプリング遅延したデジタルデータＤｂを得る。ま
た、デジタルデータＤａには、定数Ｋ１が乗ぜられ、前
記デジタルデータＤｂを減算する。このデジタルデータ
値は、デジタル／アナログ変換回路ＤＡＣの入力とな
り、デジタル／アナログ変換回路ＤＡＣの出力には、Ｄ
ｂ−Ｋ１×Ｄａに応じたアナログ電圧ΔＶを発生し、更
に定数Ｋ２が乗ぜられる。
【００１６】抵抗ＲとコンデンサＣとの直列回路からな
る積分回路が形成されており、抵抗ＲとコンデンサＣの
接続点が、積分回路の出力端子となる。また同点の電位
Ｖｃは、定数Ｋ２が乗ぜられるとともに正帰還され、前
記アナログ電圧ΔＶ×定数Ｋ２により減算される。さら
に、この減算結果（電圧）は、抵抗器Ｒの他端（電位Ｖ
ｄ）に接続される。尚、コンデンサＣの他端は、接地電
位である。
る積分回路が形成されており、抵抗ＲとコンデンサＣの
接続点が、積分回路の出力端子となる。また同点の電位
Ｖｃは、定数Ｋ２が乗ぜられるとともに正帰還され、前
記アナログ電圧ΔＶ×定数Ｋ２により減算される。さら
に、この減算結果（電圧）は、抵抗器Ｒの他端（電位Ｖ
ｄ）に接続される。尚、コンデンサＣの他端は、接地電
位である。
【００１７】以上の構成に於いて、その動作を以下に述
べる。
べる。
【００１８】先ず、ΔＶ は前述の如く、 ΔＶ＝（Ｄｂ−Ｋ１×Ｄａ） 式 である。但し、左辺は、アナログ値で、右辺は、デジタ
ル値である。
ル値である。
【００１９】また、抵抗器Ｒの端子電圧Ｖｄは、 Ｖｄ＝Ｋ２×（Ｖｃ−ΔＶ） 式 で、与えられることは、図１より明かである。
【００２０】ここで、抵抗器ＲとコンデンサＣの接続点
の電位Ｖｃは、 Ｖｃ＝（Ｖｄ−Ｖｃｏ）×Ｓ＋Ｖｃｏ 式 但し、Ｓ＝（１−ｅｘｐ（−ｔ／τ）） τ＝Ｒ×
Ｃ Ｖｃｏは、１サンプリング前のＶｃを示す。で、与えら
れ、積分が実行されることが判る。Ｖｃは、出力端子の
電位である。
の電位Ｖｃは、 Ｖｃ＝（Ｖｄ−Ｖｃｏ）×Ｓ＋Ｖｃｏ 式 但し、Ｓ＝（１−ｅｘｐ（−ｔ／τ）） τ＝Ｒ×
Ｃ Ｖｃｏは、１サンプリング前のＶｃを示す。で、与えら
れ、積分が実行されることが判る。Ｖｃは、出力端子の
電位である。
【００２１】次に、式より、Ｖｄについて解くと、 Ｖｄ＝（Ｖｃ＋Ｖｃｏ×（Ｓ−１））／Ｓ 式 が、得られ、式を式に代入し、Ｖｃについて解く
と、 Ｖｃ＝｛Ｋ２×Ｓ×（Ｄｂ−Ｋ１×Ｄａ）＋Ｖｃｏ×（Ｓ−１）｝／（Ｋ２× Ｓ−１） 式 が、得られる。
と、 Ｖｃ＝｛Ｋ２×Ｓ×（Ｄｂ−Ｋ１×Ｄａ）＋Ｖｃｏ×（Ｓ−１）｝／（Ｋ２× Ｓ−１） 式 が、得られる。
【００２２】ここで、Ｋ＝Ｋ２ 、Ｋ１＝１／Ｋなる関
係を用いて、式を整理すると Ｖｃ＝｛Ｓ×（Ｋ×Ｄｂ−Ｄａ）＋Ｖｃｏ×（Ｓ−１）｝／（Ｋ×Ｓ−１） 式 が、得られる。
係を用いて、式を整理すると Ｖｃ＝｛Ｓ×（Ｋ×Ｄｂ−Ｄａ）＋Ｖｃｏ×（Ｓ−１）｝／（Ｋ×Ｓ−１） 式 が、得られる。
【００２３】式より、実際の動作を確認すると以下の
ようになる。最初に、ｔ＝０ 即ち、Ｓ＝０ の時刻で
は、 Ｖｃ＝Ｖｃｏ 式 となる。
ようになる。最初に、ｔ＝０ 即ち、Ｓ＝０ の時刻で
は、 Ｖｃ＝Ｖｃｏ 式 となる。
【００２４】また、ｔ＝Ｔ （サンプリング周期＝Ｔ）
で、Ｓ＝１／（Ｋ＋１） となるように、時定数τを
決定すると、 Ｖｃ＝Ｄａ−Ｋ×Ｄｂ＋Ｋ×Ｖｃｏ 式 が、得られる。
で、Ｓ＝１／（Ｋ＋１） となるように、時定数τを
決定すると、 Ｖｃ＝Ｄａ−Ｋ×Ｄｂ＋Ｋ×Ｖｃｏ 式 が、得られる。
【００２５】また、、式では、Ｖｃｏの初期値は以
下のようにあたえられる。 Ｖｃｏ＝Ｄｂ 式 これより、 ｔ＝０の時 Ｖｃ＝Ｄｂ ｔ＝Ｔの時 Ｖｃ＝Ｄａ が、導かれる。また、ｔ＝０〜Ｔの期間内では、Ｖｂ
→ Ｖａ の直線積分が実施されることも式より明か
である。
下のようにあたえられる。 Ｖｃｏ＝Ｄｂ 式 これより、 ｔ＝０の時 Ｖｃ＝Ｄｂ ｔ＝Ｔの時 Ｖｃ＝Ｄａ が、導かれる。また、ｔ＝０〜Ｔの期間内では、Ｖｂ
→ Ｖａ の直線積分が実施されることも式より明か
である。
【００２６】図２に、本発明による上記デジタル／アナ
ログ変換器の動作波形例を示す。
ログ変換器の動作波形例を示す。
【００２７】波形Ｄａは、本発明のデジタル／アナログ
変換器のデジタルデータ入力値で、波形ΔＶは、デジタ
ル／アナログ変換回路ＤＡＣの出力であるアナログ値波
形であり、波形Ｖｃは、積分回路ＩＴの出力波形、つま
り、本発明のデジタル／アナログ変換器の出力波形であ
る。
変換器のデジタルデータ入力値で、波形ΔＶは、デジタ
ル／アナログ変換回路ＤＡＣの出力であるアナログ値波
形であり、波形Ｖｃは、積分回路ＩＴの出力波形、つま
り、本発明のデジタル／アナログ変換器の出力波形であ
る。
【００２８】以上のごとく、本発明によれば、非常に滑
らかなアナログ波形を再生させることが可能となる。
らかなアナログ波形を再生させることが可能となる。
【００２９】なお、上記実施例における第１減算器ＤＯ
１あるいは第２減算器ＤＯ２について、減算値側を予め
符号反転してから入力することで減算器の変わりに加算
器を用いてもよい。又、デジタル／アナログ変換回路Ｄ
ＡＣの次に第２乗算器ＭＰ２を配置したが、デジタル／
アナログ変換回路ＤＡＣの前に第２乗算器ＭＰ２を配置
してもよい。
１あるいは第２減算器ＤＯ２について、減算値側を予め
符号反転してから入力することで減算器の変わりに加算
器を用いてもよい。又、デジタル／アナログ変換回路Ｄ
ＡＣの次に第２乗算器ＭＰ２を配置したが、デジタル／
アナログ変換回路ＤＡＣの前に第２乗算器ＭＰ２を配置
してもよい。
【図１】実施例に係わるデジタル／アナログ変換器の構
成図
成図
【図２】実施例に係わるデジタル／アナログ変換器の動
作波形図
作波形図
ＤＬ デジタル遅延回路 ＭＰ１ 第１乗算器 ＭＰ２ 第２乗算器 ＭＰ３ 第３乗算器 ＤＯ１ 第１減算器 ＤＯ２ 第２減算器 ＤＡＣ デジタル／アナログ変換回路 ＩＴ 積分回路
Claims (1)
- 【請求項１】デジタル入力値を１サンプリング時間分だ
け遅延させた値からデジタル入力値を１／Ｋ倍した値を
減算する第１演算回路と、第１演算回路出力のデジタル
値をアナログ値に変換しＫ倍する、あるいはＫ倍してか
らデジタル値をアナログ値に変換する乗算デジタル／ア
ナログ変換回路と、積分回路と、積分回路の出力値をＫ
倍した値から乗算デジタル／アナログ変換回路の出力値
を減算する第２演算回路と、第２演算回路の出力を入力
とする前記積分回路からなることを特徴とするデジタル
／アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04100628A JP3125225B2 (ja) | 1992-03-25 | 1992-03-25 | デジタル／アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04100628A JP3125225B2 (ja) | 1992-03-25 | 1992-03-25 | デジタル／アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05276035A JPH05276035A (ja) | 1993-10-22 |
| JP3125225B2 true JP3125225B2 (ja) | 2001-01-15 |
Family
ID=14279107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04100628A Expired - Fee Related JP3125225B2 (ja) | 1992-03-25 | 1992-03-25 | デジタル／アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125225B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015193380A (ja) * | 2015-08-03 | 2015-11-05 | 三菱重工業株式会社 | 船舶 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292122B1 (en) * | 2000-03-04 | 2001-09-18 | Qualcomm, Incorporated | Digital-to-analog interface circuit having adjustable time response |
| JP3616878B2 (ja) | 2002-01-17 | 2005-02-02 | オンキヨー株式会社 | 低域通過フィルタ |
-
1992
- 1992-03-25 JP JP04100628A patent/JP3125225B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015193380A (ja) * | 2015-08-03 | 2015-11-05 | 三菱重工業株式会社 | 船舶 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05276035A (ja) | 1993-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |