JPH0237818A

JPH0237818A - 信号発生回路

Info

Publication number: JPH0237818A
Application number: JP18917188A
Authority: JP
Inventors: Ryoji Toyokawa; 豊川　良治
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1988-07-28
Filing date: 1988-07-28
Publication date: 1990-02-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はＤＡ変換器（以下、単に０＾Ｃと記す）を用い
デジタル値をアナログ値に変換して信号波形を出力する
信号発生回路に関するものである。

〔従来の技術〕

第３図に従来の信号発生回路を示す。

同図において、レジスタ３１を介して波形を表わすデジ
タル信号Ｄ　ｉｒＬがクロック信号の周期でＤＡＣ３２
に加えられる。　ＤＡＣ３２はこれをアナログ値に変換
し、第４図の（イ）に示すような階段状の波形を出力す
る。

階段状の波形では、その後の取り扱いに困ることが多い
ので、第３図回路ではこの波形をローパスフィルタ３３
に通し、第４図（ロ）に示すような滑かな信号波形を出
力している。

〔発明が解決しようとする課題〕

このように階段状の波形を滑かな波形に整形する際に、
従来手段は次の課題がある。即ち、ＤＡＣ３２から出力
される階段状の波形の周波数（基本波周波数）が一定な
ら良いが、一般にかなり広い周波数範囲で変化するもの
である。

従って、ローパスフィルタ３３としては、ＤＡＣ３２か
ら出力される（イ）の信号の基本波周波数に応じてその
包絡線を取り出すフィルタ特性を持つ必要があるが、こ
のようなフィルタを実現することは困雌なことである。

本発明の目的は、ＤＡＣから出力される階段状波形を滑
かな波形として出力できる信号発生回路を提供すること
である。

〔課題を解決するための手段〕

本発明は、上記課題を解決するためにクロック信号と波形を表わすデジタル信号とを尋人し１
クロツク分ずつの遅れを持つ前記デジタル信号を出力す
る遅延回路と、この遅延回路の出力をアナログ値に変換する第１のＤＡ
変換器と、前記遅延回路からｎクロック目のデジタル信号と、（ｎ
−１）クロック目のデジタル信号を導入し、その差を出
力するデジタル減算器と、このデジタル減算器の出力に
基づく信号をアナログ値に変換する第２のＤＡ変換器と
、第２のＤＡ変換器の出力を導入し、１クロツク周期ご
とに積分動作を繰返す積分器と、第１のＤＡ変換器の出力と積分器の出力を加算する加算
器と、からなる手段を講じたものである。

〔作用〕

波形の振幅を表わすデジタル信号は１クロツタごとに新
たなデータ（１クロツク前のデータと同じ時もある）と
して加えられる。本発明では、ｎクロック目のデジタル
信号と、（ｎ−１）クロック目のデジタル信号の差、つ
まり１クロツク差のデジタル信号差を取出し、これをア
ナログ値に変換している。そして１クロツクの周期ごと
にこのアナログ値を積分し、当該クロックに相当する部
分の階段状波形と位相を合せて加算しているので、ロー
パスフィルタなしに滑かな信号波形を得ることができる
。

〔実施例〕

以下、図面を用いて本発明の詳細な説明する。

第１図は本発明に係る信号発生回路の一実施例を示ず図
、第２図は第１図回路の各部のタイムチャートである。

第１図において、２０は遅延回路でありクロック信号と
、波形を表わすデジタル信号（Ａ）とを導入し、１クロ
ツク分ずつの遅れを持つデジタル信号（Ｂ）　、　（Ｃ
）　、　ＣＤ）を出力する機能を持つものである。この
遅延回路２０は、後述する第１のＤＡＣ５の出力と、積
分器８の出力とのタイミングを合せるために設けられた
ものである。このような遅延回路２０は、例えば第１図
のように３つのレジスタ１゜２．３を直列に接続するこ
とで実現できる（この構成に限定するものではない）。

各レジスタｌ。

２．３はデジタル信号に対応したビット数を持ち、レジ
スタ１は（ｎ−１）クロック目のデジタル信号を出力し
、レジスタ２は（ｎ−１）クロック目のデジタル信号を
出力し、レジスタ３はｎクロック目のデジタル信号を出
力する。即ち、クロック信号の発生と同期してその内容
が次段のレジスタへシフトする。

５は第１のＤＡＣであり、遅延回路２０から出力される
デジタル信号ＣＤ）をアナログ値に変換して信号（Ｇ）
を出力するものである。この第１のＤＡＣ５の出力（Ｇ
）の波形は、第４図で説明した階段状の波形である。

６はデジタル減算器（以下単に減算器と記す）であり、
１クロツク分位相の異なるデジタル信号（Ｂ）と（Ｃ）
とを導入し、この差信号（Ｅ）を出力するものである。

この差信号（Ｅ）は、階段状波形を滑かにする補正信号
を作るらとになる。

４はレジスタであり、加えられたクロック信号に同期し
て、導入した減算器６の出力信号（Ｅ）を１クロツク分
遅延させた信号（Ｆ）を出力するものである。このレジ
スタ４は第１のＤＡＣ５から出力する信号と、後述する
積分器８の出力信号とのタイミングを合せる作用を持つ
ものであり、第１図に示す構成素子（例えば５，６，７
．８＞の遅延時間によっては必ず凋も必要なものではな
い。

７は第２の０＾Ｃであり、レジスタ４から導入したデジ
タル信号（Ｆ）をアナログ信号（Ｈ）に変換して出力す
るものである。

８は積分器であり、第２のＤＡＣ７の出力であるアナロ
グ信号（Ｈ）を積分するものである。この積分器８には
リセットスイッチ９が設けられており、このスイッチ９
は、図示しない装置により１クロック周期で瞬間的にオ
ンにされ、積分器８に備えられている積分コンデンサ（
図示せず）にチャージされている電荷を瞬時に放電する
ものである。

この積分器８から出力される信号（Ｉ）は、第１のＤＡ
Ｃから出力される階段状波形を滑かに補間するための信
号である。

１０は加算器であり、第１の０＾Ｃ５の出力と積分器８
の出力を加算して、滑かな波形の信号を出力するもので
ある。

以上のように構成された第１図装置の動作を第２図を参
照しながら説明する。

遅延回路２０のレジスタ１〜３とレジスタ４には第２図
（１）に示ずクロック信号Ｐｌ、　Ｐ２．・・・が加え
られる。各レジスタはクロックが印加されるたびにその
内容を次段に転送するので、波形の振幅を表わすデジタ
ル信号（＾）の内容に第２図（２）の符号・・・（ｎ−
１）＋　ｎ、（ｎ＋１）、・・・を付けると、各クロッ
クＰ１．　Ｐ２．・・・期間における各レジスタ１〜３
の出力信号（Ｂ）〜（Ｄ）の内容は、第２図（３）　、
　（４）　。

（５）のようになる。

第１の０＾Ｃ５は、レジスタ３の出力（Ｏ）（第２図（
５）参照）を導入し、これをアナログ信号（Ｇ）へ変換
しているので、その信号（Ｇ）は第２図（８）の如く階
段状になる。ここで、第２図（８）の各階段に付した（
ｎ−３）、　　（ｎ−２）、　　（ｎ−１）、・・・の
符号は、信号（＾）〜（０）に付した内容に相当してい
る。

本発明は、これから説明する減算器６以降の構成により
補正信号（１）を作り出し、この補正信号（１）と、階
段状波形（Ｇ）とを加算して滑かな波形（Ｊ）にしてい
る。

減算器６は信号（Ｂ）と（Ｃ）を導入し、デジタルの減
算をしているので、減算器６の出力信号（Ｅ）の内容は
、第２図（６）のようになる。即ち、減算器６は、１ク
ロツク前のデジタル信号（波形（ｔｉ　）と、今回のデ
ジタル信号（波形値）との差を出力している。この減算
器６の出力内容を分り易くアナログ的に説明すると、第
２図（８）に示すΔ１．Δ２゜Δコ、・・・に相当する
。

レジスタ４は、この減算器６の出力信号（Ｅ）を１クロ
ック分遅延させた信号（Ｆ）（第２図（７）参照）を出
力する。従って、この信号（Ｆ）導入した第２のＤＡＣ
７の出力信号団）は第２図（９）の如くなる。

第２図（９）の波形に説明を加えると、第２図（１）に
示すクロックＰ４が発生すると、信号ＴＦ）の内容は（
ｎ−１）−（ｎ−２）となるので、この差は第２図（８
）の波形から明らかなようにΔ１である。従って、クロ
ックＰ４が発生した時点では、第２の０＾Ｃ７の出力（
旧は第２図（９）のようにΔ、を出力する。

また、クロックＰ７が発生した時点を見ると信号（Ｆ）
の内容は、（ｎ＋２）−（ｎ＋１）となるので、この差
は第２図（８）の波形から明らかなように（−Δ３）で
ある。従ってクロックＰ７が発生した時点では、信号（
］１）は第２図（９）のように（−Δ３）となる。

積分器８は、第２図（９）に示す波形を導入し、１クロ
ック周期ごとに積分動作を繰返すので、第２図００に示
す波形を出力する０例えばクロックＰ４がらＰ５の期間
は、Δ１の電圧を積分し、クロックＰ５が発生すると瞬
間スイッチ９がオンとなるので、積分器８の出力（１）
はＯｖとなる。そしてクロックＰ５から２６の期間は、
今度はΔ２の電圧を積分する。このような動作を繰返す
ので第２図００）の波形（補正信号）となる。

この第２図ＯΦの波形（積分器８の出力（Ｉ））と（８
）の波形（第１のＤＡＣ５の出力（Ｇ））を加算すると
、第２図（８）の階段状部分が補正され第２図０１）に
示すような滑かな波形となる。第２図０１）の点線波形
は同図（８）の信号（Ｇ）に相当する波形である。

なお、上述ではタイミングを合せる手段としてレジスタ
を用いたがデイレイラインなどを用いても良い。

〔本発明の効果〕

以上述べたように本発明によれば、０＾Ｃ５の階段状波
形をフィルタを用いずに直線補間することができる。従
って、任意に変化する周波数の階段状波形を自動的に滑
かな信号波形として出力することができる。

【図面の簡単な説明】

第１図は本発明に係る信号発生回路の一実施例を示す図
、第２図は第１図回路のタイムチャート、第３図は従来
例を示す図、第４図は階段状波形とその補正を示す図で
ある。１〜４・・・レジスタ、５・・・第１の（ＩＡＣ，６・
・・減算器、７・・・第２のＤＡＣ，８・・・積分器、
１０・・・加算器。

Claims

【特許請求の範囲】クロック信号と波形を表わすデジタル信号とを導入し１
クロック分ずつの遅れを持つ前記デジタル信号を出力す
る遅延回路と、この遅延回路の出力をアナログ値に変換する第１のＤＡ
変換器と、前記遅延回路からｎクロック目のデジタル信号と、（ｎ
−１）クロック目のデジタル信号を導入し、その差を出
力するデジタル減算器と、このデジタル減算器の出力に基づく信号をアナログ値に
変換する第２のＤＡ変換器と、第２のＤＡ変換器の出力を導入し、１クロック周期ごと
に積分動作を繰返す積分器と、第１のＤＡ変換器の出力と積分器の出力を加算する加算
器と、を備えたことを特徴とする信号発生回路。