JPH0638663B2 - デジタルテレビジョン信号処理装置用のクロック発生回路 - Google Patents
デジタルテレビジョン信号処理装置用のクロック発生回路Info
- Publication number
- JPH0638663B2 JPH0638663B2 JP60108178A JP10817885A JPH0638663B2 JP H0638663 B2 JPH0638663 B2 JP H0638663B2 JP 60108178 A JP60108178 A JP 60108178A JP 10817885 A JP10817885 A JP 10817885A JP H0638663 B2 JPH0638663 B2 JP H0638663B2
- Authority
- JP
- Japan
- Prior art keywords
- color burst
- frequency
- circuit
- clock generation
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
- H04N9/45—Generation or recovery of colour sub-carriers
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Color Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はクロック発生回路に関し、詳しくは、カラーバ
ースト信号を含むアナログ複合ビデオ信号をアナログ−
デジタル変換し、デジタル信号処理を行うデジタルテレ
ビジョン受像機において用いられるクロック発生回路に
関するものである。
ースト信号を含むアナログ複合ビデオ信号をアナログ−
デジタル変換し、デジタル信号処理を行うデジタルテレ
ビジョン受像機において用いられるクロック発生回路に
関するものである。
カラーバースト信号を含むアナログ複合ビデオ信号をア
ナログ−デジタル変換し、デジタル信号処理を行うデジ
タルテレビジョン受像機において、システム基準クロッ
クはアナログ複合ビデオ信号のサンプリング、およびそ
の後の信号処理に用いられるため、その安定性は大変重
要である。即ち、システム基準クロックが微小変動をし
ていると、画像に大きな影響を与えてしまい特に色復調
時においては、色副搬送波のカラーバースト信号に対す
る位相の差が色相の変化となるため、色ムラとして画像
に表れてしまう。そこで、その安定化をはかるためにア
ナログ複合ビデオ信号からカラーバースト信号を抜き取
り、水晶発振器に加え、クロックを発生させる方法が従
来において考案されたが、希望する位相を得難いという
欠点があった。また、サンプリングされたカラーバース
ト信号を用いて、重みづけすることにより位相を制御す
る方法を用いた装置が特開昭58-60889号公報に記載され
ているが、この方法はクロックの周波数が、カラーバー
スト信号の整数倍の周波数に非常に近いという前提で構
成されているため、制御される以前の状態でのクロック
周波数（初期クロック周波数）の時、すなわち、チャン
ネル切り換え時や電源投入時などのように、システム基
準クロックの周波数がカラーバースト信号の整数倍の周
波数に対して大きく異なっている時には、位相はおろか
周波数も制御できないという問題があった。
ナログ−デジタル変換し、デジタル信号処理を行うデジ
タルテレビジョン受像機において、システム基準クロッ
クはアナログ複合ビデオ信号のサンプリング、およびそ
の後の信号処理に用いられるため、その安定性は大変重
要である。即ち、システム基準クロックが微小変動をし
ていると、画像に大きな影響を与えてしまい特に色復調
時においては、色副搬送波のカラーバースト信号に対す
る位相の差が色相の変化となるため、色ムラとして画像
に表れてしまう。そこで、その安定化をはかるためにア
ナログ複合ビデオ信号からカラーバースト信号を抜き取
り、水晶発振器に加え、クロックを発生させる方法が従
来において考案されたが、希望する位相を得難いという
欠点があった。また、サンプリングされたカラーバース
ト信号を用いて、重みづけすることにより位相を制御す
る方法を用いた装置が特開昭58-60889号公報に記載され
ているが、この方法はクロックの周波数が、カラーバー
スト信号の整数倍の周波数に非常に近いという前提で構
成されているため、制御される以前の状態でのクロック
周波数（初期クロック周波数）の時、すなわち、チャン
ネル切り換え時や電源投入時などのように、システム基
準クロックの周波数がカラーバースト信号の整数倍の周
波数に対して大きく異なっている時には、位相はおろか
周波数も制御できないという問題があった。
本発明の目的は、上記した従来技術の問題点を解決し、
カラーバースト信号の整数倍の周波数を中心に広い引き
込み範囲を有し、カラーバースト信号の整数倍の周波数
でかつ成る設定した値の位相を持つ安定したシステム基
準クロックを発生することができるクロック発生回路を
提供することにある。
カラーバースト信号の整数倍の周波数を中心に広い引き
込み範囲を有し、カラーバースト信号の整数倍の周波数
でかつ成る設定した値の位相を持つ安定したシステム基
準クロックを発生することができるクロック発生回路を
提供することにある。
本発明は、上記目的を達成するために、デジタル化され
たカラーバースト信号の一部のサンプリング点を用い演
算することにより、システム基準クロックの周波数誤差
を得る周波数誤差検出回路と、同じくサンプル点におけ
る位相偏差を得る位相偏差検出回路とを設け、各回路か
らの出力信号を制御信号として、システム基準クロック
の周波数と位相とを制御するようにした。
たカラーバースト信号の一部のサンプリング点を用い演
算することにより、システム基準クロックの周波数誤差
を得る周波数誤差検出回路と、同じくサンプル点におけ
る位相偏差を得る位相偏差検出回路とを設け、各回路か
らの出力信号を制御信号として、システム基準クロック
の周波数と位相とを制御するようにした。
以下、本発明の一実施例を第１図に示す。
第１図において、１はアナログ複合ビデオ信号、２はア
ンプ・クランプ回路、３はアナログ−デジタル変換器
（以下、Ａ／Ｄ変換器と略記する。）、４はデジタル複
合ビデオ信号、５は同期分離回路、６は後段映像信号処
理回路である。また、７はシステム基準クロック発生回
路で、ピーク検出回路８，周波数誤差検出回路９，位相
偏差検出回路10，加算器11，ゲート・ホールド回路12，
デジタル−アナログ変換器（以下、Ｄ／Ａ変換器と略記
する。）13，低域通過フイルム・アンプ回路14および電
圧制御発振器15より構成され、システム基準クロック16
を発生させている。
ンプ・クランプ回路、３はアナログ−デジタル変換器
（以下、Ａ／Ｄ変換器と略記する。）、４はデジタル複
合ビデオ信号、５は同期分離回路、６は後段映像信号処
理回路である。また、７はシステム基準クロック発生回
路で、ピーク検出回路８，周波数誤差検出回路９，位相
偏差検出回路10，加算器11，ゲート・ホールド回路12，
デジタル−アナログ変換器（以下、Ｄ／Ａ変換器と略記
する。）13，低域通過フイルム・アンプ回路14および電
圧制御発振器15より構成され、システム基準クロック16
を発生させている。
次に動作を説明する。
まず、アナログ複合ビデオ信号１は、アンプ・クランプ
回路２に入力され次段のＡ／Ｄ変換器３の入力レベルに
増幅され、直流レベルを調整されＡ／Ｄ変換器３に入力
される。Ａ／Ｄ変換器３では、ビデオ信号をシステム基
準クロック16によりサンプリングし、デジタル複合ビデ
オ信号４として出力する。このデジタル化されたビデオ
信号４は、同期分離回路５，後段映像信号処理回路６お
よびシステム基準クロック発生回路７へそれぞれ入力さ
れる。システム基準クロック発生回路７では、まずピー
ク検出回路８により、重みづけする上での基準となるサ
ンプリング点を検出する。周波数誤差検出回路９および
位相偏差検出回路10では、上記基準サンプリング点に基
づき、数サンプリング点を演算しそれぞれ周波数誤差量
および位相偏差量を検出し、その検出結果を出力する。
各々から出力された信号は加算器11により加算され、Ｄ
／Ａ変換器13によりアナログ値に変換された後、低域通
過フイルタ・アンプ回路14により、周波数・位相制御信
号として、電圧制御発振器15に入力される。その結果、
電圧制御発振器15からは、周波数がカラーバースト信号
の整数倍、特にここでは４倍で位相がある一定の値に制
御されたシステム基準クロック16が発生される。尚、前
述した様にＡ／Ｄ変換器３はこのクロック16に基づい
て、入力ビデオ信号をサンプリングおよび量子化してい
る。
回路２に入力され次段のＡ／Ｄ変換器３の入力レベルに
増幅され、直流レベルを調整されＡ／Ｄ変換器３に入力
される。Ａ／Ｄ変換器３では、ビデオ信号をシステム基
準クロック16によりサンプリングし、デジタル複合ビデ
オ信号４として出力する。このデジタル化されたビデオ
信号４は、同期分離回路５，後段映像信号処理回路６お
よびシステム基準クロック発生回路７へそれぞれ入力さ
れる。システム基準クロック発生回路７では、まずピー
ク検出回路８により、重みづけする上での基準となるサ
ンプリング点を検出する。周波数誤差検出回路９および
位相偏差検出回路10では、上記基準サンプリング点に基
づき、数サンプリング点を演算しそれぞれ周波数誤差量
および位相偏差量を検出し、その検出結果を出力する。
各々から出力された信号は加算器11により加算され、Ｄ
／Ａ変換器13によりアナログ値に変換された後、低域通
過フイルタ・アンプ回路14により、周波数・位相制御信
号として、電圧制御発振器15に入力される。その結果、
電圧制御発振器15からは、周波数がカラーバースト信号
の整数倍、特にここでは４倍で位相がある一定の値に制
御されたシステム基準クロック16が発生される。尚、前
述した様にＡ／Ｄ変換器３はこのクロック16に基づい
て、入力ビデオ信号をサンプリングおよび量子化してい
る。
次に第２〜第５図を用いて、第１図における主要な回路
の構成及び動作について更に詳しく説明をする。
の構成及び動作について更に詳しく説明をする。
第２図は第１図のピーク検出回路８を示すブロック図で
ある。
ある。
第２図において、17は１クロック遅延回路、18は反転回
路、19は加算器および符号化器、20はピーク検出回路８
の出力信号である。
路、19は加算器および符号化器、20はピーク検出回路８
の出力信号である。
又、第３図はカラーバースト信号およびそのサンプリン
グ点、ピーク検出回路の出力信号Pn（ｎ＝０，１，２
…）20を示す波形図である。
グ点、ピーク検出回路の出力信号Pn（ｎ＝０，１，２
…）20を示す波形図である。
ピーク検出回路８は、第３図に示す様に入力したサンプ
リング点Snと１サンプル過去のサンプル点Sn-1との差の
符号を出力する。つまり、次式 Ｐｎ＝ｓｉｇｎ（Ｓｎ−Ｓｎ−１） ………
(1) で表される動作をする。ここで、signは引数が正または
零となる時に０を、負の時には１を出力する関数であ
る。
リング点Snと１サンプル過去のサンプル点Sn-1との差の
符号を出力する。つまり、次式 Ｐｎ＝ｓｉｇｎ（Ｓｎ−Ｓｎ−１） ………
(1) で表される動作をする。ここで、signは引数が正または
零となる時に０を、負の時には１を出力する関数であ
る。
次に、第４図は第１図の周波数誤差検出回路および位相
偏差検出回路の構成を主として示すブロック図である。
偏差検出回路の構成を主として示すブロック図である。
第４図において、21は反転器、22はシフトレジスタ、2
3,24,25はそれぞれ加算器である。又、前述の如く８は
ピーク検出回路、11は加算器、12はゲート・ホールド回
路である。
3,24,25はそれぞれ加算器である。又、前述の如く８は
ピーク検出回路、11は加算器、12はゲート・ホールド回
路である。
まず、周波数誤差検出回路９の動作について原理的に説
明する。
明する。
第５図は周波数誤差検出回路の動作を説明するための波
形図であり、カラーバースト信号波形とそのサンプリン
グ点を示しており、そのサンプリング周波数、即ち、シ
ステム基準クロック16の周波数がカラーバースト信号
の４倍の周波数４ｓｃに(a)等しい場合，(b)大きい場
合，(c)小さい場合とそれぞれ分けて示している。
形図であり、カラーバースト信号波形とそのサンプリン
グ点を示しており、そのサンプリング周波数、即ち、シ
ステム基準クロック16の周波数がカラーバースト信号
の４倍の周波数４ｓｃに(a)等しい場合，(b)大きい場
合，(c)小さい場合とそれぞれ分けて示している。
今、ピーク検出回路８により出力された信号Pnの立ち上
がり点を基準サンプリング点S4m（ｍ＝１，２，…）と
すると、４サンプル過去のサンプリング点S4(m-1)は、
システム基準クロック16の周波数が正確にカラーバー
スト信号の４倍の周波数４ｓｃに等しければ、第５図
(a)に示すようにS4mにおける位相とS4(m-1)における位
相とは等しくまた、それぞれのサンプリング点における
デジタル値も等しい。しかし、システム基準クロックの
周波数がカラーバースト信号の４倍の周波数４ｓｃ
より大きい場合には、第５図(b)に示すようにサンプリ
ング点S4mでの位相は、S4(m-1)での位相よりも進むた
め、デジタル値はS4(m-1)よりもS4mの方が大きくなる。
逆に、システム基準クロックの周波数の方が小さい場
合は、第５図(c)に示すようになり、S4mでの位相がS4(m
-1)での位相より遅れるため、デジタル値はS4(m-1)の方
がS4mより大きくなる。つまり、システム基準クロック
の周波数と、カラーバースト信号の４倍の周波数４
ｓｃとの誤差Ｆは Ｆ＝Ｓ４ｍ−Ｓ４（ｍ−１） ………(2) として表され、Ｆ＝０となる時に、システム基準クロッ
クの周波数はカラーバースト信号の４倍の周波数４
ｓｃと等しくなる。
がり点を基準サンプリング点S4m（ｍ＝１，２，…）と
すると、４サンプル過去のサンプリング点S4(m-1)は、
システム基準クロック16の周波数が正確にカラーバー
スト信号の４倍の周波数４ｓｃに等しければ、第５図
(a)に示すようにS4mにおける位相とS4(m-1)における位
相とは等しくまた、それぞれのサンプリング点における
デジタル値も等しい。しかし、システム基準クロックの
周波数がカラーバースト信号の４倍の周波数４ｓｃ
より大きい場合には、第５図(b)に示すようにサンプリ
ング点S4mでの位相は、S4(m-1)での位相よりも進むた
め、デジタル値はS4(m-1)よりもS4mの方が大きくなる。
逆に、システム基準クロックの周波数の方が小さい場
合は、第５図(c)に示すようになり、S4mでの位相がS4(m
-1)での位相より遅れるため、デジタル値はS4(m-1)の方
がS4mより大きくなる。つまり、システム基準クロック
の周波数と、カラーバースト信号の４倍の周波数４
ｓｃとの誤差Ｆは Ｆ＝Ｓ４ｍ−Ｓ４（ｍ−１） ………(2) として表され、Ｆ＝０となる時に、システム基準クロッ
クの周波数はカラーバースト信号の４倍の周波数４
ｓｃと等しくなる。
尚、この周波数誤差検出回路９は第４図において、デジ
タル複合ビデオ信号４を反転する反転器21と、４サンプ
ル遅延させるシフトレジスタ22と、加算器24とから構成
される。
タル複合ビデオ信号４を反転する反転器21と、４サンプ
ル遅延させるシフトレジスタ22と、加算器24とから構成
される。
次に、位相偏差検出回路10の動作について原理的に説明
する。
する。
第６図は位相偏差検出回路の動作を説明するための波形
図であり、カラーバースト信号とサンプリング点を示し
ている。
図であり、カラーバースト信号とサンプリング点を示し
ている。
位相偏差検出回路10は、カラーバースト信号の基準位相
０°(180°)とサンプリング点S4mの位相との偏差を検出
する回路である。システム基準クロックの周波数がす
でにカラーバースト信号の４倍の周波数４ｓｃに等し
い時（第５図(a)参照）、サンプリング点S4mでの位相が
基準位置０°(180°)となるには、サンプリング点S4m-i
（ｉ＝０，１，２，３）のデジタル値の平均値とサンプ
リング点S4mのデジタル値とが等しくなればよい。即
ち、基準位相偏差Ｈを と表し、このＨが零となるように制御すれば、第６図に
矢印で示されるように、サンプリング点S4mでの位相が
０°(180°)となる。
０°(180°)とサンプリング点S4mの位相との偏差を検出
する回路である。システム基準クロックの周波数がす
でにカラーバースト信号の４倍の周波数４ｓｃに等し
い時（第５図(a)参照）、サンプリング点S4mでの位相が
基準位置０°(180°)となるには、サンプリング点S4m-i
（ｉ＝０，１，２，３）のデジタル値の平均値とサンプ
リング点S4mのデジタル値とが等しくなればよい。即
ち、基準位相偏差Ｈを と表し、このＨが零となるように制御すれば、第６図に
矢印で示されるように、サンプリング点S4mでの位相が
０°(180°)となる。
尚、この位相偏差検出回路10は第４図において、デジタ
ル複合ビデオ信号４を反転する反転器21と、シフトレジ
スタ22と、サンプリング点S4m-i(i=0,1,2,3)（第６図で
はS4m、S4m-1、S4m-2、S4m-3の４点）のデジタル値の平
均値を求めるための加算器23と、その平均値とサンプリ
ング点S4mのデジタル値との差を求めるための加算器25
とにより構成される。尚、第６図のS4m-3の１つ前のサ
ンプリング点はS4m-4であるが、図では４サンプル前を
明確にするためにS4(m-1)と表示している。
ル複合ビデオ信号４を反転する反転器21と、シフトレジ
スタ22と、サンプリング点S4m-i(i=0,1,2,3)（第６図で
はS4m、S4m-1、S4m-2、S4m-3の４点）のデジタル値の平
均値を求めるための加算器23と、その平均値とサンプリ
ング点S4mのデジタル値との差を求めるための加算器25
とにより構成される。尚、第６図のS4m-3の１つ前のサ
ンプリング点はS4m-4であるが、図では４サンプル前を
明確にするためにS4(m-1)と表示している。
次に、以上の様な周波数誤差検出回路９と位相誤差検出
回路10から出力された検出出力Ｆ，Ｈは、第４図に示す
様に加算器11により加算され、次段のゲート・ホールド
回路12に入力される。このゲート・ホールド回路12は、
カラーバースト信号の存在するバースト期間中のさらに
前記式(2),(3)中のｍ＝４なる時の値を次の変化時まで
保持する。ここで、ｍ＝４とするのは、カラーバースト
信号が８〜１２周期であるから、その中心付近の振幅の
大きなサンプリング点ということで決められており、こ
れはピーク検出回路８の出力Pnをカウントすることによ
りP4を求めることで得ることができる。ゲート・ホール
ド回路12の出力は、第１図に示した様にＤ／Ａ変換器13
によりアナログ化され、低域通過フィルタ・アンプ回路
14で、電圧制御発振器15の制御電圧となり、電圧制御発
振器15の出力、つまりシステム基準クロック16の周波数
と位相を制御する。
回路10から出力された検出出力Ｆ，Ｈは、第４図に示す
様に加算器11により加算され、次段のゲート・ホールド
回路12に入力される。このゲート・ホールド回路12は、
カラーバースト信号の存在するバースト期間中のさらに
前記式(2),(3)中のｍ＝４なる時の値を次の変化時まで
保持する。ここで、ｍ＝４とするのは、カラーバースト
信号が８〜１２周期であるから、その中心付近の振幅の
大きなサンプリング点ということで決められており、こ
れはピーク検出回路８の出力Pnをカウントすることによ
りP4を求めることで得ることができる。ゲート・ホール
ド回路12の出力は、第１図に示した様にＤ／Ａ変換器13
によりアナログ化され、低域通過フィルタ・アンプ回路
14で、電圧制御発振器15の制御電圧となり、電圧制御発
振器15の出力、つまりシステム基準クロック16の周波数
と位相を制御する。
本実施例によれば、カラーバースト信号の４倍の周波数
で、一定の位相をもつ安定したシステム基準クロック16
を得ることをできる。
で、一定の位相をもつ安定したシステム基準クロック16
を得ることをできる。
本発明によれば、システム基準クロックに対して、カラ
ーバースト信号の整数倍の周波数を中心に広い引き込み
範囲を有することができるとともに、周波数，位相とも
に安定したシステム基準クロックを発生することがで
き、安定した映像、色ムラのない映像が得られるという
効果がある。
ーバースト信号の整数倍の周波数を中心に広い引き込み
範囲を有することができるとともに、周波数，位相とも
に安定したシステム基準クロックを発生することがで
き、安定した映像、色ムラのない映像が得られるという
効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図のピーク検出回路を示すブロック図、第３図はカ
ラーバースト信号とそのサンプリング点およびピーク検
出回路の出力信号を示す波形図、第４図は第１図の周波
数誤差検出回路及び位相偏差検出回路の構成を主として
示すブロック図、第５図は周波数誤差検出回路の動作を
説明するための波形図、第６図は位相偏差検出回路の動
作を説明するための波形図である。 １……アナログ複合ビデオ信号、 ２……アンプ・クランプ回路、 ３……Ａ／Ｄ変換器、 ４……デジタル複合ビデオ信号、 ７……システム基準クロック発生回路、 ８……ピーク検出回路、 ９……周波数誤差検出回路、 10……位相偏差検出回路、 11……加算器、 12……ゲート・ホールド回路、 13……Ｄ／Ａ変換器、 14……低域通過フィルタ・アンプ回路、 15……電圧制御発振器、 16……システム基準クロック、 17,22……シフトレジスタ、 20……ピーク検出回路の出力信号、 23,24,25……加算器。
第１図のピーク検出回路を示すブロック図、第３図はカ
ラーバースト信号とそのサンプリング点およびピーク検
出回路の出力信号を示す波形図、第４図は第１図の周波
数誤差検出回路及び位相偏差検出回路の構成を主として
示すブロック図、第５図は周波数誤差検出回路の動作を
説明するための波形図、第６図は位相偏差検出回路の動
作を説明するための波形図である。 １……アナログ複合ビデオ信号、 ２……アンプ・クランプ回路、 ３……Ａ／Ｄ変換器、 ４……デジタル複合ビデオ信号、 ７……システム基準クロック発生回路、 ８……ピーク検出回路、 ９……周波数誤差検出回路、 10……位相偏差検出回路、 11……加算器、 12……ゲート・ホールド回路、 13……Ｄ／Ａ変換器、 14……低域通過フィルタ・アンプ回路、 15……電圧制御発振器、 16……システム基準クロック、 17,22……シフトレジスタ、 20……ピーク検出回路の出力信号、 23,24,25……加算器。
Claims (4)
- 【請求項１】電圧制御型発振器と、該発振器により出力
されるクロック信号により、カラーバースト信号を含む
複合ビデオ信号をサンプリングしデジタル値に変換する
アナログ−デジタル変換器と、電圧制御型発振器の出力
であるクロックの周波数とカラーバースト信号の所定倍
の周波数との周波数誤差を検出する第１の手段および位
相偏差を検出する第２の手段と、該第１、第２の手段の
出力を合成する加算器と、該加算器の出力をアナログ電
圧に変換するデジタル−アナログ変換器とから成り、該
デジタル−アナログ変換器の出力を前記電圧制御型発振
器に印加して、発振周波数および位相を一定に保つこと
を特徴とするデジタルテレビジョン信号処理装置用のク
ロック発生回路。 - 【請求項２】特許請求の範囲第１項に記載のデジタルテ
レビジョン信号処理装置用のクロック発生回路におい
て、前記第１、第２の手段はそれぞれカラーバースト信
号の或るピーク点の前後少なくとも４サンプルを用いて
周波数誤差または位相偏差を検出することを特徴とする
デジタルテレビジョン信号処理装置用のクロック発生回
路。 - 【請求項３】特許請求の範囲第１項に記載のデジタルテ
レビジョン信号処理装置用のクロック発生回路におい
て、前記第１の手段は、デジタル化されたカラーバース
ト信号を遅延させるための遅延回路と、遅延していない
カラーバースト信号と上記遅延回路からの出力信号との
差を求めるための演算回路とから成ることを特徴とする
デジタルテレビジョン信号処理装置用のクロック発生回
路。 - 【請求項４】特許請求の範囲第１項に記載のデジタルテ
レビジョン信号処理装置用のクロック発生回路におい
て、前記第２の手段は、デジタル化されたカラーバース
ト信号を遅延させるための遅延回路と、その遅延出力を
用いて少なくとも４サンプル間の平均値を求めるための
平均値回路と、該平均値と現在のカラーバースト信号の
サンプリング値との差を求めるための演算回路とから成
ることを特徴とするデジタルテレビジョン信号処理装置
用のクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108178A JPH0638663B2 (ja) | 1985-05-22 | 1985-05-22 | デジタルテレビジョン信号処理装置用のクロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108178A JPH0638663B2 (ja) | 1985-05-22 | 1985-05-22 | デジタルテレビジョン信号処理装置用のクロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61267480A JPS61267480A (ja) | 1986-11-27 |
| JPH0638663B2 true JPH0638663B2 (ja) | 1994-05-18 |
Family
ID=14477968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108178A Expired - Lifetime JPH0638663B2 (ja) | 1985-05-22 | 1985-05-22 | デジタルテレビジョン信号処理装置用のクロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638663B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0632473B2 (ja) * | 1986-12-10 | 1994-04-27 | 三菱電機株式会社 | Ｐｌｌ誤差演算回路 |
| JP2968619B2 (ja) * | 1991-07-24 | 1999-10-25 | 日本電気株式会社 | サンプリングクロック発生回路 |
| JP2988418B2 (ja) * | 1997-03-12 | 1999-12-13 | 日本電気株式会社 | クロック同期化システム |
| US6282071B1 (en) * | 1999-11-08 | 2001-08-28 | Thomson Licensing, S.A. | Frequency dependent X-ray protection for a multimedia monitor |
-
1985
- 1985-05-22 JP JP60108178A patent/JPH0638663B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61267480A (ja) | 1986-11-27 |
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