JPH0429410A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH0429410A JPH0429410A JP2133084A JP13308490A JPH0429410A JP H0429410 A JPH0429410 A JP H0429410A JP 2133084 A JP2133084 A JP 2133084A JP 13308490 A JP13308490 A JP 13308490A JP H0429410 A JPH0429410 A JP H0429410A
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- 238000005070 sampling Methods 0.000 claims abstract description 15
- 230000001360 synchronised effect Effects 0.000 claims abstract description 10
- 229940028444 muse Drugs 0.000 claims description 7
- GMVPRGQOIOIIMI-DWKJAMRDSA-N prostaglandin E1 Chemical compound CCCCC[C@H](O)\C=C\[C@H]1[C@H](O)CC(=O)[C@@H]1CCCCCCC(O)=O GMVPRGQOIOIIMI-DWKJAMRDSA-N 0.000 claims description 7
- 230000010355 oscillation Effects 0.000 abstract description 3
- 238000001514 detection method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、位相同期回路に関し、特にＭＵＳＥデコーダ
等に使用するデジタル処理回路のりサンプルクロックパ
ルスを発生させる位相同期回路に関する。
等に使用するデジタル処理回路のりサンプルクロックパ
ルスを発生させる位相同期回路に関する。
近年のＭＵＳＥ方式のように信号のサンプル値伝送をし
ている場合は、受像機側で信号再生用のデジタル処理回
路に使用するりサンプルクロックパルスを発生させる必
要があり、さらに、リサンプルクロックパルスは正確に
ＨＤ信号（水平同期信号）の位相に同期したものとする
必要がある。
ている場合は、受像機側で信号再生用のデジタル処理回
路に使用するりサンプルクロックパルスを発生させる必
要があり、さらに、リサンプルクロックパルスは正確に
ＨＤ信号（水平同期信号）の位相に同期したものとする
必要がある。
従来のクロックパルス発生用の位相同期回路は第４図に
示すような構成の回路が使用され、第２図に示すような
ＭＵＳＥ信号のＨＤ信号を８ビツトのデジタル信号に変
換された信号が、入力端子１を介して位相比較器２の４
段のシフトレジスタ（７〜１０）に入力され、電圧制御
発振器３から加えられたクロックパルスによりＨＤ信号
のＨＤポイント（第２図に示すｂ点）より前後に２クロ
ックずつ離れた部分の値（第２図に示すａ点と０点）を
サンプリングして、同サンプリング値を第１加算器１１
に加えて加算を行い、同加算値に乗算器１２で１／２を
乗じた後に第２加算器１３に加えて、同第２加算器１３
で前記４段のシフトレジスタ（７〜１０）の中間よりサ
ンプリングして加えられたＨＤポイントの値との差を検
出し、同検出値に乗算器１４で１／２を乗じた後ＨＤ信
号をサンプリングパルスとするフリップフロップ回路１
６へ入力して１Ｈ毎の位相誤差値を検出して、同フリッ
プフロップ回路１６から位相誤差値を出力してループフ
ィルタ４及びＤ／Ａ変換器５を介して前記電圧制御発振
器３に加えて、同電圧制御発振器３で加えられた位相誤
差に対応した信号に応じて発生する前記クロックパルス
の周波数を変化させて入力されたＨＤ信号の位相と前記
クロックパルスの位相とを同期させるようにしていた。
示すような構成の回路が使用され、第２図に示すような
ＭＵＳＥ信号のＨＤ信号を８ビツトのデジタル信号に変
換された信号が、入力端子１を介して位相比較器２の４
段のシフトレジスタ（７〜１０）に入力され、電圧制御
発振器３から加えられたクロックパルスによりＨＤ信号
のＨＤポイント（第２図に示すｂ点）より前後に２クロ
ックずつ離れた部分の値（第２図に示すａ点と０点）を
サンプリングして、同サンプリング値を第１加算器１１
に加えて加算を行い、同加算値に乗算器１２で１／２を
乗じた後に第２加算器１３に加えて、同第２加算器１３
で前記４段のシフトレジスタ（７〜１０）の中間よりサ
ンプリングして加えられたＨＤポイントの値との差を検
出し、同検出値に乗算器１４で１／２を乗じた後ＨＤ信
号をサンプリングパルスとするフリップフロップ回路１
６へ入力して１Ｈ毎の位相誤差値を検出して、同フリッ
プフロップ回路１６から位相誤差値を出力してループフ
ィルタ４及びＤ／Ａ変換器５を介して前記電圧制御発振
器３に加えて、同電圧制御発振器３で加えられた位相誤
差に対応した信号に応じて発生する前記クロックパルス
の周波数を変化させて入力されたＨＤ信号の位相と前記
クロックパルスの位相とを同期させるようにしていた。
従って、位相誤差は回路的に次のような計算をレベルｂ
がレベルａとＣの平均値になるようにサンプリング用の
クロックパルスの位相が制御されるようにしているが、
しかし、ＭＵＳＥ信号の伝送路に歪みがあり伝送されて
きたＨＤ波形に歪みが生しＨＤ波形の対称性が崩れると
、サンプリング用のクロックパルスの位相がレベル５点
よりずれるようになる。ＭＵＳＥデコーダ等では一般的
に伝送路の波形等化を行い、これを防止している。
がレベルａとＣの平均値になるようにサンプリング用の
クロックパルスの位相が制御されるようにしているが、
しかし、ＭＵＳＥ信号の伝送路に歪みがあり伝送されて
きたＨＤ波形に歪みが生しＨＤ波形の対称性が崩れると
、サンプリング用のクロックパルスの位相がレベル５点
よりずれるようになる。ＭＵＳＥデコーダ等では一般的
に伝送路の波形等化を行い、これを防止している。
本発明は、対称性が崩れたＨＤ波形が入力された場合で
も、波形等化以外の手段により入力されたＨＤ信号に同
期したクロックパルスを発生せしめることが可能な位相
同期回路を提供することを目的とする。
も、波形等化以外の手段により入力されたＨＤ信号に同
期したクロックパルスを発生せしめることが可能な位相
同期回路を提供することを目的とする。
第４図に示すような従来例の位相同期回路の電気回路ブ
ロック図において、第１図に示すように４段のシフトレ
ジスタ（７〜１０）の中間よりサンプリングして得られ
たＨＤポイントの値を入力信号としＨＤ信号をサンプリ
ングパルスとする２段のシフトレジスタ２０及び２１と
、同シフトレジスタのサンプリング値を加算する第３加
算器２２と、同第３加算器２２の加算値を積分するロー
パスフィルタ２３と、同ローパスフィルタで積分された
値を前記第２加算器で検出した検出値に加算する第４加
算器２４とを設けて、前記２段のシフトレジスタ２０及
び２１で現在のＨＤポイントの値と１Ｈ前のＨＤポイン
トの値を求めて前記第３加算器で両方の値の差を求めて
前記ローパスフィルタに入力し、同ローパスフィルタで
積分した値を出力し、同出力を位相誤差の補正量として
第４加Ｘ器に加え、同第４加算器で従来例の前記第２加
算器で検出した位相誤差の検出値に加算を行い、同加算
値に基づき前記電圧制御発振器を制御するようにしたも
のである。
ロック図において、第１図に示すように４段のシフトレ
ジスタ（７〜１０）の中間よりサンプリングして得られ
たＨＤポイントの値を入力信号としＨＤ信号をサンプリ
ングパルスとする２段のシフトレジスタ２０及び２１と
、同シフトレジスタのサンプリング値を加算する第３加
算器２２と、同第３加算器２２の加算値を積分するロー
パスフィルタ２３と、同ローパスフィルタで積分された
値を前記第２加算器で検出した検出値に加算する第４加
算器２４とを設けて、前記２段のシフトレジスタ２０及
び２１で現在のＨＤポイントの値と１Ｈ前のＨＤポイン
トの値を求めて前記第３加算器で両方の値の差を求めて
前記ローパスフィルタに入力し、同ローパスフィルタで
積分した値を出力し、同出力を位相誤差の補正量として
第４加Ｘ器に加え、同第４加算器で従来例の前記第２加
算器で検出した位相誤差の検出値に加算を行い、同加算
値に基づき前記電圧制御発振器を制御するようにしたも
のである。
本発明では以上説明したように構成しているので、第２
図に示すＨＤ波形のレベル８点とｂ点と０点をサンプリ
ングして位相誤差を検出して、同位相誤差に応じた制御
値を電圧制御発振器に加えて同電圧制御発振器を制御し
て、入力されたＨＤ信号に同期したクロックパルスを発
生せしめるようにしている従来方式の位相同期回路にお
いて、第３図に示すようにＨＤ波形が１Ｈ毎に反転して
ＨＤポイントを基準に立ち上がるか、あるいは立ち下が
るかしており、ＨＤポイント点のレベルが現在の値と１
Ｈ前の値との差が最小になるように補正量を検出して前
記位相誤差の検出値に加算して電圧制御発振器に加えて
同電圧制御発振器を制御することにより、ＨＤ波形の対
称性が崩れている場合でも入力されたＨＤ信号に同期し
たクロックパルスを発生せしめることが可能となる。
図に示すＨＤ波形のレベル８点とｂ点と０点をサンプリ
ングして位相誤差を検出して、同位相誤差に応じた制御
値を電圧制御発振器に加えて同電圧制御発振器を制御し
て、入力されたＨＤ信号に同期したクロックパルスを発
生せしめるようにしている従来方式の位相同期回路にお
いて、第３図に示すようにＨＤ波形が１Ｈ毎に反転して
ＨＤポイントを基準に立ち上がるか、あるいは立ち下が
るかしており、ＨＤポイント点のレベルが現在の値と１
Ｈ前の値との差が最小になるように補正量を検出して前
記位相誤差の検出値に加算して電圧制御発振器に加えて
同電圧制御発振器を制御することにより、ＨＤ波形の対
称性が崩れている場合でも入力されたＨＤ信号に同期し
たクロックパルスを発生せしめることが可能となる。
第１図は本発明の一実施例を示す位相同期回路の電気回
路ブロック図であり、第２図に示すようなＭＵＳＥ信号
のＨＤ信号を８ビツトのデジタル信号に変換された信号
が入力端子１を介して位相比較器２の４段のシフトレジ
スタ（７〜１０）に入力している。
路ブロック図であり、第２図に示すようなＭＵＳＥ信号
のＨＤ信号を８ビツトのデジタル信号に変換された信号
が入力端子１を介して位相比較器２の４段のシフトレジ
スタ（７〜１０）に入力している。
同４段のシフトレジスタ（７〜１０）は各々フリップフ
ロップ回路から構成されており、電圧制御発振器３から
加えられたクロックパルスによりＨＤ信号のＨＤポイン
ト（第２図に示すｂ点）より前後に２クロックずつ離れ
た部分の値（第２図に示すａ点と０点）をサンプリング
して同サンプリング値を加算器１１に加えて加算を行い
、回加真値に乗算器１２で１／２を乗じた後に加算器１
３に入力している。
ロップ回路から構成されており、電圧制御発振器３から
加えられたクロックパルスによりＨＤ信号のＨＤポイン
ト（第２図に示すｂ点）より前後に２クロックずつ離れ
た部分の値（第２図に示すａ点と０点）をサンプリング
して同サンプリング値を加算器１１に加えて加算を行い
、回加真値に乗算器１２で１／２を乗じた後に加算器１
３に入力している。
同加算器１３には前記４段のシフトレジスタ（７〜１０
）の中間よりサンプリングして加えられたＨＤポイント
の値と、前記乗算器１２からの値との差を検出し、同検
出値を出力して加算器２４に入力している。
）の中間よりサンプリングして加えられたＨＤポイント
の値と、前記乗算器１２からの値との差を検出し、同検
出値を出力して加算器２４に入力している。
さらに、前記４段のシフトレジスタ（７〜１０）の中間
よりサンプリングして得られたＨＤポイントの値を２段
のシフトレジスタ（２０〜２１）に入力し、各々をフリ
ップフロシブ回路で構成した同２段のシフトレジスタ（
２０〜２１）はサンプリングパルスとして加えられたＨ
Ｄ信号により現在のＨＤポイントの値と１Ｈ前のＨＤポ
イントの値を検出して加算８２２に入力し、同加算器２
２で両方の値の差を求めて位相誤差の補正値としてロー
パスフィルタ２３に入力し、同ローパスフィルタ２３で
積分した値を出力して加算器２４に入力している。
よりサンプリングして得られたＨＤポイントの値を２段
のシフトレジスタ（２０〜２１）に入力し、各々をフリ
ップフロシブ回路で構成した同２段のシフトレジスタ（
２０〜２１）はサンプリングパルスとして加えられたＨ
Ｄ信号により現在のＨＤポイントの値と１Ｈ前のＨＤポ
イントの値を検出して加算８２２に入力し、同加算器２
２で両方の値の差を求めて位相誤差の補正値としてロー
パスフィルタ２３に入力し、同ローパスフィルタ２３で
積分した値を出力して加算器２４に入力している。
同加算器２４では前記加算器１３の位相誤差の検出値と
ローパスフィルタ２３で積分された位相誤差の補正値と
を加算して出力し乗算器１４に加えて、同乗算器１４で
１／２を乗じた後ＨＤ信号をサンプリングパルスとする
フリップフロップ回路１６へ入力して１Ｈ毎の位相誤差
値を検出して、同フリップフロップ回路１６から位相誤
差値を出力してループフィルタ４及びＤ／Ａ変換器５を
介して前記電圧制御発振器３に加えて、同電圧制御発振
器３で加えられた位相誤差に対応した信号に応じて発生
する前記クロックパルスの周波数を変化させて入力され
たＨＤ信号の位相と前記クロックパルスの位相とを同期
させるようにしている。
ローパスフィルタ２３で積分された位相誤差の補正値と
を加算して出力し乗算器１４に加えて、同乗算器１４で
１／２を乗じた後ＨＤ信号をサンプリングパルスとする
フリップフロップ回路１６へ入力して１Ｈ毎の位相誤差
値を検出して、同フリップフロップ回路１６から位相誤
差値を出力してループフィルタ４及びＤ／Ａ変換器５を
介して前記電圧制御発振器３に加えて、同電圧制御発振
器３で加えられた位相誤差に対応した信号に応じて発生
する前記クロックパルスの周波数を変化させて入力され
たＨＤ信号の位相と前記クロックパルスの位相とを同期
させるようにしている。
ローパスフィルタ２３の時定数はループフィルタ４の時
定数より大きくしてあり、複数のＨＤ信号に対してＨＤ
ポイントのずれが最小になるように位相誤差の補正を行
い、また、ＨＤ信号の波形歪みにより電圧制御発振器３
の発振周波数が変動しないように位相誤差の補正を行い
電圧制御発振器３を制御するようにしている。
定数より大きくしてあり、複数のＨＤ信号に対してＨＤ
ポイントのずれが最小になるように位相誤差の補正を行
い、また、ＨＤ信号の波形歪みにより電圧制御発振器３
の発振周波数が変動しないように位相誤差の補正を行い
電圧制御発振器３を制御するようにしている。
以上説明したように、本発明によれば位相同期回路に対
称性の崩れた波形のＨＤ信号が入力されても、ＨＤ信号
のＨＤポイントに同期した安定したクロックパルスを発
生さすことができ、有効な位相同期回路を提供すること
ができる。
称性の崩れた波形のＨＤ信号が入力されても、ＨＤ信号
のＨＤポイントに同期した安定したクロックパルスを発
生さすことができ、有効な位相同期回路を提供すること
ができる。
第１図は本発明の一実施例を示す位相同期回路の電気回
路ブロック図、第２図はＭＵＳＨのＨＤ信号を示す波形
図、第３図は本発明の原理説明用のＭＵＳＨのＨＤ信号
を示す波形図、第４図は従来例の位相同期回路の電気回
路ブロック図である。 １−・・−入力端子、２−・・−位相比較器、３・〜
電圧制御発振器、４−−−−−ループフィルタ、５−１
Ｄ／Ａ変換器、６・−出力端子、７〜１０・・・−シフ
トレジスタ、１１．１３，２２．２４− 加算器１２．
１４−・−乗算器、１５−・−カウンタ、１６゜２０．
２１・−Ｄ型フリップフロップ、２３低域通過フィルタ
。 特許出願人 株式会社富士通ゼネラル 第２図
路ブロック図、第２図はＭＵＳＨのＨＤ信号を示す波形
図、第３図は本発明の原理説明用のＭＵＳＨのＨＤ信号
を示す波形図、第４図は従来例の位相同期回路の電気回
路ブロック図である。 １−・・−入力端子、２−・・−位相比較器、３・〜
電圧制御発振器、４−−−−−ループフィルタ、５−１
Ｄ／Ａ変換器、６・−出力端子、７〜１０・・・−シフ
トレジスタ、１１．１３，２２．２４− 加算器１２．
１４−・−乗算器、１５−・−カウンタ、１６゜２０．
２１・−Ｄ型フリップフロップ、２３低域通過フィルタ
。 特許出願人 株式会社富士通ゼネラル 第２図
Claims (2)
- （１）デジタル信号に変換されたＭＵＳＥ方式のＨＤ信
号を４段のシフトレジスタに入力して電圧制御発振器か
ら加えられたクロックパルスによりＨＤ信号のＨＤポイ
ントより前後に２クロックずつ離れた部分の値をサンプ
リングして第１加算器に加えて加算を行い、同加算値に
１／２を乗じた後に第２加算器に加えて、同第２加算器
で前記４段のシフトレジスタの中間よりサンプリングし
て加えられたＨＤポイントの値との差を検出し、同検出
値に１／２を乗じた後ＨＤ信号をサンプリングパルスと
するフリップフロップ回路へ入力して１Ｈ毎の位相誤差
値を検出して、同フリップフロップ回路から位相誤差値
を出力してループフィルタ及びＤ／Ａ変換器を介して前
記電圧制御発振器に加えて、同電圧制御発振器で加えら
れた位相誤差に対応した信号に応じて発生する前記クロ
ックパルスの周波数を変化させて入力されたＨＤ信号と
位相を同期させている位相同期回路において、前記４段
のシフトレジスタの中間よりサンプリングして得られた
ＨＤポイントの値を入力信号としＨＤ信号をサンプリン
グパルスとする２段のシフトレジスタと、同シフトレジ
スタのサンプリング値を加算する第３加算器と、同第３
加算器の加算値を積分するローパスフィルタと、同ロー
パスフィルタで積分された値を前記第２加算器で検出し
た検出値に加算する第４加算器とを設けて、前記２段の
シフトレジスタで現在のＨＤポイントの値と１Ｈ前のＨ
Ｄポイントの値を求めて前記第３加算器で両方の値の差
を求めて前記ローパスフィルタに入力し、同ローパスフ
ィルタで積分した値を出力し、同出力を位相誤差の補正
量として第４加算器に加え、前記第２加算器で検出した
検出値に加算を行い、同加算値に基づき前記電圧制御発
振器を制御することを特徴とする位相同期回路。 - （２）前記ローパスフィルタの時定数が前記ループフィ
ルタの時定数より大きな値を有することを特徴とする請
求項（１）記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133084A JPH0429410A (ja) | 1990-05-23 | 1990-05-23 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133084A JPH0429410A (ja) | 1990-05-23 | 1990-05-23 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0429410A true JPH0429410A (ja) | 1992-01-31 |
Family
ID=15096480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2133084A Pending JPH0429410A (ja) | 1990-05-23 | 1990-05-23 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0429410A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6176891B1 (en) | 1997-03-26 | 2001-01-23 | Central Glass Company, Limited | Coated granular fertilizer and method for producing same |
| JP2008104148A (ja) * | 2006-07-06 | 2008-05-01 | National Semiconductor Germany Ag | デジタル位相検知器及びデジタル位相検知信号の発生方法 |
-
1990
- 1990-05-23 JP JP2133084A patent/JPH0429410A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6176891B1 (en) | 1997-03-26 | 2001-01-23 | Central Glass Company, Limited | Coated granular fertilizer and method for producing same |
| US6322606B1 (en) | 1997-03-26 | 2001-11-27 | Central Glass Company, Limited | Coated granular fertilizer and method for producing same |
| JP2008104148A (ja) * | 2006-07-06 | 2008-05-01 | National Semiconductor Germany Ag | デジタル位相検知器及びデジタル位相検知信号の発生方法 |
| JP4718519B2 (ja) * | 2006-07-06 | 2011-07-06 | ナショナル セミコンダクタ ジャーマニー アクチエンゲゼルシャフト | デジタル位相検知器及びデジタル位相検知信号の発生方法 |
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