JP3465223B2 - リーク積分平均化回路及び伝送路クロック再生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル信号の平
均化回路、特にリーク積分を用いた平均化回路及び伝送
路クロック再生回路に関する。

【０００２】

【従来の技術】例えば、１５０ＭＨｚの伝送路クロック
で画像(又は映像)信号を符号化伝送する装置を新同期網
に非同期で多重化し、スタッフ多重化して伝送する場合
がある。受信側では、この信号を複号化する為に網クロ
ックから伝送路クロックを再生する必要がある。画像の
標本化(サンプリング)クロックの周波数情報を伝送路ク
ロック情報を介して伝送していると、高精度の画像信号
の再生には高精度で伝送路クロックを再生することが必
須条件となる。

【０００３】スタッフ情報を用い伝送路クロックを再生
する方法として、新同期の伝送フレームにあるＪ１バイ
トの位置情報、即ち位相を用いて再生する方法が知られ
ている。しかし、Ｊ１バイトの位相は、スタッフが生じ
たとき毎に伝送フレーム内で順次増減変動するので、フ
レームのオーバヘッドの場所に来ると９バイトが禁止区
間である為に、位置情報は急激に変動する。即ち、Ｊ１
バイトの位相は、スタッフ後の短同期の変動と、オーバ
ヘッドを横切る毎の長同期の変動とを有する。

【０００４】このように、位相変動によるジッタを有す
るＪ１バイトの位相信号に基づき安定した伝送路クロッ
クを再生するには、Ｊ１バイトのジッタを平滑した信号
を求め、それに基づきＶＣＸＯで伝送路クロックを再生
することが必要である。

【０００５】このＪ１バイトの位相変化の平均化を行う
従来技法として、デジタル信号Ｘが傾きをもって増加す
るとき、その傾きＭが変動する信号Ｘを平均化する平均
化回路の概略ブロック図を図9に示し、詳細ブロック図
を図１０に示す。以下、これら図9及び図１０を参照し
て、従来の平均化回路を簡単に説明する。

【０００６】先ず、図９を参照すると、この平均化回路
は、信号Ｘの差分Ｅを求める差分回路９１、この差分出
力Ｅを平均化する平均化回路９２及び平均化出力を積分
する積分回路９３から構成される。

【０００７】次に、平均化回路９２として、回路が比較
的簡単であるリーク積分回路を用いる具体的な回路例を
図１０を参照して説明する。差分回路９１は、減算器１
０１とレジスタ１０２とにより構成される。この積分回
路９１は、減算器１０１により、現在の入力位相信号Ｘ
と、レジスタ１０２から出力される１クロック前の位相
信号との差分Ｅを求める。

【０００８】リーク積分を用いる平均化回路９２は、乗
算器１０３、１０６、加算器１０４、レジスタ１０５及
び減算器１０７で構成される。このリーク積分を用いた
平均化回路９２は、乗算器１０３で差分回路９１からの
差分出力Ｅに係数Ｋを乗じた信号を求める。更に、レジ
スタ１０５から出力される１クロック前の積分値に係数
Ｋの乗算器１０６と減算器１０７から係数(１−Ｋ)とな
る減衰係数を乗じた積分値を得る。加算器１０４で加算
を行ってリーク積分による平均値が得られ、次段の積分
回路９３に出力される。積分回路９３は、加算器１０８
とレジスタ１０９で構成される。この積分回路９３は、
平均化回路９２からの平均化出力を１クロック毎に積分
して、信号Ｘの平均の傾きを有する平均化された位相信
号Ｚを出力する。

【０００９】

【発明が解決しようとする課題】上述した従来の平均化
回路にあっては、デジタル信号を平均化する場合に、リ
ーク積分を用いて平均化を行うが、ハードウェアで構成
する場合には、回路規模の制限からリーク積分のリーク
係数を十分高精度で実現できないという問題がある。回
路規模の制限は、実装面積の制限、電力の制限、使用す
るプログラマブル・ロジックデバイス(ＰＬＤ)等による
ことがある。ＰＬＤで回路を構成するとき、既に使用で
きるＰＬＤの回路規模を表すセル数が指定されていると
き、平均化の性能が高い平均化回路をリーク積分の回路
を用いて実現しようとすると、同一セル数で高い精度の
平均化回路を実現することが必要となる。

【００１０】また、従来の平均化回路の別の問題とし
て、平均化された信号に誤差が不可避的に残る為に、積
分した値はもとの信号の平均値には完全には一致せず誤
差が積分されることとなる。その結果、もとの信号の平
均と、平均化した再生信号とにずれが生じる為に、再生
して信号がもとの信号の平均に近づくように誤差を補正
する為の何らかの補正手段が必要となる。

【００１１】そこで、本発明の目的は、同じ精度のリー
ク積分の平均化回路を実現する為に、従来回路に比して
回路規模を簡単化して実現できる平均化回路を提供する
ことにある。

【００１２】

【課題を解決するための手段】前述の課題を解決するた
め、本発明によるリーク積分平均化回路及び伝送路クロ
ック再生回路は次のような特徴的な構成を採用してい
る。

【００１３】（１）入力信号の1クロック毎の差分信号
を求める差分回路と、該差分回路からの前記差分信号を
クロック毎に積分すると共に積分値をリーク係数に応じ
て減衰させる積分リーク回路と、前記入力信号から前記
積分リーク回路の出力を減算して平均化出力を得る減算
器と、を備えるリーク積分平均化回路。

【００１４】（２）前記積分リーク回路は、１クロック
遅延した積分値から該積分値にリーク係数を乗じた値を
減算して減衰積分値を得る回路と、前記減衰積分値及び
前記差分信号を加算して新たな積分値を得る回路と、積
分値を１クロック周期遅延する回路とを備える上記
（１）のリーク積分平均化回路。

【００１５】（３）前記積分リーク回路は、１クロック
遅延した積分値にリーク係数を乗じてリーク値を得る回
路と前記差分信号から前記リーク値を減算した信号に１
クロック遅延した積分値を加算して積分値を出力する回
路を含む上記（１）のリーク積分平均化回路。

【００１６】（４）前記積分リーク回路を、整数の差分
信号と小数点を含む減衰した積分値を加算する際に、前
記 整数部のみ加算演算し、小数点以下は、そのまま出
力する上記（２）のリーク積分平均化回路。

【００１７】（５）上記（１）及至（４）のリーク積分
平均化回路を用い、受信信号のクロックに同期した再生
クロックを出力する伝送路クロック再生回路。

【００１８】

【発明の実施の形態】以下、本発明によるリーク積分平
均化回路の好適実施形態例の構成及び動作を添付図を参
照して詳細に説明する。

【００１９】先ず、本発明の作用等の概略について説明
する。本発明のリーク積分平均化回路によると、入力信
号の差分を求める差分回路と、差分信号を積分及びリー
クする積分リーク回路と、入力信号から積分リーク回路
出力を減算する減算器とから構成される。積分リーク回
路は、差分信号Ｅと、１クロック前の積分リーク値に
(１−Ｋ)のリーク係数を乗算した値を加算して積分リー
ク値を出力する。

【００２０】さて、本発明のリーク積分平均化回路は、
従来の差分回路と、リーク積分平均化回路と、積分回路
とで構成する代りに、差分回路と、積分リーク回路と、
減算回路とにより構成する。その結果、回路構成に必要
なレジスタと加算器の素子数を少なくでき、回路構成が
簡単になる。また、もとの信号から積分リーク値を減算
する構成である為に、演算誤差があっても積分リーク値
は発散することがないので、再生信号がもとの信号から
ずれて発散することがない。

【００２１】Ｚ関数（−１乗を省く）で回路を示すと、
従来回路では、差分回路は（１−Ｚ）、リーク積分回路
はＫ／｛１−（１−Ｋ）Ｚ｝、積分回路は１／（１−
Ｚ）である。伝達関数Ｈ１は、これらの積なので下記の
式で表される。 Ｈ１＝（１−Ｚ）・Ｋ／｛１−（１−Ｋ）Ｚ｝・１／（１−Ｚ） ＝Ｋ／｛１−（１−Ｋ）Ｚ｝

【００２２】次に、本発明のリーク積分平均化回路にあ
っては、差分回路は（１−Ｚ）、積分リーク回路は１／
｛１−（１−Ｋ）Ｚ｝であり、伝達関数Ｈ２は、１から
これらの積を減算するので、次式で表わされる。 Ｈ２＝１−（１−Ｚ）・１／｛１−（１−Ｋ）Ｚ｝ ＝ＫＺ／｛１−（１−Ｋ）Ｚ｝ これらＨ１及びＨ２を比較すると明らかな如く、両式は
Ｚの違い、即ち１クロックの遅れがある他は演算誤差が
ないとすれば同じ特性となる。

【００２３】この演算を実現する為のレジスタと加算器
（減算器）の規模数を１ビットの素子数でカウントす
る。信号入が１２ビットのダイナミックレンジを有する
三角波で、その変化の傾きが最大８ビット、平均化を行
う精度は、リーク積分の精度で１０ビット（Ｋ＝１／１
０２４）とする。従来回路では、差分回路で加算器８ビ
ット、レジスタ８ビット、リーク積分回路で加算器１８
＋１８ビット、レジスタ１８ビット、積分回路で加算器
２２ビット、レジスタ２２ビットとなる。他方、本発明
のリーク積分平均化回路では、差分回路で加算器８ビッ
ト、レジスタ８ビット、積分リーク回路は、加算器１８
＋１８ビット、レジスタ２８ビット、加算器は１２ビッ
トとなる。

【００２４】両者を比較すると、本発明の方が、レジス
タ数が１２少ない。また、演算誤差を補正する回路も不
要である。更に、積分リーク回路の構成を工夫すると、
加算器の数が少なくできる。

【００２５】図１は、本発明のリーク積分平均化回路の
好適実施形態例の概略構成を示すブロック図であり、図
２は図１の更に詳細なブロック図である。

【００２６】先ず、図１を参照すると、本発明のリーク
積分平均化回路は、、入力位相信号Ｘが入力される差分
回路１，この差分回路１からの差分出力Eが入力される
積分リーク回路２及びこの積分リーク回路２からの積分
信号Ｙと入力位相信号Ｘの減算を行う減算器３を有す
る。この減算器３から出力Ｚを得る。

【００２７】図２に示す如く、好適実施形態例の差分回
路１は、レジスタ１１及び減算器１２を有し、これらレ
ジスタ１１と減算器１２に入力位相信号Ｘが入力され
る。このレジスタ１１は、入力位相信号Ｘを１クロック
周期だけ遅延させて出力し、減算器１２にて入力位相信
号Ｘと遅延信号とを入力し、両信号の差分Eを求めて積
分リーク回路２に入力する。

【００２８】積分リーク回路２は、差分信号出力Eを受
ける加算器１３、レジスタ減算器１４、リーク係数回路
１５及びレジスタ１６を有する。加算器１３は、レジス
タ減算器１４から供給されるリーク積分値と差分回路１
の減算器１２から供給される差分信号Eとを加算して積
分値Ｙを求めて減算器３又は１７へ供給する。レジスタ
１６は、積分値Ｙを１クロック周期だけ遅延して出力
し、レジスタ減算器１４及びリーク係数回路１５へ供給
する。

【００２９】このリーク係数回路１５は、レジスタ１６
から供給される積分値をリーク係数値の大きさ（Ｋ倍）
だけ乗算し、レジスタ減算器１４へ供給する。リーク係
数回路１５の係数Ｋが１／１０２４の場合には、信号を
１０ビット下位にビットシフトすることで乗算回路が構
成できる。

【００３０】レジスタ減算器１４は、レジスタ１６から
供給される遅延された積分値と、リーク係数回路１５か
ら供給されるリーク値とを減算して、リーク値が減算さ
れた積分値を出力する。この積分値は、加算器１３に入
力されて、差分回路１からの差分出力Eと加算される。

【００３１】一方、減算器１７は、入力信号Ｘから積分
値Ｙを減算して、変動分（即ち傾き）が平均化された位
相信号Ｚを出力する。

【００３２】次に、図１及び図２のリーク積分平均化回
路の動作を具体的に説明する。入力位相信号Ｘは、単調
に増加してnビットのモジュロー信号として表され、０
乃至２のｎ乗−１の問を変化する。減算器１２の出力に
は、入力位相信号Ｘの差分信号Eが得られる。

【００３３】入力位相信号Ｘの変化の傾きをＭとする
と、差分信号Eの値としてＭが出力される。傾きＭが時
々刻々変化して、変化が短周期ジッタと長周期ジッタと
を有する場合、この入力信号をもとに非常に安定したク
ロックを再生しようとすると、長周期ジッタ以上の長い
時間で入力信号を平均化するか、長周期の大きな変動が
平均化によって変動規格以下の傾きになるような時間で
平均化する必要がある。テレビ信号のサブキャリア周波
数３．５７９５４５ＭHｚの場合、単位時間当りの変動
が０．１Ｃ／Ｓ以下、最大変動が±１０Ｃと規格化され
ている。これは０．０２８ｐｐｍ以下の周波数変動量で
あり、最大偏差は28ｐｐｍとなる。

【００３４】１５０ＭHｚを分周した伝送路基準クロッ
クの周波数は１９．４４ＭHｚであり、スタッフの処理
は、このクロックで行われる。平均化処理の周期が8ＫH
ｚ周期の５１２倍（６４ｍｓ周期）で行われるとする
と、０．２８ｐｐｍの偏差で６４ｍｓに変動する１９．
４４ＭHｚのクロック数は０．０３４となる。オーバヘ
ッドを横切るときの変動がバッファメモリ等補影響によ
り最大１８のジッタがあるとすると、高精度で平均化す
るには１／１０００以下に平均化する必要があり、リー
ク係数Ｋとして１０ビット程度あれば十分である。

【００３５】差分信号は、網クロックと伝送路クロック
の偏差に比例する。偏差が１ｐｐｍとすると、６４ｍｓ
毎に平均１．２４４クロックずれることとなる。実際に
は、１又は２で、オーバヘッドの近傍では０〜１８と大
きく変化する。

【００３６】積分リーク回路２では、１クロック前の積
分値は、リーク係数Ｋに対応して（１−Ｋ）倍の大きさ
に減衰され、今回のクロック周期の差分値と加算されて
新たな積分値Ｙが求められる。今、傾きが０で位相が大
きく変動した場合を考える。これまでの積分値が０であ
り、位相信号が０から１８に変動したとする。差分信号
Ｅは１８であり、積分リーク回路２の積分値は、０に１
８が加算されて１８になり、平均化された信号Ｙは０と
なる。次の時刻もＸ＝１８とすると、積分リーク回路２
の出力値は１８（１−Ｋ）となり、平均化された位相信
号Ｙは、１８・Ｋの値が量子化されて０となる。以下、
同様に積分リーク回路２ではリーク係数Ｋの値で積分値
が減衰する為に、平均化された位相信号Ｙは、係数Ｋで
積分しながら１８に漸近して行く。即ち、大きな位相変
動は、平均化回路で平均化されることにより、平均化さ
れた位相出力Ｚには、位相変動がほぼＫの変動に減衰さ
れて現れる。

【００３７】次に、１クロック毎に平均の傾きが０でな
くＭとすると、リーク係数がＫの積分リーク回路２で
は、積分値はＭ／Ｋとなる。従って、平均化された位相
信号Ｙは、Ｍ／Ｋの大きさが減算されることになり、位
相信号ＸからＭ／Ｋの大きさだけ位相ずれ（オフセッ
ト）が生じることになる。しかし、位相信号Ｘを基にＶ
ＣＸＯの周波数制御を行う場合、再生クロックから求め
られるフレーム位相がこれに追従してずれることになる
が、再生するクロックの周波数精度は、位相信号の安定
度に対応して高い安定度で求めることができる。

【００３８】次に、図３のブロック図を参照して本発明
のリーク積分平均化回路の動作を説明する。図３のブロ
ック図は、図２のブロック図と同じであるが、各線上に
信号のビット数を示している。

【００３９】１２ビットの入力位相信号Ｘは下位８ビッ
トがレジスタ１１及び減算器１２に供給される。差分の
大きさが７ビットであるので、減算器１２は８ビットの
位相信号と１クロック前の８ビットの位相信号との差分
演算をモジュロー演算で行なう。減算器１２の出力には
８ビットの正しい差分信号Ｅが得られ加算器１３に供給
される。差分信号は位相の変動分、言い換えると傾きを
表している。

【００４０】加算器１３は整数部が１８ビット、小数点
部が１０ビットの精度（１８．８の精度。）の加算器で
ある。差分信号Ｅは小数点以下の信号は無いので、加算
器１３は、整数部が１８ビットの加算器で構成され、小
数点部は減算器１４の小数点部１０ビットの信号をその
まま加算器１３の小数点部の出力として出力する構成を
とる。整数部の加算は、差分信号Ｅと減算器１４の出力
の整数部１８ビットが加算されて、加算器１３の整数部
の出力として出力される。この結果、加算器１３の出力
には２８ビット（１８．１０の精度）の積分値Ｙが得ら
れ、レジスタ６へ供給される。また積分値Ｙは１８ビッ
トの整数値に丸められ、整数部の下位１２ビットが積分
値信号として減算器１７へ供給される。

【００４１】まるめの方法として、切り捨て、切り上
げ、四捨五入等があるが、切り捨てが一番簡単である。
位相信号は１２ビットの範囲で示されるので、減算器１
７へ供給する積分値の値としては１８ビットの内の下位
１２ビットが取り出されて供給される。

【００４２】レジスタ１６は２８ビットで構成され、積
分値Ｙを１クロック周期遅延して出力し、減算器１４と
乗算器１５へ供給する。乗算器１５はリーク係数Ｋの値
に等しい係数を有する乗算器で、１クロック前の積分値
をＫ倍して出力する。Ｋ＝１／１０２４の場合、２８ビ
ットの積分値が１０ビット下位にシフトされるが、演算
精度は小数点以下が１０ビットであるので、小数点以下
は１０ビットとなるように丸められ、整数部は１８ビッ
トがシフトして８ビットとなるが、９〜１８ビットは８
ビットのＭＳＢで置き換えて１８ビットの整数とし、小
数点以下１０ビットと合わせ、Ｋ倍に乗算された出力信
号として１８．１０の精度の信号を出力し、減算器１４
へ供給する。

【００４３】減算器１４は２８ビットの加算器で整数部
１８ビット、小数点部１０ビットとして供給された積分
値からＫ倍された積分値を減算して、２８ビット（１
８．１０の精度）のリークした積分値、言い換えると
（１−Ｋ）倍された積分値、を出力して加算器１３に供
給する。また、減算器１７は１２ビットの整数値の位相
信号Ｘから１２ビットの整数の積分信号Ｙが減算されて
１２ビットの平均化された位相信号Ｚを出力する。

【００４４】次に、図４を参照して、本発明のリーク積
分平均化回路の別の実施形態例を説明する。このリーク
積分平均化回路は、図１乃至図３に示したリーク積分平
均化回路と類似する。主な相違点は、積分リーク回路
２’にある。このリーク積分回路２’は、レジスタ１６
及び乗算器１５に加えて、減算器２１及び加算器２２で
構成される。

【００４５】１２ビットの入力位相信号Ｘは下位８ビッ
トがレジスタ１１及び減算器１２に供給される。減算器
１２は８ビットの信号の差分演算をモジュロー演算でお
こない、得られた８ビットの差分信号Ｅ出力は減算器２
１に供給される。

【００４６】減算器２１は１８ビット（整数部８ビット
小数部１０ビットの精度を８．１０の精度として示
す。）の減算器で、８ビットの差分信号Ｅから積分値を
Ｋ倍した信号を減算して出力する。整数部は８ビットの
減算器で構成される。小数点部は、乗算器１５の出力信
号の小数点部が極性反転されてそのまま出力される構成
である。減算は２の補数で演算でされるが、反転してＬ
ＳＢに１加算の演算の内、反転の演算みをこの減算器２
１で行い、ＬＳＢに１加算の処理は加算器２２で行う。
これにより、誤差なしにＫ倍された積分値の減算が高い
精度演算できる。もし、後段に加算器が無く、１の加算
を省いたとしても、ＬＳＢの１の誤差であり誤差は小さ
い。

【００４７】図５は、図４の積分リーク回路２’の加算
器２２の各入力のビット数を含めた構成の具体例を示
す。この加算器２２は、２８ビットの加算器で、減算器
２１の出力（８．１０の精度）とレジスタ１６（１８．
１０の精度）の出力を加算して２８ビットの積分値Ｙを
出力する。先の減算処理の一部を補うため、ＬＳＢの加
算部のキャリーには１が加算される。また加算器の出力
に得られた２８ビットの積分値Ｙはレジスタ１６に供給
される。また積分値Ｙは１８ビットの整数値に丸めら
れ、１８ビットの内の下位１２ビットが平均値を求める
ための積分値信号として取り出され、減算器１７へ供給
される。まるめの方法として、切り捨て、切り上げ、四
捨五入等があるが、切り捨てが一番簡単である。

【００４８】次に、図６は、図４の積分リーク回路２’
の減算器２１の具体的な構成を例示する。この減算器２
１は、８ビットの加算器５２と反転回路５３とにより構
成される。減算器２１の出力には、１８ビット（８．１
０の精度）の減算値が得られ、加算器２２へ供給され
る。

【００４９】乗算器１５はリーク係数Ｋの値に等しい係
数を有する乗算器で、１クロック前の１８．１０の精度
を持つ１クロック前の積分値をＫ倍して出力する。Ｋ＝
１／１０２４の場合、１０ビット下位にシフトして丸め
を行い、８．１０の精度のリーク値が得られ、減算器２
１へ供給する。減算器１７は、１２ビットの整数値の位
相信号Ｘから１２ビットの整数の積分信号Ｙを減算して
１２ビットの平均化された位相信号Ｚを出力する。

【００５０】図７には積分リーク回路２'の他の他の構
成例を示す。加算器７１、減算器７２、レジスタ７４及
び係数値がＫの乗算器７３から構成される。

【００５１】最後に本発明のリーク積分平均化回路を使
用して伝送クロックを再生するクロック再生回路の具体
例のブロック図を示す。このクロック再生回路は、電気
−光（E／O）変換器８０、分離回路８１、バッファメモ
リ８２、送信側位相発生器８３、位相平均化回路８４、
減算器８５、デジタルフィルタ８６、分周回路８７、受
信側位相発生器８８、ＶＣＸＯ８９及びデジタル、アナ
ログ（Ｄ／Ａ）変換器９０より構成される。

【００５２】動作を説明すると、Ｅ／Ｏ変換器８０は、
１５０ＭＨｚの光の信号を電気信号に変換し、１５０Ｍ
Ｈｚの網クロックを各部と分周回路８７へ供給する。分
周回路８７はクロックを分周して網フレーム周期を得
る。分離回路８１では、データと制御情報を分離して、
送信側の一を示すＪ１の一を検出して分離する。送信側
位相発生器８３は網のフレームからＪ１の一までの相対
位相の値を算出して出力する。Ｊ１の位相はスタッフに
より大きく変動する。位相平均化回路８４は本発明の平
均化回路で構成され、平均化した位相を出力する。減算
器８５は送信側と受信側の位相差を求める。

【００５３】デジタルフィルタ８６は、位相差に従って
デジタルフィルタ８６により制御信号を求め、Ｄ／Ａ変
換器９０でアナログの制御電圧に変換してＶＣＸＯ８９
に供給して、位相差が０となるように制御される。受信
側位相発生器８８は、受信側のフレームの位相を網フレ
ームとの相対位相の値として求める。バッファメモリ８
２はデータを一旦蓄えてから出力する。

【００５４】以上、本発明のリーク積分平均化回路の好
適実施形態例及びそれを使用するクロック再生回路を説
明した。しかし、本発明は斯る形態例のみに限定される
べきではなく、特定用途に応じて種々の変形変更が可能
であることが理解できよう。

【００５５】

【発明の効果】以上の説明から明らかなように、本発明
によるリーク積分平均化回路は、次のような効果を奏す
る。

【００５６】第１の効果は、回路規模を小さくすること
ができる。これは、入力信号の平均化の構成を、差分信
号を求め、これを積分リーク回路で積分して積分値Ｙを
求め、位相信号Ｘから減算する構成で実現しているので
回路が簡単になるからである。上述第２の実施形態で示
すように、リーク係数Ｋの演算の接続構成を工夫するこ
とによりされに簡単化できる。

【００５７】第２の効果は、特別な補正を行わなくも、
演算誤差の累積で平均値信号Ｚが入力信号Ｘからずれて
いくことがない。これは、平均値Ｚが原信号Ｘからリー
ク積分をおこなった積分値Ｙを減算して求めているた
め、誤差が累積してする発散することがないからであ
る。

【図面の簡単な説明】

【図１】本発明のリーク積分平均化回路の好適実施形態
例の概略ブロック図である。

【図２】図１のリーク積分平均化回路の詳細ブロック図
である。

【図３】図２のリーク積分平均化回路の各信号路のビッ
ト数を示す図である。

【図４】図２のリーク積分平均化回路の変形例を示す詳
細ブロック図である。

【図５】図４の積分リーク回路の加算器の説明図であ
る。

【図６】図４の積分リーク回路の減算器の具体例を示す
ブロック図である。

【図７】図４の積分リーク回路の変形例のブロック図で
ある。

【図８】本発明のリーク積分平均化回路を使用するクロ
ック再生回路の一例のブロック図である。

【図９】従来の平均化回路の概略ブロック図である

【図１０】図９の従来の平均化回路の詳細ブロック図で
ある。

【符号の説明】

１、１’ 差分回路 ２、２’ 積分リーク回路 ３、３’ 減算器 １３、２２ 加算器 １４、２１ 減算器 １５ リーク係数Ｋの乗算器 １６ レジスタ ８４ リーク積分平均化回路（位相平均化回
路）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/00 H04L 7/033 H04L 25/40

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】入力信号の1クロック毎の差分信号を求め
   る差分回路と、該差分回路からの前記差分信号をクロッ
   ク毎に積分すると共に積分値をリーク係数に応じて減衰
   させる積分リーク回路と、 前記入力信号から前記積分リーク回路の出力を減算して
   平均化出力を得る減算器と、 を備えることを特徴とするリーク積分平均化回路。
2. 【請求項２】前記積分リーク回路は、１クロック遅延し
   た積分値から該積分値にリーク係数を乗じた値を減算し
   て減衰積分値を得る回路と、前記減衰積分値及び前記差
   分信号を加算して新たな積分値を得る回路と、積分値を
   １クロック周期遅延する回路とを備えることを特徴とす
   る請求項１に記載のリーク積分平均化回路。
3. 【請求項３】前記積分リーク回路は、１クロック遅延し
   た積分値にリーク係数を乗じてリーク値を得る回路と前
   記差分信号から前記リーク値を減算した信号に１クロッ
   ク遅延した積分値を加算して積分値を出力する回路を含
   むことを特徴とする請求項１に記載のリーク積分平均化
   回路。
4. 【請求項４】前記積分リーク回路を、整数の差分信号と
   小数点を含む減衰した積分値を加算する際に、前記 整
   数部のみ加算演算し、小数点以下は、そのまま出力する
   ことを特徴とする請求項２に記載のリーク積分平均化回
   路。
5. 【請求項５】前記請求項１及至４に記載のリーク積分平
   均化回路を用い、受信信号のクロックに同期した再生ク
   ロックを出力することを特徴とする伝送路クロック再生
   回路。