JP3700817B2 - ソースクロック再生回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はソースクロック再生回路、特に映像及び音声データをＡＴＭ（非同期転送モード）セルによりデータ圧縮伝送する場合に、送信側と受信側の網クロックが異なるときでも、データのソースクロック（標本化又はサンプリングクロック）を送信側で高精度に再生可能にするソースクロック再生回路に関する。
【０００２】
【従来の技術】
Ｂ−ＩＳＤＮ（Ｂｒｏａｄｂａｎｄ ａｓｐｅｃｔｓ ｏｆ ＩＳＤＮ＝広帯域サービス総合デジタル網、一般には広帯域ＩＳＤＮという）の伝送技術として、ＡＴＭが注目されている。ＡＴＭでは、データはセルに分割され、非同期伝送される。この為に、例えば映像や音声等は、網のクロックとは同期していない固有の標本化クロックを有するデータをＡＴＭ伝送する場合には、受信側ではこれらのソースクロックを再生する機能が必要である。
【０００３】
従来のＡＴＭのソースクロック再生回路として、タイムスタンプを用いる方式がある。この方式は、安定した高精度でクロックが再生できるが、送信側と受信側において網クロックを共通タイミングとして利用する為に、同一の網クロックが得られる場合にのみ正確なソースクロックの再生が可能となる。しかし、異国間網接続等のクロックが共通でない網を接続し、送信側と受信側に異なる網クロックが供給される場合には、タイムスタンプ方式のみでは、バッファメモリのオーバーフローやアンダーフローが発生するという問題があった。
【０００４】
これを解決する従来技術として、特開平６−３０３２５４号公報に開示されている「ソースクロック再生回路」がある。以下、この従来のソースクロック再生回路を図６及び図７を参照して簡単に説明する。図６及び図７は、夫々従来のソースクロック再生回路の送信側及び受信側のブロック図である。
【０００５】
図６の送信部１０１は、ソースクロックが入力されるＮ分周器１０２、第１のカウンタ１０３、レジスタ１０４及びセル構成手段１０５を有する。他方、図７の受信部１０６は、セル分解手段１０７、データバッファ１０８、パルス発生手段１０９、第２のカウンタ１１０、ゲート１１１、第３のカウンタ１１２、ゲート制御手段１１３、位相同期ループ（ＰＬＬ）１１４及びしきい値決定手段１１５を有する。
【０００６】
図６の送信部１０１では、ソースクロックが分周器１０２によりＮ分周され、一定周期Ｔ毎にタイミングが作られる。この周期Ｔ毎に第１のカウンタ１０３の出力値がレジスタ１０４に取り込まれ、タイムスタンプとして保持され、セル構成手段１０５においてデータとともにセルに構成される。
【０００７】
図７の受信部１０６では、受信セルはセル分解手段１０７でデータとタイムスタンプとに分解される。データはデータバッファ１０８に入力される。タイムスタンプはパルス発生手段１０９に入力される。パルス発生手段１０９は、受信部１０６に供給される網クロックを計数する第２のカウンタ１１０の出力とタイムスタンプを比較し、一致した場合にパルスを発生する。発生したパルスはゲート１１１に入力される。
【０００８】
一方、網クロックを計数する第３のカウンタ１１２の出力は、ゲート制御手段１１３において、しきい値決定手段１１５からのしきい値と比較され、しきい値を越えた時点でゲートの解放信号が出される。第３のカウンタ１１２はゲート１１１を最初のパルスが通過した時点でリセットされ、ゲート１１１は閉じられる。
【０００９】
位相同期ループ１１４は、ゲート１１１を通過したパルスをＮ逓倍し、かつ揺らぎを吸収して元の送信データのソースクロックを再生する。再生ソースクロックは、更にデータバッファ１０８からの読み出しクロックとして用いられ、データが再生される。なお、ゲート制御手段１１３で使用されるしきい値は、データバッファ１０８の占有量を検出し、その量に応じてしきい値決定手段１１５で決定される。
【００１０】
例えば、受信部１０６で得られる網クロックレートが送信部１０１の網クロックレートより高い場合再生されるソースのクロックレートが上がりデータバッファ１０８の占有量が下がる。そこで占有量が所定の範囲をはずれた場合、しきい値を大きくして第３のカウンタ１１２の出力がしきい値に到達するタイミングを遅くする。これにより、パルス間隔が広がるため再生するソースクロックのレートが下がり、データバッファ１０８の占有量が上昇する。しきい値は、占有量が元の範囲に戻った時点で戻される。このようにして、ソースクロックが再生される。受信部１０６の網クロックレートが送信部１０１の網クロックレートより低い場合は、逆の動作となる。
【００１１】
【発明が解決しようとする課題】
しかしながら、このような従来のソースクロック再生回路では、網クロックが同一でない場合に、データバッファの占有量を用いることによりバッファがオーバフロやアンダーフローしないようにソースクロックを再生する事ができるものの、送信側のタイムスタンプの値をそのまま用いてパルスを発生している構成のため、正確なパルスが発生されない欠点がある。
【００１２】
すなわち、バッファの占有量を用いてクロック周期の制御を行っているが、データバッファの占有量があるしきい値の範囲内の場合は、送信側のタイムスタンプ値に受信側のクロックで計数して一致したときパルスが発生されるので、網クロックの誤差を伴った時刻で、タイムスタンプのパルス位置が再生されることになる。
【００１３】
一方、バッファの占有量がしきい値を越えたときは、パルスを発生するタイミングの補正がなされるが、パケット化によるパケットサイズ単位での量子化の誤差及びパケットの到達遅延変動によりバッファの占有量が変動しするため、補正されるパルス発生の位置も占有量の変動の影響を受けやすい欠点があった。
【００１４】
放送用のＴＶ信号や、高品位ＴＶ（ＨＤＴＶ）信号では、安定した高い精度のソースクロックが必要とされるため、遅延変動を押さえようとして位相位相同期ループの時定数を高くすると、送信側のソースクロックの変動に追従して変動する時間が多くかかることになりデータバッファの容量も大きくする必要が生じる欠点が有った。
【００１５】
また、画像符号化データが可変長号化によるデータ圧縮を行ったデータである場合、データの発生情報量が時間変動するため、データバッファの占有量は、この影響を受けて変動することになり、従来の方式による占有量を用いてソースクロックの再生制御を行うと、占有量の変動の影響を受ける易いという欠点があった。
【００１６】
そこで、発明の目的は、画像信号等を可変長符号化によりデータ圧縮したデータをＡＴＭシステムで伝送する場合に、送信側と受信側で供給される網クロックが異なる場合でも、送信データのソースクロックが、受信側で高い精度で再生可能なソースクロック再生回路を提供することにある。
【００１７】
【課題を解決するための手段】
前述の課題を解決するため、本発明によるソースクロック再生回路は、次のような特徴的な構成を採用している。
【００１８】
（１）ソースクロックを分周した一定周期毎にタイムスタンプを得て、データと多重してセル化して送信されたセル信号を受信する装置のソースクロック再生回路において、
前記受信セルをタイムスタンプ及びデータに分離するセル分解手段と、
該セル分解手段で分離された前記データを一旦蓄えて、再生したソースクロックで読み出すデータバッファと、
網クロックをカウントして一定周期毎に受信側タイムスタンプを得る手段と、
前記セル分解手段、前記データバッファ及び前記電圧制御発振器の出力を受ける受信位相検出回路の出力に基づき補正値を発生する補正値発生回路と、
前記補正値と前記セル分解手段の出力とを加算し前記受信側タイムスタンプとの差分値を得る手段と、
前記差分値に基づく制御電圧により前記再生ソースクロックを発生する電圧制御発振器とを備えるソースクロック再生回路。
【００１９】
（２）前記補正値は、前記データバッファの占有量に基づき発生する上記（１）のソースクロック再生回路。
【００２０】
（３）前記補正値発生回路は、判定器と、該判定器の出力をＫ１倍して積分する第１積分器と、前記判定器の出力をＫ２倍すると共に前記第１積分器の出力を積分する第２積分器より成る上記（１）又は（２）のソースクロック再生回路。
【００２１】
（４）前記判定器は、複数のしきい値を有する上記（３）のソースクロック再生回路。
【００２３】
【発明の実施の形態】
以下、本発明によるソースクロック再生回路の好適実施形態例を添付図、特に図１〜図５を参照して詳細に説明する。
【００２４】
先ず、図１を参照して、本発明のソースクロック再生回路の好適実施形態例を説明する。送信部１は、分周器２、第１のカウンタ３、レジスタ４及びセル構成手段５から構成される。
【００２５】
受信部１０は、セル分解手段１１、データバッファ１２、加算器１３，補正値発生回路１４，差分器１５，制御回路１６，Ｄ／Ａ変換器１７，第２のカウンタ１８，レジスタ１９，分周期２０、ＶＣＸＯ回路２１から構成され。
【００２６】
送信部１では、ソースクロックが分周器２によりＮ分周される。一定周期Ｔ毎にタイミングが作られ、この周期Ｔ毎に第１のカウンタ３の出力値がレジスタ４に取り込まれ、タイムスタンプとして保持され、セル構成手段５においてデータとともにセルに構成される。セル信号は信号伝送路を経由して受信側の受信部１０に送出される。
【００２７】
受信部１０では、受信セルをセル分解手段１１でデータとタイムスタンプとに分解して、データはバッファ１２に入力される。大略の周期がＴ毎に送られてくるタイムスタンプは加算器１３に供給され、補正値発生回路１４から供給されるタイムスタンプ補正値と加算されて、受信側のクロックに適合するように補正されたタイムスタンプ値を発生する。補正されたタイムスタンプは、差分器１５に供給される。
【００２８】
差分器１５は、補正されたタイムスタンプ値から、レジスタ１９から周期Ｔ毎に供給される受信側タイムスタンプ値の減算を行いその差分値を制御回路１６へ供給する。
【００２９】
制御回路１６は、送受間タイムスタンプの差分値が正の場合は、受信側タイムスタンプ値が遅れて少ない値であるため、受信側タイムスタンプ値を大きくする制御を行う。このため、分周器２０でＮ分周して求めるカウントの周期Ｔの値が長くなるように、再生ソースクロックの周期を大きくする必要が有り、再生ソースクロックの周波数を少し低くするような制御となるような制御信号を発生する。
【００３０】
制御回路１６は、差分値が負の場合は、受信側タイムスタンプ値が進んで大きい値であるため、受信側タイムスタンプ値を小さくするためにカウントする周期を短くするような制御を行う。このため、再生ソースクロックの周波数を少し高くするような制御をディジタルフィルタで構成して制御信号を発生する。
【００３１】
制御回路１６では、上述の如く、差分値からディジタルフィルタ処理で制御信号を求め、Ｄ／Ａ変換器１７でアナログ信号に変換され、ＶＣＸＯ（電圧制御発信器）２１に供給され、制御電圧に応じた周波数のソースクロックを再生する。ソースクロックはデータバッファ１２と分周器２０に供給される。分周期２０は、ソースクロックをＮ分周して一定周期Ｔのタイミングを発生しレジスタ１９に供給する。ソースクロックが送信側とほぼ等しい時には、この周期は送信側の分周器２で得られる周期Ｔとほぼ一致することになる。第２のカウンタ１８は網クロックを計数してカウント値を出力してレジスタ１９に供給する。レジスタ１９は一定周期Ｔのタイミング毎にカウント出力をレジスタ１９にセットして出力し、差分器１５に供給する。
【００３２】
再生ソースクロックは、更にデータバッファ１２からの読み出しクロックとして用いられ、再生データが再生ソースクロックに応じてデータバッファ１２から読み出されて出力される。
【００３３】
補正値発生回路１４は、データバッファ１２の占有量を検出し、その量の変動を基に判定を行って、送信側と受信側の網クロックのずれを示すタイムスタンプ値の偏差値を補正値として求める。送信側及び受信側の網クロックの周波数は通常安定しており短時間には急激に変動しないことより、補正値は、バッファメモリの占有量が一定の範囲内になった後は、大きな時定数で順次ゆっくりと補正しながら、平均すると占有量が一定値となるように補正値を漸近的に求めることにより、高い精度の補正値が求められる。以上の動作により精度の高いソースクロックが再生される。
【００３４】
次に、図２を参照して図１に示す補正値発生回路１４の具体例を説明する。補正値発生回路１４は、判定器３１，係数Ｋ１の利得器３２、加算器３３、レジスタ３４，加算器３５、レジスタ３６、係数Ｋ２の利得器３９からなる。加算器３３とレジスタ３４は第１の積分器３７を構成し、タイムスタンプ周期Ｔの間における網クロック数の誤差値を示す差分補正値を出力する。加算器３５及びレジスタ３６は第２の積分器３８を構成し、差分補正値を積分して、周期Ｔ毎のタイムスタンプが補正された値となるような補正値を出力する。
【００３５】
データバッファ１２の占有量が判定器３１に供給される。判定器３１は、占有量がセンタのある判定範囲の中ならば０の値を、占有量が判定しきい値の範囲より大きい側に越えていたら、ソースクロックの周波数を高くして、データの読み出しを早める様にするため、差分補正値が負の値となるように判定器３１の出力は負のー１の値を出力する。占有量が判定しきい値の範囲より小さい側に越えていたら、読み出しを遅くするため、ソースクロックの周数を低くして、データの読み出しを遅くする様にするため、＋１の判定値を出力する。判定出力の値は利得器３２及び３９を経て夫々加算器３３及び加算器３５へ供給される。
【００３６】
利得器３２の出力は補正値が所望の精度が得られるようにＫ１倍の大きさにして第１の積分器３７の加算器３３へ供給される。細かい精度で補正が行える様に、小数点以下十分なビット数が得られるようにＫ１の係数の大きさは、１に比べて十分小さな値に設定する。
【００３７】
第１の積分器３７は、判定値が出力される毎に積分が行われて、積分値は最終目標の差分補正値に次第に収束する。第１の積分器３７から出力される差分補正値がタイムタイムスタンプ周期Ｔにおける網クロックの送受間での差分の値に等しくなると、差分補正値を積分して得られる第２の積分器３８の出力の補正値は、タイムスタンプの値が正しい時刻で再生されるような補正値を供給する。この結果、補正後の送受のタイムスタンプは一致して差分値は０となり、送信側のソースクロックと一致するような再生ソースクロックが得られ、従ってデータバッファの占有率の平均値はほぼ一定となって、データバッファ１２の占有率はセンタと判定する範囲内に留まるようになり、この結果、判定値もほぼ０が連続することになる。
【００３８】
この特定例で、送受の網クロックが一致している場合も、網クロックが異なる場合と同様な処理で安定したソースクロックの再生が行われる。即ち、ソースクロックが切り替え等で変動したとき、送受でソースクロックの周波数がずれると、データバッファ１２の占有率が変動して、センターからずれるが、受信側のタイムスタンプ値もずれるため、タイムスタンプ値の送受間の差分値から再生ソースクロックの周波数の補正が速やかに行われる。
【００３９】
この結果、データバッファ１２の占有率が速やかにセンタに収束が行われるため、時定数の大きい補正値の値は大きく変化せずほぼ０となり、結果的にはタイムスタンプ値にほぼ０の補正値が加算されてそのまま差分器１５へ供給される。その結果、同じ網クロックにより、送受のタイムスタンプ値が一致するように制御が行われ、送信側と一致した周波数のソースクロックが再生されるので、その後データバッファ１２の占有率もセンタにほぼ安定して判定値も０が出力され、安定したソースクロックが再生される。
【００４０】
判定器３１の判定出力を利得器３９でＫ２倍にして直接に第２の積分器３８の加算器３５に加算することによって、直接的な補正が直ちに行われることになり、タイムスタンプのずれの補正を迅速に行うことができる。迅速な補正を行うことが必要な場合は、利得器３９の係数Ｋ２の大きさは１よりあまり小さい値にはしない。Ｋ２の大きさが大きいと、占有量の変化に敏感に補正値が追従することになるので、占有量は瞬時の占有量でなく、平均した占有量から判定値を求めるようにする。
【００４１】
なお、積分器３７，３８のレジスタ３４，３６の位置を、加算器３３，３５へのフィードバック回路の位置に置くように構成すれば、判定器３１からの信号がレジスタを経由しないので、制御信号の出力の遅延をより少なくできる。
【００４２】
次に、補正値発生回路１２の補正値演算に必要な精度について、具体例を示す。尚、小数点以上の桁は、タイムスタンプの有するビット数と同じ桁数とし、モジュロ演算を行う。
【００４３】
小数点以下の精度は以下により設定する。放送信号のカラーサブキャリア３．５８Ｍの変動の精度は０．１サイクル／秒、（約０．０３ＰＰＭ）である。ソースクロックの安定度を、この精度を満足するように設計する。
【００４４】
タイムスタンプに用いる網クロックの基準周波数を伝送レートのクロックの１５５．５２ＭＨｚで直接行うのは高速回路が必要なため、簡単となるように１／８の１９．４４ＭＨｚを用いる。１秒間での１クロックの変動は、1/19.44M＝約０．０５ｐｐｍの変動となる。
【００４５】
タイムスタンプの周期Ｔを映像フレーム周期のＴ＝約３３ｍｓとすると、タイムスタンプは、１９．４４Ｍの基準クロックで計数するカウンタ出力値が、約３３ｍｓ毎に１９．４４Ｍ×０．０３３＝約０．６Ｍずつ増加することになる、このカウント周期で、カウント値の１の変動は１／０．６Ｍ＝約1.5ppmとなる。第１の積分器３７へ供給する値の１の大きさが1.5ppmの精度となるで、利得を下げて感度を鈍くして安定度を高める。例えば、Ｋ１の利得としては、サブキャリアの周波数安定度（約0.03ppm）より高い安定度が得られるように、１／M＝１／２５６として、1.5PPM/256=約0.006ppmの精度となるようにする。この場合、利得器３２は入力を８ビットシフトして加算器３３へ供給することにより１／２５６の乗算を等価的に実現する。補正値発生回路１２の演算精度はこの精度で行われる。
【００４６】
図３に補正値発生回路１４の第２の具体例を示す。補正値発生回路１４´は、判定器４１，係数Ｋ１の利得器４２、加算器３３、レジスタ３４，加算器３５、レジスタ３６、係数Ｋ２の利得器４３からなる。判定器４１、利得器４１，４２は判定回路４４を構成する。加算器３３とレジスタ３４は第１の積分器３７を構成し、タイムスタンプ周期Ｔの間における網クロック数の誤差値を示す差分補正値を出力する。加算器３５及びレジスタ３６は第２の積分器３８を構成し、差分補正値を積分して、周期Ｔ毎のタイムスタンプが補正された値となるような補正値を出力する。
【００４７】
判定器４１は、判定範囲のしきい値が複数個設けられ、データバッファの占有量がセンタからのずれの大きさが大きくなるに対応して、判定出力値を非常に小さい値から次第に大きくすることにより、補正値の安定度を高く、かつデータバッファ１２への占有量のセンタへの引き込みを早くすることができる。また、利得器４２及び利得器４３へ供給する判定値は別々に供給される。
【００４８】
これにより、データデータバッファ１２の占有状態を見ながら細かく適応的に制御が行え、引き込み時間は早く、引き込み時の安定度は非常に高くすることができる。ここで、判定器４１、利得器４２，４３を合わせて判定回路４４のブロックとして纏めて構成することができる。
【００４９】
次に、第１の積分器３７の構成を簡単化した場合の例を説明する。第１の積分器３７の整数部分の精度は、必ずしも、タイムスタンプの有するビット数は必要ない。送受の各網クロック周波数の変動幅を±２０ｐｐｍとすると、周期Ｔ＝３３ｍｓにおけるタイムスタンプの値の変動幅は、１９．４４Ｍ×２０ＰＰＭ×０．０３３＝約１３である。従って整数部は６ビットあれば２の補数で演算処理を行うことによって、±３２の範囲迄、差分補正値をカバーできることになる。
【００５０】
図４は制御回路１６の具体的構成例を示す。差分器１５から供給される差分値Ｅから制御値を求める方法は、差分値に比例する制御信号と、差分値の積分値に比例する制御信号とを加算した値でソースクロックの周波数制御を行うディジタルフィルタで構成する例を示す。
【００５１】
制御回路１６へ供給されたタイムスタンプの差分値の信号は係数Ｋ３の乗算器５１及び係数Ｋ４の乗算器５２へ供給される。係数Ｋ２の乗算器５１の出力は積分器５６の加算器５３に供給されレジスタ５４との値と加算されて積分値が得られ、積分値は加算器５５及びレジスタ５４へ供給される。加算器５５は積分値と係数Ｋ４の乗算器５２からの制御値を加算して制御信号として出力する。乗算器の係数の大きさは、Ｄ／Ａ変換器１７の精度とＶＣＸＯ２１の引き込み範囲考慮して決められる。
【００５２】
Ｄ／Ａが１６ビットで、ＶＣＸＯの制御範囲が±３００ｐｐｍとすると、Ｄ／Ａへの制御値が１のとき、６００ｐｐｍ／１６ビット＝約０．０１ｐｐｍの制御補正が行われることになる。一方、周期Ｔ毎のタイムスタンプの差分値Ｅの大きさが１であるとき、約１．５ｐｐｍの周波数のずれに相当するので、これの補正を１０回の制御（約０．３秒）で行うとすると、１回で０．１５ｐｐｍの補正が必要で、Ｋ４の係数は０．１５／０．０１＝１５程度にする必要がある。一方、Ｋ４を大きくすると、雑音等による差分値の変動の影響が大きくなるので、高安定度を重視して応答時間を犠牲にするなら、より小さな値に設定する方が望ましい。
【００５３】
係数Ｋ３の値は、ソースクロック周波数制御の系の安定性を高めるために、積分器のへの乗算器の係数Ｋ３の値は直接に加算補正する係数Ｋ４に比して十分小さくする。ＮＴＳＣカラーテレビ信号のカラーサブキャリア周波数の時間変動は０．１サイクル／秒（０．１／３．５８Ｍ＝約０．０２８ｐｐｍ）以下と規定されており、１秒間３０回の制御で積分値が０．０２８ｐｐｍ以下にする場合には、１回で０．０００９ｐｐｍ以下の補正になるようにＫ３の値を設定する必要がある。すなわち１／１１より小さい値となる。
【００５４】
バッファメモリ１２の容量が大きいときは、時間をかけて補正が行えるが、あまり十分でないメモリ容量の場合は、オーバフロ−やアンダフロ−しないように迅速にソースクロックの補正を行う必要があるので、引き込み制御は早く行われるように制御特性を設定したい。このためにはＫ３及びＫ４は大きく設定したい。一方、引き込みを早くするために時定数を小さくすると、雑音等の影響を受けて、周波数の安定度が劣化する悪影響があることより、安定度を高める為には、時定数は出来るだけ大きく設定したい。
【００５５】
このため、Ｋ３およびＫ４は出来るだけ小さく設定したい。この両方の目的を達成するために、Ｋ３及びＫ４の特性を、差分値Ｅの大きさによって係数の値が変化する様な非線形の特性を有する係数特性を持つように設定する。即ち、差分値Ｅが０を中心にある値の大きさの範囲に入っている場合は、安定精度を高めるためＫ３，及びＫ４の値は上記で設計した値より小さい値に設定し、差分値Ｅの絶対値がある閾値より大きくなった場合は、引き込み時間を早めるため、上記で設定した値より大きい値にする。これにより、通常の安定時の精度を高くすることができ、かつ異常時には迅速な引き込みが実現できる。非線形特性の閾値は１つでなく、２つ以上にして、Ｋ３及びＫ４の係数の非線形をより細かい制御特性を持ったものにすると、よりなめらかかに、高安定性と高速引き込みの両方の性能を満足する制御を行うことが出来る。
【００５６】
なお、この非線形の制御方法は、同様に補正値発生回路１４の占有率に基づく判定方法に採用するとができ、高精度の安定性と、高速引き込みの特性を有して補正値を求めることが行えることになる。
【００５７】
図５は本発明によるソースクロック再生回路の他実施形態例の受信側の構成のブロック図を示す。 図５は、図１の受信部１０において、受信位相検出器５９が加えられ、補正値発生回路５８が変更された構成となっている。他のブロックは同様の機能を有する。
【００５８】
この実施形態例では、補正値を発生するのに、バッファメモリの蓄積量を元に判定するのではなく、タイムスタンプの情報が受信側に到着する時刻からタイムスタンプを求める基準周期Ｔの送受間の位相差を求め、これを基に判定して補正値を発生するようにする。
【００５９】
送信側は、図１の送信部１と同じ構成である。送信側で、分周器２が発生する周期Ｔｓ毎に得られたタイムスタンプの情報は、セル構成手段１で、ＡＴＭヘッダーを付けてデータと多重化されて、ＡＴＭセルとして受信側に伝送される。
【００６０】
図５に示す受信部１０´において、セル分解手段１１でタイムスタンプの情報とデータが分離され、データはデータバッファ１２へ供給され、タイムスタンプの情報は加算器１３へ供給され、タイムスタンプを受信したことを示す受信表示信号は、受信位相検出回路５９へ供給される。受信表示信号は、送信側の周期Ｔｓ毎に得られるはずであるが、セル化及びＡＴＭの経路の変動による揺らぎにより遅延の変動を有している。しかし十分平均すれば、周期Ｔｓに等しくなる。分周器２０は、再生クロックを分周カウンタでＮ分周して受信側周期Ｔｒを求めるが、この分周カウンターのカウント値がそのまま受信位相検出回路５９へ供給される。
【００６１】
データバッファ１２からは、バッファの占有量が、受信位相検出回路５９へ供給される。受信位相検出回路５９では、データバッファ１２の占有量がほぼセンタとなった場合に、タイムスタンプを受信した時を示す受信表示信号が得られた時の分周カウンタのカウント値を保持セットすることにより、その得られたカウント値を基準位相とする。次の受信表示信号からは、受信表示信号が得られた時の分周カウンタの値を受信位相として、基準位相と比較し、受信位相と基準位相の差分を位相差として得て、補正値発生回路５８へ供給する。
【００６２】
受信側の網クロックが送信側より高い場合は、送受が同じタイムスタンプのカウント値では、送信側の周期Ｔｓに比べて受信側の周期Ｔｒが短くなることより、送信側の受信位相が受信側の基準位相より遅れる（受信位相が大きな値になる）ことになり、この時、位相差は正の値になる。補正値発生回路５８では、位相差の信号を元に判定して、正の補正値を発生して加算器１３に供給し、送信側のタイムスタンプに正の補正値を加えて、網クロック偏差によるタイムスタンプの値が補正されるようにして、送受の周期Ｔが一致するようにする。受信側の網クロックが低い場合は、逆の動作が行われることになる。補正値発生回路５８は、バッファ占有量の信号でなく、位相差の信号を基に判定を行う他は、補正値発生回路１４と同様の構成で実現できる。
【００６３】
送信側のタイムスタンプの情報は、一定周期Ｔ毎に求められて、データと一緒に多重化され、更にセル化されて受信側に送られてくるため、セル化による時間の量子化及び、セルの伝送遅延の変動による時間変動を伴って受信側に、到着する。セルのサイズの量子化による時間変動は大きいが、セルサイズがある程度小さい場合は量子化による時間変動も小さく、到着時間を平均化すれば、送信側の周期Ｔが得られ、受信側の周期Ｔと比較することにより、その平均到着時間のずれから、送受の網クロックのずれの値が推定出来ることになる。伝送データが可変長符号化を行っている場合で、データバッファの変動が大きい場合には、占有量を元に補正値を求めるより、この実施形態例が有効となると考えられる。
【００６４】
以上、本発明のソースクロック再生回路の好適実施形態例を説明したが、これは単なる例示にすぎず、特定用途に応じて種々の変形変更が可能であること勿論である。
【００６５】
【発明の効果】
本発明のソースクロック再生回路よれば、網クロックが送信側と受信がで異なる場合に、タイムスタンプの値の誤差を補正できる様に、データバッファの占有率の状態又は、タイムスタンプの平均到着時刻の位相差をもとに判定を行って、安定した高い精度でタイムスタンプの補正値を求め、送信側のタイムスタンプに補正値を加算して、受信側のクロックに対応する補正されたタイムスタンプを求め、これをもとにタイムスタンプのパルス周期を高い精度で再生できるため、高い精度のソースクロックを再生することができる。
【図面の簡単な説明】
【図１】本発明によるソースクロック再生回路の好適実施形態例のブロック図である。
【図２】図１に示すソースクロック再生回路の構成要素である補正値発生回路の詳細ブロック図である。
【図３】図２に示す補正値発生回路の変形例を示す図である。
【図４】図１に示すソースクロック再生回路の構成要素である制御回路の詳細ブロック図である。
【図５】本発明によるソースクロック再生回路の他の好適実施形態例のブロック図である。
【図６】従来のソースクロック再生回路の送信部のブロック図である。
【図７】従来のソースクロック再生回路の受信部のブロック図である。
【符号の説明】
１ 送信部
２ 分周器
３ 第１のカウンタ
４ レジスタ
５ セル構成手段、
１０、１０’ 受信部
１１ セル分解手段
１２ データバッファ
１３ 加算器
１４、１４’ 補正値発生回路
１５ 差分器
１６ 制御回路
１７ Ｄ／Ａ変換器
１８ 第２のカウンタ
１９ レジスタ
２０ 分周器
２１ 電圧制御発振器（ＶＣＸＯ）
３１、４１’ 判定器
３２、３９ 利得器
３３、３５ 加算器
３４、３６ レジスタ
３７、５６ 第１の積分器
３８ 第２の積分器

Claims (4)

1. ソースクロックを分周した一定周期毎にタイムスタンプを得て、データと多重してセル化して送信されたセル信号を受信する装置のソースクロック再生回路において、
   前記受信セルをタイムスタンプ及びデータに分離するセル分解手段と、
   該セル分解手段で分離された前記データを一旦蓄えて、再生したソースクロックで読み出すデータバッファと、
   網クロックをカウントして一定周期毎に受信側タイムスタンプを得る手段と、
   前記セル分解手段、前記データバッファ及び前記電圧制御発振器の出力を受ける受信位相検出回路の出力に基づき補正値を発生する補正値発生回路と、
   前記補正値と前記セル分解手段の出力とを加算し前記受信側タイムスタンプとの差分値を得る手段と、
   前記差分値に基づく制御電圧により前記再生ソースクロックを発生する電圧制御発振器とを備えることを特徴とするソースクロック再生回路。
2. 前記補正値は、前記データバッファの占有量に基づき発生することを特徴とする請求項１に記載のソースクロック再生回路。
3. 前記補正値発生回路は、判定器と、該判定器の出力をＫ１倍して積分する第１積分器と、前記判定器の出力をＫ２倍すると共に前記第１積分器の出力を積分する第２積分器より成ることを特徴とする請求項１又は２に記載のソースクロック再生回路。
4. 前記判定器は、複数のしきい値を有することを特徴とする請求項３に記載のソースクロック再生回路。

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