JP3725985B2 - クロック再生回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、クロック再生回路、特に映像や音声データをＡＴＭ（非同期転送モード）セルにより伝送する場合に、送信側と受信側の網クロックが異なる場合でも、データのソースクロック（標本化クロック）を受信側で高い精度で再生可能とするクロック再生回路に関する。
【０００２】
【従来の技術】
最近Ｂ−ＩＳＤＮ（Ｂｒｏａｄ ｂａｎｄ ａｓｐｅｃｔｓ ｏｆ ＩＳＤＮ：広帯域サービル総合デジタル網、一般には広帯域ＩＳＤＮという）の伝送技術としてＡＴＭが注目されている。ＡＴＭでは、データはセル化され（セルに分割）非同期伝送される。この為に、例えば映像、音声等は、網クロックとは同期していない固有の標本化クロックを有するデータをＡＴＭ伝送する場合には、受信側ではこれらのソースクロックを再生する機能が必要である。
【０００３】
従来のＡＴＭのソースクロック再生回路として、タイムスタンプを用いる方法がある。このタイムスタンプ方式又はタイムスタンプ機能とは、通過するノード・システムでの送受信日時をメールのルーティング・ヘッダに付加する方式又は機能をいう。この方式は、安定した高精度でクロックを再生できるが、送信側と受信側において網クロックを共通タイミングとして使用する為に、同一の網クロックが得られる場合のみ正確なソースクロックの再生が可能になる。
【０００４】
しかし、異国間網接続等のクロックが共通でない網を接続し、送信側と受信側に異なる網クロックが供給される場合には、タイムスタンプ方式のみではバッファメモリのオーバーフローやアンダーフローが発生するという問題があった。これを解決する従来技術が特開平６−３０３２５４号公報の「ソースクロック再生回路」に開示されている。以下、図面を参照して、この従来技術を簡単に説明する。
【０００５】
図４は、従来技術によるソースクロック再生回路の送信部１０１であり、図５はその受信部１０６のブロック図である。送信部１０１は、第１のカウンタ１０３、分周器１０２、レジスタ１０４及びセル構成手段１０５を有する。また、受信部１０６は、セル分解手段１０７、データバッファ１０８、第２のカウンタ１１０、パルス発生手段１０９、ゲート１１１、第３のカウンタ１１２、ゲート制御手段１１３、位相同期ループ１１４及びしきい（閾）値決定手段１１５を有する。
【０００６】
図４の送信部１０１では、ソースクロックが分周器１０２によりＮ分周されて、一定周期Ｔ毎にタイミングが作られる。この周期Ｔ毎に、第１のカウンタ１０３の出力値がレジスタ１０４に取込まれてタイミングスタンプとして保持される。セル構成手段１０５は、データとレジスタ１０４からのタイムスタンプとをセルに構成（セル化）して、受信部１０６に送出する。
【０００７】
次に、図５の受信部１０６では、受信セルがセル分解手段１０７でデータとタイムスタンプとに分解される。データは、データバッファ１０８に入力され、後述する再生ソースクロックで読出されて、再生データとして出力される。他方、タイムスタンプは、パルス発生手段１０９に入力される。このパルス発生手段１０９は、受信部１０６に供給される網クロックを計数（カウント）する第２のカウンタ１１０の出力とタイムスタンプとを比較する。両信号が一致すると、パルス発生手段１０９は、パルスを出力する。このパルスは、ゲート１１１に入力される。
【０００８】
一方、網クロックを計数する第３のカウンタ１１２の出力は、ゲート制御手段１１３において、しきい値決定手段１１５からのしきい値と比較される。第３のカウンタ１１２の出力が、しきい値を越えた時点で、ゲートの解放信号が出力される。また、第３のカウンタ１１２は、最初のパルスがゲート１１１を通過した時点でリセットされ、ゲート１１１は閉じられる。
【０００９】
位相同期ループ１１４は、ゲート１１１を通過したパルスをＮ逓倍し且つゆらぎを吸収して元の送信データのソースクロックを再生する。この再生ソースクロックは、更にデータバッファ１０８の読出クロックとして使用される。これにより、データバッファ１０８からデータが再生される。尚、ゲート制御手段１１３で使用されるしきい値は、データバッファ１０８の占有量を検出し、その占有量に応じてしきい値決定手段１１５で決定される。
【００１０】
例えば、受信部１０６で得られる網クロックレートが、送信部１０１の網クロックレートより高い場合には、再生されるソースクロックのクロックレートが上がり、データバッファ１０８の占有量が低下する。そこで、占有量が所定の範囲から外れた場合には、しきい値を大きくして第３のカウンタ１１２の出力がしきい値に到達するタイミングを遅らせる。これにより、パルス間隔が広がる為に、再生するソースクロックのクロックレートが低下し、データバッファ１０８の占有量が上昇する。しきい値は、占有量が元の範囲に戻った時点で戻（元の値に）される。このようにして、ソースクロックが再生される。尚、受信部１０６の網クロックレートが送信部１０１の網クロックレートより低い場合には、上述と逆の動作となる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上述した従来のソースクロック再生回路では、網クロックが同一でない場合には、データバッファの占有量を用いることにより、バッファがオーバーフローやアンダーフローしないようにソースクロックを再生することができる。
【００１２】
しかし、送信側のタイムスタンプの値をそのまま用いてパルスを発生する構成の為に、正確なパルスが発生されないという欠点がある。即ち、データバッファの占有量を用いてクロック周期の制御を行っているが、データバッファの占有量が、あるしきい値の範囲内の場合には、送信側のタイムスタンプ値に、受信側のクロックで計数して一致したときパルスが発生されるので、網クロックの誤差を伴った時刻で、タイムスタンプのパルス位置が再生されることになる。
【００１３】
一方、バッファの占有量がしきい値を越えたときは、パルスを発生するタイミングの補正が行われる。しかし、パケット化によるパケットサイズ単位での量子化の誤差及びパケットの到達遅延変動により、データバッファの占有量が変動する為に、補正されるパルス発生位置も占有量に変動の影響を受ける欠点があった。
【００１４】
特に、放送用のＴＶ信号や高品位ＴＶ信号では、安定した高精度のソースクロックが必要とされる。そこで遅延変動を抑える為に位相同期ループの時定数を高くすると、送信側のソースクロックの変動に追従して変動時間がかかり、データバッファの容量も大きくする必要があるという欠点があった。
【００１５】
従って、本発明の目的は、送信側と受信側で供給される網クロックが異なる場合でも、送信データのソースクロックが、受信側で高精度で再生可能なクロック再生回路を提供することである。
【００１６】
【課題を解決するための手段】
前述の課題を解決するため、本発明によるクロック再生回路は、次のような特徴的な構成を採用している。
【００１７】
（１）受信セルからデータとタイムスタンプとを分解して出力するセル分解手段と、前記セル分解手段からの前記データを格納し、再生ソースクロックに応答して再生データが読み出されるデータバッファと、前記セル分解手段からのタイムスタンプが供給され、補正値と加算した値を補正タイムスタンプとして出力する加算器と、網クロックを計数するカウンタと、前記カウンタの出力と、前記加算器からの補正タイムスタンプとを比較し、両者が一致したときにパルスを発生するパルス発生手段と、前記カウンタの出力を予め定めたしきい値と比較し、前記カウンタの出力が前記しきい値を越えた時点で解放信号を出力するゲート制御手段と、前記パルス発生手段の出力を受け、前記ゲート制御手段からの解放信号により閉じられるゲートと、前記ゲートを通過した前記パルス発生手段からのパルスを逓倍して前記再生ソースクロックを再生する位相同期ループと、前記データバッファの占有量に基づいて、前記データバッファの占有量の平均値が所定値になるように前記タイムスタンプの前記補正値を出力する補正値発生回路とを備えて成るクロック再生回路。
【００１８】
（２）前記補正値発生回路は、判定器、第１と第２の積分器を備え、前記判定器は、前記データバッファの占有量がある所定のしきい値より大きければ前記データバッファの読出を早めて前記タイムスタンプ周期を小さくし、小さい場合には、前記データバッファの読出を遅くするように判定値を出力し、前記第１の積分器は、前記判定器から判定値が出力される毎に積分を行い、前記第１の積分器の出力の差分補正値がタイムスタンプ周期における網クロックの送受間での差分値に等しくなると、差分補正値を積分して得られる前記第２の積分器の出力の補正値は、タイムスタンプの周期が正しい時刻で再生されるような補正値を供給する上記（１）のクロック再生回路。
【００１９】
（３）前記第１及び第２の積分器は、加算器及びレジスタを含む上記（２）のクロック再生回路。
【００２３】
【発明の実施の形態】
以下、本発明のクロック再生回路の好適実施形態例を添付する図１乃至図３を参照して詳細に説明する。
【００２４】
先ず、図１は、本発明のクロック再生回路の好適実施形態例のブロック図を示し、図１（Ａ）は送信部１、図１（Ｂ）は受信部１０である。送信部１は、図４の従来例と同様に、分周器２、第１のカウンタ３、レジスタ４及びセル構成手段５を有する。
【００２５】
受信部１０は、セル分解手段１１、データバッファ１２、位相同期ループ１５、第２のカウンタ１８、第３のカウンタ１６、パルス発生手段１９、ゲート制御手段１７及びゲート２０を有する点で、図５の従来の受信部１０６と同様である。しかし、図１（Ｂ）の受信部１０は、加算器１３及び補正値発生回路１４を有する。
【００２６】
図１（Ａ）の送信部１は、図４の送信部１０１と同様に動作する。即ち、ソースクロックが分周器２によりＮ分周され、一定周期Ｔ毎に第１のカウンタ３の出力値がレジスタ４に取込まれ、タイムスタンプとして保持される。このタイムスタンプとデータとは、セル構成手段５によりセル化され、受信部１０に信号伝送線を経由して送信される。
【００２７】
他方、受信部１０では、受信セルをセル分解手段１１にて、データとタイムスタンプとに分解される。データは、データバッファ１２に入力（格納）され、後述の再生クロックにより読出され、再生データとして出力される。タイムスタンプは、加算器１３に供給され、補正値発生回路１４からの補正値と加算される。加算器１３は、受信側のクロックに適合した補正タイムスタンプを発生し、これをパルス発生手段１９に入力する。
【００２８】
パルス発生手段１９は、受信部１０に供給される網クロックを計数する第２のカウンタ１８の出力と、加算器１３からの補正タイムスタンプとを比較する。両者が一致した場合には、パルス発生手段１９はパルスを発生し、ゲート２０に発生したパルスを入力する。
【００２９】
一方、網クロックを計数する第３のカウンタ１６は、その計数出力をゲート制御手段１７に入力して、これに設定している分周周期Ｔの最小値を決定するしきい（閾）値と比較される。第３のカウンタ１６の出力が、このしきい値を越えた時点で、ゲート２０の解放信号が出力される。これにより、ゲート２０は閉じられる。
【００３０】
位相同期ループ１５は、ゲート２０を通過したパルス発生手段１９からのパルスをＮ逓倍し且つゆらぎを吸収して元の送信データのソースクロックを再生する。再生ソースクロックは、更にデータバッファ１２に格納されているデータの読出クロックとして使用され、再生データを出力する。尚、補正値発生回路１４で発生する補正値は、データバッファ１２の占有量を検出し、その占有量に基づいて判定を行い、タイムスタンプの補正値を順次補正しながら、データメモリの占有量の平均値が５０％の一定値になるような真の補正値に漸近させることにより高精度の補正値が求められる。
【００３１】
図２は、図１（Ｂ）の補正値発生回路１４の一例の詳細ブロック図である。図２の補正値発生回路１４は、判定器３１、計数Ｋ１の利得器３２、加算器３３、レジスタ３４、加算器３５、レジスタ３６及び係数Ｋ２の利得器３９により構成される。加算器３３とレジスタ３４は、第１の積分器３７を構成し、加算器３５とレジスタ３６は第２の積分器３８を構成する。この補正値発生回路１４は、タイムスタンプ周期Ｔの間における網クロック数の誤差値を示す差分補正値を出力する。
【００３２】
データバッファ１２の占有量が判定器３１に入力される。判定器３１は、占有量がある判定範囲内ならば０の値を、占有量が判定しきい値の範囲より大きい側に越えていればデータバッファ１２の読出を早めてタイムスタンプ周期Ｔが小さくなるようにしているために、差分補正値が負の値となるように判定器３１の出力は負の−１の値を出力する。
【００３３】
また、占有量が判定しきい値の範囲より小さい側に越えていたら、データバッファ１２の読出を遅くする（これにより占有量、即ちデータバッファ１２内の格納データ残量が増加する）為に、タイムスタンプの周期が大きくなるように、＋１の判定値を出力する。この判定器３１の判定出力は、利得器３２、３９を経て、夫々加算器３３、３５に供給される。
【００３４】
次に、利得器３２は、補正値が所望精度となるようにＫ１倍の大きさにして、第１の積分器３７の加算器３３へ供給する。細かい精度で補正が行えるように、小数点以下十分なビット数が得られるように係数Ｋ１の大きさは１に比べて十分小さい値に設定する。
【００３５】
第１の積分器３７は、判定器３１から判定値が出力される毎に積分を行う。積分値は、最終目標の差分補正値に次第に収束してゆき、第１の積分器３７の出力の差分補正値が、タイムスタンプ周期Ｔにおける網クロックの送受間での差分値に等しくなると、差分補正値を積分して得られる第２の積分器３８の出力の補正値は、タイムスタンプの周期が正しい時刻で再生されるような補正値を供給する。その結果、パルス発生手段１９では、正確なパルス周期に同期したソースクロックが得られる。従って、データバッファ１２の占有量の平均値は、略一定となってデータバッファ１２の占有量はセンタの判定範囲の中に留まるようになる。そこで、判定器３１の判定値も略０が連続することになる。
【００３６】
図１及び図２の特定実施形態のクロック再生回路では、送受の網クロックが一致している場合も、網クロックが異なる場合と同様な処理で安定したクロック再生が行われる。即ち、ソースクロックが切替等で変動したとき、送受でソースクロックの周波数がずれると、データバッファ１２の占有量が変動して、センタ（５０％）からずれる。しかし、上述した動作により、データバッファ１２の占有量が次第にセンタに収束し、差分補正値は０の値となり、従って補正値も略０となる。結果的には、タイムスタンプは略０が加算されて、そのままパルス発生手段１９に供給される。そこで、正しい周期Ｔでパルスが発生され、これを基準にソースクロックが正しく再生されるので、その後データバッファ１２の占有量もセンタに略安定して、判定値も０が出力される。即ち、安定したクロックが再生される。
【００３７】
判定器３１の判定出力を利得器３９でＫ２倍にして直接第２の積分器３８の加算器３５に加算することによって、直接的な補正が迅速に行われることになる。その結果、タイムスタンプのずれの補正を迅速に行うことが可能になる。迅速な補正を行う為に、利得器３９の係数Ｋ２の大きさは１より余り小さい値にはしない。一方、送受の網クロックの偏差の周期Ｔの値は、安定時には、差分補正値に一致する。引込み開始時には、差分補正値はは略０であり、残りはこの直接の補正でカバーする必要があるので、直接補正の大きさは、送受の網クロックの周期Ｔでの最大のずれを考慮して決める必要がある。送受の網クロックのずれが大きい場合又は周期Ｔが大きい場合等には、係数Ｋ２の大きさは、１より大きくする必要が発生する。
【００３８】
次に、補正値発生回路１４の補正値演算に必要な精度の具体的例を説明する。
【００３９】
小数点以上の桁は、タイムスタンプの有するビット数と同じ桁数とし、モジュロ演算を行う。小数点以下の精度は以下により設定する。放送信号のカラーサブキャリア（副搬送波）３．５８Ｍの変動の精度は０．１サイクル／秒、（約０．０３ＰＰＭ）である。ソースクロックの安定度をこの精度満足するように設計する。タイムスタンプに用いる網クロックの基準周波数を伝送レートのクロックの１５５．５２Ｍｈｚで直接行うのは高速回路が必要なため、簡単となるように１／８の１９．４４Ｍｈｚを用いる。１秒間での１クロックの変動は、1/19.44M＝約０．０５ｐｐｍの変動となる。
【００４０】
タイムスタンプの周期Ｔを映像フレーム周期のＴ＝約３３ｍｓとすると、タイムスタンプは、１９．４４ＭＨｚの基準クロックで計数するカウンタ出力値が、約３３ｍｓ毎に１９．４４Ｍ×０．０３３＝約０．６Ｍずつ増加することになる、このカウント周期で、カウント値の１の変動は１／０．６Ｍ＝約1.5ppmとなる。第１の積分器３７へ供給する値の１の大きさが1.5ppmの精度となるで、利得を下げて感度を鈍くして安定度を高める。Ｋ１の利得としては、サブキャリアの周波数安定度（約0.03ppm）より高い安定度が得られるように、１／M＝１／２５６として、1.5PPM/256=約0.006ppmの精度となるようにする。この場合、利得器３２は入力を８ビットシフトして加算器３３へ供給することにより１／２５６の乗算を等価的に実現する。補正値発生回路１２の演算精度はこの精度で行われわれる。
【００４１】
次に、図３に補正値発生回路の第２の具体例を示す。この補正値発生回路１４´は、判定器４１、係数Ｋ１の利得器４２、加算器３３、レジスタ３４、加算器３５、レジスタ３６、係数Ｋ２の利得器４３からなる。判定器４１、利得器４２、４３は判定回路４４を構成する。加算器３３とレジスタ３４は第１の積分器３７を構成し、タイムスタンプ周期Ｔの間における網クロック数の誤差値を示す差分補正値を出力する。加算器３５及びレジスタ３６は第２の積分器３８を構成し、差分補正値を積分して、周期Ｔ毎のタイムスタンプが補正された値となるような補正値を出力する。
【００４２】
判定器４１は、判定範囲のしきい値が複数個設けられる。データバッファの占有量がセンタからのずれの大きさが大きくなるに対応して、判定出力値を非常に小さい値から次第に大きくすることにより、補正値の安定度を高く、かつデータバッファへの占有量のセンタへの引き込みを早くすることができる。また、利得器４２及び利得器４３へ供給する判定値は別々に供給される。
【００４３】
これにより、データデータバッファの占有状態を見ながら細かく適応的に制御が行え、引き込み時間は早く、引き込み時の安定度は非常に高くすることが出来る。
【００４４】
判定器４１、利得器４２、４３を合わせて判定回路４４のブロックとして纏めて構成することもできる。
【００４５】
次に、第１の積分器の構成の簡単化の例を示す。第１の積分器の整数部分の精度は、タイムスタンプの有するビット数は必ずしも必要ない。送受の網クロック周波数の精度の偏差を±１０ｐｐｍとすると、周期Ｔ＝３３ｍｓにおけるタイムスタンプの値の偏差は、１９．４４Ｍ×１０ＰＰＭ×０．０３３＝約６．５である。従って整数部は５ビットあれば２の補数で演算処理を行うことによって、±１６の範囲迄、差分補正値をカバーできることになる。
【００４６】
以上、本発明にＹるクロック再生回路の好適実施形態例の構成及び動作を詳述した。しかし、本発明は、斯る特定例のみに限定されるべきではなく、用途に応じて適宜変形、変更が可能であることが理解できよう。
【００４７】
【発明の効果】
上述の説明から理解される如く、本発明のクロック再生回路によると、網クロックが送信側と受信側で異なる場合に、タイムスタンプの値の誤差を補正できるようにデータバッファの占有量の状態から判定して安定した高精度で補正値を求める。この補正値を送信側のタイムスタンプに加算して、受信側のクロックに対する補正されたタイムスタンプを求め、これを基にタイムスタンプのパルス周期を高精度で再生することが可能であるという実用上の顕著な効果を有する。
【図面の簡単な説明】
【図１】本発明によるクロック再生回路の好適実施形態例のブロック図を示し、（Ａ）は送信部、（Ｂ）は受信部である。
【図２】図１におけるクロック再生回路の構成要素である補正値発生回路の第１具体例のブロック図である。
【図３】図１におけるクロック再生回路の補正値発生回路のだ２具体例のブロック図である。
【図４】従来のクロック再生回路の送信部のブロック図である。
【図５】従来のクロック再生回路の受信部のブロック図である。
【符号の説明】
１ 送信部
１０ 受信部
１１ セル分解手段
１２ データバッファ
１３ 加算器
１４、１４ 補正値発生回路
１５ 位相周期ループ
１６ 第３のカウンタ
１７ ゲート制御手段
１８ 第２のカウンタ
１９ パルス発生手段
２０ ゲート
３１、４１ 判定器
３２、４２ 第１の利得器
３３、３５ 加算器
３４、３６ レジスタ
３７ 第１の積分器
３８ 第２の積分器
３９ 第２の利得器
４４ 判定回路

Claims (3)

1. 受信セルからデータとタイムスタンプとを分解して出力するセル分解手段と、
   前記セル分解手段からの前記データを格納し、再生ソースクロックに応答して再生データが読み出されるデータバッファと、
   前記セル分解手段からのタイムスタンプが供給され、補正値と加算した値を補正タイムスタンプとして出力する加算器と、
   網クロックを計数するカウンタと、
   前記カウンタの出力と、前記加算器からの補正タイムスタンプとを比較し、両者が一致したときにパルスを発生するパルス発生手段と、
   前記カウンタの出力を予め定めたしきい値と比較し、前記カウンタの出力が前記しきい値を越えた時点で解放信号を出力するゲート制御手段と、
   前記パルス発生手段の出力を受け、前記ゲート制御手段からの解放信号により閉じられるゲートと、
   前記ゲートを通過した前記パルス発生手段からのパルスを逓倍して前記再生ソースクロックを再生する位相同期ループと、
   前記データバッファの占有量に基づいて、前記データバッファの占有量の平均値が所定値になるように前記タイムスタンプの前記補正値を出力する補正値発生回路と、
   を備えて成ることを特徴とするクロック再生回路。
2. 前記補正値発生回路は、判定器、第１と第２の積分器を備え、
   前記判定器は、前記データバッファの占有量がある所定のしきい値より大きければ前記データバッファの読出を早めて前記タイムスタンプ周期を小さくし、小さい場合には、前記データバッファの読出を遅くするように判定値を出力し、
   前記第１の積分器は、前記判定器から判定値が出力される毎に積分を行い、前記第１の積分器の出力の差分補正値がタイムスタンプ周期Ｔにおける網クロックの送受間での差分値に等しくなると、差分補正値を積分して得られる前記第２の積分器の出力の補正値は、タイムスタンプの周期が正しい時刻で再生されるような補正値を供給することを特徴とする請求項１に記載のクロック再生回路。
3. 前記第１及び第２の積分器は、加算器とレジスタとを含むことを特徴とする請求項２に記載のクロック再生回路。

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