JP2001177401A - 位相同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 デコーダで使用するクロックに位相揺らぎ
（ジッタ）を生じさせる信号が入力された場合でも、位
相の揺らぎを抑制し、クロック信号の急激な変化を防止
することができ、安定したデコード動作を行える位相同
期回路を得る。 【解決手段】 デコーダ側で使用されるクロック信号の
位相と、入力信号に含まれる基準時間情報の位相との差
分値に基づいて前記クロック信号の同期処理を行う位相
同期回路において、前記入力信号が前記クロック信号の
位相に揺らぎを生じさせる信号であるか否かを判定する
判定手段１１〜１７と、前記判定手段の判定結果に基づ
き同期処理の応答感度を変更する変更手段４〜６とを備
える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、放送衛星や地上
波を利用するデジタル放送、ケーブルを利用するケーブ
ルテレビ（以下、ＣＡＴＶと記す）放送、あるいはＤＶ
Ｄ等で用いられるＭＰＥＧ規格で圧縮されたプログラム
ストリームあるいはトランスポートストリームを復調す
るＭＰＥＧデコーダ等に使用される位相同期回路に関す
るものである。

【０００２】

【従来の技術】図１０は、一般に使用されている従来の
ＭＰＥＧデコーダを使用したデジタル衛星放送受信機の
ブロック図である。図において、１０１は受信信号を入
力する入力端子、１０２は入力端子１からの受信信号を
入力するチューナ・モジュール、１０３はチューナ・モ
ジュール１０２からの出力を入力とするデスクランブ
ラ、１０４はデスクランブラ１０３からの出力を入力と
するＭＰＥＧデマルチプレクサ、１０５はＭＰＥＧデマ
ルチプレクサ１０４からの出力を入力とするＭＰＥＧビ
デオデコーダ、１０６はＭＰＥＧデマルチプレクサ１０
４からの出力を入力とするＭＰＥＧオーディオデコー
ダ、１０７はＭＰＥＧビデオデコーダ１０５からの出力
を入力とするＮＴＳＣエンコーダ、１０８はＮＴＳＣ信
号を出力する出力端子、１０９はＭＰＥＧオーディオデ
コーダからの出力を入力とするＤ／Ａコンバータ、１１
０はアナログ音声信号を出力する出力端子、１１１は制
御用ＣＰＵである。

【０００３】受信機における信号処理を説明すると、ま
ず、衛星放送受信アンテナで受信した衛星波が、入力端
子１０１からチューナ・モジュール１０２へに入力され
る。チューナ・モジュール１０２は、受信トランスポン
ダの切り替え、復調、誤り訂正の復号などを行い、個別
のデータ列（ストリーム）が多重化されたＭＰＥＧトラ
ンスポート・ストリームを抽出する。このトランスポー
ト・ストリーム（以下、ＴＳと記す）は、デスクランブ
ラ１０３に入力され暗号解除されて、ＭＰＥＧデマルチ
プレクサ１０４に転送される。ＭＰＥＧデマルチプレク
サ１０４は、視聴者の選局操作に基づくプログラム仕様
情報（Program Specific Information：以下、ＰＳＩと
記す）を受信し、ＴＳから必要な映像データと音声デー
タを抽出し、ＭＰＥＧビデオデコーダ１０５及びＭＰＥ
Ｇオーディオデコーダ１０６に送出する。ＭＰＥＧビデ
オデコーダ１０５は、映像データの圧縮を解除し、ＮＴ
ＳＣエンコーダ１０７によりＮＴＳＣ信号に変換して出
力端子１０８よりテレビ受像機へＮＴＳＣ信号を出力す
る。ＭＰＥＧオーディオデコーダ１０６は、音声データ
の圧縮を解除し、Ｄ／Ａコンバータ１０９によりアナロ
グ音声信号に変換して、出力端子１１０よりテレビ受像
機へ出力する。制御用ＣＰＵ１１１は、これら一連の処
理を制御する。

【０００４】なお、ＣＡＴＶにおいても、ケーブルを介
して受信したデジタル信号が上記と同様の処理をされて
テレビ受像機へ出力される。このように、ＭＰＥＧデマ
ルチプレクサ１０４は、受信した衛星波に含まれるＭＰ
ＥＧのＴＳを映像データ、オーディオデータ、その他の
制御データに分解する機能を有している。また、一方
で、ＭＰＥＧデマルチプレクサ１０４、ＭＰＥＧビデオ
デコーダ１０５、ＭＰＥＧオーディオデコーダ１０６、
ＮＴＳＣエンコーダ１０７で使用するクロック信号の再
生処理を行う機能も有している。

【０００５】このクロック信号の再生処理とは、放送事
業者側で映像データや音声データを符号化して圧縮する
ＭＰＥＧエンコーダ（符号化装置）と、視聴者側で映像
データや音声データの圧縮を解除するＭＰＥＧデコーダ
（復号化装置）との間で共通の時間管理、すなわち同期
をとる処理である。次に、クロック信号の再生処理につ
いて説明する。

【０００６】図１１は、クロック信号の再生処理に用い
られる位相同期回路の構成を示すブロック図である。図
において、１はＴＳ信号が入力する入力端子、２は入力
端子１から入力したＴＳ信号内に含まれているプログラ
ム時刻基準参照値（ProgramClock Reference：以下、Ｐ
ＣＲと記す）から、後述するカウンタ部９より出力す
る、ＭＰＥＧデコーダにおいて時刻標準となる同期信号
の値（System Time Clock：以下、ＳＴＣと記す）を減
算する減算部（位相比較部）、３は減算部２の出力する
デジタル信号をアナログ信号に変換するデジタル／アナ
ログ変換部（以下、Ｄ／Ａ変換部と記す）、４はＤ／Ａ
変換部３の出力を入力とする第１のローパスフィルタ
（以下、第１のＬＰＦと記す）、７は第１のＬＰＦ４の
出力を入力とする電圧制御発振部（Voltage Control Os
cillator：以下、ＶＣＯと記す）、８はクロックを後段
回路に出力する出力端子。９はＶＣＯ７が出力するクロ
ックをカウントするカウンタ部である。

【０００７】位相同期回路におけるクロック信号の再生
処理には、ＴＳから抽出、分離されたＰＣＲが用いられ
る。このＰＣＲは、ビデオデコーダ１０５及びオーディ
オデコーダ１０６を含むＭＰＥＧデコーダにおいて、Ｓ
ＴＣの値を放送業者側のＭＰＥＧエンコーダ側で意図し
た値、すなわち、ＭＰＥＧ２の場合では２７ＭＨｚのク
ロック周波数に設定、補正するための情報であり、特定
のストリームの中に４２ビットの長さで含まれている。
クロック信号ＣＬＫの再生処理について説明すると、ま
ず、特定のストリームから抽出したＰＣＲの値を、その
ままカウンタ部９に書き込み（設定し）、カウンタ部９
から出力されるＳＴＣとＰＣＲとを同期状態（同じ値）
として初期化する。カウンタ９は書き込まれたＰＣＲを
初期値とし、ＶＣＯ７から出力される受信クロックをカ
ウントしてカウントアップしていく。次のＰＣＲが入力
されると、減算部２においてＰＣＲを受信した時のカウ
ンタ部９からのＳＴＣとの減算処理を行う。ＰＣＲ及び
ＳＴＣ両者のクロック信号の位相が完全に一致している
場合には、減算部の出力は０となる。一方、両者の位相
が相違する場合には、その差分をＤ／Ａ変換部３及び第
１のＬＰＦ４を介して電圧信号に変換してＶＣＯ７に印
加する。この電圧信号によりＶＣＯ７から出力されるク
ロック信号CLKの周波数が補正されることにより、ＣＬ
Ｋの位相補正される。カウンタ部９は、ＶＣＯ７から出
力されるクロック信号CLKによりカウントアップするよ
うに構成されているので、ＶＣＯ７の出力変化に応じて
カウント値、すなわち、ＳＴＣの位相が制御される。

【０００８】このように、ＰＣＲに基づいてクロック信
号を再生処理することにより、ＭＰＥＧデコーダ側のク
ロック信号ＣＬＫの位相を、ＭＰＥＧエンコーダ側と正
確に一致させることができる。そのため、ビデオデコー
ダ１０５及びオーディオデコーダ１０６に付属して設け
られるバッファメモリのデータ量がオーバフロー、アン
ダーフロー状態となることを防止することができ、ま
た、再生出力の時刻管理情報（Presentation Time Stam
p：以下、ＰＴＳと記す）を用いた映像データと音声デ
ータの同期をとることができる。このような位相同期回
路によるクロック信号の再生処理は、ストリーム中のＰ
ＣＲが正確に生成されていることを前提としている。

【０００９】

【発明が解決しようとする課題】ところで、多数の個別
のストリームを時分割多重化したパケット（トランスポ
ート・ストリームパケット：以下、ＴＳパケットと記
す）の構造は、ビデオエレメンタリーストリーム、オー
ディオエレメンタリーストリームを含んだパケットエレ
メンタリー・ストリーム（Packetized Elementary Stre
am：以下、ＰＥＳと記す）パケットや、ＰＥＳパケット
とは異なる階層でＰＳＩ、ＰＣＲ等から含まれる多重階
層構造を有している。

【００１０】そのため、ＭＰＥＧエンコーダ側におい
て、入力されたデータから直接ＴＳパケットを生成する
場合、ＰＣＲを作成して挿入することは容易に行うこと
ができるが、エレメンタリーストリームまたはＰＥＳパ
ケットのデータのみを合成して、ＴＳパケットを生成し
ようとすると、ＰＣＲがＴＳパケットのレベルで含まれ
ているため、エレメンタリストリームが作成された時の
クロックの位相が反映されず、正確なＰＣＲを作成して
挿入することができない。

【００１１】また、通信網の関係から他の情報と時分割
で多重して伝送するために伝送速度を上げて伝送する通
信網を介しているような場合、送信側では、送信基準ク
ロック源からの基準周波数のクロックに基づいて計時す
るカウンタからランダムな間隔で時刻が読出され、時刻
情報ＰＣＲとして通信網に送信される。

【００１２】この時刻情報ＰＣＲは、所定間隔１００ｍ
ｓ以内のランダムな間隔でカウンタから読出されるもの
で、その値は直前の読出しからの時刻Ｔを示す。受信側
では、上記通信網を介して時刻情報を受信時刻情報とし
て受信し、位相同期回路により受信クロックが再生され
る。このとき伝送信号は伝送速度を上げて伝送した場
合、ＴＳデータは有効データ期間信号と共に上記有効デ
ータ期間信号で示される期間に時間圧縮されバースト的
に伝送されることになり時刻情報に時間的ずれが生じ、
受信時刻情報の到着時刻が変動する。また、上記は、Ｔ
Ｓについて説明したが、プログラムストリームの場合も
同様であり、上記プログラムストリームの場合はシステ
ム時刻基準参照値（System Clock Reference：以下、Ｓ
ＣＲと記す）は、所定間隔７００ｍｓ以内のランダムな
間隔で同様にカウンタから読出されるもので、その値は
直前の読出しからの時刻Ｔを示す。受信側では、上記通
信網を介して時刻情報を受信時刻情報として受信し、位
相同期回路により受信クロックが再生される。

【００１３】上記のような時刻情報の到着時刻の変動
は、ＳＴＣの位相の揺らぎ（ジッタ）として現れ、従来
の位相同期回路ではこの種の位相の揺らぎを抑制できな
いことから、上記のような通信網での伝送信号は安定し
た受信動作ができないという問題点があった。

【００１４】また、上述のような問題点の解消に例えば
ＩＴＵＴ−Ｔ勧告Ｈ．２２０．０では、受信されたデー
タをバッファし、受信データのシンタックス中に示され
ている伝送レートを使ってバッファから近似的に一定の
レートで伝送する方法が開示されているが、上記伝送レ
ートは正確なレートを示しているわけではないのでバッ
ファを付加することに加えてバッファ内のデータの充足
度を監視し制御しなければならないという問題点があっ
た。

【００１５】この発明は、上述のような課題を解消する
ためになされたもので、サンプリング周波数近傍で位相
の揺らぎが発生する場合でも精度良くクロックを再生す
ることにより、ビデオデコーダ１０５及びオーディオデ
コーダ１０６に付属して設けられるバッファメモリのデ
ータ量がオーバフロー、アンダーフロー状態となること
を防止することができるとともに、再生出力のＰＴＳを
用いた映像データと音声データの同期をとることができ
る位相同期回路を提供することを目的としている。

【００１６】

【課題を解決するための手段】本発明に係る位相同期回
路は、デコーダ側で使用されるクロック信号の位相と、
入力信号に含まれる基準時間情報の位相との差分値に基
づいて前記クロック信号の同期処理を行う位相同期回路
において、前記入力信号が前記クロック信号の位相に揺
らぎを生じさせる信号であるか否かを判定する判定手段
と、前記判定手段の判定結果に基づき同期処理の応答感
度を変更する変更手段とを備えたことを特徴とする。

【００１７】また、本発明に係る位相同期回路は、前記
変更手段を、前記入力信号が前記クロック信号の位相に
揺らぎを生じさせる信号である場合には同期処理の応答
感度を所定値より低くするように構成したことを特徴と
する。

【００１８】また、本発明に係る位相同期回路は、前記
判定手段を、前記差分値の絶対値がある閾値より大きく
なる期間が所定期間以上続いた場合、あるいは前記絶対
値がある閾値より大きくなる確率が所定値以上となった
場合に、前記入力信号が前記クロック信号の位相に揺ら
ぎを生じさせる信号であると判定するように構成したこ
とを特徴とする。

【００１９】また、本発明に係る位相同期回路は、前記
判定手段を、前記差分値の絶対値を算出する絶対値算出
部と、算出した差分絶対値を第１の閾値と比較し、第１
の閾値より大きい場合にはアップカウント、小さい場合
にはダウンカウントするアップダウンカウンタと、前記
アップダウンカウンタのカウント値を第２の閾値と比較
し、第２の閾値より大きい場合には前記入力信号が前記
クロック信号の位相に揺らぎを生じさせる信号であると
判定し、小さい場合には前記入力信号が前記クロック信
号の位相に揺らぎを生じさせる信号ではないと判定する
比較器から構成したことを特徴とする。

【００２０】また、本発明に係る位相同期回路は、前記
判定手段を、前記差分値の絶対値を算出する絶対値算出
部と、算出した差分絶対値を所定数集めて平滑化処理す
る平滑部と、前記平滑部の出力の大小に応じて前記入力
信号が前記クロック信号の位相に揺らぎを生じさせる程
度を判定し、判定結果に応じた制御信号を発生する制御
信号発生部とから構成したことを特徴とする。

【００２１】また、本発明に係る位相同期回路は、前記
判定手段を、入力信号の有効・無効を表わすデータを入
力として、無効データが入力される期間が所定期間以上
続いた場合、あるいは無効データが入力される確率が所
定値以上となった場合に、前記入力信号が前記クロック
信号の位相に揺らぎを生じさせる信号であると判定する
ように構成したことを特徴とする。

【００２２】また、本発明に係る位相同期回路は、前記
判定手段を、入力信号の有効・無効を表わすデータを入
力として、無効データが入力する期間を求め、求めた期
間を第１の閾値と比較し、第１の閾値より大きい場合に
は無効データが入力する毎にアップカウント、小さい場
合にはダウンカウントするアップダウンカウンタと、前
記アップダウンカウンタのカウント値を第２の閾値と比
較し、第２の閾値より大きい場合には前記入力信号が前
記クロック信号の位相に揺らぎを生じさせる信号である
と判定し、小さい場合には前記入力信号が前記クロック
信号の位相に揺らぎを生じさせる信号ではないと判定す
る比較器とから構成したことを特徴とする。

【００２３】また、本発明に係る位相同期回路は、前記
判定手段を、入力信号の有効・無効を表わすデータを入
力とし、無効データが入力する期間を所定数集めて平滑
化処理する平滑部と、前記平滑部の出力の大小に応じて
前記入力信号が前記クロック信号の位相に揺らぎを生じ
させる程度を判定し、判定結果に応じた制御信号を出力
する制御信号発生部とから構成したことを特徴とする。

【００２４】また、本発明に係る位相同期回路は、前記
変更手段における応答感度の変更を、同期処理に用いら
れる低域通過フィルタの通過帯域の変更により行うよう
に構成したことを特徴とする。

【００２５】また、本発明に係る位相同期回路は、前記
変更手段における応答感度の変更を、同期処理に用いら
れる係数器の乗算係数の変更により行うように構成した
ことを特徴とする。

【００２６】また、本発明に係る位相同期回路は、入力
信号の有効・無効を表わすデータを入力とし、無効デー
タが入力する期間を所定数集めて平滑化処理する平滑部
と、前記平滑部の出力に基づいて前記クロック信号の時
刻ずれ量を算出する時刻ずれ量算出部と、算出した時刻
ずれ量に基づいて前記クロック信号の補正する補正手段
とをさらに備えるように構成したことを特徴とする。

【００２７】

【発明の実施の形態】以下、この発明をその実施の形態
を示す図面に基づいて具体的に説明する。 実施の形態１．図１はこの発明の実施の形態１であるＭ
ＰＥＧデータ受信装置の位相同期回路を示すものであ
る。同図において、１はＴＳ信号に含まれるPCRが入力
する入力端子、２は入力したＰＣＲから、後述するカウ
ンタ部９より出力するＳＴＣを減算する減算部、３は減
算部２の出力するデジタル信号値をアナログ信号に変換
するＤ／Ａ変換部、４はＤ／Ａ変換部３の出力を入力と
する第１のＬＰＦ、５はＤ／Ａ変換部３の出力を入力と
する第２のＬＰＦ、６は後述する比較器１７の出力に基
づき第１のＬＰＦ４の出力と第２のＬＰＦ５の出力とを
切り替えて出力するスイッチ部であって、該スイッチ部
により位相同期回路の応答感度が変更される。７はスイ
ッチ部６の出力を入力とするＶＣＯ、８はＶＣＯから出
力する受信クロックを出力する出力端子、９はＶＣＯか
ら出力する受信クロックをカウントするカウンタ部、１
０はカウンタ部９から出力するＳＴＣを後段に出力する
出力端子、１１は減算器２から出力するデジタル信号値
を入力とする絶対値算出部、１２は任意の値を示す閾
値、１３は絶対値算出部１１の出力と閾値１２を入力と
する比較器、１４は後述するアップ・ダウンカウンタ１
５の初期値、１５は比較器１３の出力と初期値１４を入
力とするアップ・ダウンカウンタ、１６は任意の値を示
す閾値、１７はアップ・ダウンカウンタ１５の出力と閾
値１６を入力とする比較器である。絶対値算出部１１乃
至比較器１７により判定手段を構成する。

【００２８】減算部２は、入力端子１から入力するＰＣ
Ｒと、カウンタ部９から出力されるＳＴＣとの減算処理
を行う。ＰＣＲ及びＳＴＣ両者のクロック信号の位相が
完全に一致している場合には、減算部２の出力は０とな
る。一方、両者の位相が相違する場合には、その差分値
がＤ／Ａ変換部３及び絶対値算出部１１に出力する。Ｄ
／Ａ変換部３の出力は、判定手段からの判定信号により
スイッチ部６で切り替えられる特性の異なった第１のＬ
ＰＦ４と第２のＬＰＦ５のいすれか一方を介して電圧信
号に変換されＶＣＯ７に印加される。ＶＣＯ７は前記電
圧信号により受信クロックの周波数を補正することによ
り、位相を補正して出力端子８に出力する。カウンタ部
９は、ＶＣＯ７から出力される受信クロックをカウント
アップするように構成されているので、ＶＣＯ７の出力
変化に応じてカウント値、すなわち、ＳＴＣの位相が制
御される。

【００２９】絶対値算出部１１は、減算部２から出力さ
れる差分値の絶対値を算出し、比較器１３によりこの差
分値の絶対値が任意の閾値１２より大きい場合はＰＣＲ
が到来する毎にアップ・ダウンカウンタ１５をカウント
アップさせ、小さい場合にはカウントダウンさせる。比
較器１７はアップ・ダウンカウンタ１５のカウント値が
任意の閾値１６より小さい場合には従来例と同様の第１
のＬＰＦ４を電圧信号が通過するようにスイッチ部６を
切り替え、大きい場合には第１のＬＰＦ４と比べより低
い帯域のみを通過させる第２のＬＰＦ５を電圧信号が通
過するようにスイッチ部６を切り替える。なお、アップ
・ダウンカウンタ１５は、新たなＴＳが入力され位相同
期回路が同期処理を開始する毎に初期値を初期設定する
ものとする。

【００３０】以上の動作により、ＴＳデータが伝送信号
処理等により時間圧縮されバースト的に伝送されること
によりＰＣＲの到着時刻に時間的ずれが生じ、上記ＰＣ
ＲとＭＰＥＧデコーダのＳＴＣとの差分値の絶対値が任
意の閾値１２より大きく算出される確率が増えるとアッ
プ・ダウンカウンタのカウンタ１５の値が大きくなり、
この値が任意の閾値１６より大きくなると、判定手段は
ＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデー
タが入力されていると判定し、位相同期回路のループフ
ィルタであるＬＰＦを低感度である第２のＬＰＦ５に切
り替える。これにより、位相同期回路は低感度な応答を
する同期処理を行い位相の揺らぎを抑制できる。

【００３１】実施の形態２．図２はこの発明の実施の形
態２であるＭＰＥＧデータ受信装置の位相同期回路を示
すものである。同図において、１８は入力するＴＳ信号
のうち有効データが入力されている期間を示す有効デー
タ期間信号を入力する入力端子、１９は入力端子１８か
ら入力する有効データ期間信号を入力とするカウンタ
部、２０は任意の値を示す閾値、２１はカウンタ部１９
の出力と閾値２０を入力とする比較器、２２は任意の値
を示す閾値、２２は後述するアップ・ダウンカウンタ２
３の初期値、２３は比較器２１の出力と初期値２２を入
力とするアップ・ダウンカウンタ、２４は任意を示す閾
値、２５はアップ・ダウンカウンタ２３の出力と閾値２
４を入力とする比較器である。カウンタ部１９乃至比較
器２５により判定手段が構成される。

【００３２】カウンタ部１９は、入力端子１８から入力
するＴＳ信号のうち有効データが入力されている期間を
示す有効データ期間信号を用いて無効データが入力開始
された時点を起点として受信クロックでカウントし、無
効期間幅を受信クロックのカウント値として数値化す
る。数値化された無効期間幅は比較器２１によりが任意
の閾値２０と比較され数値化された無効期間幅が大きい
場合は無効データが入力される毎にアップ・ダウンカウ
ンタ２３をカウントアップさせ、小さい場合にはカウン
トダウンさせる。比較器２５はアップ・ダウンカウンタ
２３のカウント値が任意の閾値２４より小さい場合には
従来例と同様の第１のＬＰＦ４を電圧信号が通過するよ
うにスイッチ部６を切り替え、大きい場合には第１のＬ
ＰＦ４と比べより低い帯域のみを通過させる第２のＬＰ
Ｆ５を電圧信号が通過するようにスイッチ部６を切り替
える。なお、アップ・ダウンカウンタ２３は、ＴＳが入
力され位相同期回路が同期処理を開始する毎に初期値を
初期設定するものとする。

【００３３】以上の動作により、ＴＳデータが時間圧縮
されバースト的に伝送されることによりＰＣＲの到着時
刻に時間的ずれが生じるような信号が入力される場合、
ＴＳ信号のうち有効データが入力されている期間を示す
有効データ期間信号を用いて無効期間幅が任意の閾値２
０より大きい幅で到来する頻度が高くなるとアップ・ダ
ウンカウンタのカウンタ２３値が大きくなり、この値が
任意の閾値２４より大きくなると、判定手段はＳＴＣの
位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力
されていると判定し、位相同期回路のループフィルタで
あるＬＰＦを低感度である第２のＬＰＦ５に切り替え
る。これにより、位相同期回路は低感度な応答をする同
期処理を行い位相の揺らぎを抑制できる。

【００３４】実施の形態３．図３はこの発明の実施の形
態３であるＭＰＥＧデータ受信装置の位相同期回路を示
すものである。同図において、２６は減算器２の出力を
入力とする第１の係数器、２７は減算器２の出力を入力
とする第２の係数器、２８は比較器１７の出力に基づき
第１の係数器２６の出力と第２の係数器２７の出力とを
切り替えるセレクタであって、該セレクタにより位相同
期回路の応答感度が変更される。２９はセレクタ２８の
出力と後述するＤフリップフロップの出力を入力とする
加算器、３０は加算器２９の出力を入力とするＤフリッ
プフロップである。判定手段については実施の形態１で
説明したものと同様である。

【００３５】第１の係数器２６は減算器２の差分値に０
＜Ａ＜１の係数Ａを乗算し、第２の係数器２７は０＜Ｂ
＜Ａ＜１の係数Ｂを乗算する。セレクタ２８はアップ・
ダウンカウンタ１５のカウント値が任意の閾値１６より
小さい場合に第１の係数器で乗算された差分値を選択
し、大きい場合に第２の係数器で乗算された差分値を選
択する。加算器２９はいずれか一方の係数で乗算された
差分値と後述するＤフリップフロップ３０から出力する
制御電圧のデジタル値を加算する。Ｄフリップフロップ
３０は加算器２９から出力した制御電圧のデジタル値を
ＰＣＲが入力される毎のタイミングで記憶する。Ｄ／Ａ
変換部３はＤフリップフロップで記憶された値を電圧信
号に変換してＶＣＯ７に印加する。

【００３６】以上の動作により、ＴＳデータが時間圧縮
されバースト的に伝送されることによりＰＣＲの到着時
刻に時間的ずれが生じ、上記ＰＣＲとＭＰＥＧデコーダ
の時刻標準となる同期信号の値であるＳＴＣとの差分値
の絶対値が任意の閾値１２より大きく算出される確率が
増えるとアップ・ダウンカウンタのカウンタ１５の値が
大きくなり、この値が任意の閾値１６より大きくなる
と、判定手段は、ＳＴＣの位相の揺らぎ（ジッタ）を生
じさせるＴＳデータが入力されていると判定し、位相同
期回路の第１の係数器２６と加算器２９とＤフリップフ
ロップ３０で構成しているデジタルの巡回型ループフィ
ルタの係数器をより小さな係数で乗算する第２の係数器
に切り替える。これにより、位相同期回路は低感度な応
答をする同期処理を行い位相の揺らぎを抑制できる。

【００３７】実施の形態４．図４はこの発明の実施の形
態４であるＭＰＥＧデータ受信装置の位相同期回路を示
すものである。同図において、２８は比較器２５の出力
に基づいて第１の係数器２６の出力と第２の係数器２７
の出力とを切り替えるセレクタであって、該セレクタに
より位相同期回路の応答感度が変更される。判定手段は
実施の形態２と同様である。

【００３８】セレクタ２８はアップ・ダウンカウンタ２
３のカウント値が任意の閾値２４より小さい場合に第１
の係数器で乗算された差分値を選択し、大きい場合に第
２の係数器で乗算された差分値を選択する。

【００３９】以上の動作により、ＴＳデータが時間圧縮
されバースト的に伝送されることによりＰＣＲの到着時
刻に時間的ずれが生じるような信号が入力される場合、
ＴＳ信号のうち有効データが入力されている期間を示す
有効データ期間信号を用いて無効期間幅が任意の閾値２
０より大きい幅で到来する頻度が高くなるとアップ・ダ
ウンカウンタのカウンタ２３値が大きくなり、この値が
任意の閾値２４より大きくなると、判定手段はＳＴＣの
位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力
されていると判定し、位相同期回路の第１の係数器２６
と加算器２９とＤフリップフロップ３０で構成している
デジタルの巡回型ループフィルタの係数器をより小さな
係数で乗算する第２の係数器に切り替える。これによ
り、位相同期回路は低感度な応答をする同期処理を行い
位相の揺らぎを抑制できる。

【００４０】実施の形態５．図５はこの発明の実施の形
態５であるＭＰＥＧデータ受信装置の位相同期回路を示
すものである。同図において、３１は絶対値算出部１１
の出力を入力とする平滑部、３２は平滑部３１の出力を
入力とする制御信号発生部、３３は制御信号発生部３２
の出力に基づき減算器２の出力に乗算する係数を変更す
る可変係数器であって、該可変係数器により位相同期回
路の応答感度が変更される。２９は可変係数器３３の出
力とＤフリップフロップ３０を加算する加算器である。
絶対値算出部１１、平滑部３１及び制御信号発生部３２
により判定手段を構成する。

【００４１】可変係数器３３は減算器２の差分値に０＜
Ｘ＜１の係数Ｘを乗算する。係数Ｘは後述する制御信号
発生部３２より出力される制御信号により段階的に切り
替えられる。加算器２９は可変係数器で乗算された差分
値と後述するＤフリップフロップ３０から出力する制御
電圧のデジタル値を加算する。Ｄフリップフロップ３０
は加算器２９から出力した制御電圧のデジタル値をＰＣ
Ｒが入力される毎のタイミングで記憶する。Ｄ／Ａ変換
部３はＤフリップフロップ３０で記憶された値を電圧信
号に変換してＶＣＯ７に印加する。

【００４２】絶対値算出部１１は、前記減算部２から出
力される差分値の絶対値を算出し、平滑部３１により任
意回数算出された差分値の絶対値を平滑する。制御信号
発生部３２は平滑部３１から出力した値に応じた制御信
号を発生させる。可変係数器３３は平滑部３１から出力
する値が大きいほど係数Ｘが小さくなるよう段階的に係
数を切り替える。

【００４３】以上の動作により、ＴＳデータが時間圧縮
されバースト的に伝送されることによりＰＣＲの到着時
刻に時間的ずれが生じ、上記ＰＣＲとＭＰＥＧデコーダ
の時刻標準となる同期信号の値であるＳＴＣとの差分値
が算出され、その差分値の絶対値を任意回数分で平滑
し、その値が大きくなると判定手段はＳＴＣの位相の揺
らぎ（ジッタ）を生じさせるＴＳデータが入力されてい
ると判定し、位相同期回路の多段係数器３３と加算器２
９とＤフリップフロップ３０で構成しているデジタルの
巡回型ループフィルタの係数をその値に応じて段階的に
切り替え、切り替えた係数を乗算するようにする。これ
により、位相同期回路は入力されるＴＳデータの状態に
応じた低感度な応答をするより細やかな同期処理を行う
ことができ位相の揺らぎが抑制される。なお、本実施の
形態では、制御信号発生部３２の出力に基づき可変係数
器３３の乗算係数を切り替える場合について説明した
が、位相同期回路を実施の形態１のように構成し、ＬＰ
Ｆの通過帯域を切り替え制御するように構成してもよ
い。

【００４４】実施の形態６．図６はこの発明の実施の形
態６であるＭＰＥＧデータ受信装置の位相同期回路を示
すものである。同図において、３４はカウンタ部１９の
出力を入力とする平滑部、３５は平滑部３４の出力を入
力とする制御信号発生部、３３は制御信号発生部３５の
出力に基づき、減算器２の出力に乗算する係数を変更す
る可変係数器であって、該可変係数器により位相同期回
路の応答感度が変更される。カウンタ部１９、平滑部３
４及び制御信号発生部３５により判定手段を構成する。

【００４５】平滑部３４は、カウンタ部１９でカウント
したＴＳ信号のうち有効データが入力されている期間を
示す有効データ期間信号を用いて無効データが入力開始
された時点を起点として受信クロックでカウントし数値
化された無効期間幅を無効データが到来した任意回数分
で平滑する。制御信号発生部３５は平滑部３４から出力
した値に応じて制御信号を発生させる。可変係数器３３
は平滑部３５から出力する値が大きいほど係数Ｘが小さ
くなるよう段階的に係数を切り替える。

【００４６】以上の動作により、ＴＳデータが時間圧縮
されバースト的に伝送されることによりＰＣＲの到着時
刻に時間的ずれが生じるような信号が入力される場合、
ＴＳ信号のうち有効データが入力されている期間を示す
有効データ期間信号を用い、無効期間幅を所定数集めて
平滑化する。そして、その値が大きくなると判定手段は
ＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデー
タが入力されていると判定し、位相同期回路の可変係数
器３３と加算器２９とＤフリップフロップ３０で構成し
ているデジタルの巡回型ループフィルタの係数をその値
に応じて段階的に切り替え、切り替えた係数を乗算す
る。これにより、位相同期回路は入力されるＴＳデータ
の状態に応じた低感度な応答をするよりきめ細やかな同
期処理が行え、位相の揺らぎを抑制できる。なお、本実
施の形態では、制御信号発生部３５の出力に基づき可変
係数器３３の乗算係数を切り替える場合について説明し
たが、位相同期回路を実施の形態２のように構成し、Ｌ
ＰＦの通過帯域を切り替え制御するように構成してもよ
い。

【００４７】実施の形態７．図７はこの発明の実施の形
態７であるＭＰＥＧデータ受信装置の位相同期回路を示
すものである。同図において、３４はカウンタ部１９の
出力を入力とする平滑部、３６は平滑部３４の出力を入
力とする時刻ずれ量算出部、３７はカウンタ部９からの
出力であるＳＴＣと時刻ずれ量算出部３６の出力を入力
とする加算器、１０は加算器３７から出力する補正され
たＳＴＣを後段に出力する出力端子である。平滑部３
４、時刻ずれ量算出部３６、加算器３７以外の構成は実
施の形態２と同様であるので詳しい説明は省略する。

【００４８】平滑部３４は、カウンタ部１９でカウント
したＴＳ信号のうち有効データが入力されている期間を
示す有効データ期間信号を用いて無効データが入力開始
された時点を起点として受信クロックでカウントし数値
化された無効期間幅を無効データが到来した任意回数分
で平滑する。時刻ずれ量算出部３６は、平滑部３４から
出力される数値化された無効期間幅よりＴＳデータが時
間圧縮されバースト的に伝送されることで生じるＰＣＲ
の到着時刻の時間的ずれを算出し、この時間的ずれを受
信クロックのカウント値に換算して出力する。加算器３
７はカウンタ９から出力したＳＴＣと時刻ずれ量算出部
３６から出力する受信クロックのカウント値に換算した
時間的ずれを加算し、補正したＳＴＣとして後段に出力
する補正手段として機能する。

【００４９】以上の動作により、ＴＳデータが時間圧縮
されバースト的に伝送されることによりＰＣＲの到着時
刻に時間的ずれが生じるような信号が入力される場合、
ＴＳ信号のうち有効データが入力されている期間を示す
有効データ期間信号を用いて無効期間幅が一定の閾値２
０より大きい幅で到来する頻度が高くなるとアップ・ダ
ウンカウンタのカウンタ２３値が大きくなり、この値が
任意の閾値２４より大きくなると、判定手段はＳＴＣの
位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力
されていると判定し、位相同期回路のループフィルタで
あるＬＰＦを低感度である第２のＬＰＦ５に切り替え
る。また、無効期間幅を無効データが到来した任意回数
分で平滑し（平滑部３４）、この値をもとに位相同期回
路により発生させたＳＴＣの時刻ずれ量を算出（時刻ず
れ量算出部３６）して補正値を加算器３７において加算
する。これらの動作により位相同期回路は低感度な応答
をする同期処理を行い位相の揺らぎを抑制でき、また、
位相同期回路で発生したＳＴＣの時刻ずれを補正してＭ
ＰＥＧデコード処理できる。

【００５０】実施の形態８．図８はこの発明の実施の形
態８であるＭＰＥＧデータ受信装置の位相同期回路を示
すものである。図から明らかなように、平滑部３４、時
刻ずれ量算出部３６、加算器３７を除く構成は実施の形
態４において説明した図４と同様である。

【００５１】動作については上述した実施の形態４及び
７で説明したのと同様であり、以下、簡単に説明する。
ＴＳデータが時間圧縮されバースト的に伝送されること
によりＰＣＲの到着時刻に時間的ずれが生じるような信
号が入力される場合、ＴＳ信号のうち有効データが入力
されている期間を示す有効データ期間信号を用いて無効
期間幅が任意の閾値２０より大きい幅で到来する頻度が
高くなるとアップ・ダウンカウンタのカウンタ２３値が
大きくなり、この値が任意の閾値２４より大きくなる
と、判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じ
させるＴＳデータが入力されていると判定し、位相同期
回路の第１の係数器２６と加算器２９とＤフリップフロ
ップ３０で構成しているデジタルの巡回型ループフィル
タの係数器をより小さな係数で乗算する第２の係数器に
切り替える。また、無効期間幅を無効データが到来した
任意回数分で平滑し、この値をもとに位相同期回路によ
り発生させたＳＴＣの時刻ずれ量を算出し、この補正値
を加算器３７において加算する。これらの動作により位
相同期回路は低感度な応答をする同期処理を行い位相の
揺らぎを抑制できるとともに、位相同期回路で発生した
ＳＴＣの時刻ずれを補正してＭＰＥＧデコード処理でき
る。

【００５２】実施の形態９．図９はこの発明の実施の形
態９であるＭＰＥＧデータ受信装置の位相同期回路を示
すものである。図から明らかなように、時刻ずれ量算出
部３６、加算器３７を除く構成は実施の形態６において
説明した図６と同様である。

【００５３】動作については上述した実施の形態６及び
７で説明したのと同様であり、以下、簡単に説明する。
ＴＳデータが時間圧縮されバースト的に伝送されること
によりＰＣＲの到着時刻に時間的ずれが生じるような信
号が入力される場合、ＴＳデータのうち有効データが入
力されている期間を示す有効データ期間信号を用い、無
効期間幅を所定数集めて平滑化する。そして、その値が
大きくなると判定手段はＳＴＣの位相の揺らぎ（ジッ
タ）を生じさせるＴＳデータが入力されていると判定
し、位相同期回路の多段係数器３３と加算器２９とＤフ
リップフロップ３０で構成しているデジタルの巡回型ル
ープフィルタの係数をその値に応じて段階的に切り替
え、切り替えた計数で乗算する。また、無効期間幅を無
効データが到来した任意回数分で平滑し、この値をもと
に位相同期回路により発生したＳＴＣの時刻ずれ量を算
出し、その補正値を加算器３７において加算する。これ
らの動作により位相同期回路は入力されるＴＳデータの
状態に応じた低感度な応答をする同期処理を行い位相の
揺らぎを抑制でき、また、位相同期回路で発生したＳＴ
Ｃの時刻ずれを補正してＭＰＥＧデコード処理できる。

【００５４】なお、実施の形態１〜９では、入力信号を
ＴＳとしてＴＳ信号内に含まれているＰＣＲを抽出、処
理することで説明しているが、入力信号をプログラムス
トリームとしてプログラムストリーム内に含まれるＳＣ
Ｒを抽出、処理することでも同様の効果が得られる。ま
た、上記実施の形態７〜９では実施の形態２，４，６の
位相同期回路に対してＳＴＣ補正用の回路（平滑部３
４、時刻ずれ量算出部、加算器３７）を設けたものを説
明したが、実施の形態１，３，５の位相同期回路に対し
て設けるようにしてもよいのは当然である。すなわち、
例えば図１、図３、図５の位相同期回路において、有効
データ期間信号入力端子１８、カウンタ部１９、平滑部
３４、時刻ずれ量算出部、加算器３７を追加し、ＶＣＯ
７の出力をカウンタ１９にも入力させ、減算器２から出
力端子１０までの間に加算器３７を介在させるように接
続する。

【００５５】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。

【００５６】本発明に係る位相同期回路によれば、デコ
ーダで使用するクロックに位相揺らぎ（ジッタ）を生じ
させる信号が入力されている場合には、位相同期回路の
応答感度を低感度に切り替えるように構成しているの
で、位相の揺らぎを抑制し、クロック信号の急激な変化
を防止することができ、安定したデコード動作を行える
効果がある。

【００５７】また、本発明に係る位相同期回路によれ
ば、クロックに含まれる時間的オフセットを除去するこ
とができるので、従来、時間的オフセットを持った状態
でデコードされていたデコード処理が、本来の時刻での
デコード処理となり、データの再生において正確な同期
をとることができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１を示す位相同期回路
図である。

【図２】 この発明の実施の形態２を示す位相同期回路
図である。

【図３】 この発明の実施の形態３を示す位相同期回路
図である。

【図４】 この発明の実施の形態４を示す位相同期回路
図である。

【図５】 この発明の実施の形態５を示す位相同期回路
図である。

【図６】 この発明の実施の形態６を示す位相同期回路
図である。

【図７】 この発明の実施の形態７を示す位相同期回路
図である。

【図８】 この発明の実施の形態８を示す位相同期回路
図である。

【図９】 この発明の実施の形態９を示す位相同期回路
図である。

【図１０】 従来のＭＰＥＧデコーダを使用したデジタ
ル衛星放送受信機を示す図である。

【図１１】 従来の位相同期回路図である。

【符号の説明】

１ 入力端子、２ 減算器、３ デジタル／アナログ変
換器、４ 第１のローパスフィルタ、５ 第２のローパ
スフィルタ、６ スイッチ、７ 電圧制御発振部、８
出力端子、９ カウンタ部、１０ 出力端子、１１絶対
値算出部、１２閾値、１３ 比較器、１４ 初期値、１
５ アップ・ダウンカウンタ、１６閾値、１７ 比較
器、１８ 入力端子、１９ カウンタ部、２０ 閾値、
２１比較器、２２ 初期値、２３ アップ・ダウンカウ
ンタ、２４ 閾値、２５ 比較器、２６ 第１の係数
器、２７ 第２の係数器、２８ セレクタ、２９ 加算
器、３０ Ｄフリップフロップ、３１ 平滑部、３２
制御信号発生部、３３可変係数器、３４ 平滑部、３５
制御信号発生部、３６ 時刻ずれ量算出部、３７ 加
算器、１０１ 入力端子、１０２ チューナ・モジュー
ル、１０３ デスクランブラ、１０４ ＭＰＥＧデマル
チプレクサ、１０５ ＭＰＥＧビデオデコーダ、１０６
ＭＰＥＧオーディオデコーダ、１０７ ＮＴＳＣエン
コーダ、１０８ 出力端子、１０９ Ｄ／Ａコンバー
タ、１１０ 出力端子、１１１ 制御用ＣＰＵ。

フロントページの続き Ｆターム(参考） 5J106 AA04 BB02 BB04 CC01 CC26 CC38 CC41 CC52 DD09 DD19 DD36 DD44 EE10 FF02 GG07 HH10 JJ09 KK05 KK25 LL07 5K047 AA06 CC08 GG09 GG45 MM33 MM35 MM46 MM50 MM58 MM63

Claims (11)

【特許請求の範囲】
1. 【請求項１】 デコーダ側で使用されるクロック信号の
   位相と、入力信号に含まれる基準時間情報の位相との差
   分値に基づいて前記クロック信号の同期処理を行う位相
   同期回路において、 前記入力信号が前記クロック信号の位相に揺らぎを生じ
   させる信号であるか否かを判定する判定手段と、 前記判定手段の判定結果に基づき同期処理の応答感度を
   変更する変更手段とを備えたことを特徴とする位相同期
   回路。
2. 【請求項２】 前記変更手段は、前記入力信号が前記ク
   ロック信号の位相に揺らぎを生じさせる信号である場合
   には同期処理の応答感度を所定値より低くすることを特
   徴とする請求項１記載の位相同期回路。
3. 【請求項３】 前記判定手段は、前記差分値の絶対値が
   ある閾値より大きくなる期間が所定期間以上続いた場
   合、あるいは前記絶対値がある閾値より大きくなる確率
   が所定値以上となった場合に、前記入力信号が前記クロ
   ック信号の位相に揺らぎを生じさせる信号であると判定
   することを特徴とする請求項１記載の位相同期回路。
4. 【請求項４】 前記判定手段は、前記差分値の絶対値を
   算出する絶対値算出部と、算出した差分絶対値を第１の
   閾値と比較し、第１の閾値より大きい場合にはアップカ
   ウント、小さい場合にはダウンカウントするアップダウ
   ンカウンタと、前記アップダウンカウンタのカウント値
   を第２の閾値と比較し、第２の閾値より大きい場合には
   前記入力信号が前記クロック信号の位相に揺らぎを生じ
   させる信号であると判定し、小さい場合には前記入力信
   号が前記クロック信号の位相に揺らぎを生じさせる信号
   ではないと判定する比較器とを備えたことを特徴とする
   請求項１記載の位相同期回路。
5. 【請求項５】 前記判定手段は、前記差分値の絶対値を
   算出する絶対値算出部と、算出した差分絶対値を所定数
   集めて平滑化処理する平滑部と、前記平滑部の出力の大
   小に応じて前記入力信号が前記クロック信号の位相に揺
   らぎを生じさせる程度を判定し、判定結果に応じた制御
   信号を発生する制御信号発生部とを備えたことを特徴と
   する請求項１記載の位相同期回路。
6. 【請求項６】 前記判定手段は、入力信号の有効・無効
   を表わすデータを入力として、無効データが入力される
   期間が所定期間以上続いた場合、あるいは無効データが
   入力される確率が所定値以上となった場合に、前記入力
   信号が前記クロック信号の位相に揺らぎを生じさせる信
   号であると判定することを特徴とする請求項１記載の位
   相同期回路。
7. 【請求項７】 前記判定手段は、入力信号の有効・無効
   を表わすデータを入力として、無効データが入力する期
   間を求め、求めた期間を第１の閾値と比較し、第１の閾
   値より大きい場合には無効データが入力する毎にアップ
   カウント、小さい場合にはダウンカウントするアップダ
   ウンカウンタと、前記アップダウンカウンタのカウント
   値を第２の閾値と比較し、第２の閾値より大きい場合に
   は前記入力信号が前記クロック信号の位相に揺らぎを生
   じさせる信号であると判定し、小さい場合には前記入力
   信号が前記クロック信号の位相に揺らぎを生じさせる信
   号ではないと判定する比較器とを備えたことを特徴とす
   る請求項１記載の位相同期回路。
8. 【請求項８】 前記判定手段は、入力信号の有効・無効
   を表わすデータを入力とし、無効データが入力する期間
   を所定数集めて平滑化処理する平滑部と、前記平滑部の
   出力の大小に応じて前記入力信号が前記クロック信号の
   位相に揺らぎを生じさせる程度を判定し、判定結果に応
   じた制御信号を出力する制御信号発生部とを備えたこと
   を特徴とする請求項１記載の位相同期回路。
9. 【請求項９】 前記変更手段における応答感度の変更
   は、同期処理に用いられる低域通過フィルタの通過帯域
   の変更により行うことを特徴とする請求項１記載の位相
   同期回路。
10. 【請求項１０】 前記変更手段における応答感度の変更
    は、同期処理に用いられる係数器の乗算係数の変更によ
    り行うことを特徴とする請求項１記載の位相同期回路。
11. 【請求項１１】 入力信号の有効・無効を表わすデータ
    を入力とし、無効データが入力する期間を所定数集めて
    平滑化処理する平滑部と、前記平滑部の出力に基づいて
    前記クロック信号の時刻ずれ量を算出する時刻ずれ量算
    出部と、算出した時刻ずれ量に基づいて前記クロック信
    号の補正する補正手段とを備えたことを特徴とする請求
    項１記載の位相同期回路。