JP2015002358A - クロック信号生成システム及び方法 - Google Patents

Abstract

【課題】ネットワークジッタに対する高いジッタ耐性と高いクロック同期収束速度を両立したPLL回路を提供する。
【解決手段】送信端末側にて付与されたタイムスタンプをパケットから抽出する。タイムスタンプとVOCが出力したクロック信号との差分を生成する。差分に基づいて、PLL回路の出力特性を変更する。
【選択図】図１

Description

本発明はネットワーク経由の映像の伝送に関し、特に、送受信間におけるクロック信号の同期に関する。

ＩＰ（Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）ネットワークを介して接続された送信端末側から受信端末側に対し、ネットワークのクロック信号に同期していない信号を送出することがある。その信号を受信端末側にて再生するには、受信端末側はその信号と同期を確立する必要があり、そのために受信端末側は送信端末側のクロック信号を再生する必要がある。送信端末側のクロック信号と受信端末側が同期する手法としては、受信端末側にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路を設けるものがある。

ＰＰＬ回路を設ける手法はより具体的には次のような手法である。送信端末側において、映像信号を格納した各ＩＰパケットに対し、送信端末側の基準クロック源を元に生成したタイムスタンプを付与して送出する。受信端末側では、受信したＩＰパケットからタイムスタンプを抽出し、クロック信号として再生する。抽出したクロック信号をＰＬＬ回路にて受信端末側の基準クロック源と同期する。同期したクロック信号が示すタイミングに従ってＩＰパケットに格納されている映像信号を再生する。

一方、ＩＰネットワークを介してデータ伝送を行なう際には、ルーター等を経由する際に遅延変動が発生する。この遅延変動に起因してネットワークジッタが発生する。一般に、ＩＰネットワークでは送信端末側と受信端末側が同じであっても伝送経路が常に一定とは限らない。また、一般にＩＰネットワークでは、仮に伝送経路が同じであっても、その伝送経路のトラフィックは他の端末間による通信の影響等により常に変動しうる。このため、一組の送信端末側と受信端末側の間で生じるネットワークジッタの大きさは一定ではなく、時間的に変動する。IPネットワークのネットワークジッタ量は揺らぎを伴う。

IPパケットに格納して送信されるデータ信号、特に映像信号、音声信号や、IPパケットにタイムスタンプとして付与されて伝送されるクロック信号もネットワークジッタの影響を受ける。送信端末側と受信端末側の間でこれら信号の同期を安定してとるため、ネットワークジッタによる影響を排除する技術が求められている。

一般的なＰＬＬ回路では、ネットワークジッタに対応してジッタ耐性を高めると、クロック同期収束速度が遅くなる。しかし、逆にクロック同期収束速度を速くしようとすると、ジッタ耐性が低下する。

受信端末側にＰＬＬ回路を設ける以外の手法としては、送信端末側と受信端末側に共通のリファレンスクロックを入力し、同期を取るものがある。一般にこの手法はシステム構築が困難であり、また設備コストが高くなりやすい。

関連する発明として、特許文献１には「ＩＰ伝送映像データ受信装置及びそれに用いるＩＰ伝送映像データ受信方法」が記載されている。同文献によれば、映像データを受信すると、ＲＴＰヘッダからタイムスタンプ情報を抽出して所定のタイムスタンプ間隔を選択する。選択したタイムスタンプの抽出時間間隔を基準クロックを基準としてカウントし、選択したタイムスタンプの時間間隔を平均化する。そして、平均化した時間間隔を基に選択したタイムスタンプを再出力する。

特開２００９−２３９３７５号公報

本発明はこのような状況に鑑みてなされたものであり、本発明が解決しようとする課題は、高いジッタ耐性と高いクロック同期収束速度を両立するＰＬＬ回路を提供することである。

上述の課題を解決するため、本発明は、その一態様として、送信端末側にてタイムスタンプを付与されたパケットからタイムスタンプを抽出する手段、入力された電圧に応じたクロック信号を生成するクロック信号生成手段、前記タイムスタンプと、前記クロック信号生成段階にて出力したクロック信号との差分を生成する差分生成手段、及び、前記差分に基づいて、前記ＰＬＬ(Phase Lock Loop)回路の出力特性を変更する手段を備えることを特徴とするクロック信号生成システムを提供する。

また、本発明は、他の一態様として、送信端末側にてタイムスタンプを付与されたパケットからタイムスタンプを抽出する段階、入力された電圧に応じたクロック信号を生成するクロック信号生成段階、前記タイムスタンプと、前記クロック信号生成段階にて出力したクロック信号との差分を生成する差分生成段階、及び、前記差分に基づいて、前記ＰＬＬ(Phase Lock Loop)回路の出力特性を変更する段階を含むことを特徴とするクロック信号生成方法を提供する。

本発明によれば、パケットに付与されたタイムスタンプに基づくクロック信号と、受信端末側の基準クロック信号との差分に基づいて、PLL回路の出力特性を変更するので、差の大きさに適応した出力特性をPLL回路に与えることができるので、高いジッタ耐性と高いクロック同期収束速度を両立することができる。

本発明の第1の実施の形態であるクロック生成システム１００のブロック図である。 IIRフィルタ４のブロック図である。 クロック差分比較回路３の動作を説明するための図である。 本発明の第２の実施の形態であるクロック生成システム３００のブロック図である。

本発明の第１の実施の形態であるクロック生成システム１００について説明する。クロック生成システム１００は、インターネットに代表されるＩＰネットワークを介して接続された送信端末側と受信端末側のうち、受信端末側に設けられる装置である。

図１を参照すると、クロック生成システム１００は、ＩＰネットワークを介して受信するＩＰパケットを信号入力１とし、タイムスタンプ抽出回路２、PLL回路１０を備え、基準クロック出力９を出力する。

信号入力１は送信端末側からIPネットワーク上を伝送されてくる映像信号である。

タイムスタンプ抽出回路２は、受信したIPパケットからタイムスタンプを抽出する。また、タイプスタンプ抽出回路２は抽出したタイプスタンプを記憶する手段を備える。タイムスタンプ抽出回路２は、受信した直後のIPパケットから抽出したタイムスタンプと、そのIPパケットの直前に受信したIPパケットから抽出して記憶したタイムスタンプとの差を求め、この差に基づいたクロック信号を生成して、差分比較回路３に入力する。

PLL回路１０は、クロック差分比較回路３、IIR（Infinite Impulse Response）フィルタ４、PWM(Pulse-width Modulation)生成回路５、ローパスフィルタ６、VCO(Voltage-Controlled Oscillator)７、分周器８を備える。

PLL回路１０では、VCO７の出力である受信端末側の基準クロック出力９をループバックして、分周器８で所要の周波数に分周する。

クロック差分比較回路３は、分周器８にて分周された信号と、タイムスタンプ抽出回路２の出力であるクロック信号との差分に応じた信号を出力する。以下、この信号をクロック差分信号と呼ぶものとする。

PWM生成回路５は、平均化処理後のクロック差分信号を、PWM（パルス幅変調）信号に変換する。PWM信号は、VCO７に対して電圧周波数制御を行なうための信号である。ローパスフィルタ６はPWM信号の周波数成分以上の高調波ノイズを除去し、PWM信号のパルス幅変動を電圧変動に変換する。つまり、ローパスフィルタ６は、信号入力１から再生された送信端末側のクロック信号と、受信端末側のクロック出力９の差分に応じた電圧変動を出力する。

この電圧変動によってVCO７の出力周波数を制御することにより、PLL回路１０は同期を取るための回路として機能する。

IIRフィルタ４について更に説明する。IIRフィルタ４は、入力データ１１に対して、フィードバック・パス２１と、フォワード・パス２２を形成し、出力データ１２を出力する回路を構成する。この回路は、図２に示すように、フィルタの特性に合わせた重み付けを行う乗算器１４と、データのクロック分を遅延させる遅延素子１５と、二つのデータの和を出力する加算器１３の素子で構成される。遅延素子１５や乗算器１４の数を増やすと、性能の良い急峻なフィルタを構成することができるが、係数感度が高いため、不安定になりやすくなるという性質を有する。特に、入力データ１１から起伏の激しいネットワークジッタを除去するため、IIRフィルタ４を低いカットオフ周波数に最適化することが考えられる。

次に、クロック信号生成システム１００の動作について説明する。

不図示の送信端末側では、映像信号をIPパケット化する際に、送信端末の基準クロックを元に生成したタイムスタンプをIPパケット毎に付加する。そして、このIPパケットがIPネットワーク上を通して、受信端末側に送出される。この送出されたIPパケットが信号入力１である。

次に、受信端末側のタイムスタンプ抽出回路２は、IPパケットに付加されたタイムスタンプを抽出し、そのタイムスタンプが示す時刻と、そのIPパケットの直前に受信したIPパケットから抽出して記憶したタイムスタンプが示す時刻との差に基づいてクロック信号を生成する。当然、IPネットワーク上で発生するジッタの影響を受ける程、前後するパケット間隔のバラつきが大きくなる。

タイムスタンプ抽出回路２が生成したクロック信号はPLL回路２に入力される。PLL回路１０は、タイムスタンプ抽出回路２が信号入力１から生成したクロック信号と、受信端末側の基準クロックを生成するVCO７からのクロック信号とを同期する機能を有する。同時に、PLL回路１０は、生成したクロック信号からネットワークジッタの影響を低減する機能を有する。

PLL回路１０では、最初に、クロック差分比較回路３において、信号入力１から生成したクロック信号と、受信端末側の基準クロックであるVCO７が生成するクロック信号との差分に応じた信号、即ちクロック差分信号を生成する。

クロック差分比較回路３が生成する差分信号について図３を参照して説明する。同図において、信号１はタイムスタンプ抽出回路２が出力するクロック信号を示し、信号２は分周器８の出力を示す。クロック差分比較回路３は、信号１及び信号２の差分として、同図の最下に記載の矩形波である差分比較回路出力を生成する。差分比較回路出力はクロック差分信号に相当する。

クロック差分比較回路３は、信号１及び信号２の立ち上がりだけを見て、両信号の立ち上がり時刻のずれを比較し、ずれている間、プラスまたはマイナスの所定値を出力する。

即ち、信号１と信号２の立ち上がり時刻を比較したとき、信号１が遅れ、信号２が進んでいるとき、クロック差分比較回路３は、信号２の立ち上がり時刻から信号１の立ち上がり時刻までの間、差分比較回路出力としてプラスの所定値を出力する。同図の差分比較回路出力では、４組の比較結果が出力されているが、このうち最初の３組がこのケースに該当する。

逆に、信号１が進み、信号２が遅れているとき、クロック差分比較回路２３は、信号１の立ち上がり時刻から信号２の立ち上がり時刻までの間、差分比較回路出力としてマイナスの所定値を出力する。同図の４組の比較結果のうち、最後のものがこのケースに該当する。

次に、IIRフィルタ４は、ネットワークジッタを除去するために、平均化処理を行う。効果的にこのネットワークジッタを除去するには、ジッタ量に応じてフィルタリング処理を最適化する必要がある。クロック信号生成システム１００では、ジッタ量ごとの構成パラメータ（加算器１３、乗算器１４、遅延素子１５）を予め用意しておき、クロック差分信号からジッタ量の大きさを判定し、適正な構成パラメータを設定する。ここで構成パラメータとは、ジッタ量がある値であるときに加算器１３、乗算器１４、遅延素子１５に設定する値からなる設定値の組である。

ジッタ量と、そのジッタ量に対してIIRフィルタ４に設定すべき構成パラメータとの対応関係については、ジッタ量の範囲と、ジッタ量がその範囲にあるときの構成パラメータとの対応関係として定めることが考えられる。例えば、ジッタ量が１−１０の範囲にある場合は第１の構成パラメータをIIRフィルタ４に設定し、ジッタ量が１１−２０の範囲にある場合は第２の構成パラメータをIIRフィルタ４に設定する、といったように設定することが考えられる。

PWM生成回路５は、VCO７に対する電圧制御を行なうためのPWM信号を生成する。その際、PWM生成回路５は、クロック差分信号に応じて、ゲインの大きさ、ハイ期間の長さを変更する。例えば、クロック差分信号がある値からある値の範囲内にあるとき、PWM生成回路５はハイ期間を所定の基準値から延長し、ゲインを所定の基準値より大きくする一方、クロック差分信号が別の範囲内にあるときは、ハイ期間を基準値とし、ゲインを基準値よりも小さくする、といった動作が考えられる。

ローパスフィルタ６は、高周波ノイズを除去し、PWM信号のパルス幅変動を電圧変動に変換する。ローパスフィルタ６は、クロック差分信号に応じて、高周波ノイズを除去する際のカットオフ周波数を変更する。ローパスフィルタ６の帯域を狭く（カットオフ周波数を低く）すると、VCO7の出力周波数の変化の度合いが緩やかになるが、クロック同期収束速度は遅くなる。逆に、ローパスフィルタ６の帯域を広く（カットオフ周波数を高く）すると、クロック同期収束速度は速くなるが、収束の動作が不安定になる。

このように、クロック信号生成システム１００では、クロック差分信号の範囲毎に、IIRフィルタ４、ローパスフィルタ６といったフィルタ回路が異なるフィルタリング特性を有するように、クロック差分信号の範囲毎に異なる構成パラメータを予め設定しておく。同様に、PWM信号生成回路５のゲインの大きさ、ハイ期間の長さをクロック差分信号の範囲毎に定めておく。そして、構成回路では、受信する信号から、ネットワークジッタの大きさを検知し、適正なフィルタリング特性に変更する。この変更を適応的に処理することで、送信端末側と同期の取れたクロック周波数を、最適な速度で、安定して受信端末側で再生することが可能となる。

クロック信号生成システム１００は、ネットワークジッタの度合いに応じて、フィルタリング特性を変化させる。ネットワークジッタが大きい場合は、PLL回路１０において、VCO７の制御電圧の振り幅を大きくして、同期収束速度を速める。他方、ネットワークジッタが小さい場合は、VCO７の制御電圧の振り幅を小さくして、安定度を高めることにより、ジッタ耐性を強化する。これにより、クロック信号生成システム１００では、同期収束速度の高速化とジッタ耐性の強化とを両立することができる。

従来では、IIRフィルタやローパスフィルタなどのフィルタリング特性が固定である為、ネットワークの特性によって、安定度や同期速度に、バラつきが生じていた問題も解消できる。

次に、クロック信号生成システム１００の変形であるクロック信号生成システム２００について説明する。クロック信号生成システム２００の構成は、クロック信号生成システム１００と共通する部分が多く、図１、図２、図３をそのまま用いることができる。両システムの違いはIIRフィルタ４の構成パラメータの設定方法にある。

上述したように、クロック信号生成システム１００では、例えば、ジッタ量が１−１０の範囲にある場合は第１の構成パラメータをIIRフィルタ４に設定し、ジッタ量が１１−２０の範囲にある場合は第２の構成パラメータをIIRフィルタ４に設定する。この例において、クロック差分比較回路３が出力するクロック差分信号が示すジッタ量が、５から１５に変わったとする。このとき、クロック信号生成システム１００のIIRフィルタ４は、構成パラメータを第１の構成パラメータから第２の構成パラメータに変更する。

このように、クロック信号生成システム１００では、ジッタ量がある範囲から別の範囲に移行すると、構成パラメータを変更する。ここで、変更の前後で構成パラメータの違いが大きいと、フィルタリング特性が一度に大きく変わり、その結果、同期が外れやすくなることや、安定性が低くなる場合がある。

クロック信号生成システム２００では、ジッタ量の範囲に対応する構成パラメータに加えて、あるジッタ量の範囲から、その範囲に隣接する範囲に移行する際、構成パラメータを段階的に変更するための中間の構成パラメータを用意する。上述の例に沿って説明すると、ジッタ量が１−１０の範囲Ｒ１に構成パラメータＰ１が対応し、ジッタ量が１１−２０の範囲Ｒ２に構成パラメータＰ２が対応するとき、これらの対応関係に加えて、範囲Ｒ１から範囲Ｒ２に移行する際に利用する、中間構成パラメータｐ１、ｐ２、…を用意する。中間構成パラメータの数はひとつでも複数でもよい。

当然ながら、一組の中間構成パラメータｐ１を構成する設定値は、構成パラメータＰ１、Ｐ２の対応する設定値の間の値となる。また、構成パラメータＰ１、中間構成パラメータｐ１、ｐ２、・・・、構成パラメータＰ２といった形で設定を変えていくが、中間構成パラメータｐ２の各設定値は、中間構成パラメータｐ１の各設定値よりも構成パラメータＰ２の各設定値に近くなるように設定する。

このように中間構成パラメータを設け、ジッタ量の範囲が変わる際に中間構成パラメータを経由して構成パラメータを変更することとすれば、IIRフィルタ４のフィルタリング特性を段階的に変更することができる。その結果、クロック信号生成システム２００では、構成パラメータの変更に伴う突発的な同期外れ、安定性の低下を回避しやすくなり、クロック信号生成システム２００から出力するクロック信号の揺らぎを小さく抑えることができる。

次に、本発明の第２の実施の形態であるクロック信号生成システム３００について図４を参照して説明する。

クロック信号生成システム３００は受信端末側のクロック同期回路として動作する。クロック信号生成システム３００は、信号入力１、タイムスタンプ抽出回路２、信号切替器３０と複数のPLL回路１０から構成されており、基準クロック出力９を出力する。PLL回路１０は、クロック差分比較回路３、IIRフィルタ４、PWM生成回路５、ローパスフィルタ６、VCO７、分周器８から構成される。

信号入力１は、送信端末側からIPネットワーク上を伝送されてくる映像信号である。

タイムスタンプ抽出回路２は、信号入力１からIPパケットに付加されたタイムスタンプを抽出し、そのタイムスタンプが示す時刻と、そのIPパケットの直前に受信したIPパケットから抽出して予め記憶しているタイムスタンプが示す時刻との差に基づいてクロック信号を生成する。当然、IPネットワーク上で発生するジッタの影響を受ける程、前後するパケット間隔のバラつきが大きくなる。

PLL回路１０は、タイムスタンプ抽出回路２が出力するクロック信号と、VCO７の出力である受信端末側の基準クロック出力９とを同期する。PLL回路１０では、VCO７の出力である受信端末側基準クロック出力９をループバックして、分周器８で所要の周波数に分周する。分周された信号は、タイムスタンプ抽出回路２の出力であるクロック周波数とクロック差分比較回路３で差分を比較され、そのクロック差分に応じた信号、即ちクロック差分信号が出力される。

クロック差分信号は、起伏の激しいネットワークジッタを除去するために、低いカットオフ周波数に最適化されたIIRフィルタ４で平均化処理される。

平均化処理された後は、PWM生成回路５で、VCO７に対し、電圧周波数制御を行うためのPWM（パルス幅変調）信号に変換される。

ローパスフィルタ６では、PWM信号の周波数成分以上の高周波ノイズを除去し、PWM信号のパルス幅変動を電圧変動に変換する。

信号入力１から再生された送信端末側のクロック周波数と受信端末側のクロック出力９の差分に応じたこの電圧の変動によって、VCO７の出力周波数が制御され、同期を取るためのPLL回路１０として動作する。

クロック信号生成システム１００、２００は、出力特性が可変な単一のPLL回路１０を備え、クロック差分信号に応じて、IIRフィルタ４、PWM生成回路５、ローパスフィルタ６の特性を変更した。これに対して、クロック信号生成システム３００は複数のPLL回路１０を備える。これら複数のPLL回路１０は、互いに異なる特性を有するように構成される。

信号切替器３０は、各PLL回路１０から出力されるクロック周波数を選択し、現に選択しているPLL回路１０のクロック差分比較回路３が出力する差分に応じて、基準クロック出力９を切り替える。

次に、クロック信号生成システム３００の動作について説明する。

不図示の送信端末側では、映像信号をIPパケット化する際に、送信端末の基準クロックを元に生成したタイムスタンプをIPパケット毎に付加する。そして、このIPパケットがIPネットワーク上を通して、受信端末側に送出される。この送出されたIPパケットが信号入力１である。

次に、受信端末側のタイムスタンプ抽出回路２は、IPパケットに付加されたタイムスタンプを抽出し、直前に受信したIPパケットから抽出して記憶し、記憶しているタイムスタンプが示す時刻と、今回受信したIPパケットから抽出したタイムスタンプが示す時刻との差からクロック信号を生成する。このクロック信号は複数のPLL回路１０のそれぞれに入力される。

複数のPLL回路１０はそれぞれ次のように動作する。クロック差分比較回路３は、タイムスタンプ抽出回路２が出力するクロック信号と、自PLL回路１０のVCO７が出力するクロック信号の差分に応じた信号、即ち、クロック差分信号を出力する。

クロック差分比較回路３が生成する差分信号について図３を参照して説明する。同図において、信号１はタイムスタンプ抽出回路２が出力するクロック信号を示し、信号２は分周器８の出力を示す。クロック差分比較回路３は、信号１及び信号２の差分として、同図の最下に記載の矩形波である差分比較回路出力を生成する。差分比較回路出力はクロック差分信号に相当する。

クロック差分比較回路３は、信号１及び信号２の立ち上がりだけを見て、両信号の立ち上がり時刻のずれを比較し、ずれている間、プラスまたはマイナスの所定値を出力する。

即ち、信号１と信号２の立ち上がり時刻を比較したとき、信号１が遅れ、信号２が進んでいるとき、クロック差分比較回路３は、信号２の立ち上がり時刻から信号１の立ち上がり時刻までの間、差分比較回路出力としてプラスの所定値を出力する。同図の差分比較回路出力では、４組の比較結果が出力されているが、このうち最初の３組がこのケースに該当する。

逆に、信号１が進み、信号２が遅れているとき、クロック差分比較回路３は、信号１の立ち上がり時刻から信号２の立ち上がり時刻までの間、差分比較回路出力としてマイナスの所定値を出力する。同図の４組の比較結果のうち、最後のものがこのケースに該当する。

次に、IIRフィルタ４は、ネットワークジッタを除去するために、平均化処理を行なう。効果的にこのネットワークジッタを除去するには、ジッタ量に応じたフィルタリング処理を最適化する必要がある。クロック信号生成システム３００では、ジッタ量をいくつかの範囲に区分し、範囲毎に適正な構成パラメータ（加算器１３、乗算器１４、遅延素子１５）を用意する。用意した構成パラメータを複数のPLL回路１０のいずれかに割り当てて設定する。

PWM生成回路５は、VCO７に対する電圧制御を行なうためのPWM信号を生成する。その際、PWM生成回路５は、クロック差分信号に応じて、ゲインの大きさ、ハイ期間の長さを変更する。例えば、クロック差分信号がある値からある値の範囲内にあるとき、PWM生成回路５はハイ期間を所定の基準値から延長し、ゲインを所定の基準値より大きくする一方、クロック差分信号が別の範囲内にあるときは、ハイ期間を基準値とし、ゲインを基準値よりも小さくする、といった動作が考えられる。

ローパスフィルタ６は、高周波ノイズを除去し、PWM信号のパルス幅変動を電圧変動に変換する。ローパスフィルタ６は、クロック差分信号に応じて、高周波ノイズを除去する際のカットオフ周波数を変更する。ローパスフィルタ６の帯域を狭く（カットオフ周波数を低く）すると、VCO7の出力周波数の変化の度合いが緩やかになるが、クロック同期収束速度は遅くなる。逆に、ローパスフィルタ６の帯域を広く（カットオフ周波数を高く）すると、クロック同期収束速度は速くなるが、収束の動作が不安定になる。

信号切替器３０では、クロック差分比較回路３で抽出する差分から、その大きさを読み取り、適正なフィルタリング特性を持ったPLL回路１０を選択し、基準クロック出力９を切り替える。信号切替器３０では、切替によるショックを防ぐため、位相差を合わせたタイミングで切替を実行する。

クロック信号生成システム３００は、同期収束速度や安定性が異なるフィルタリング特性を有する複数のPLL回路１０を備える。受信する信号から、ネットワークジッタの大きさを検知し、信号切替器３０で、適宜、最適なPLL回路１０の出力を基準クロック出力９とすることで、送信端末側と同期の取れたクロック周波数を、最適な速度で、安定して受信端末側で再生することが可能となる。

クロック信号生成システム３００によれば、ジッタ量に応じて、複数用意したPLL回路１０の出力信号のいずれかを選択して出力する。前述のクロック信号生成システム１００では、PLL回路１０内で構成パラメータを変更するので、変更するフィルタリング特性の差が大きいほど、構成パラメータを変更した時に、同期が外れやすく、安定性を欠く場合がある。しかし、クロック信号生成システム３００では出力信号を切り替えるので、変更した際の同期外れによる突発的な揺らぎを防ぐことが可能となる。ネットワークジッタが大きい場合は、VCOの制御電圧の振り幅を大きくして、同期収束速度を速めるPLL回路１０を選択し、ネットワークジッタが小さい場合は、VCOの制御電圧の振り幅を小さくして、安定度が高くなるPLL回路１０を選択することで、ジッタ耐性を強める。このように、適宜、PLL回路１０を切り替えることで、同期収束速度の向上とジッタ耐性の強化を両立することができる。

上記の実施形態の一部又は全部は以下の付記のようにも記載されうるが、これらに限定されるものではない。

（付記１）
送信端末側にてタイムスタンプを付与されたパケットからタイムスタンプを抽出する手段、
入力された電圧に応じたクロック信号を生成するクロック信号生成手段、
前記タイムスタンプと、前記クロック信号生成段階にて出力したクロック信号との差分を生成する差分生成手段、及び、
前記差分に基づいて、前記ＰＬＬ(Phase Lock Loop)回路の出力特性を変更する手段
を備えることを特徴とするクロック信号生成システム。

（付記２）
加算器、乗算器、遅延素子を備えるIIR(Infinite Impulse Response、無限インパルス応答)フィルタを備え、
前記乗算器にて入力に対して乗算する係数が前記差分に応じて異なる
ことを特徴とする付記１に記載のクロック信号生成システム。

（付記３）
前記差分の値は複数の範囲に区分され、
前記複数の範囲のそれぞれに対して前記乗算器の係数が予め定められ、
前記乗算器は、前記差分生成段階が出力する前記差分に対応する範囲に対して定められた前記係数を入力に対して乗算する
ことを特徴とする付記２に記載のクロック信号生成システム。

（付記４）
前記複数の範囲のひとつである第１の範囲に対して定めた第１の係数と、前記複数の範囲の他のひとつである第２の範囲に対して定めた第２の係数との間の大きさを有する中間係数を定め、前記差分が前記第１の範囲から前記第２の範囲に変化したとき、前記乗算器の係数を、前記第１の係数から前記中間係数を経由して前記第２の係数に変化させることを特徴とする付記３に記載のクロック信号生成システム。

（付記５）
ゲインの大きさ及びハイ期間の長さのうち少なくとも一方が前記差分に応じて異なるＰＷＭ(Pulse Width Modulation、パルス幅変調)生成回路を更に備えることを特徴とする付記１乃至付記４のいずれかに記載のクロック信号生成システム。

（付記６）
前記差分に応じてカットオフ周波数が異なるバンドパスフィルタを更に備えることを特徴とする付記１乃至付記５のいずれかに記載のクロック信号生成システム。

（付記７）
送信端末側にてタイムスタンプを付与されたパケットからタイムスタンプを抽出する段階、
入力された電圧に応じたクロック信号を生成するクロック信号生成段階、
前記タイムスタンプと、前記クロック信号生成段階にて出力したクロック信号との差分を生成する差分生成段階、及び、
前記差分に基づいて、前記ＰＬＬ(Phase Lock Loop)回路の出力特性を変更する段階
を含むことを特徴とするクロック信号生成方法。

（付記８）
加算器、乗算器、遅延素子を備えるIIR(Infinite Impulse Response、無限インパルス応答)フィルタの前記乗算器にて、入力に対して乗算する係数が前記差分に応じて異なることを特徴とする付記７に記載のクロック信号生成方法。

（付記９）
前記差分の値は複数の範囲に区分され、
前記複数の範囲のそれぞれに対して前記乗算器の係数が予め定められ、
前記乗算器は、前記差分生成段階が出力する前記差分に対応する範囲に対して定められた前記係数を入力に対して乗算する
ことを特徴とする付記８に記載のクロック信号生成方法。

（付記１０）
前記複数の範囲のひとつである第１の範囲に対して定めた第１の係数と、前記複数の範囲の他のひとつである第２の範囲に対して定めた第２の係数との間の大きさを有する中間係数を定め、前記差分が前記第１の範囲から前記第２の範囲に変化したとき、前記乗算器の係数を、前記第１の係数から前記中間係数を経由して前記第２の係数に変化させることを特徴とする付記９に記載のクロック信号生成方法。

（付記１１）
ＰＷＭ(Pulse Width Modulation、パルス幅変調)生成回路のゲインの大きさ及びハイ期間の長さのうち少なくとも一方が前記差分に応じて異なることを特徴とする付記７乃至付記１０のいずれかに記載のクロック信号生成方法。

（付記１２）
前記差分に応じてバンドパスフィルタのカットオフ周波数が異なることを特徴とする付記７乃至付記１１のいずれかに記載のクロック信号生成方法。

１ 信号入力
２ タイムスタンプ抽出回路
３ クロック差分比較回路
４ IIRフィルタ
５ PWM生成回路
６ ローパスフィルタ
７ VCO
８ 分周器
９ 基準クロック出力
１０ PLL回路
１１ 入力データ
１２ 出力データ
１３ 加算器
１４ 乗算器
１５ 遅延素子
２１ フィードバック・パス
２２ フォワード・パス
３０ 信号切替器
１００、３００ クロック信号生成システム

Claims (10)

1. 送信端末側にてタイムスタンプを付与されたパケットからタイムスタンプを抽出する手段、
   入力された電圧に応じたクロック信号を生成するクロック信号生成手段、
   前記タイムスタンプと、前記クロック信号生成段階にて出力したクロック信号との差分を生成する差分生成手段、及び、
   前記差分に基づいて、前記ＰＬＬ(Phase Lock Loop)回路の出力特性を変更する手段
   を備えることを特徴とするクロック信号生成システム。
2. 加算器、乗算器、遅延素子を備えるIIR(Infinite Impulse Response、無限インパルス応答)フィルタを備え、
   前記乗算器にて入力に対して乗算する係数が前記差分に応じて異なる
   ことを特徴とする請求項１に記載のクロック信号生成システム。
3. 前記差分の値は複数の範囲に区分され、
   前記複数の範囲のそれぞれに対して前記乗算器の係数が予め定められ、
   前記乗算器は、前記差分生成段階が出力する前記差分に対応する範囲に対して定められた前記係数を入力に対して乗算する
   ことを特徴とする請求項２に記載のクロック信号生成システム。
4. 前記複数の範囲のひとつである第１の範囲に対して定めた第１の係数と、前記複数の範囲の他のひとつである第２の範囲に対して定めた第２の係数との間の大きさを有する中間係数を定め、前記差分が前記第１の範囲から前記第２の範囲に変化したとき、前記乗算器の係数を、前記第１の係数から前記中間係数を経由して前記第２の係数に変化させることを特徴とする請求項３に記載のクロック信号生成システム。
5. ゲインの大きさ及びハイ期間の長さのうち少なくとも一方が前記差分に応じて異なるＰＷＭ(Pulse Width Modulation、パルス幅変調)生成回路を更に備えることを特徴とする請求項１乃至請求項４のいずれかに記載のクロック信号生成システム。
6. 前記差分に応じてカットオフ周波数が異なるバンドパスフィルタを更に備えることを特徴とする請求項１乃至請求項５のいずれかに記載のクロック信号生成システム。
7. 送信端末側にてタイムスタンプを付与されたパケットからタイムスタンプを抽出する段階、
   入力された電圧に応じたクロック信号を生成するクロック信号生成段階、
   前記タイムスタンプと、前記クロック信号生成段階にて出力したクロック信号との差分を生成する差分生成段階、及び、
   前記差分に基づいて、前記ＰＬＬ(Phase Lock Loop)回路の出力特性を変更する段階
   を含むことを特徴とするクロック信号生成方法。
8. 加算器、乗算器、遅延素子を備えるIIR(Infinite Impulse Response、無限インパルス応答)フィルタの前記乗算器にて、入力に対して乗算する係数が前記差分に応じて異なることを特徴とする請求項７に記載のクロック信号生成方法。
9. 前記差分の値は複数の範囲に区分され、
   前記複数の範囲のそれぞれに対して前記乗算器の係数が予め定められ、
   前記乗算器は、前記差分生成段階が出力する前記差分に対応する範囲に対して定められた前記係数を入力に対して乗算する
   ことを特徴とする請求項８に記載のクロック信号生成方法。
10. 前記複数の範囲のひとつである第１の範囲に対して定めた第１の係数と、前記複数の範囲の他のひとつである第２の範囲に対して定めた第２の係数との間の大きさを有する中間係数を定め、前記差分が前記第１の範囲から前記第２の範囲に変化したとき、前記乗算器の係数を、前記第１の係数から前記中間係数を経由して前記第２の係数に変化させることを特徴とする請求項９に記載のクロック信号生成方法。

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