JP2000244473A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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Abstract
(57)【要約】
【課題】 タイムスタンプに同期してシステムクロック
を再生するＰＬＬ回路において、ＶＣＯの電圧制御にＤ
ＡＣを使う従来の構成では、ＬＳＩ化や高精度化に問題
があった。 【解決手段】 入力されるタイムスタンプと再生クロッ
クの分周値を比較する位相比較回路と、アップダウンカ
ウンタと、出力をフィードバックした加算器と、加算器
のキャリー出力をＬＰＦで平均化してＶＣＯに入力する
構成で、ＤＡＣを使わずに高精度なＰＬＬ回路を実現で
きる。
を再生するＰＬＬ回路において、ＶＣＯの電圧制御にＤ
ＡＣを使う従来の構成では、ＬＳＩ化や高精度化に問題
があった。 【解決手段】 入力されるタイムスタンプと再生クロッ
クの分周値を比較する位相比較回路と、アップダウンカ
ウンタと、出力をフィードバックした加算器と、加算器
のキャリー出力をＬＰＦで平均化してＶＣＯに入力する
構成で、ＤＡＣを使わずに高精度なＰＬＬ回路を実現で
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、機器間でデジタル
データの伝送をする際に、受信側で送信側と同期したシ
ステムクロックを再生するためのＰＬＬ（フェーズロッ
クドループ）回路に関するものである。
データの伝送をする際に、受信側で送信側と同期したシ
ステムクロックを再生するためのＰＬＬ（フェーズロッ
クドループ）回路に関するものである。
【０００２】
【従来の技術】近年、映像および音響機器でのデジタル
化が進み、こういったデジタル機器間で映像や音声の非
圧縮データや圧縮データや制御データなどを各種の機器
間で伝送する要望が高まってきた。このためにＩＥＥＥ
−１３９４などのようにデータをパケットに載せて送る
伝送制御規格が規格化されつつある。こういった伝送規
格では伝送する送り側と受け側の機器の同期をとるため
に、伝送経路のクロックを基準としたタイムスタンプを
使って、映像のフレーム同期信号や音声の標本化周波数
などを送ることが一般的に行われている。
化が進み、こういったデジタル機器間で映像や音声の非
圧縮データや圧縮データや制御データなどを各種の機器
間で伝送する要望が高まってきた。このためにＩＥＥＥ
−１３９４などのようにデータをパケットに載せて送る
伝送制御規格が規格化されつつある。こういった伝送規
格では伝送する送り側と受け側の機器の同期をとるため
に、伝送経路のクロックを基準としたタイムスタンプを
使って、映像のフレーム同期信号や音声の標本化周波数
などを送ることが一般的に行われている。
【０００３】図６はタイムスタンプによるシステムクロ
ック再生を説明するタイミング図である。例えば音声デ
ータを送る場合、標本化周波数あるいはその整数倍（例
えば８倍）の周期のタイムスタンプを音声データに付加
して送る。転送経路のデータパケットにはタイムスタン
プと音声データが規則にしたがって記録されている。ｓ
６０１は送信側の標本化周波数の例えば８倍の周期のク
ロックである。このクロックの立ち上がりで、伝送経路
に共通の時刻基準であるタイムレジスタｓ６０２の値を
サンプリングする。ｓ６０３は伝送経路上のデータパケ
ットである。タイムレジスタｓ６０２をサンプルしたタ
イムスタンプＴ１、Ｔ２…は直後のパケットで音声デー
タ数サンプルに付加して伝送する。パケットの転送周期
は送信側のクロックｓ６０１とは必ずしも同期していな
いので、タイムスタンプは送られない場合もある。ｓ６
０４は再生側でＰＬＬによって生成されたクロックであ
る。送られてきたタイムスタンプＴ１、Ｔ２…とタイム
レジスタをもとにＰＬＬによってクロックを再生する。
クロックは伝送による遅延を考慮して送信側より遅らせ
て生成する。この遅延は送信側で予め必要量を加算して
タイムスタンプＴ１、Ｔ２…を生成することで複数の再
生装置が同時刻に同期再生することができる。
ック再生を説明するタイミング図である。例えば音声デ
ータを送る場合、標本化周波数あるいはその整数倍（例
えば８倍）の周期のタイムスタンプを音声データに付加
して送る。転送経路のデータパケットにはタイムスタン
プと音声データが規則にしたがって記録されている。ｓ
６０１は送信側の標本化周波数の例えば８倍の周期のク
ロックである。このクロックの立ち上がりで、伝送経路
に共通の時刻基準であるタイムレジスタｓ６０２の値を
サンプリングする。ｓ６０３は伝送経路上のデータパケ
ットである。タイムレジスタｓ６０２をサンプルしたタ
イムスタンプＴ１、Ｔ２…は直後のパケットで音声デー
タ数サンプルに付加して伝送する。パケットの転送周期
は送信側のクロックｓ６０１とは必ずしも同期していな
いので、タイムスタンプは送られない場合もある。ｓ６
０４は再生側でＰＬＬによって生成されたクロックであ
る。送られてきたタイムスタンプＴ１、Ｔ２…とタイム
レジスタをもとにＰＬＬによってクロックを再生する。
クロックは伝送による遅延を考慮して送信側より遅らせ
て生成する。この遅延は送信側で予め必要量を加算して
タイムスタンプＴ１、Ｔ２…を生成することで複数の再
生装置が同時刻に同期再生することができる。
【０００４】このような信号を受信してクロックを再生
するＰＬＬ回路として、例えば、特開平１０−１７３５
２２号公報に開示されている。このような従来のＰＬＬ
回路について以下に説明する。図７はパケットデータｓ
７０１からタイムスタンプｓ７０２を抽出してシステム
クロックｓ７０３を生成する従来のＰＬＬ回路のブロッ
ク図である。以下、図７にしたがってその動作を説明す
る。７１はタイムスタンプ抽出回路である。パケットデ
ータｓ７０１が入力されると、パケット内のあらかじめ
決められた位置に記録されたタイムスタンプを抽出して
タイムスタンプｓ７０２を出力する。
するＰＬＬ回路として、例えば、特開平１０−１７３５
２２号公報に開示されている。このような従来のＰＬＬ
回路について以下に説明する。図７はパケットデータｓ
７０１からタイムスタンプｓ７０２を抽出してシステム
クロックｓ７０３を生成する従来のＰＬＬ回路のブロッ
ク図である。以下、図７にしたがってその動作を説明す
る。７１はタイムスタンプ抽出回路である。パケットデ
ータｓ７０１が入力されると、パケット内のあらかじめ
決められた位置に記録されたタイムスタンプを抽出して
タイムスタンプｓ７０２を出力する。
【０００５】７２は分周器である。システムクロックｓ
７０３をタイムスタンプｓ７０２の周期まで分周し分周
値ｓ７０４を出力する。７３は位相比較器である。タイ
ムスタンプｓ７０２と分周値ｓ７０４との位相差ｓ７０
５を出力する。７４はデジタルフィルタである。位相差
ｓ７０５に基づいて積分演算を行い制御値ｓ７０６を出
力する。
７０３をタイムスタンプｓ７０２の周期まで分周し分周
値ｓ７０４を出力する。７３は位相比較器である。タイ
ムスタンプｓ７０２と分周値ｓ７０４との位相差ｓ７０
５を出力する。７４はデジタルフィルタである。位相差
ｓ７０５に基づいて積分演算を行い制御値ｓ７０６を出
力する。
【０００６】７５はＤＡＣ（デジタル・アナログ・コン
バータ）である。制御値ｓ７０６をアナログ変換電圧ｓ
７０７に変換する。７６はＬＰＦ（ローパス・フィル
タ）である。アナログ変換電圧ｓ７０７のエリアシング
ノイズを除去して制御電圧ｓ７０８を出力する。７７は
ＶＣＯ（ボルテージ・コントロールド・オシレータ）い
わゆる電圧制御型の可変周波数発振器である。制御電圧
ｓ７０８を周波数に変換し、システムクロックｓ７０３
を出力する。
バータ）である。制御値ｓ７０６をアナログ変換電圧ｓ
７０７に変換する。７６はＬＰＦ（ローパス・フィル
タ）である。アナログ変換電圧ｓ７０７のエリアシング
ノイズを除去して制御電圧ｓ７０８を出力する。７７は
ＶＣＯ（ボルテージ・コントロールド・オシレータ）い
わゆる電圧制御型の可変周波数発振器である。制御電圧
ｓ７０８を周波数に変換し、システムクロックｓ７０３
を出力する。
【０００７】図８は従来のＰＬＬ回路の動作タイミング
図である。以下、図８にしたがって動作の詳細を説明す
る。タイムスタンプ抽出回路７１は、タイムスタンプｓ
７０２のＴ１、Ｔ２…をパケットデータｓ７０１から抽
出する。分周器７２は、ＶＣＯ７７から出力されたシス
テムクロックｓ７０３をタイムスタンプの周期まで分周
して、分周値ｓ７０４のＣ１、Ｃ２…を出力する。位相
比較器７３は、Ｔｎ−Ｃｎを演算し位相差ｓ７０５を順
に−１０、−５、＋３、０、０というように出力する。
図である。以下、図８にしたがって動作の詳細を説明す
る。タイムスタンプ抽出回路７１は、タイムスタンプｓ
７０２のＴ１、Ｔ２…をパケットデータｓ７０１から抽
出する。分周器７２は、ＶＣＯ７７から出力されたシス
テムクロックｓ７０３をタイムスタンプの周期まで分周
して、分周値ｓ７０４のＣ１、Ｃ２…を出力する。位相
比較器７３は、Ｔｎ−Ｃｎを演算し位相差ｓ７０５を順
に−１０、−５、＋３、０、０というように出力する。
【０００８】デジタルフィルタ７４は、位相差ｓ７０５
をもとに誤差が０で安定するようにフィードバックをか
けるためのフィルタ演算を行う。最初の位相差ｓ７０５
は−１０のため位相が進むように周波数を高める。例え
ばＤＡＣが１６レベルであったとして、目標値が８だっ
たとすると、制御値ｓ７０６として仮に１０を出力した
とする。２番目の位相差ｓ７０５は−５で少し目標値に
近づいたので９を出力する。３番目は＋３で行き過ぎた
ので、少し戻すために７を出力する。４番目は０なの
で、間の８を出力する。上記は動作を理解し易いように
イメージで説明しているが、実際には、ＰＬＬ全体のル
ープゲインを考慮して位相誤差を積分する演算で制御値
を求める。
をもとに誤差が０で安定するようにフィードバックをか
けるためのフィルタ演算を行う。最初の位相差ｓ７０５
は−１０のため位相が進むように周波数を高める。例え
ばＤＡＣが１６レベルであったとして、目標値が８だっ
たとすると、制御値ｓ７０６として仮に１０を出力した
とする。２番目の位相差ｓ７０５は−５で少し目標値に
近づいたので９を出力する。３番目は＋３で行き過ぎた
ので、少し戻すために７を出力する。４番目は０なの
で、間の８を出力する。上記は動作を理解し易いように
イメージで説明しているが、実際には、ＰＬＬ全体のル
ープゲインを考慮して位相誤差を積分する演算で制御値
を求める。
【０００９】ＤＡＣ７５から出力されるアナログ変換電
圧ｓ７０７は、図のように制御値ｓ７０６ごとに階段状
の波形になる。ＬＰＦ７６によって階段状の波形がなめ
らかな制御電圧ｓ７０８に平滑化され、ＶＣＯ７７に入
力される。以上のように、タイムスタンプを抽出してＰ
ＬＬをかけることでシステムクロックを生成する。
圧ｓ７０７は、図のように制御値ｓ７０６ごとに階段状
の波形になる。ＬＰＦ７６によって階段状の波形がなめ
らかな制御電圧ｓ７０８に平滑化され、ＶＣＯ７７に入
力される。以上のように、タイムスタンプを抽出してＰ
ＬＬをかけることでシステムクロックを生成する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のＰＬＬ回路では、ＤＡＣが必要となり、ＬＳＩ化時
に小型化しにくく、ＬＰＦもある程度の性能を有するも
のが要求されるなどの問題があった。本発明は上記従来
の課題を解決するもので、ＤＡＣを使わずに比較的簡単
な回路で精度の高いＶＣＯの制御電圧を生成することの
できるＰＬＬ回路を提供することを目的とする。
来のＰＬＬ回路では、ＤＡＣが必要となり、ＬＳＩ化時
に小型化しにくく、ＬＰＦもある程度の性能を有するも
のが要求されるなどの問題があった。本発明は上記従来
の課題を解決するもので、ＤＡＣを使わずに比較的簡単
な回路で精度の高いＶＣＯの制御電圧を生成することの
できるＰＬＬ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に本発明のＰＬＬ回路は、アップダウンカウンタと加算
器によってキャリー出力から制御電圧を生成する構成と
することにより、比較的簡単な回路でＰＬＬを実現する
事ができる。
に本発明のＰＬＬ回路は、アップダウンカウンタと加算
器によってキャリー出力から制御電圧を生成する構成と
することにより、比較的簡単な回路でＰＬＬを実現する
事ができる。
【００１２】
【発明の実施の形態】本発明のＰＬＬ回路は、前記デー
タパケットを入力し、パケット内のあらかじめ決められ
た位置に記録されたタイムスタンプを抽出して出力する
タイムスタンプ抽出手段と、前記システムクロックをタ
イムスタンプの周期まで分周し分周値を出力する分周手
段と、前記タイムスタンプと前記分周値とを比較し、周
波数引き込みを行って分周値の位相が遅れている場合は
アップ信号を出力し、分周値の位相が進んでいる場合は
ダウン信号を出力する位相比較手段と、前記アップ信号
と前記ダウン信号とを入力し、これらの入力に従ってＮ
ビット（Ｎは２以上の整数）のカウンタをカウントアッ
プおよびカウントダウンしてＮビットのカウント値を出
力するアップダウンカウンタ手段と、前記カウント値を
入力し、カウント値が更新される周期の２のＮ乗分の１
以下の周期でＮビットのカウント値とＮビットの加算手
段の出力とを加算し、加算結果の最上位のキャリーを出
力する加算手段と、前記キャリーを入力し、キャリーの
高周波数成分を除去して制御電圧を出力する低域通過フ
ィルタ手段と、前記制御電圧を入力し、制御電圧に応じ
た周波数に変換し前記システムクロックを出力する可変
周波数発振手段とを有する。
タパケットを入力し、パケット内のあらかじめ決められ
た位置に記録されたタイムスタンプを抽出して出力する
タイムスタンプ抽出手段と、前記システムクロックをタ
イムスタンプの周期まで分周し分周値を出力する分周手
段と、前記タイムスタンプと前記分周値とを比較し、周
波数引き込みを行って分周値の位相が遅れている場合は
アップ信号を出力し、分周値の位相が進んでいる場合は
ダウン信号を出力する位相比較手段と、前記アップ信号
と前記ダウン信号とを入力し、これらの入力に従ってＮ
ビット（Ｎは２以上の整数）のカウンタをカウントアッ
プおよびカウントダウンしてＮビットのカウント値を出
力するアップダウンカウンタ手段と、前記カウント値を
入力し、カウント値が更新される周期の２のＮ乗分の１
以下の周期でＮビットのカウント値とＮビットの加算手
段の出力とを加算し、加算結果の最上位のキャリーを出
力する加算手段と、前記キャリーを入力し、キャリーの
高周波数成分を除去して制御電圧を出力する低域通過フ
ィルタ手段と、前記制御電圧を入力し、制御電圧に応じ
た周波数に変換し前記システムクロックを出力する可変
周波数発振手段とを有する。
【００１３】また、本発明のＰＬＬ回路は、前記データ
パケットを入力し、パケット内のあらかじめ決められた
位置に記録されたタイムスタンプを抽出して出力し、伝
送エラーあるいはタイムスタンプ情報の無いデータパケ
ットでタイムスタンプが抽出されなかった場合に位相比
較出力を停止するための停止信号を出力するタイムスタ
ンプ抽出手段と、前記システムクロックをタイムスタン
プの周期まで分周し分周値を出力する分周手段と、前記
タイムスタンプと前記分周値と前記停止信号とを入力
し、タイムスタンプと分周値とを比較し、周波数引き込
みを行って分周値の位相が遅れている場合はアップ信号
を出力し、分周値の位相が進んでいる場合はダウン信号
を出力し、停止信号が入力された場合には前記アップ信
号および前記ダウン信号のどちらも出力しないようにし
た位相比較手段と、前記アップ信号と前記ダウン信号と
を入力し、これらの入力に従ってＮビット（Ｎは２以上
の整数）のカウンタをカウントアップおよびカウントダ
ウンしてＮビットのカウント値を出力するアップダウン
カウンタ手段と、前記カウント値を入力し、カウント値
が更新される周期の２のＮ乗分の１以下の周期でＮビッ
トのカウント値とＮビットの加算手段の出力とを加算
し、加算結果の最上位のキャリーを出力する加算手段
と、前記キャリーを入力し、キャリーの高周波数成分を
除去して制御電圧を出力する低域通過フィルタ手段と、
前記制御電圧を入力し、制御電圧に応じた周波数に変換
し前記システムクロックを出力する可変周波数発振手段
とを有する。
パケットを入力し、パケット内のあらかじめ決められた
位置に記録されたタイムスタンプを抽出して出力し、伝
送エラーあるいはタイムスタンプ情報の無いデータパケ
ットでタイムスタンプが抽出されなかった場合に位相比
較出力を停止するための停止信号を出力するタイムスタ
ンプ抽出手段と、前記システムクロックをタイムスタン
プの周期まで分周し分周値を出力する分周手段と、前記
タイムスタンプと前記分周値と前記停止信号とを入力
し、タイムスタンプと分周値とを比較し、周波数引き込
みを行って分周値の位相が遅れている場合はアップ信号
を出力し、分周値の位相が進んでいる場合はダウン信号
を出力し、停止信号が入力された場合には前記アップ信
号および前記ダウン信号のどちらも出力しないようにし
た位相比較手段と、前記アップ信号と前記ダウン信号と
を入力し、これらの入力に従ってＮビット（Ｎは２以上
の整数）のカウンタをカウントアップおよびカウントダ
ウンしてＮビットのカウント値を出力するアップダウン
カウンタ手段と、前記カウント値を入力し、カウント値
が更新される周期の２のＮ乗分の１以下の周期でＮビッ
トのカウント値とＮビットの加算手段の出力とを加算
し、加算結果の最上位のキャリーを出力する加算手段
と、前記キャリーを入力し、キャリーの高周波数成分を
除去して制御電圧を出力する低域通過フィルタ手段と、
前記制御電圧を入力し、制御電圧に応じた周波数に変換
し前記システムクロックを出力する可変周波数発振手段
とを有する。
【００１４】また、本発明のＰＬＬ回路は、前記データ
パケットを入力し、パケット内のあらかじめ決められた
位置に記録されたタイムスタンプを抽出して出力するタ
イムスタンプ抽出手段と、前記システムクロックをタイ
ムスタンプの周期まで分周し分周値を出力する分周手段
と、前記タイムスタンプと前記分周値とを比較し、周波
数引き込みを行って分周値の位相が遅れている場合はア
ップ信号を出力し、分周値の位相が進んでいる場合はダ
ウン信号を出力し、タイムスタンプと分周値の位相誤差
の絶対値が予め定めた値以下かどうかを判定するための
誤差判定信号を出力する位相比較手段と、前記アップ信
号と前記ダウン信号と前記誤差判定信号とを入力し、誤
差判定信号を見て誤差の絶対値が大きい場合にはカウン
タの動作するビット数をＭビット（Ｍ＜Ｎ）に減らし小
さい場合にはＮビット（Ｍ＝Ｎ）が動作するようにし、
アップ信号とダウン信号に従って上位Ｍビットぶんのカ
ウンタをカウントアップおよびカウントダウンしてＮビ
ットのカウント値を出力するアップダウンカウンタ手段
と、前記カウント値を入力し、カウント値が更新される
周期の２のＮ乗分の１以下の周期でＮビットのカウント
値とＮビットの加算手段の出力とを加算し、加算結果の
最上位のキャリーを出力する加算手段と、前記キャリー
を入力し、キャリーの高周波数成分を除去して制御電圧
を出力する低域通過フィルタ手段と、前記制御電圧を入
力し、制御電圧に応じた周波数に変換し前記システムク
ロックを出力する可変周波数発振手段とを有する。
パケットを入力し、パケット内のあらかじめ決められた
位置に記録されたタイムスタンプを抽出して出力するタ
イムスタンプ抽出手段と、前記システムクロックをタイ
ムスタンプの周期まで分周し分周値を出力する分周手段
と、前記タイムスタンプと前記分周値とを比較し、周波
数引き込みを行って分周値の位相が遅れている場合はア
ップ信号を出力し、分周値の位相が進んでいる場合はダ
ウン信号を出力し、タイムスタンプと分周値の位相誤差
の絶対値が予め定めた値以下かどうかを判定するための
誤差判定信号を出力する位相比較手段と、前記アップ信
号と前記ダウン信号と前記誤差判定信号とを入力し、誤
差判定信号を見て誤差の絶対値が大きい場合にはカウン
タの動作するビット数をＭビット（Ｍ＜Ｎ）に減らし小
さい場合にはＮビット（Ｍ＝Ｎ）が動作するようにし、
アップ信号とダウン信号に従って上位Ｍビットぶんのカ
ウンタをカウントアップおよびカウントダウンしてＮビ
ットのカウント値を出力するアップダウンカウンタ手段
と、前記カウント値を入力し、カウント値が更新される
周期の２のＮ乗分の１以下の周期でＮビットのカウント
値とＮビットの加算手段の出力とを加算し、加算結果の
最上位のキャリーを出力する加算手段と、前記キャリー
を入力し、キャリーの高周波数成分を除去して制御電圧
を出力する低域通過フィルタ手段と、前記制御電圧を入
力し、制御電圧に応じた周波数に変換し前記システムク
ロックを出力する可変周波数発振手段とを有する。
【００１５】また、本発明のＰＬＬ回路は、前記データ
パケットを入力し、パケット内のあらかじめ決められた
位置に記録されたタイムスタンプを抽出して出力し、伝
送エラーあるいはタイムスタンプ情報の無いデータパケ
ットでタイムスタンプが抽出されなかった場合に位相比
較出力を停止するための停止信号を出力するタイムスタ
ンプ抽出手段と、前記システムクロックをタイムスタン
プの周期まで分周し分周値を出力する分周手段と、前記
タイムスタンプと前記分周値と前記停止信号とを入力
し、タイムスタンプと分周値とを比較し、周波数引き込
みを行って分周値の位相が遅れている場合はアップ信号
を出力し、分周値の位相が進んでいる場合はダウン信号
を出力し、停止信号が入力された場合には前記アップ信
号および前記ダウン信号のどちらも出力しないように
し、さらにタイムスタンプと分周値の位相誤差の絶対値
が予め定めた値以下かどうかを判定するための誤差判定
信号を出力する位相比較手段と、前記アップ信号と前記
ダウン信号と前記誤差判定信号とを入力し、誤差判定信
号を見て誤差の絶対値が大きい場合にはカウンタの動作
するビット数をＭビット（Ｍ＜Ｎ）に減らし小さい場合
にはＮビット（Ｍ＝Ｎ）が動作するようにし、アップ信
号とダウン信号に従って上位Ｍビットぶんのカウンタを
カウントアップおよびカウントダウンしてＮビットのカ
ウント値を出力するアップダウンカウンタ手段と、前記
カウント値を入力し、カウント値が更新される周期の２
のＮ乗分の１以下の周期でＮビットのカウント値とＮビ
ットの加算手段の出力とを加算し、加算結果の最上位の
キャリーを出力する加算手段と、前記キャリーを入力
し、キャリーの高周波数成分を除去して制御電圧を出力
する低域通過フィルタ手段と、前記制御電圧を入力し、
制御電圧に応じた周波数に変換し前記システムクロック
を出力する可変周波数発振手段とを有する。
パケットを入力し、パケット内のあらかじめ決められた
位置に記録されたタイムスタンプを抽出して出力し、伝
送エラーあるいはタイムスタンプ情報の無いデータパケ
ットでタイムスタンプが抽出されなかった場合に位相比
較出力を停止するための停止信号を出力するタイムスタ
ンプ抽出手段と、前記システムクロックをタイムスタン
プの周期まで分周し分周値を出力する分周手段と、前記
タイムスタンプと前記分周値と前記停止信号とを入力
し、タイムスタンプと分周値とを比較し、周波数引き込
みを行って分周値の位相が遅れている場合はアップ信号
を出力し、分周値の位相が進んでいる場合はダウン信号
を出力し、停止信号が入力された場合には前記アップ信
号および前記ダウン信号のどちらも出力しないように
し、さらにタイムスタンプと分周値の位相誤差の絶対値
が予め定めた値以下かどうかを判定するための誤差判定
信号を出力する位相比較手段と、前記アップ信号と前記
ダウン信号と前記誤差判定信号とを入力し、誤差判定信
号を見て誤差の絶対値が大きい場合にはカウンタの動作
するビット数をＭビット（Ｍ＜Ｎ）に減らし小さい場合
にはＮビット（Ｍ＝Ｎ）が動作するようにし、アップ信
号とダウン信号に従って上位Ｍビットぶんのカウンタを
カウントアップおよびカウントダウンしてＮビットのカ
ウント値を出力するアップダウンカウンタ手段と、前記
カウント値を入力し、カウント値が更新される周期の２
のＮ乗分の１以下の周期でＮビットのカウント値とＮビ
ットの加算手段の出力とを加算し、加算結果の最上位の
キャリーを出力する加算手段と、前記キャリーを入力
し、キャリーの高周波数成分を除去して制御電圧を出力
する低域通過フィルタ手段と、前記制御電圧を入力し、
制御電圧に応じた周波数に変換し前記システムクロック
を出力する可変周波数発振手段とを有する。
【００１６】以下、本発明の実施例について、図面を参
照しながら説明する。 （実施の形態１）図１は本発明の実施の形態１における
ＰＬＬ回路のブロック図である。以下、図１にしたがっ
てその動作を説明する。１はタイムスタンプ抽出回路で
ある。このタイムスタンプ抽出回路１は、パケットデー
タｓ１０１が入力されると、パケット内のあらかじめ決
められた位置に記録されたタイムスタンプを抽出してタ
イムスタンプｓ１０２を出力する。転送エラー等でタイ
ムスタンプが正しく抽出できなかった場合には位相比較
出力を停止するための停止信号ｓ１０３を出力する。ま
た、タイムスタンプ情報の無いデータパケットでも同様
に停止信号ｓ１０３を出力する。即ち、タイムスタンプ
抽出回路１は、タイムスタンプが検出されたか否かを常
にチェックしているので、検出されなかったときに、上
記停止信号ｓ１０３を出力する。
照しながら説明する。 （実施の形態１）図１は本発明の実施の形態１における
ＰＬＬ回路のブロック図である。以下、図１にしたがっ
てその動作を説明する。１はタイムスタンプ抽出回路で
ある。このタイムスタンプ抽出回路１は、パケットデー
タｓ１０１が入力されると、パケット内のあらかじめ決
められた位置に記録されたタイムスタンプを抽出してタ
イムスタンプｓ１０２を出力する。転送エラー等でタイ
ムスタンプが正しく抽出できなかった場合には位相比較
出力を停止するための停止信号ｓ１０３を出力する。ま
た、タイムスタンプ情報の無いデータパケットでも同様
に停止信号ｓ１０３を出力する。即ち、タイムスタンプ
抽出回路１は、タイムスタンプが検出されたか否かを常
にチェックしているので、検出されなかったときに、上
記停止信号ｓ１０３を出力する。
【００１７】２は分周器であり、システムクロックｓ１
０４をタイムスタンプｓ１０２の周期まで分周し分周値
ｓ１０５を出力する。３は位相比較器であり、タイムス
タンプｓ１０２と分周値ｓ１０５とを比較し、周波数引
き込みを行って分周値の位相が遅れている場合はアップ
信号ｓ１０６を出力し、分周値の位相が進んでいる場合
はダウン信号ｓ１０７を出力する。また停止信号ｓ１０
３が入力されている場合にはアップ信号ｓ１０６もダウ
ン信号ｓ１０７も出力しない。
０４をタイムスタンプｓ１０２の周期まで分周し分周値
ｓ１０５を出力する。３は位相比較器であり、タイムス
タンプｓ１０２と分周値ｓ１０５とを比較し、周波数引
き込みを行って分周値の位相が遅れている場合はアップ
信号ｓ１０６を出力し、分周値の位相が進んでいる場合
はダウン信号ｓ１０７を出力する。また停止信号ｓ１０
３が入力されている場合にはアップ信号ｓ１０６もダウ
ン信号ｓ１０７も出力しない。
【００１８】４はアップダウンカウンタである。アップ
信号ｓ１０６とダウン信号ｓ１０７とを入力し、これら
の入力に従ってＮビット（ここでは説明のために４ビッ
トとする）のカウンタをカウントアップあるいはカウン
トダウンしてＮビットのカウント値ｓ１０９を出力す
る。５はＦＡ（フル・アダー）いわゆる全加算器であ
る。カウント値ｓ１０９を入力し、カウント値が更新さ
れる周期の２のＮ乗分の１以下の周期でＮビットのカウ
ント値ｓ１０９とＮビットの加算出力ｓ１１０とを加算
し、加算結果の最上位のキャリーｓ１１１を出力する。
信号ｓ１０６とダウン信号ｓ１０７とを入力し、これら
の入力に従ってＮビット（ここでは説明のために４ビッ
トとする）のカウンタをカウントアップあるいはカウン
トダウンしてＮビットのカウント値ｓ１０９を出力す
る。５はＦＡ（フル・アダー）いわゆる全加算器であ
る。カウント値ｓ１０９を入力し、カウント値が更新さ
れる周期の２のＮ乗分の１以下の周期でＮビットのカウ
ント値ｓ１０９とＮビットの加算出力ｓ１１０とを加算
し、加算結果の最上位のキャリーｓ１１１を出力する。
【００１９】６はＬＰＦ（ローパス・フィルタ）であ
る。このＬＰＦ６によってキャリー出力ｓ１１１の更新
周期のクロック成分を除去して制御電圧ｓ１１２を出力
する。７はＶＣＯ（ボルテージ・コントロールド・オシ
レータ）いわゆる電圧制御型の可変周波数発振器であ
り、ＬＰＦ６から出力される制御電圧ｓ１１２を周波数
に変換し、システムクロックｓ１０４を出力する。
る。このＬＰＦ６によってキャリー出力ｓ１１１の更新
周期のクロック成分を除去して制御電圧ｓ１１２を出力
する。７はＶＣＯ（ボルテージ・コントロールド・オシ
レータ）いわゆる電圧制御型の可変周波数発振器であ
り、ＬＰＦ６から出力される制御電圧ｓ１１２を周波数
に変換し、システムクロックｓ１０４を出力する。
【００２０】図２はＰＬＬ回路の動作タイミング図であ
る。以下、図２を参照しながら動作の詳細を説明する。
タイムスタンプ抽出回路１は、タイムスタンプｓ１０２
のＴ１、Ｔ２…をパケットデータｓ１０１から抽出す
る。転送エラー等でタイムスタンプが正しく抽出できな
かった場合やタイムスタンプ情報の無いデータパケット
の場合には位相比較出力を停止するための停止信号ｓ１
０３を出力する。分周器２は、ＶＣＯ７から出力された
システムクロックｓ１０４をタイムスタンプの周期まで
分周して、分周値ｓ１０５のＣ１、Ｃ２…を出力する。
る。以下、図２を参照しながら動作の詳細を説明する。
タイムスタンプ抽出回路１は、タイムスタンプｓ１０２
のＴ１、Ｔ２…をパケットデータｓ１０１から抽出す
る。転送エラー等でタイムスタンプが正しく抽出できな
かった場合やタイムスタンプ情報の無いデータパケット
の場合には位相比較出力を停止するための停止信号ｓ１
０３を出力する。分周器２は、ＶＣＯ７から出力された
システムクロックｓ１０４をタイムスタンプの周期まで
分周して、分周値ｓ１０５のＣ１、Ｃ２…を出力する。
【００２１】位相比較器３は、Ｔｎ−Ｃｎを演算し位相
差を−５、−４、−３、−２、−１というように求め
る。まず周波数引き込みを行うが、この例のように位相
差が負で絶対値が減少していく方向であれば周波数を下
げる必要があり、ダウン信号ｓ１０７を出力する。正で
減少していれば周波数を上げる必要があり、アップ信号
ｓ１０６を出力する。位相差に方向性が無ければ、ほぼ
周波数が一致しており、位相差の符号が負であればアッ
プ信号ｓ１０６を出力し、正であればダウン信号ｓ１０
７を出力することによって位相引き込みを行う。位相差
が０ならば引き込みが完了しているのでいずれの信号も
出力しない。また、停止信号ｓ１０３が入力されている
場合にもいずれの信号も出力しない。
差を−５、−４、−３、−２、−１というように求め
る。まず周波数引き込みを行うが、この例のように位相
差が負で絶対値が減少していく方向であれば周波数を下
げる必要があり、ダウン信号ｓ１０７を出力する。正で
減少していれば周波数を上げる必要があり、アップ信号
ｓ１０６を出力する。位相差に方向性が無ければ、ほぼ
周波数が一致しており、位相差の符号が負であればアッ
プ信号ｓ１０６を出力し、正であればダウン信号ｓ１０
７を出力することによって位相引き込みを行う。位相差
が０ならば引き込みが完了しているのでいずれの信号も
出力しない。また、停止信号ｓ１０３が入力されている
場合にもいずれの信号も出力しない。
【００２２】アップダウンカウンタ４は、アップ信号ｓ
１０６あるいはダウン信号ｓ１０７にしたがって、アッ
プカウントおよびダウンカウントを行い４ビットのカウ
ント値ｓ１０９を出力する。この例の場合、初期値が１
３で周波数が目標値より高めだが、ダウン信号ｓ１０７
が入力されるために、１２、１１…とカウントダウンし
て周波数が目標値に近づくとともに位相差も小さくなっ
ていき、図は最後まで書かれていないが、いづれ引き込
みを完了する。停止信号ｓ１０３が位相比較器３に入力
されている場合は、アップ信号ｓ１０６もダウン信号ｓ
１０７も入力されないため、その期間カウント値ｓ１０
９は一定に保持される。
１０６あるいはダウン信号ｓ１０７にしたがって、アッ
プカウントおよびダウンカウントを行い４ビットのカウ
ント値ｓ１０９を出力する。この例の場合、初期値が１
３で周波数が目標値より高めだが、ダウン信号ｓ１０７
が入力されるために、１２、１１…とカウントダウンし
て周波数が目標値に近づくとともに位相差も小さくなっ
ていき、図は最後まで書かれていないが、いづれ引き込
みを完了する。停止信号ｓ１０３が位相比較器３に入力
されている場合は、アップ信号ｓ１０６もダウン信号ｓ
１０７も入力されないため、その期間カウント値ｓ１０
９は一定に保持される。
【００２３】ＦＡ５はカウント値ｓ１０９とＦＡ５の加
算出力ｓ１１０とを加算し、加算結果のキャリーｓ１１
１を出力する。キャリーのパルスは、カウント値ｓ１０
９が８なら、１と０が交互に出力され平均電圧は１／２
となる。例えば４なら、４回の加算ごとにキャリーｓ１
１１が出力されるため平均電圧は１／４となる。それ以
外の値でも値に比例して１と０の比率が変わる。ＦＡ５
の動作周波数は高いほど不要な高周波数成分の周波数が
高くなるためＬＰＦ６の設計が容易になり好ましい。
算出力ｓ１１０とを加算し、加算結果のキャリーｓ１１
１を出力する。キャリーのパルスは、カウント値ｓ１０
９が８なら、１と０が交互に出力され平均電圧は１／２
となる。例えば４なら、４回の加算ごとにキャリーｓ１
１１が出力されるため平均電圧は１／４となる。それ以
外の値でも値に比例して１と０の比率が変わる。ＦＡ５
の動作周波数は高いほど不要な高周波数成分の周波数が
高くなるためＬＰＦ６の設計が容易になり好ましい。
【００２４】ＬＰＦ６によって高周波成分が除去され制
御電圧ｓ１１２として出力され、ＶＣＯ７に入力され
る。ＶＣＯ７からタイムスタンプｓ１０２に同期したシ
ステムクロックｓ１０４が出力される。以上のように本
発明の実施の形態１によれば、アップダウンカウンタの
出力を加算器に入力し、そのキャリー出力パルスを平均
化して制御電圧を生成する構成とする事によりＤＡＣを
使わずに比較的簡単な回路で精度の高いＰＬＬ回路を実
現できる。
御電圧ｓ１１２として出力され、ＶＣＯ７に入力され
る。ＶＣＯ７からタイムスタンプｓ１０２に同期したシ
ステムクロックｓ１０４が出力される。以上のように本
発明の実施の形態１によれば、アップダウンカウンタの
出力を加算器に入力し、そのキャリー出力パルスを平均
化して制御電圧を生成する構成とする事によりＤＡＣを
使わずに比較的簡単な回路で精度の高いＰＬＬ回路を実
現できる。
【００２５】また、本発明の実施の形態１によれば、転
送エラー等でタイムスタンプが正しく抽出できなかった
場合に位相比較出力を停止することにより、伝送エラー
による外乱を抑えることのできるＰＬＬ回路を実現でき
る。また、タイムスタンプ情報の無いデータパケットの
場合にも位相比較出力を停止することにより、タイムス
タンプが全パケットに送られてこないようなフォーマッ
トにも対応可能なＰＬＬ回路を実現できる。
送エラー等でタイムスタンプが正しく抽出できなかった
場合に位相比較出力を停止することにより、伝送エラー
による外乱を抑えることのできるＰＬＬ回路を実現でき
る。また、タイムスタンプ情報の無いデータパケットの
場合にも位相比較出力を停止することにより、タイムス
タンプが全パケットに送られてこないようなフォーマッ
トにも対応可能なＰＬＬ回路を実現できる。
【００２６】（実施の形態２）図３は本発明の一実施例
におけるＰＬＬ回路のブロック図である。以下、図３に
したがってその動作を説明する。図３と図１とを比較す
ると明らかなように、本実施の形態では、タイムスタン
プ抽出回路１から停止信号ｓ１０３を出力するのに代え
て、位相比較器３からアップダウンカウンタ４に対して
誤差判定信号ｓ１０８を出力する。この誤差判定信号ｓ
１０８は、タイムスタンプｓ１０２と分周値ｓ１０５の
位相誤差の絶対値が予め定めた値以下か否かを判定する
ためのものである。
におけるＰＬＬ回路のブロック図である。以下、図３に
したがってその動作を説明する。図３と図１とを比較す
ると明らかなように、本実施の形態では、タイムスタン
プ抽出回路１から停止信号ｓ１０３を出力するのに代え
て、位相比較器３からアップダウンカウンタ４に対して
誤差判定信号ｓ１０８を出力する。この誤差判定信号ｓ
１０８は、タイムスタンプｓ１０２と分周値ｓ１０５の
位相誤差の絶対値が予め定めた値以下か否かを判定する
ためのものである。
【００２７】アップダウンカウンタ４は誤差判定信号ｓ
１０８を見て誤差の絶対値が大きい場合（例えば４以
上）にはカウンタのビット数をＭビット（例えば４ビッ
ト）に減らし、誤差の絶対値が小さい場合にはＮビット
（例えば６ビット）が動作するようにする。アップ信号
ｓ１０６とダウン信号ｓ１０７とに従ってＮビット（こ
こでは６ビット）のカウンタをカウントアップあるいは
カウントダウンしてＮビットのカウント値ｓ１０９を出
力する。
１０８を見て誤差の絶対値が大きい場合（例えば４以
上）にはカウンタのビット数をＭビット（例えば４ビッ
ト）に減らし、誤差の絶対値が小さい場合にはＮビット
（例えば６ビット）が動作するようにする。アップ信号
ｓ１０６とダウン信号ｓ１０７とに従ってＮビット（こ
こでは６ビット）のカウンタをカウントアップあるいは
カウントダウンしてＮビットのカウント値ｓ１０９を出
力する。
【００２８】図４は、アップダウンカウンタ４およびＦ
Ａ５の構成を示すブロック図である。図４において、５
０はアップ信号ｓ１０６、ダウン信号ｓ１０７および誤
差判定信号ｓ１０８を入力として加算値を選択する回路
で、誤差の絶対値が大きい場合、アップ信号ｓ１０６が
入力されると、＋４を選択し、ダウン信号ｓ１０７が入
力されると、−４を選択する。また、誤差の絶対値が小
さい場合は、アップ信号ｓ１０６が入力されると、＋１
を選択し、ダウン信号ｓ１０７が入力されると、−１を
選択する。
Ａ５の構成を示すブロック図である。図４において、５
０はアップ信号ｓ１０６、ダウン信号ｓ１０７および誤
差判定信号ｓ１０８を入力として加算値を選択する回路
で、誤差の絶対値が大きい場合、アップ信号ｓ１０６が
入力されると、＋４を選択し、ダウン信号ｓ１０７が入
力されると、−４を選択する。また、誤差の絶対値が小
さい場合は、アップ信号ｓ１０６が入力されると、＋１
を選択し、ダウン信号ｓ１０７が入力されると、−１を
選択する。
【００２９】５１は加算器で、カウンタ値に対し、加算
値選択回路５０で選択された加算値を６ビット加算す
る。５２はデータラッチである。上記アップダウンカウ
ンタ４は加算値選択回路５０、加算器５１およびデータ
ラッチ５２で構成され、位相比較の周期ごとに更新を実
行する。一方、５３はＦＡ、５４はデータラッチで、Ｆ
Ａ５３とデータラッチ５４で図３のＦＡ５を構成してい
る。演算はカウント値ｓ１０９が更新される周期の２の
Ｎ乗分の１以下の周期で行う。ラッチ５４はこの周期ご
とにＦＡ５３の加算出力を次の周期の入力として保持す
る。
値選択回路５０で選択された加算値を６ビット加算す
る。５２はデータラッチである。上記アップダウンカウ
ンタ４は加算値選択回路５０、加算器５１およびデータ
ラッチ５２で構成され、位相比較の周期ごとに更新を実
行する。一方、５３はＦＡ、５４はデータラッチで、Ｆ
Ａ５３とデータラッチ５４で図３のＦＡ５を構成してい
る。演算はカウント値ｓ１０９が更新される周期の２の
Ｎ乗分の１以下の周期で行う。ラッチ５４はこの周期ご
とにＦＡ５３の加算出力を次の周期の入力として保持す
る。
【００３０】以下、図４と図５を参照しながら動作の詳
細を説明する。図５で初期の位相差は４より大きいため
にはじめはＭ＝４で動作している。位相差が−５、−
３、−１と下がる期間は、ダウン信号ｓ１０７が出力さ
れ、アップダウンカウンタ４は位相差が４より大きい場
合−４ずつ下がる。カウンタの直前値が３８だとする
と、１回目の位相比較でカウント値ｓ１０９は３４とな
る。２回目の位相比較以後は誤差の絶対値が４以内にな
っているので、カウント値ｓ１０９は−１ずつ下がる。
以後は位相を引き込む方向にアップ信号ｓ１０６とダウ
ン信号ｓ１０７が動作し、タイムスタンプｓ１０２と分
周値ｓ１０５が一致した状態に保たれる。
細を説明する。図５で初期の位相差は４より大きいため
にはじめはＭ＝４で動作している。位相差が−５、−
３、−１と下がる期間は、ダウン信号ｓ１０７が出力さ
れ、アップダウンカウンタ４は位相差が４より大きい場
合−４ずつ下がる。カウンタの直前値が３８だとする
と、１回目の位相比較でカウント値ｓ１０９は３４とな
る。２回目の位相比較以後は誤差の絶対値が４以内にな
っているので、カウント値ｓ１０９は−１ずつ下がる。
以後は位相を引き込む方向にアップ信号ｓ１０６とダウ
ン信号ｓ１０７が動作し、タイムスタンプｓ１０２と分
周値ｓ１０５が一致した状態に保たれる。
【００３１】即ち、位相差の絶対値の大小に応じて、加
算（減算）値の絶対値を切換えることにより、アップダ
ウンカウンタ４は位相差の絶対値が大きい場合には、上
位４ビット（Ｍ＝４）のアップダウンカウンタとして機
能し、小さい場合には、全６ビットのアップダウンカウ
ンタとして機能する。
算（減算）値の絶対値を切換えることにより、アップダ
ウンカウンタ４は位相差の絶対値が大きい場合には、上
位４ビット（Ｍ＝４）のアップダウンカウンタとして機
能し、小さい場合には、全６ビットのアップダウンカウ
ンタとして機能する。
【００３２】ＦＡ５はカウント値ｓ１０９とＦＡ５の加
算出力ｓ１１０とを加算し、加算結果のキャリーｓ１１
１を出力する。キャリーのパルスは、カウント値ｓ１０
９が３２なら、１と０が交互に出力され平均電圧は１／
２となる。例えば１６なら、４回の加算ごとにキャリー
ｓ１１１が出力されるため平均電圧は１／４となる。そ
れ以外の値でも値に比例して１と０の比率が変わる。
算出力ｓ１１０とを加算し、加算結果のキャリーｓ１１
１を出力する。キャリーのパルスは、カウント値ｓ１０
９が３２なら、１と０が交互に出力され平均電圧は１／
２となる。例えば１６なら、４回の加算ごとにキャリー
ｓ１１１が出力されるため平均電圧は１／４となる。そ
れ以外の値でも値に比例して１と０の比率が変わる。
【００３３】ＦＡ５の動作周波数は高いほど不要な高周
波数成分の周波数が高くなるためＬＰＦ６の設計が容易
になり好ましい。ＬＰＦ６によって高周波成分が除去さ
れ制御電圧ｓ１１２として出力され、ＶＣＯ７に入力さ
れる。ＶＣＯ７からタイムスタンプｓ１０２に同期した
システムクロックｓ１０４が出力される。以上のように
本発明によれば、位相差の絶対値によってアップダウン
カウンタのビット数を実際に切り換えることによって、
位相ずれが大きい場合には引き込みを早め、位相ずれが
小さい場合にはアップダウンカウンタと加算器の精度を
高めることができ、単純な構成で引き込みが早く精度の
高いＰＬＬを実現できる。
波数成分の周波数が高くなるためＬＰＦ６の設計が容易
になり好ましい。ＬＰＦ６によって高周波成分が除去さ
れ制御電圧ｓ１１２として出力され、ＶＣＯ７に入力さ
れる。ＶＣＯ７からタイムスタンプｓ１０２に同期した
システムクロックｓ１０４が出力される。以上のように
本発明によれば、位相差の絶対値によってアップダウン
カウンタのビット数を実際に切り換えることによって、
位相ずれが大きい場合には引き込みを早め、位相ずれが
小さい場合にはアップダウンカウンタと加算器の精度を
高めることができ、単純な構成で引き込みが早く精度の
高いＰＬＬを実現できる。
【００３４】
【発明の効果】以上のように本発明は、アップダウンカ
ウンタの出力を加算器に入力し、フィードバックした演
算のキャリー出力パルスを平均化してＶＣＯ制御電圧を
生成する構成とする事により比較的簡単な回路で精度の
高く安定なＰＬＬ回路を実現できる。精度を上げるため
に見かけのビット数を増加させることも容易である。
ウンタの出力を加算器に入力し、フィードバックした演
算のキャリー出力パルスを平均化してＶＣＯ制御電圧を
生成する構成とする事により比較的簡単な回路で精度の
高く安定なＰＬＬ回路を実現できる。精度を上げるため
に見かけのビット数を増加させることも容易である。
【００３５】また本発明は、転送エラー等でタイムスタ
ンプが正しく抽出できなかった場合に位相比較出力を停
止することにより、伝送エラーによる外乱を抑えること
のできるＰＬＬ回路を実現できる。また、タイムスタン
プ情報の無いデータパケットの場合にも位相比較出力を
停止することにより、タイムスタンプが全パケットに送
られてこないようなフォーマットにも対応可能なＰＬＬ
回路を実現できる。
ンプが正しく抽出できなかった場合に位相比較出力を停
止することにより、伝送エラーによる外乱を抑えること
のできるＰＬＬ回路を実現できる。また、タイムスタン
プ情報の無いデータパケットの場合にも位相比較出力を
停止することにより、タイムスタンプが全パケットに送
られてこないようなフォーマットにも対応可能なＰＬＬ
回路を実現できる。
【００３６】また本発明は、位相差の絶対値によってア
ップダウンカウンタのビット数を切り換えることによっ
て、位相ずれが大きい場合には引き込みを早め、位相ず
れが小さい場合にはアップダウンカウンタと加算器の精
度を高めることができ、単純な構成で引き込みが早く精
度の高いＰＬＬを実現できる。アップダウンカウンタの
カウントビット数を制御するだけで、見かけのビット数
を上げたり下げすることも容易である。ＤＡＣが不要
で、ＬＰＦの構成が簡単になり、ＬＳＩ化時に小形化し
やすいＰＬＬ回路を実現できる。
ップダウンカウンタのビット数を切り換えることによっ
て、位相ずれが大きい場合には引き込みを早め、位相ず
れが小さい場合にはアップダウンカウンタと加算器の精
度を高めることができ、単純な構成で引き込みが早く精
度の高いＰＬＬを実現できる。アップダウンカウンタの
カウントビット数を制御するだけで、見かけのビット数
を上げたり下げすることも容易である。ＤＡＣが不要
で、ＬＰＦの構成が簡単になり、ＬＳＩ化時に小形化し
やすいＰＬＬ回路を実現できる。
【図１】 本発明の一実施例におけるＰＬＬ回路のブロ
ック図である。
ック図である。
【図２】 ＰＬＬ回路の動作タイミング図である。
【図３】 本発明の一実施例におけるＰＬＬ回路のブロ
ック図である。
ック図である。
【図４】 アップダウンカウンタ４およびＦＡ５の詳細
ブロック図である。
ブロック図である。
【図５】 ＰＬＬ回路の動作タイミング図である。
【図６】 タイムスタンプによるシステムクロック再生
を説明するタイミング図である。
を説明するタイミング図である。
【図７】 従来のＰＬＬ回路のブロック図である。
【図８】 従来のＰＬＬ回路の動作タイミング図であ
る。 １…タイムスタンプ抽出回路 ２…分周器 ３…位相比較器 ４…アップダウンカウンタ ５…ＦＡ（フル・アダー） ６…ＬＰＦ（ローパス・フィルタ） ７…ＶＣＯ（ボルテージ・コントロールド・オシレー
タ）
る。 １…タイムスタンプ抽出回路 ２…分周器 ３…位相比較器 ４…アップダウンカウンタ ５…ＦＡ（フル・アダー） ６…ＬＰＦ（ローパス・フィルタ） ７…ＶＣＯ（ボルテージ・コントロールド・オシレー
タ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村木 健司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5C020 AA07 AA09 AA16 CA13 CA15 5C059 RC04 RE04 RF28 RF30 SS30 UA08 UA12 5J106 AA04 BB04 CC01 CC24 CC38 CC52 DD13 DD19 KK03 KK05 KK18 KK38 KK39 5K047 GG44 MM33 MM46 MM49 MM55 MM56 MM63
Claims (4)
- 【請求項１】 データパケット中に伝送されてくるタイ
ムスタンプを用いてシステムクロックを生成するＰＬＬ
回路であって、 前記データパケットを入力し、パケット内のあらかじめ
決められた位置に記録されたタイムスタンプを抽出して
出力するタイムスタンプ抽出手段と、 前記システムクロックをタイムスタンプの周期まで分周
し分周値を出力する分周手段と、 前記タイムスタンプと前記分周値とを比較し、周波数引
き込みを行って分周値の位相が遅れている場合はアップ
信号を出力し、分周値の位相が進んでいる場合はダウン
信号を出力する位相比較手段と、 前記アップ信号と前記ダウン信号とを入力し、これらの
入力に従ってＮビット（Ｎは２以上の整数）のカウンタ
をカウントアップおよびカウントダウンしてＮビットの
カウント値を出力するアップダウンカウンタ手段と、 前記カウント値を入力し、カウント値が更新される周期
の２のＮ乗分の１以下の周期でＮビットのカウント値と
Ｎビットの加算手段の出力とを加算し、加算結果の最上
位のキャリーを出力する加算手段と、 前記キャリーを入力し、キャリーの高周波数成分を除去
して制御電圧を出力する低域通過フィルタ手段と、 前記制御電圧を入力し、制御電圧に応じた周波数に変換
し前記システムクロックを出力する可変周波数発振手段
とを有するＰＬＬ回路。 - 【請求項２】 データパケット中に伝送されてくるタイ
ムスタンプを用いてシステムクロックを生成するＰＬＬ
回路であって、 前記データパケットを入力し、パケット内のあらかじめ
決められた位置に記録されたタイムスタンプを抽出して
出力し、伝送エラーあるいはタイムスタンプ情報の無い
データパケットでタイムスタンプが抽出されなかった場
合に位相比較出力を停止するための停止信号を出力する
タイムスタンプ抽出手段と、 前記システムクロックをタイムスタンプの周期まで分周
し分周値を出力する分周手段と、 前記タイムスタンプと前記分周値と前記停止信号とを入
力し、タイムスタンプと分周値とを比較し、周波数引き
込みを行って分周値の位相が遅れている場合はアップ信
号を出力し、分周値の位相が進んでいる場合はダウン信
号を出力し、停止信号が入力された場合には前記アップ
信号および前記ダウン信号のどちらも出力しないように
した位相比較手段と、 前記アップ信号と前記ダウン信号とを入力し、これらの
入力に従ってＮビット（Ｎは２以上の整数）のカウンタ
をカウントアップおよびカウントダウンしてＮビットの
カウント値を出力するアップダウンカウンタ手段と、 前記カウント値を入力し、カウント値が更新される周期
の２のＮ乗分の１以下の周期でＮビットのカウント値と
Ｎビットの加算手段の出力とを加算し、加算結果の最上
位のキャリーを出力する加算手段と、 前記キャリーを入力し、キャリーの高周波数成分を除去
して制御電圧を出力する低域通過フィルタ手段と、 前記制御電圧を入力し、制御電圧に応じた周波数に変換
し前記システムクロックを出力する可変周波数発振手段
とを有するＰＬＬ回路。 - 【請求項３】 データパケット中に伝送されてくるタイ
ムスタンプを用いてシステムクロックを生成するＰＬＬ
回路であって、 前記データパケットを入力し、パケット内のあらかじめ
決められた位置に記録されたタイムスタンプを抽出して
出力するタイムスタンプ抽出手段と、 前記システムクロックをタイムスタンプの周期まで分周
し分周値を出力する分周手段と、 前記タイムスタンプと前記分周値とを比較し、周波数引
き込みを行って分周値の位相が遅れている場合はアップ
信号を出力し、分周値の位相が進んでいる場合はダウン
信号を出力し、タイムスタンプと分周値の位相誤差の絶
対値が予め定めた値以下かどうかを判定するための誤差
判定信号を出力する位相比較手段と、 前記アップ信号と前記ダウン信号と前記誤差判定信号と
を入力し、誤差判定信号を見て誤差の絶対値が大きい場
合にはカウンタの動作するビット数をＭビット（Ｍ＜
Ｎ）に減らし小さい場合にはＮビット（Ｍ＝Ｎ）が動作
するようにし、アップ信号とダウン信号に従って上位Ｍ
ビットぶんのカウンタをカウントアップおよびカウント
ダウンしてＮビットのカウント値を出力するアップダウ
ンカウンタ手段と、 前記カウント値を入力し、カウント値が更新される周期
の２のＮ乗分の１以下の周期でＮビットのカウント値と
Ｎビットの加算手段の出力とを加算し、加算結果の最上
位のキャリーを出力する加算手段と、 前記キャリーを入力し、キャリーの高周波数成分を除去
して制御電圧を出力する低域通過フィルタ手段と、 前記制御電圧を入力し、制御電圧に応じた周波数に変換
し前記システムクロックを出力する可変周波数発振手段
とを有するＰＬＬ回路。 - 【請求項４】 データパケット中に伝送されてくるタイ
ムスタンプを用いてシステムクロックを生成するＰＬＬ
回路であって、 前記データパケットを入力し、パケット内のあらかじめ
決められた位置に記録されたタイムスタンプを抽出して
出力し、伝送エラーあるいはタイムスタンプ情報の無い
データパケットでタイムスタンプが抽出されなかった場
合に位相比較出力を停止するための停止信号を出力する
タイムスタンプ抽出手段と、 前記システムクロックをタイムスタンプの周期まで分周
し分周値を出力する分周手段と、 前記タイムスタンプと前記分周値と前記停止信号とを入
力し、タイムスタンプと分周値とを比較し、周波数引き
込みを行って分周値の位相が遅れている場合はアップ信
号を出力し、分周値の位相が進んでいる場合はダウン信
号を出力し、停止信号が入力された場合には前記アップ
信号および前記ダウン信号のどちらも出力しないように
し、さらにタイムスタンプと分周値の位相誤差の絶対値
が予め定めた値以下かどうかを判定するための誤差判定
信号を出力する位相比較手段と、 前記アップ信号と前記ダウン信号と前記誤差判定信号と
を入力し、誤差判定信号を見て誤差の絶対値が大きい場
合にはカウンタの動作するビット数をＭビット（Ｍ＜
Ｎ）に減らし小さい場合にはＮビット（Ｍ＝Ｎ）が動作
するようにし、アップ信号とダウン信号に従って上位Ｍ
ビットぶんのカウンタをカウントアップおよびカウント
ダウンしてＮビットのカウント値を出力するアップダウ
ンカウンタ手段と、 前記カウント値を入力し、カウント値が更新される周期
の２のＮ乗分の１以下の周期でＮビットのカウント値と
Ｎビットの加算手段の出力とを加算し、加算結果の最上
位のキャリーを出力する加算手段と、 前記キャリーを入力し、キャリーの高周波数成分を除去
して制御電圧を出力する低域通過フィルタ手段と、 前記制御電圧を入力し、制御電圧に応じた周波数に変換
し前記システムクロックを出力する可変周波数発振手段
とを有するＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4617699A JP2000244473A (ja) | 1999-02-24 | 1999-02-24 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4617699A JP2000244473A (ja) | 1999-02-24 | 1999-02-24 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000244473A true JP2000244473A (ja) | 2000-09-08 |
Family
ID=12739730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4617699A Pending JP2000244473A (ja) | 1999-02-24 | 1999-02-24 | Ｐｌｌ回路 |
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| Country | Link |
|---|---|
| JP (1) | JP2000244473A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009034984A1 (ja) * | 2007-09-14 | 2009-03-19 | Nec Corporation | パケットネットワークにおけるクロック同期システム、その方法及びそのプログラム |
| WO2009035091A1 (ja) * | 2007-09-14 | 2009-03-19 | Nec Corporation | クロック同期システム、その方法及びそのプログラム |
| WO2009119599A1 (ja) * | 2008-03-27 | 2009-10-01 | 日本電気株式会社 | クロック同期システム、ノード、クロック同期方法及びプログラム |
| WO2010058831A1 (ja) * | 2008-11-20 | 2010-05-27 | 日本電気株式会社 | パケットフィルタを用いたクロック同期システム、装置、方法およびそのプログラム |
| JP2015002358A (ja) * | 2013-06-13 | 2015-01-05 | 日本電気株式会社 | クロック信号生成システム及び方法 |
| JP2019124926A (ja) * | 2018-01-15 | 2019-07-25 | ヤマハ株式会社 | オーディオ装置 |
-
1999
- 1999-02-24 JP JP4617699A patent/JP2000244473A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009034984A1 (ja) * | 2007-09-14 | 2009-03-19 | Nec Corporation | パケットネットワークにおけるクロック同期システム、その方法及びそのプログラム |
| WO2009035091A1 (ja) * | 2007-09-14 | 2009-03-19 | Nec Corporation | クロック同期システム、その方法及びそのプログラム |
| US8675665B2 (en) | 2007-09-14 | 2014-03-18 | Nec Corporation | Clock synchronization system, its method and program |
| JP5354474B2 (ja) * | 2007-09-14 | 2013-11-27 | 日本電気株式会社 | クロック同期システム、その方法及びそのプログラム |
| JPWO2009035091A1 (ja) * | 2007-09-14 | 2010-12-24 | 日本電気株式会社 | クロック同期システム、その方法及びそのプログラム |
| JP5321923B2 (ja) * | 2008-03-27 | 2013-10-23 | 日本電気株式会社 | クロック同期システム、ノード、クロック同期方法及びプログラム |
| WO2009119599A1 (ja) * | 2008-03-27 | 2009-10-01 | 日本電気株式会社 | クロック同期システム、ノード、クロック同期方法及びプログラム |
| US8824511B2 (en) | 2008-03-27 | 2014-09-02 | Nec Corporation | Clock synchronization system, node, clock synchronization method, and program |
| JPWO2010058831A1 (ja) * | 2008-11-20 | 2012-04-19 | 日本電気株式会社 | パケットフィルタを用いたクロック同期システム、装置、方法およびそのプログラム |
| WO2010058831A1 (ja) * | 2008-11-20 | 2010-05-27 | 日本電気株式会社 | パケットフィルタを用いたクロック同期システム、装置、方法およびそのプログラム |
| JP5440880B2 (ja) * | 2008-11-20 | 2014-03-12 | 日本電気株式会社 | パケットフィルタを用いたクロック同期システム、装置、方法およびそのプログラム |
| US8731036B2 (en) | 2008-11-20 | 2014-05-20 | Nec Corporation | Packet filter-based clock synchronization system, apparatus, and method, and program thereof |
| JP2015002358A (ja) * | 2013-06-13 | 2015-01-05 | 日本電気株式会社 | クロック信号生成システム及び方法 |
| JP2019124926A (ja) * | 2018-01-15 | 2019-07-25 | ヤマハ株式会社 | オーディオ装置 |
| JP7183766B2 (ja) | 2018-01-15 | 2022-12-06 | ヤマハ株式会社 | オーディオ装置 |
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