JP3586407B2 - Ｐｌｌ回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、データパケットに含められて伝送されるタイムスタンプを用いて、システムクロックを生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）回路に関する。
【０００２】
【従来の技術】
近年、映像機器や音響機器に例示される電気機器のデジタル化に伴って、映像情報または音声情報の非圧縮データや圧縮データあるいは制御データを含む各種データを上記のようなデジタル機器間で伝送する要望が高まってきた。このため、例えばＩＥＥＥ−１３９４規格のように、各種データをパケット形式で伝送するための伝送制御規格が規格化されつつある。このような伝送制御規格では、送信側の機器と受信側の機器との同期をとるために、伝送路のクロックを基準としたタイムスタンプを用いて、例えば映像情報でのフレーム同期信号や音声情報での標本化周波数をそれらの情報の各々のデータパケットとともに伝送することが一般的に行われている。
【０００３】
具体的にいえば、上記のような伝送制御規格では、音声データを伝送する場合、音声データとその音声データの標本化クロックとを伝送することを規定している。それゆえ、送信側の機器は、上記標本化クロックの周波数である標本化周波数の周期またはその整数倍の周期（例えば８倍の周期）毎にタイムスタンプを音声データに逐次付加して、受信側の機器に伝送する。これにより、付加されたタイムスタンプが、データパケットの所定の位置（例えばパケットヘッダ）に配置され伝送路を介して受信側の機器に伝送される。受信側の機器では、伝送されてきたタイムスタンプにＰＬＬ処理を行って標本化クロックを再生し、この標本化クロックに同期して音声データを処理する。このように、タイムスタンプを用いることにより、標本化クロックは送信側の機器から受信側の機器に伝送され、送信側の機器と同期したシステムクロックとして受信側の機器で用いられる。
【０００４】
ここで、図９を参照して、上記タイムスタンプによるシステムクロックの生成方法について、具体的に説明する。尚、以下の説明では、標本化周波数の整数倍、例えば８倍の周期のタイムスタンプを音声データとともに送信側の機器から受信側の機器に伝送する場合について説明する。
図９は、タイムスタンプによるシステムクロックの生成方法を示す説明図である。
図９において、クロックＳ９０１は、送信側の機器での標本化周波数の８倍の周期のクロックである。送信側の機器は、伝送路上で共通の時刻基準であるタイムレジスタＳ９０２の値（タイムスタンプ）Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５をクロックＳ９０１の立ち上がりでサンプリングする。送信側の機器は、次に伝送する音声データのデータパケットＳ９０３にサンプリングしたタイムスタンプＴ１〜Ｔ５を逐次含めて受信側の機器に伝送する。このとき、各タイムスタンプＴ１〜Ｔ５は、図９の斜線部に示すように、対応するデータパケットＳ９０３の所定の位置に配置される。また、データパケットＳ９０３の伝送周期はクロックＳ９０１と必ずしも同期していないので、同図の”ｎｏ ｉｎｆｏ”で示すデータパケットＳ９０３のように、タイムスタンプが不要なため送られない場合もある。
【０００５】
受信側の機器は、入力したデータパケットＳ９０３からタイムスタンプＴ１，Ｔ２，…を取得する。受信側の機器は、これらの各タイムスタンプＴ１，Ｔ２，…とタイムレジスタの値をもとにＰＬＬ処理によってクロックＳ９０４を再生し生成する。この生成されたクロックＳ９０４は、標本化周波数の８倍の周期のクロックであり、図９に示す伝送による伝送遅延を考慮して送信側の機器より遅らせて生成する。詳細には、送信側の機器で伝送による必要量（遅延量）を予め計算しタイムレジスタの値に加算して、タイムスタンプＴ１，Ｔ２，…を生成することにより、伝送遅延に対処したクロックＳ９０４が受信側の機器で生成される。これにより、同じ遅延量を複数の受信側の機器、例えば再生装置で共通化することができ、複数の再生装置が同時刻に同期して音声データを再生することができる。
上記のようなタイムスタンプを含んだデータパケットを受信して、システムクロックを再生する従来のＰＬＬ回路には、例えば特開平１０−１７３５２２号公報に開示されたものがある。
【０００６】
以下、従来のＰＬＬ回路について、図１０を用いて具体的に説明する。
図１０は、従来のＰＬＬ回路の構成を示すブロック図である。
図１０に示すように、従来のＰＬＬ回路には、タイムスタンプ抽出回路１０１と、前記タイムスタンプ抽出回路１０１に順次接続された位相比較器１０３、デジタルフィルタ１０４、デジタルアナログコンバータ（以下、”ＤＡＣ”（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）という）１０５、ローパスフィルタ（以下、”ＬＰＦ”（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）という）１０６、及びボルテージコントロールドオシレータ（以下、”ＶＣＯ”（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）という）１０７と、上記位相比較器１０３及びＶＣＯ１０７に接続された分周器１０２とを備えている。
タイムスタンプ抽出回路１０１は、入力したデータパケットＳ１００１の所定の位置に格納されているタイムスタンプＳ１００２を抽出して、位相比較器１０３に出力する。
分周器１０２は、タイムスタンプＳ１００２の周期までＶＣＯ１０７からのシステムクロックＳ１００３を分周して、分周値Ｓ１００４を求めて位相比較器１０３に出力する。
【０００７】
位相比較器１０３は、タイムスタンプ抽出回路１０１からのタイムスタンプＳ１００２と分周器１０２からの分周値Ｓ１００４との差を求めて、位相差Ｓ１００５としてデジタルフィルタ１０４に出力する。位相比較器１０３には、出力する位相差Ｓ１００５のデジタル出力範囲が予め設定されている。分周器１０３からの分周値Ｓ１００４がタイムスタンプＳ１００２の周期の間に２回以上入力される場合、すなわちシステムクロックＳ１００３の周波数がタイムスタンプＳ１００２によるものより２倍以上高い場合、位相比較器１０３は上記デジタル出力範囲の最大値を位相差Ｓ１００５としてデジタルフィルタ１０４に出力する。上述の分周値Ｓ１００４がタイムスタンプＳ１００２の周期の間に全く入力されない場合、すなわちシステムクロックＳ１００３の周波数がタイムスタンプＳ１００２によるものの１／２未満である場合、位相比較器１０３は上記デジタル出力範囲の最小値を位相差Ｓ１００５としてデジタルフィルタ１０４に出力する。この位相差Ｓ１００５を求めることにより、後に詳述するように、当該ＰＬＬ回路が出力するシステムクロックＳ１００３の周波数をタイムスタンプＳ１００２によるものに一致させるための周波数引き込み処理を行うことができる。
【０００８】
デジタルフィルタ１０４は、位相比較器１０３から入力した位相差Ｓ１００５に所定のフィルタ演算を行い、下記の制御値Ｓ１００６を求めてＤＡＣ１０５に出力する。具体的には、デジタルフィルタ１０４は、ループフィルタと呼ばれるフィルタであり、当該ＰＬＬ回路全体のループゲインを考慮して、入力した位相差Ｓ１００５を積分するフィルタ演算を行う。これにより、システムクロックＳ１００３の周波数を増減して、上記位相差Ｓ１００５が”０”の値で安定するようにフィードバックをかけるための制御値Ｓ１００６が演算され、ＤＡＣ１０５に出力される。
ＤＡＣ１０５は、デジタルフィルタ１０４からの制御値Ｓ１００６をアナログ電圧Ｓ１００７に変換してＬＰＦ１０６に出力する。
ＬＰＦ１０６は、ＤＡＣ１０５からのアナログ電圧Ｓ１００７に含まれるエリアシングノイズを除去して、制御電圧Ｓ１００８としてＶＣＯ１０７に出力する。
ＶＣＯ１０７は、電圧制御型の可変周波数発振器であり、ＬＰＦ１０６から入力した制御電圧Ｓ１００８に基づいて、システムクロックＳ１００３の周波数を決定する。ＶＣＯ１０７は、決定した周波数でシステムクロックＳ１００３を発振し出力する。
【０００９】
以下、従来のＰＬＬ回路の動作について、図１０と図１１を参照して具体的に説明する。尚、以下の説明では、説明の簡略化のために、デジタルフィルタ１０４は、当該回路全体のループゲインを考慮せずに、入力した位相差Ｓ１００５にのみ基づき制御値Ｓ１００６を演算するものとする。また、ＤＡＣ１０５のデジタル入力レベルは、例えば全体で１６レベルのものが用いられているとする。
図１１は、図１０に示した従来のＰＬＬ回路の動作を示すタイミングチャートである。
図１１において、従来のＰＬＬ回路では、タイムスタンプ抽出回路１０１がデータパケットＳ１００１を入力すると、タイムスタンプ抽出回路１０１はタイムスタンプＳ１００２ Ｔ１，Ｔ２，…，Ｔｎ（ｎは自然数）を逐次抽出して、位相比較器１０３に出力する。
分周器１０２は、ＶＣＯ１０７から出力されたシステムクロックＳ１００３をタイムスタンプＳ１００２の周期まで分周して、分周値Ｓ１００４ Ｃ１，Ｃ２，…，Ｃｎを位相比較器１０３に順次出力する。
位相比較器１０３は、タイムスタンプＳ１００２ Ｔｎと分周値Ｓ１００４ Ｃｎとの差（Ｔｎ−Ｃｎ）を演算し、位相差Ｓ１００５としてデジタルフィルタ１０４に順次出力する。具体的には、位相比較器１０３は、図１１に示すように、例えば−１５，−９，−５，−２，０，＋１，０を位相差Ｓ１００５として求めて順次出力する。
【００１０】
続いて、デジタルフィルタ１０４は、位相比較器１０３からの位相差Ｓ１００５に所定のフィルタ演算を施し、制御値Ｓ１００６を順次求めてＤＡＣ１０５に出力する。
具体的には、図１１に示すように、最初の位相差Ｓ１００５の値が”−１５”である場合、デジタルフィルタ１０４はフィルタ演算で制御値Ｓ１００６の値”１０”を求めて、ＤＡＣ１０５に出力する。これにより、システムクロックＳ１００３の周波数が高いものとなり、分周値Ｓ１００４ Ｃ２がタイムスタンプＳ１００２ Ｔ２に近づいて、２番目の位相差Ｓ１００５の値”−９”がデジタルフィルタ１０４に位相比較器１０３から入力される。以降、デジタルフィルタ１０４は、順次入力する位相差Ｓ１００５の値”−５”、”−２”、及び”０”から制御値Ｓ１００６の値”９”、”８”及び”７”をそれぞれ求めて出力する。これにより、システムクロックＳ１００３の周波数は少しずつ高められて、分周値Ｓ１００４ Ｃ５がタイムスタンプＳ１００２ Ｔ５に一致する。その結果、５番目の位相差Ｓ１００５の値”０”がデジタルフィルタ１０４に位相比較器１０３から入力される。続いて、デジタルフィルタ１０４は、フィルタ演算で制御値Ｓ１００６の値”７”を求めて、ＤＡＣ１０５に出力する。これにより、システムクロックＳ１００３の周波数がごく僅かに高いものとなり、分周値Ｓ１００４Ｃ６がタイムスタンプＳ１００２ Ｔ６から行き過ぎて、６番目の位相差Ｓ１００５の値”＋１”がデジタルフィルタ１０４に位相比較器１０３から入力される。そして、デジタルフィルタ１０４は、フィルタ演算で制御値Ｓ１００６の値”６”を求めて、ＤＡＣ１０５に出力する。これにより、システムクロックＳ１００３の周波数がごく僅かに下げられて、分周値Ｓ１００４ Ｃ７がタイムスタンプＳ１００２ Ｔ７に一致する。
【００１１】
次に、ＤＡＣ１０５は、デジタルフィルタ１０４から順次入力した制御値Ｓ１００６をアナログ電圧Ｓ１００７に変換して、ＬＰＦ１０６に出力する。アナログ電圧Ｓ１００７は、図１１に示すように、制御値Ｓ１００６毎に変化した階段状の波形となる。
続いて、ＬＰＦ１０６は、ＤＡＣ１０５からのアナログ電圧Ｓ１００７のエリアシングノイズを除去し平滑化して、滑らかな波形をもつ制御電圧Ｓ１００８をＶＣＯ１０７に出力する。
次に、ＶＣＯ１０７は、ＬＰＦ１０６からの制御電圧Ｓ１００８に基づいて、システムクロックＳ１００３の周波数を決定して出力する。
以上のように、従来のＰＬＬ回路では、タイムスタンプＳ１００２を抽出してＰＬＬを行うことによりシステムクロックＳ１００３を生成していた。
【００１２】
【発明が解決しようとする課題】
上記のような従来のＰＬＬ回路では、ＶＣＯ１０７が制御電圧Ｓ１００８に基づいて、その発振周波数、すなわちシステムクロックＳ１００３の周波数を変更していた。このため、従来のＰＬＬ回路では、制御電圧Ｓ１００８を得るためにＤＡＣ１０５を設ける必要があり、当該ＰＬＬ回路をＬＳＩ化したときに小型化することが難しいものであった。従って、この従来のＰＬＬ回路では、再生装置などの受信側の機器内に配置するときに、その設置スペースが大きくなるという問題点を生じた。
さらに、システムクロックＳ１００３の周波数の安定性を確保するためには、ＬＰＦ１０６やＶＯＣ１０７のアナログ回路もある程度の性能を有するものが要求されるため、コストの低減を図ることは困難なものであった。
【００１３】
この発明は、上記のような問題点を解決するためになされたものであり、ＤＡＣを設けることなく簡単な回路構成で安定性の高いシステムクロックを生成することができるＰＬＬ回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明のＰＬＬ回路は、データパケットに含められて伝送されるタイムスタンプを用いて、システムクロックを生成するＰＬＬ回路であって、
前記データパケットを入力し、その入力したデータパケットからタイムスタンプを抽出するタイムスタンプ抽出手段、
前記システムクロックを前記タイムスタンプの周期まで分周して、その分周した分周値を出力する分周手段、
前記タイムスタンプ抽出手段からのタイムスタンプと前記分周手段からの分周値との比較を行い、その比較結果に基づき所定の周波数引き込み処理と所定の位相引き込み処理を行ってアップ信号またはダウン信号を出力する位相比較手段、Ｎビット（Ｎは２以上の整数）のカウンタにより構成され、そのＮビットのカウント値を前記位相比較手段から入力したアップ信号及びダウン信号に基づいて、それぞれカウントアップ及びカウントダウンし出力するアップダウンカウンタ、及び
前記アップダウンカウンタからのＮビットのカウント値と前回の加算結果の値である（Ｎ＋１）ビットの加算出力値とを所定の演算周期で加算して、その加算結果の最上位のキャリー出力パルスをシステムクロックとして出力する加算手段を備えている。
このように構成することにより、ＤＡＣを設けることなく簡単な回路構成で安定性の高いシステムクロックを生成することができる。
【００１５】
別の観点による発明のＰＬＬ回路は、上述の発明に加えて、前記アップダウンカウンタからのカウント値を入力して、そのカウント値がＬ（Ｌは１以上の整数）未満の値である場合、そのカウント値を下限値Ｌで置き換え、上記カウント値がＭ（Ｍは２のＮ乗未満の整数）以上の値である場合、そのカウント値を上限値Ｍで置き換え、さらに上記カウント値がＬ以上Ｍ未満の値である場合、そのカウント値をリミット値として前記加算手段に出力するリミット手段を備え、
前記加算手段が、前記リミット手段からの下限値Ｌ及び上限値Ｍを含むリミット値を用いて、システムクロックを出力するよう構成している。
このように構成することにより、ＤＡＣを設けることなく簡単な回路構成で安定性の高いシステムクロックを生成することができる。さらに、周波数の範囲が既知の範囲となる安定なシステムクロックを生成し出力することができる。
【００１６】
別の観点による発明のＰＬＬ回路は、上述の発明に加えて、前記データパケットが伝送されてこない場合、前記加算手段が予め設定された設定値を入力し、その設定値を用いてシステムクロックを出力するよう構成している。
このように構成することにより、ＤＡＣを設けることなく簡単な回路構成で安定性の高いシステムクロックを生成することができる。さらに、データパケットが伝送されて来ない場合でも、システムクロックが発散してシステムが破綻してしまうなどの問題が生じることを防止することができる。
【００１７】
別の観点による発明のＰＬＬ回路は、上述の発明に加えて、前記データパケットが伝送されてこない場合に、前記加算手段に出力するための設定値を予め記憶する設定値メモリと、
前記加算手段と前記アップダウンカウンタ及び前記設定値メモリとの間に接続され、前記タイムスタンプ抽出手段から入力するタイムスタンプ無効信号に基づき前記アップダウンカウンタからのカウント値と前記設定値メモリからの設定値とを切り替えて前記加算手段にセレクト値として出力するセレクタとを備え、
前記加算手段が、前記セレクタからのセレクト値を用いて、システムクロックを出力するよう構成している。
このように構成することにより、ＤＡＣを設けることなく簡単な回路構成で安定性の高いシステムクロックを生成することができる。さらに、データパケットが伝送されて来ない場合でも、システムクロックが発散してシステムが破綻してしまうなどの問題が生じることを防止することができる。
【００１８】
別の観点による発明のＰＬＬ回路は、上述の発明に加えて、アナログ方式の同期位相ループを行うアナログＰＬＬ手段を前記加算手段に接続して、その加算手段からのシステムクロックを時間的に均等化し出力するよう構成している。
このように構成することにより、ＤＡＣを設けることなく簡単な回路構成で安定性の高いシステムクロックを生成することができる。さらに、デジタルＰＬＬ回路が有する周波数安定性などの性能を損なうことなく、デューティーがほぼ５０％のシステムクロックを生成することができる。
【００１９】
別の観点による発明のＰＬＬ回路は、上述の発明に加えて、前記加算手段での演算周期が、前記アップダウンカウンタでカウント値が更新される周期の２の（Ｎ＋１）乗分の１以下の一定周期に設定されている。
このように構成することにより、ＤＡＣを設けることなく簡単な回路構成で安定性の高いシステムクロックを生成することができる。
【００２０】
【発明の実施の形態】
以下、本発明のＰＬＬ回路を示す好ましい実施例について、図面を参照しながら説明する。尚、以下の説明では、従来例との比較を容易なものとするために、所定のパケット形式で伝送されるデジタルデータ（以下、”データパケット”とという）にＰＬＬ（位相同期ループ）を施して、伝送路の受信側の機器で送信側の機器と同期したシステムクロックを生成するＰＬＬ回路を例示して説明する。また、上述のパケット形式の具体例には、ＩＥＥＥ−１３９４規格のＩＥＣ６１８８３で規定された形式またはＭＰＥＧ規格に規定されているものがある。
【００２１】
《実施例１》
［ＰＬＬ回路の構成］
図１は、本発明の実施例１であるＰＬＬ回路の構成を示すブロック図である。図１に示すように、本実施例１のＰＬＬ回路は、図示を省略した送信側の機器に接続されたタイムスタンプ抽出回路１と、前記タイムスタンプ抽出回路１に順次接続された位相比較器３、アップダウンカウンタ４、及び加算器５と、上記位相比較器３と加算器５との間に接続された分周器２とを備えている。
タイムスタンプ抽出回路１は、入力したデータパケットＳ１０１からタイムスタンプＳ１０２を抽出して、その抽出したタイムスタンプＳ１０２を位相比較器３に出力する。このタイムスタンプＳ１０２は、上記送信側の機器と当該ＰＬＬ回路を含む受信側の機器とを接続した伝送路のクロックを基準とした時刻情報であり、伝送路上の共通の時間軸における時刻を示している。具体的なタイムスタンプＳ１０２には、ＭＰＥＧ規格に規定されたシステム時刻基準参照情報であるＳＣＲ（Ｓｙｓｔｅｍ Ｃｌｏｃｋ Ｒｅｆｅｒｎｃｅ）やプログラム時刻基準参照情報であるＰＣＲ（Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｎｃｅ）がある。また、タイムスタンプＳ１０２は、送信側の機器でデータパケットの所定の位置（例えばパケットヘッダ）に配置、格納され、映像情報や音声情報等のデータとともに伝送路を経て伝送される。
【００２２】
分周器２は、加算器５からのシステムクロックＳ１０３をタイムスタンプＳ１０２の周期まで分周して、その分周値Ｓ１０４を位相比較器３に出力する。このタイムスタンプＳ１０２の周期は、例えばＩＥＥＥ−１３９４規格のＩＥＣ６１８８３で規定されるタイムスタンプの周期に従って、予め分周器２に設定されたものである。
尚、上述の説明以外に、分周器２がタイムスタンプ抽出回路１で抽出されたタイムスタンプＳ１０２を入力して、そのタイムスタンプＳ１０２の周期を求めて、システムクロックＳ１０３を分周する構成でもよい。例えば、ＭＰＥＧ規格に規定された基準時刻であるＳＴＣ（Ｓｙｓｔｅｍ Ｔｉｍｅ Ｃｌｏｃｋ）を分周する構成でもよい。
【００２３】
位相比較器３は、タイムスタンプ抽出回路１からのタイムスタンプＳ１０２と分周器２からの分周値Ｓ１０４との比較を行う。位相比較器３は、その比較結果に基づき所定の周波数引き込み処理と所定の位相引き込み処理を行って、後続のアップダウンカウンタ４のカウント値をカウントアップするアップ信号Ｓ１０５またはカウントダウンするダウン信号Ｓ１０６を出力する。具体的には、位相比較器３は、タイムスタンプＳ１０２から分周値Ｓ１０４を差し引いた差の値を位相差（比較結果）として求める。分周値Ｓ１０４の位相がタイムスタンプＳ１０２のものより遅れている場合、位相比較器３はアップ信号Ｓ１０５をアップダウンカウンタ４に出力する。これにより、加算器５から出力されるシステムクロックＳ１０３の周波数を高くして、分周値Ｓ１０４の位相を進めることができる。
一方、分周値Ｓ１０４の位相がタイムスタンプＳ１０２のものより進んでいる場合、位相比較器３はダウン信号Ｓ１０６をアップダウンカウンタ４に出力する。これにより、加算器５から出力されるシステムクロックＳ１０３の周波数を低くして、分周値Ｓ１０４の位相を遅らせることができる。
位相比較器３は、後に詳述するように、まず所定の周波数引き込み処理を行って位相差を所定の範囲内の値に収めた後、所定の位相引き込み処理を行う。
【００２４】
アップダウンカウンタ４は、Ｎビット（Ｎは２以上の整数）のカウンタにより構成され、位相比較器３からアップ信号Ｓ１０５とダウン信号Ｓ１０６とを入力する。アップダウンカウンタ４は、入力した信号に従って上述のカウンタをカウントアップまたはカウントダウンして、Ｎビットのカウント値Ｓ１０７を加算器５に出力する。
加算器５は、アップダウンカウンタ４からのカウント値Ｓ１０７を入力して、その入力したＮビットのカウント値Ｓ１０７と（Ｎ＋１）ビットの加算出力値Ｓ１０８とを所定の演算周期で加算する。加算器５は、その加算結果の最上位のキャリー出力パルスをシステムクロックＳ１０３として出力する。詳細には、加算器５は、カウント値Ｓ１０７が更新される周期の２の（Ｎ＋１）乗分の１以下の一定周期でアップダウンカウンタ４からのＮビットのカウント値Ｓ１０７と前回の加算結果の値である（Ｎ＋１）ビットの加算出力値Ｓ１０８とを加算する。加算器５は、その加算結果において最上位のビットにキャリー（桁上げ）が生じたとき、キャリー出力パルスをシステムクロックＳ１０３として出力する。これにより、加算器５は、カウント値Ｓ１０７に比例した周波数のシステムクロックＳ１０３を出力する発振器として機能することができる。
【００２５】
ここで、加算器５の具体的な構成例について、図２を用いて説明する。尚、以下の説明では、４ビット（Ｎ＝４）のカウント値Ｓ１０７を入力して加算する構成を例示して説明する。
図２は、図１に示した加算器の具体例の詳細な構成を示すブロック図である。図２に示すように、加算器５は、２つの半加算器ＨＡ１，ＨＡ２、３つの全加算器ＦＡ１，ＦＡ２，ＦＡ３、及び５つのＤフリップフロップＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５を備えている。加算器５は、アップダウンカウンタ４（図１）からカウント値Ｓ１０７のビット単位の値Ａ１，Ａ２，Ａ３，Ａ４を入力する。ＤフリップフロップＤ１〜Ｄ５は、当該加算器５が前回求めた加算結果の値Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５をそれぞれ入力して、１演算周期の間保持し５ビットの加算出力値Ｓ１０８のビット単位の値Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５としてそれぞれ出力する。半加算器ＨＡ１は、２ビットの入力（Ａ１，Ｂ１）を加算して、１ビットの加算結果（Ｙ１）と１ビットのキャリー（Ｃ１）を出力する。全加算器ＦＡ１は、３ビットの入力（Ａ２，Ｂ２，Ｃ１）を加算して、１ビットの加算結果（Ｙ２）と１ビットのキャリー（Ｃ２）を出力する。同様に、全加算器ＦＡ２は３ビットの入力（Ａ３，Ｂ３，Ｃ２）を加算して１ビットの加算結果（Ｙ３）と１ビットのキャリー（Ｃ３）を出力し、全加算器ＦＡ３は３ビットの入力（Ａ４，Ｂ４，Ｃ３）を加算して１ビットの加算結果（Ｙ４）とキャリー（Ｃ４）を出力する。半加算器ＨＡ２は、２ビットの入力（Ｂ５，Ｃ４）を加算して、１ビットの加算結果（Ｙ５）と１ビットのキャリー（Ｃ５）を出力する。
以上の構成により、加算器５は、４ビットの入力値（カウント値Ｓ１０７）と５ビットの直前の出力値（加算出力値Ｓ１０８）とを加算して、最上位の５ビット目のキャリー（Ｃ５）をシステムクロックＳ１０３として出力する。
【００２６】
尚、加算器５での演算周期は、上述したように、カウント値Ｓ１０７が更新される周期の２の（Ｎ＋１）乗分の１以下の一定周期に設定されているが、この演算周期はＤフリップフロップＤ１〜Ｄ５を駆動するためのクロックによって規定される。また、このように演算周期を設定することにより、加算器５は最上位のキャリー出力パルスによってカウント値Ｓ１０７に比例した周波数をもつシステムクロックＳ１０３を上述の一定周期で定まる一定時間あたりに出力することができる。さらに、加算器５が発振できるキャリー出力パルス（システムクロックＳ１０３）の周波数範囲は、０から加算器５の演算周波数の１／２までである。それゆえ、加算器５の演算周波数はシステムクロックＳ１０３に必要な周波数の２倍を越えた値に設定すればよい。しかしながら、システムクロックＳ１０３の周波数制御に必要な領域を確保する必要があるため、上記必要な周波数の２倍ぎりぎりの値を加算器５の演算周波数として設定しないほうが好ましい。
また、加算器５の加算出力値Ｓ１０８のビット数（Ｎ＋１）はシステムクロックＳ１０３の周波数制御の分解能（制御可能な最小の周波数のきざみ）に影響する。このため、位相比較の最大周期（タイムスタンプＳ１０２の抽出間隔の最大周期）と加算器５の演算ブロックの周期（加算器５の演算周期の２の（Ｎ＋１）乗倍の周期）とが同程度になるようなできるだけ大きなビット数に設定することが好ましい。
【００２７】
［ＰＬＬ回路の動作］
以下、本実施例１のＰＬＬ回路の動作について、図１と図３を用いて説明する。
図３は、図１に示したＰＬＬ回路の動作を示すタイミングチャートである。
図３において、本実施例１のＰＬＬ回路では、タイムスタンプ抽出回路１がデータパケットＳ１０１を入力すると、タイムスタンプ抽出回路１はタイムスタンプＳ１０２ Ｔ１，Ｔ２，…，Ｔｎ（ｎは自然数）を逐次抽出して、位相比較器３に出力する。
分周器２は、加算器５から出力されたシステムクロックＳ１０３をタイムスタンプＳ１０２の周期まで分周して、分周値Ｓ１０４ Ｃ１，Ｃ２，…，Ｃｎを位相比較器３に順次出力する。
位相比較器３は、タイムスタンプＳ１０２ Ｔｎと分周値Ｓ１０４ Ｃｎとの差（Ｔｎ−Ｃｎ）を演算して、位相差を順次求める。具体的には、位相比較器３は、図３に示すように、例えば位相差−１５，−９，−５，−２，０，＋１，０を順次求める。この位相比較器３は、上述したように、まず所定の周波数引き込み処理を行って位相差を所定の範囲内の値に収めた後、所定の位相引き込み処理を行う。
【００２８】
具体的にいえば、周波数引き込み処理では、図３に示した”−１５，−９，−５，−２”のように、位相差が負の値でその絶対値が減少していく方向である場合、システムクロックＳ１０３の周波数を下げる必要があり、位相比較器３はダウン信号Ｓ１０６を出力する。これにより、アップダウンカウンタ４でのカウント値Ｓ１０７は、”１１”から”１０，９，８，７”と順次カウントダウンされる。また、位相差が正の値でその絶対値が減少していく方向である場合、システムクロックＳ１０３の周波数を上げる必要があり、位相比較器３はアップ信号Ｓ１０５を出力する。
上記のような周波数引き込み処理を行った後、位相差が所定の範囲内、例えば”−２”よりも大きく”＋２”よりも小さい範囲の値となれば、システムクロックＳ１０３の周波数がタイムスタンプＳ１０２によるものにほぼ一致したと判断できる。それゆえ、位相比較器３は、下記の位相引き込み処理を行う。
位相差の符号が正である場合、例えば同図に示す位相差が”＋１”である場合、位相比較器３はダウン信号Ｓ１０６を出力する。これにより、カウント値Ｓ１０７はカウントダウンされて”７”から”６”となる。また、位相差の符号が負である場合、位相比較器３はアップ信号Ｓ１０５を出力して、カウント値Ｓ１０７をカウントアップする。また、位相差が”０”の値である場合、すなわち周波数及び位相が引き込まれて一致している場合、位相比較器３はアップ信号Ｓ１０５もダウン信号Ｓ１０６も出力しない。これにより、カウント値Ｓ１０７は、例えば図１１のタイムスタンプＳ１０２ Ｔ５の時点で示すように、カウントアップもカウントダウンされずに前回と同じ値”７”となる。
【００２９】
アップダウンカウンタ４は、位相比較器３からのアップ信号Ｓ１０５またはダウン信号Ｓ１０６にしたがって、カウントアップまたはカウントダウンを行い、Ｎビットのカウント値Ｓ１０７を加算器５に出力する。具体的にいえば、図１１に示したように、アップダウンカウンタ４でのカウント値Ｓ１０７は、その初期値が”１１”でシステムクロックＳ１０３の周波数は目標値よりも高めの値である。このため、位相比較器３が上述したようにダウン信号Ｓ１０６を出力し、カウント値Ｓ１０７が”１０，９，…”とカウントダウンして、周波数は目標値に近づいていき、以後は位相引き込み処理によってカウント値Ｓ１０７の制御が続けられる。
加算器５はカウント値Ｓ１０７と加算出力値Ｓ１０８とを加算して、その加算結果の最上位のキャリー出力パルスをシステムクロックＳ１０３として出力する。
【００３０】
ここで、図４を参照して、加算器５の具体的な動作について説明する。
図４は、図２に示した加算器の動作を示すタイミングチャートである。尚、以下の説明では、４ビットのカウント値Ｓ１０７に対応した加算器５の動作を例示して説明する。また、図４では、図面の簡略化のために、カウント値Ｓ１０７が１〜６、１４、及び１５である場合の加算器５の動作を示し、カウント値Ｓ１０７が０及び７〜１３である場合の動作は省略する。
図４に示すように、カウント値Ｓ１０７が１である場合、加算出力値Ｓ１０８は演算周期毎に１ずつ増加する。加算出力値Ｓ１０８のビット数は５であるので、加算出力値Ｓ１０８は”３１”の次が”０”となり、システムクロックＳ１０３が出力される。
カウント値Ｓ１０７が２である場合、加算出力値Ｓ１０８は演算周期毎に２づつ増加する。加算出力値Ｓ１０８が”３０”までくると次は”０”となり、システムクロックＳ１０３が出力される。この場合、システムクロックＳ１０３は、同図に示す３２回の演算ブロックの間に２回出力される。
同様に、カウント値Ｓ１０７が３である場合、システムクロックＳ１０３は上述の演算ブロックの間に３回出力される。このように、この加算器５では、入力値（カウント値Ｓ１０７）と同じ数のシステムクロックＳ１０３が同一時間内に出力される。また、加算器５では、入力値が一定であれば２の（Ｎ＋１）乗、すなわち３２回の演算ブロックが以後永遠に繰り返される。
以上のようにして、加算器５は、カウント値Ｓ１０７に比例した周波数のシステムクロックＳ１０３を出力する。
尚、カウント値Ｓ１０７が０である場合、加算器５はシステムクロックＳ１０３を出力しない。
【００３１】
以上のように、本実施例１のＰＬＬ回路では、タイムスタンプ抽出回路１がデータパケットＳ１０１からタイムスタンプＳ１０２を抽出し、分周器２が出力したシステムクロックＳ１０３をタイムスタンプＳ１０２の周期まで分周して、その分周値Ｓ１０４を求めている。位相比較器３は、タイムスタンプＳ１０２と分周値Ｓ１０４とを比較して、その比較結果に基づきアップ信号Ｓ１０５またはダウン信号Ｓ１０６をアップダウンカウンタ４に出力している。アップダウンカウンタ４は、入力したアップ信号Ｓ１０５とダウン信号Ｓ１０６に従って、そのＮビットのカウント値Ｓ１０７を増減して、加算器５に出力している。加算器５は、入力したカウント値Ｓ１０７と前回の加算結果の値である（Ｎ＋１）ビットの加算出力値Ｓ１０８とを加算して、その加算結果での最上位のキャリー出力パルスをシステムクロックＳ１０３として出力している。これにより、本実施例１のＰＬＬ回路では、例えば図１０に示した従来のＰＬＬ回路でのＶＣＯやＬＰＦのアナログ回路やＤＡＣを設けることなく、簡単な回路構成で安定性の高いシステムクロックＳ１０３を生成することができる。その結果、本実施例１のＰＬＬ回路では、ＬＳＩ化を行う場合に小型化を容易に行うことができ、例えば再生装置などの受信側の機器に内蔵する場合でも、その設置スペースを小さくして機器が大型化することを防止できる。また、上記従来のＰＬＬ回路のように、安定性の高いシステムクロックを得るために、高性能、高価格のＶＣＯ及びＬＰＦを設ける必要がないので、本実施例１のＰＬＬ回路では、コストダウンを行うことができる。
【００３２】
《実施例２》
［ＰＬＬ回路の構成］
図５は、本発明の実施例２であるＰＬＬ回路の構成を示すブロック図である。この実施例では、ＰＬＬ回路の構成において、アップダウンカウンタからのカウント値がＬ（Ｌは１以上の整数）未満の値である場合、そのカウント値を下限値Ｌで置き換え、上記カウント値がＭ（Ｍは２のＮ乗未満の整数）以上の値である場合、そのカウント値を上限値Ｍで置き換え、さらに上記カウント値がＬ以上Ｍ未満の値である場合、そのカウント値をリミット値として加算器に出力するリミッタを設けた。それ以外の各部は、実施例１のものと同様であるのでそれらの重複した説明は省略する。
図５に示すように、本実施例２のＰＬＬ回路には、リミッタ６がアップダウンカウンタ４と加算器５との間に接続されている。このリミッタ６は、アップダウンカウンタ４からのカウント値Ｓ１０７を入力して、そのカウント値Ｓ１０７が所定の制限範囲外の値である場合に予め設定されたリミット値Ｓ１０９を上記カウント値Ｓ１０７の代わりに加算器５に出力する。これにより、本実施例２のＰＬＬ回路では、加算器５から出力するシステムクロックＳ１０３の周波数を所定の範囲内の値とすることができる。
【００３３】
詳細にいえば、リミッタ６には、下限値Ｌ（Ｌは１以上の整数）及び上限値Ｍ（Ｍは２のＮ乗未満の整数）で規定される所定の制限範囲が設定されている。入力したカウント値Ｓ１０７が下限値Ｌ未満の値である場合、リミッタ６はカウント値Ｓ１０７を下限値Ｌで置き換えてリミット値Ｓ１０９として加算器５に出力する。また、カウント値Ｓ１０７が下限値Ｌ以上上限値Ｍ未満の値である場合、リミッタ６はその入力したカウント値Ｓ１０７をそのままリミット値Ｓ１０９として加算器５に出力する。また、カウント値Ｓ１０７が上限値Ｍ以上の値である場合、リミッタ６はカウント値Ｓ１０７を上限値Ｍで置き換えてリミット値Ｓ１０９として加算器５に出力する。尚、上限値Ｍ及び下限値Ｌは、カウント値Ｓ１０７と同一のＮビットでリミッタ６に設定されている。
加算器５は、リミッタ６からのリミット値Ｓ１０９を入力して、その入力したＮビットのリミット値Ｓ１０９と（Ｎ＋１）ビットの加算出力値Ｓ１０８とを所定の演算周期で加算する。加算器５は、その加算結果の最上位のキャリー出力パルスをシステムクロックＳ１０３として出力する。詳細には、加算器５は、リミット値Ｓ１０９（カウント値Ｓ１０７）が更新される周期の２の（Ｎ＋１）乗分の１以下の一定周期でリミッタ６からのＮビットのリミット値Ｓ１０９と（Ｎ＋１）ビットの加算出力値Ｓ１０８とを加算する。加算器５は、その加算結果において最上位のビットにキャリー（桁上げ）が生じたとき、キャリー出力パルスをシステムクロックＳ１０３として出力する。これにより、加算器５は、リミット値Ｓ１０９に比例した周波数のシステムクロックＳ１０３を出力する発振器として機能することができる。
【００３４】
［ＰＬＬ回路の動作］
以下、本実施例２のＰＬＬ回路の動作について、具体的に説明する。尚、以下の説明では、説明の簡略化のために、実施例１のものと異なる動作について主に説明する。また、カウント値Ｓ１０７及びリミット値Ｓ１０９のビット数Ｎは、実施例１のものと同様に４ビットとする。
カウント値Ｓ１０７のビット数Ｎが４である場合、そのカウント値Ｓ１０７は０から１５までのいずれかの値となる。このとき、例えばリミッタ６での下限値Ｌ及び上限値Ｍをそれぞれ５及び１０に設定した場合、０から４までのカウント値Ｓ１０７はリミッタ６によって下限値５に置き換えられて、その下限値５がリミッタ値Ｓ１０９として加算器５に出力される。また、１１から１５までのカウント値Ｓ１０７はリミッタ６によって上限値１０に置き換えられて、その上限値１０がリミッタ値Ｓ１０９として加算器５に出力される。また、５から１０までのいずれかの値のカウント値Ｓ１０７は、そのいずれかの値のままリミッタ値Ｓ１０９として加算器５に出力される。これにより、加算器５から出力するシステムクロックＳ１０３の周波数を所定の範囲内の値に限定することができる。
また、別の例として、下限値Ｌを１に設定し、上限値Ｍを１５に設定することによって１から１５までの値がリミット値Ｓ１０９として加算器５に入力される。このように設定することにより、例えば入力のデータパケットのタイムスタンプが一時的に乱れることによってアップダウンカウンタ４の出力が短時間”０”に固定されることがあっても、システムクロックＳ１０３が停止してしまうことを防止することができる。これにより、本実施例２のＰＬＬ回路では、例えば当該ＰＬＬ回路によるループのロックが外れた状態でも、システムクロックＳ１０３を出力することができる。
【００３５】
以上のように、本実施例２のＰＬＬ回路では、リミッタ６がアップダウンカウンタ４からのカウント値Ｓ１０７を所定の制限範囲内の値に制限して、リミッタ値Ｓ１０９として加算器５に出力している。これにより、本実施例２のＰＬＬ回路では、上記実施例１での効果に加えて、周波数の範囲が既知の範囲となる安定なシステムクロックＳ１０３を生成し出力することができる。従って、本実施例２のＰＬＬ回路では、たとえＰＬＬのロックが外れている状態でも、システムクロックＳ１０３の周波数が発散したり、システムクロックＳ１０３が停止してシステム全体の停止を招くなどの問題の発生を防止することができる。その結果、本実施例２のＰＬＬ回路では、実施例１のものに比べて信頼性の高いＰＬＬ回路を実現することができる。
【００３６】
《実施例３》
［ＰＬＬ回路の構成］
図６は、本発明の実施例３であるＰＬＬ回路の構成を示すブロック図である。この実施例では、ＰＬＬ回路の構成において、データパケットが伝送されてこない場合、加算器が予め設定された設定値を入力し、その設定値を用いてシステムクロックを出力するよう構成した。それ以外の各部は、実施例１のものと同様であるのでそれらの重複した説明は省略する。
図６に示すように、本実施例３のＰＬＬ回路は、設定値メモリ７と、加算器５とアップダウンカウンタ４及び設定値メモリ７との間に接続され、タイムスタンプ抽出回路１’からのタイムスタンプ無効信号Ｓ１１０に基づきアップダウンカウンタ４からのカウント値Ｓ１０７と設定値メモリ７からの設定値Ｓ１１１とを切り替えて加算器５にセレクト値Ｓ１１２として出力するセレクタ８とを備えている。
タイムスタンプ抽出回路１’は、実施例１のものと同様に、入力したデータパケットＳ１０１からタイムスタンプＳ１０２を抽出する。データパケットＳ１０１が伝送されて来ない場合、タイムスタンプ抽出回路１’はタイムスタンプ無効信号Ｓ１１０をセレクタ８に出力する。
【００３７】
設定値メモリ７は、データパケットＳ１０１が伝送されて来ない場合に、カウント値Ｓ１０７に代えて加算器５に出力し設定するための設定値Ｓ１１１を予め記憶している。尚、この設定値Ｓ１１１は、カウンタ値Ｓ１０７と同一のＮビットで設定値メモリ７に格納されている。また、この設定値Ｓ１１１に対して、システムクロックＳ１０３の周波数は、加算器５の演算周波数から一意的に決まる。例えばカウント値Ｓ１０７のビット数Ｎが４であり、かつ加算器５に設定可能な範囲の中央の値”８”が設定値Ｓ１１１として設定値メモリ７に設定された場合、システムクロックＳ１０３の周波数は加算器５の演算周波数のちょうど１／４の周波数となる。上記以外の値を設定値Ｓ１１１として設定した場合も、システムクロックＳ１０３の周波数は設定値Ｓ１１１の値に完全に比例したものとなる。
尚、上述の実施例の説明では、設定値メモリ７に設定値Ｓ１１１を予め記憶させる構成について説明したが、実施例はこれに限定されるものではなく、外部機器、例えばシステムをコントロールするためのマイコンから互いに異なる複数の値を設定値として設定することもできる。このように構成することにより、システムクロックの周波数のデフォルト（規定値）を容易に変更することができ、例えば受信するデータパケットＳ１０１の内容毎にシステムクロックＳ１０３の周波数を変更することを容易に行うことができる。
【００３８】
タイムスタンプ抽出回路１’からタイムスタンプ無効信号Ｓ１１０を入力したとき、セレクタ８は設定値メモリ７を加算器５に接続して、設定値Ｓ１１１をセレクト値Ｓ１１２として加算器５に出力する。また、タイムスタンプ無効信号Ｓ１１０を入力していないとき、つまりタイムスタンプＳ１０２が有効であるとき、セレクタ８はアップダウンカウンタ４を加算器５に接続して、カウント値Ｓ１０７をセレクト値Ｓ１１２として加算器５に出力する。これにより、本実施例３のＰＬＬ回路では、データパケットＳ１０１が伝送されて来ない場合でも、加算器５は設定値メモリ７に予め記憶した設定値Ｓ１１１を用いて、システムクロックＳ１０３を生成することができる。
【００３９】
加算器５は、セレクタ８からのセレクト値Ｓ１１２を入力して、その入力したＮビットのセレクト値Ｓ１１２と（Ｎ＋１）ビットの加算出力値Ｓ１０８とを所定の演算周期で加算する。加算器５は、その加算結果の最上位のキャリー出力パルスをシステムクロックＳ１０３として出力する。詳細には、加算器５は、セレクト値Ｓ１１２（カウント値Ｓ１０７）が更新される周期の２の（Ｎ＋１）乗分の１以下の一定周期でセレクタ８からのＮビットのセレクト値Ｓ１１２と（Ｎ＋１）ビットの加算出力値Ｓ１０８とを加算する。加算器５は、その加算結果において最上位のビットにキャリー（桁上げ）が生じたとき、キャリー出力パルスをシステムクロックＳ１０３として出力する。これにより、加算器５は、セレクト値Ｓ１１２に比例した周波数のシステムクロックＳ１０３を出力する発振器として機能することができる。
【００４０】
以上のように、本実施例３のＰＬＬ回路では、設定値メモリ７がデータパケットＳ１０１が伝送されて来ない場合に、カウント値Ｓ１０７に代えて加算器５に出力し設定するための設定値Ｓ１１１を予め記憶している。データパケットＳ１０１が伝送されて来ない場合、タイムスタンプ抽出回路１’がタイムスタンプ無効信号Ｓ１１０をセレクタ８に出力して、セレクタ８は設定値メモリ７と加算器５とを接続する。これにより、本実施例３のＰＬＬ回路では、加算器５は設定値メモリ７からの設定値Ｓ１１１を用いて、システムクロックＳ１０３を生成することができる。その結果、本実施例３のＰＬＬ回路では、上記実施例１での効果に加えて、データパケットＳ１０１が伝送されて来ない場合、例えば初期状態やパケット伝送が途中で途絶えた様な場合でも、システムクロックＳ１０３が発散してシステムが破綻してしまうなどの問題が生じることを防止することができる。従って、本実施例３のＰＬＬ回路は、簡単な構成で信頼性の高いＰＬＬ回路を実現することができる。また、本実施例３のＰＬＬ回路では、設定値メモリ７に設定する設定値Ｓ１１１により、データパケットＳ１０１が伝送されて来ない場合でのシステムクロックＳ１０３の周波数を正確に、かつ予め決定することができ、さらにその周波数設定範囲の自由度も容易に大きくすることができる。それゆえ、本実施例３のＰＬＬ回路は、システムクロックＳ１０３が異なる種々のシステムに容易に対応することができるものであり、当該回路を含む装置またはシステムの構築を容易に行うことができる。
【００４１】
《実施例４》
［ＰＬＬ回路の構成］
図７は、本発明の実施例４であるＰＬＬ回路の構成を示すブロック図である。この実施例では、ＰＬＬ回路の構成において、アナログ方式の同期位相ループを行うアナログＰＬＬ部を加算器に接続して、加算器からのシステムクロックを時間的に均等化し出力するよう構成した。それ以外の各部は、実施例１のものと同様であるのでそれらの重複した説明は省略する。
図７に示すように、本実施例４のＰＬＬ回路では、アナログＰＬＬ部９が加算器５と分周器２との間に接続されている。このアナログＰＬＬ部９は、加算器５から入力したシステムクロックＳ１０３を時間的に均等化したシステムクロックＳ１１６を出力する。具体的には、アナログＰＬＬ部９は、加算器５に順次接続された位相比較部１０、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ローパスフィルタ）１２、及びＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ボルテージコントロールドオシレータ）１３と、上記位相比較部１０とＶＣＯ１３との間に接続された第２の分周器１１とを備えている。
位相比較部１０は、加算器５からのシステムクロックＳ１０３と第２の分周器１１からの分周クロックＳ１１３とを位相比較して、位相制御信号Ｓ１１４を出力する。
【００４２】
ＬＰＦ１２は、そのアナログフィルタにより位相制御信号Ｓ１１４の高域成分を除去した電圧である制御電圧Ｓ１１５を出力する。
ＶＣＯ１３は、電圧制御型の可変周波数発振器であり、入力した制御電圧Ｓ１１５に基づきシステムクロックＳ１１６の周波数を決定し出力する。
第２の分周器１１は、入力したシステムクロックＳ１１６を所定の分周値Ｋで分周して、その分周クロックＳ１１３を位相比較部１０に出力する。
このように構成することにより、本実施例４のＰＬＬ回路では、アナログ方式の可変周波数発振器（ＶＣＯ１３）による時間的に均等なクロックを出力することができ、デジタルＰＬＬ回路が有する周波数安定性などの性能を損なうことなく、システムクロックＳ１１６を生成し出力することができる。また、第２の分周器１１の分周値Ｋによって、分周クロックＳ１１３の周波数のＫ倍のシステムクロックＳ１１６を得ることができる。それゆえ、分周器２での分周値Ｊと分周値Ｋとを組み合わせることにより、本実施例４のＰＬＬ回路では広い周波数範囲のシステムクロックＳ１１６を得ることができる。
【００４３】
［ＰＬＬ回路の動作］
以下、本実施例４のＰＬＬ回路の動作について、図７と図８を用いて具体的に説明する。
図８は、図７に示したアナログＰＬＬ部の動作を示すタイミングチャートである。尚、以下の説明では、説明の簡略化のために、実施例１のものと異なる動作について主に説明する。また、第２の分周器１１は、１分周、すなわち分周しないように設定した場合を例示して説明する。さらに、以下の説明では、システムクロックＳ１０３が図８に示すように間欠的なクロックパルスとして入力され、分周クロックＳ１１３が同図に示すものになっている場合について説明する。尚、分周クロックＳ１１３は分周していないので、時間的に均等化したシステムクロックＳ１１６と同じものである。また、システムクロックＳ１０３及び分周クロックＳ１１３は、実際には周波数引き込み処理及び位相引き込み処理などの過渡的な状態を経たあと図８に示すものになるが、その説明は割愛する。
図７及び図８において、位相比較部１０はシステムクロックＳ１０３の立ち上がりエッジと、分周クロックＳ１１３の立ち上がりエッジとを比較する。そして、位相比較部１０は、システムクロックＳ１０３が分周クロックＳ１１３よりも早ければシステムクロックＳ１０３の立ち上がりから分周クロックＳ１１３の立ち上がりまでの期間、制御電圧Ｓ１１５を上げるための”Ｈ”信号を位相制御信号Ｓ１１４としてＬＰＦ１２に出力する。
【００４４】
また、位相比較部１０は、分周クロックＳ１１３がシステムクロックＳ１０３よりも早ければ分周クロックＳ１１３の立ち上がりからシステムクロックＳ１０３の立ち上がりまでの期間、制御電圧Ｓ１１５を下げるための”Ｌ”信号を位相制御信号Ｓ１１４としてＬＰＦ１２に出力する。
また、位相比較部１０は、システムクロックＳ１０３と分周クロックＳ１１３とを同じタイミングで入力すればＨｉ−Ｚ（ハイ・インピーダンス）になるような位相制御信号Ｓ１１４をＬＰＦ１２に出力する。
次に、ＬＰＦ１２では、上述のシステムクロックＳ１０３及び分周クロックＳ１１３より十分低いカットオフ周波数のフィルタによって、位相制御信号Ｓ１１４の”Ｈ”信号と”Ｌ”信号の平均の電圧を制御電圧Ｓ１１５として出力する。尚、図８に示す制御電圧Ｓ１１５は理解しやすいように多少誇張して不安定な電圧のように描いているが、位相制御信号Ｓ１１４のクロックパルスの周波数成分を十分除去できるようなフィルタを用いることで、安定な制御電圧Ｓ１１５を得ることができる。これにより、システムクロックＳ１０３と同じ周波数でかつ、時間的に均等化したシステムクロックＳ１１６を得ることができる。
【００４５】
以上のように、本実施例４のＰＬＬ回路では、アナログＰＬＬ部９が加算器５からのシステムクロックＳ１０３にアナログ方式のＰＬＬを施して、アナログ方式の可変周波数発振器（ＶＣＯ１３）による時間的に均等化したシステムクロックＳ１１６を出力している。これにより、本実施例４のＰＬＬ回路では、上述の各実施例１〜３のものと同様に、ＤＡＣを設けることなく簡単な回路構成で安定性の高いシステムクロックを生成することができる。さらに、上述の各実施例１〜３のようなデジタルＰＬＬ回路が有する周波数安定性などの性能を損なうことなく、デューティーがほぼ５０％のシステムクロックを生成することができる。また、本実施例４のＰＬＬ回路では、分周器２と第２の分周器１１の分周値の比によって、デジタルＰＬＬ回路だけで実現できる周波数以上の広範囲の周波数をもつシステムクロックを生成することができる。
尚、上記実施例２〜４の何れかまたは全てを組み合わせた構成とすることにより、それぞれの効果を有するＰＬＬ回路を得ることができる。
【００４６】
【発明の効果】
以上のように、本発明のＰＬＬ回路では、タイムスタンプ抽出手段が入力したデータパケットからタイムスタンプを抽出し、分周手段が出力したシステムクロックをタイムスタンプの周期まで分周して、その分周値を求めている。位相比較手段は、タイムスタンプと分周値とを比較して、その比較結果に基づきアップ信号またはダウン信号をアップダウンカウンタに出力している。アップダウンカウンタは、入力したアップ信号とダウン信号に従って、そのＮビットのカウント値を増減して、加算手段に出力している。加算手段は、入力したカウント値と前回の加算結果の値である（Ｎ＋１）ビットの加算出力値とを加算して、その加算結果での最上位のキャリー出力パルスをシステムクロックとして出力している。これにより、この発明のＰＬＬ回路では、従来例でのＶＣＯやＬＰＦのアナログ回路やＤＡＣを設けることなく、簡単な回路構成で安定性の高いシステムクロックを生成することができる。その結果、この発明のＰＬＬ回路では、ＬＳＩ化を行う場合に小型化を容易に行うことができ、例えば再生装置などの受信側の機器に内蔵する場合でも、その設置スペースを小さくして機器が大型化することを防止できる。また、上述の従来例のように、安定性の高いシステムクロックを得るために、高性能、高価格のＶＣＯ及びＬＰＦを設ける必要がないので、この発明のＰＬＬ回路では、コストダウンを行うことができる。
【００４７】
また、別の観点の発明のＰＬＬ回路は、上述の発明のものに加えて、リミット手段がアップダウンカウンタからのカウント値を所定の制限範囲内の値に制限して、リミッタ値として加算手段に出力している。これにより、この発明のＰＬＬ回路では、上記発明の効果に加えて、周波数の範囲が既知の範囲となる安定なシステムクロックを生成し出力することができる。従って、この発明のＰＬＬ回路では、たとえＰＬＬのロックが外れている状態でも、システムクロックの周波数が発散したり、システムクロックが停止してシステム全体の停止を招くなどの問題の発生を防止することができる。その結果、この発明のＰＬＬ回路では、上記発明のものに比べて信頼性の高いＰＬＬ回路を実現することができる。
【００４８】
また、別の観点の発明のＰＬＬ回路は、上述の発明のものに加えて、前記データパケットが伝送されてこない場合、前記加算手段が予め設定された設定値を入力し、その設定値を用いてシステムクロックを出力するよう構成している。これにより、この発明のＰＬＬ回路では、上記発明の効果に加えて、データパケットが伝送されて来ない場合、例えば初期状態やパケット伝送が途中で途絶えた様な場合でも、システムクロックが発散してシステムが破綻してしまうなどの問題が生じることを防止することができる。
【００４９】
また、別の観点の発明のＰＬＬ回路は、上述の発明のものに加えて、設定値メモリがデータパケットが伝送されて来ない場合に、カウント値に代えて加算手段に出力し設定するための設定値を予め記憶している。データパケットが伝送されて来ない場合、タイムスタンプ抽出手段はタイムスタンプ無効信号をセレクタに出力して、セレクタは設定値メモリと加算手段とを接続する。これにより、この発明のＰＬＬ回路では、加算手段は設定値メモリからの設定値を用いて、システムクロックを生成することができる。その結果、この発明のＰＬＬ回路では、上記発明の効果に加えて、データパケットが伝送されて来ない場合、例えば初期状態やパケット伝送が途中で途絶えた様な場合でも、システムクロックが発散してシステムが破綻してしまうなどの問題が生じることを防止することができる。従って、この発明のＰＬＬ回路は、簡単な構成で信頼性の高いＰＬＬ回路を実現することができる。また、この発明のＰＬＬ回路では、設定値メモリに設定する設定値により、データパケットが伝送されて来ない場合でのシステムクロックの周波数を正確に、かつ予め決定することができ、さらにその周波数設定範囲の自由度も容易に大きくすることができる。それゆえ、この発明のＰＬＬ回路は、システムクロックが異なる種々のシステムに容易に対応することができるものであり、当該回路を含む装置またはシステムの構築を容易に行うことができる。
【００５０】
また、別の観点の発明のＰＬＬ回路は、上述の発明のものに加えて、アナログＰＬＬ手段が加算手段からのシステムクロックにアナログ方式のＰＬＬを施して、アナログ方式の可変周波数発振器による時間的に均等化したシステムクロックを出力している。これにより、この発明のＰＬＬ回路では、上述の発明のものと同様に、ＤＡＣを設けることなく簡単な回路構成で安定性の高いシステムクロックを生成することができる。さらに、上述の発明でのデジタルＰＬＬ回路が有する周波数安定性などの性能を損なうことなく、デューティーがほぼ５０％のシステムクロックを生成することができる。
【００５１】
また、別の観点の発明のＰＬＬ回路は、上述の発明のものに加えて、前記加算手段での演算周期が、前記アップダウンカウンタでカウント値が更新される周期の２の（Ｎ＋１）乗分の１以下の一定周期に設定されている。これにより、この発明のＰＬＬ回路では、ＤＡＣを設けることなく簡単な回路構成で安定性の高いシステムクロックを生成することができる。
【図面の簡単な説明】
【図１】本発明の実施例１であるＰＬＬ回路の構成を示すブロック図
【図２】図１に示した加算器の具体例の詳細な構成を示すブロック図
【図３】図１に示したＰＬＬ回路の動作を示すタイミングチャート
【図４】図２に示した加算器の動作を示すタイミングチャート
【図５】本発明の実施例２であるＰＬＬ回路の構成を示すブロック図
【図６】本発明の実施例３であるＰＬＬ回路の構成を示すブロック図
【図７】本発明の実施例４であるＰＬＬ回路の構成を示すブロック図
【図８】図７に示したアナログＰＬＬ部の動作を示すタイミングチャート
【図９】タイムスタンプによるシステムクロックの生成方法を示す説明図
【図１０】従来のＰＬＬ回路の構成を示すブロック図
【図１１】図１０に示した従来のＰＬＬ回路の動作を示すタイミングチャート
【符号の説明】
１，１’ タイムスタンプ抽出回路
２ 分周器
３ 位相比較器
４ アップダウンカウンタ
５ 加算器
６ リミッタ
７ 設定値メモリ
８ セレクタ
９ アナログＰＬＬ部

Claims (6)

1. データパケットに含められて伝送されるタイムスタンプを用いて、システムクロックを生成するＰＬＬ回路であって、
   前記データパケットを入力し、その入力したデータパケットからタイムスタンプを抽出するタイムスタンプ抽出手段、
   前記システムクロックを前記タイムスタンプの周期まで分周して、その分周した分周値を出力する分周手段、
   前記タイムスタンプ抽出手段からのタイムスタンプと前記分周手段からの分周値との比較を行い、その比較結果に基づき所定の周波数引き込み処理と所定の位相引き込み処理を行ってアップ信号またはダウン信号を出力する位相比較手段、
   Ｎビット（Ｎは２以上の整数）のカウンタにより構成され、そのＮビットのカウント値を前記位相比較手段から入力したアップ信号及びダウン信号に基づいて、それぞれカウントアップ及びカウントダウンし出力するアップダウンカウンタ、及び
   前記アップダウンカウンタからのＮビットのカウント値と前回の加算結果の値である（Ｎ＋１）ビットの加算出力値とを所定の演算周期で加算して、その加算結果の最上位のキャリー出力パルスをシステムクロックとして出力する加算手段、
   を備えたことを特徴とするＰＬＬ回路。
2. 前記アップダウンカウンタからのカウント値を入力して、そのカウント値がＬ（Ｌは１以上の整数）未満の値である場合、そのカウント値を下限値Ｌで置き換え、上記カウント値がＭ（Ｍは２のＮ乗未満の整数）以上の値である場合、そのカウント値を上限値Ｍで置き換え、さらに上記カウント値がＬ以上Ｍ未満の値である場合、そのカウント値をリミット値として前記加算手段に出力するリミット手段を備え、
   前記加算手段が、前記リミット手段からの下限値Ｌ及び上限値Ｍを含むリミット値を用いて、システムクロックを出力するよう構成した、
   ことを特徴とする請求項１に記載のＰＬＬ回路。
3. 前記データパケットが伝送されてこない場合、前記加算手段が予め設定された設定値を入力し、その設定値を用いてシステムクロックを出力するよう構成した、
   ことを特徴とする請求項１または２に記載のＰＬＬ回路。
4. 前記データパケットが伝送されてこない場合に、前記加算手段に出力するための設定値を予め記憶する設定値メモリと、
   前記加算手段と前記アップダウンカウンタ及び前記設定値メモリとの間に接続され、前記タイムスタンプ抽出手段から入力するタイムスタンプ無効信号に基づき前記アップダウンカウンタからのカウント値と前記設定値メモリからの設定値とを切り替えて前記加算手段にセレクト値として出力するセレクタとを備え、
   前記加算手段が、前記セレクタからのセレクト値を用いて、システムクロックを出力するよう構成した、
   ことを特徴とする請求項１または２に記載のＰＬＬ回路。
5. アナログ方式の同期位相ループを行うアナログＰＬＬ手段を前記加算手段に接続して、その加算手段からのシステムクロックを時間的に均等化し出力するよう構成した、
   ことを特徴とする請求項１〜４のいずれかに記載のＰＬＬ回路。
6. 前記加算手段での演算周期が、前記アップダウンカウンタでカウント値が更新される周期の２の（Ｎ＋１）乗分の１以下の一定周期に設定されていることを特徴とする請求項１〜５のいずれかに記載のＰＬＬ回路。

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