JP2008113406A - 逓倍クロック信号出力回路 - Google Patents
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Abstract
【課題】リングオシレータが出力するクロック信号の周波数がより高くなった場合でも、逓倍クロック信号の周波数を安定した状態で出力できる逓倍クロック信号出力回路を提供する。
【解決手段】DPLL回路1において、データラッチ回路52より出力され、11ビットのダウンカウンタ54dに本来セットすべきデータ値のサイズが12ビット以上になると、オーバーフロー防止回路3が前記データ値を11ビットデータに置換する。
【選択図】図1
【解決手段】DPLL回路1において、データラッチ回路52より出力され、11ビットのダウンカウンタ54dに本来セットすべきデータ値のサイズが12ビット以上になると、オーバーフロー防止回路3が前記データ値を11ビットデータに置換する。
【選択図】図1
Description
本発明は、基準クロック信号の周期を、リングオシレータより出力される短い周期のクロック信号でカウントし、カウントされた基準周期データを逓倍率に応じ除算して計時することで、逓倍クロック信号の周期を生成する逓倍クロック信号出力回路に関する。
デジタル制御式PLL(Phase Locked Loop)回路(DPLL回路)は、例えば特許文献1,2などに開示されているように、基準クロック信号PREFの周波数を逓倍したクロック信号POUTを生成して出力するものである。図6は、特許文献1の図6相当図である。尚、図中の符号は、基本的に特許文献1と同じものを付している。
DPLL回路は、外部より入力される基準信号PREFを、逓倍数を表わす10bitの除数データDV1〜DV10に応じて周波数逓倍した出力信号POUTを生成するもので、外部から動作開始信号PSTBを受けて出力信号POUTの出力を開始する。外部よりハイレベルの制御信号PAが入力されると、リングオシレータ42は、所定の位相差Tgを有する16個の多相クロックR1〜R16を出力し、パルス位相差符号化回路44は、出力信号POUTを逓倍数にて分周した分周信号BOWと基準信号PREFとのオア信号である内部クロックPBの周期を、リングオシレータ42から出力される多相クロックR1〜R16を用いて符号化する。そして、基準信号PREFの周期及び基準信号PREFと分周信号BOWとの位相差に対応した16bitの2進デジタルデータDD1〜DD18,DE1〜DE18を生成する。
また、データ制御部46は、データDD,DEに基づき、基準信号PREFと出力信号POUTの位相差を基準信号PREFの周期の1/2に制御するための19bitの制御データDM1〜DM19を生成する。除算器48は、制御データDMを、外部から入力される除数データDV1〜DV10にて除算し、その除算結果を、小数点以上の除算値を表わす18bitの上位bitデータDQ1〜DQ18と、小数点以下の除算値を表わす10bitの下位bitデータDP1〜DP10とに分けて出力する。
データ分配回路50は、データDPに対応した頻度でレベルが変化するセレクト信号CDSを出力すると共に、出力信号POUTを除数データDVにより分周したタイミングで分周信号BOWを出力し、更に後続のデータラッチ回路52に対してデータのラッチタイミングを表わすタイミング信号DLSを出力する。データラッチ回路52は、セレクト信号CDS及びタイミング信号DLSを受け、タイミング信号DLSがハイレベルになったときに除算器48から出力される上位bitデータDQをラッチすると共に、セレクト信号CDSに応じてそのラッチデータDQ又はこれに「1」を加算したデータDQ+1を、出力信号POUTの周期を表わす18bitの周波数制御データCD1〜CD18として出力する。
デジタル制御発振回路(DCO)54は、リングオシレータ42から出力される多相クロックR1〜R16を用いて、データラッチ回路52からの周波数制御データCDに対応した周期の出力信号POUTを生成し、PLL動作制御回路56は、上記各部の動作タイミングを制御するようになっている。
即ち、デジタル制御発振回路54は、周波数制御データCDの上位側データを内部のダウンカウンタにセットし、リングオシレータ42の高速クロック信号に基づきダウンカウントすることで、逓倍クロック信号POUTの周期を得るようになっている。以上が、DPLL回路100を構成している。そして、DPLL回路100により生成された逓倍クロック信号POUTが、マイクロコンピュータなどのデジタル回路に動作用クロック信号として供給される。
特開平7−283722号公報
特開平8−265111号公報
即ち、デジタル制御発振回路54は、周波数制御データCDの上位側データを内部のダウンカウンタにセットし、リングオシレータ42の高速クロック信号に基づきダウンカウントすることで、逓倍クロック信号POUTの周期を得るようになっている。以上が、DPLL回路100を構成している。そして、DPLL回路100により生成された逓倍クロック信号POUTが、マイクロコンピュータなどのデジタル回路に動作用クロック信号として供給される。
上記のようなシステムについて、デジタル回路の高速化を図る場合、DPLL回路100に内蔵されるリングオシレータ42のクロック周波数をより高くすることで対応しており、その周波数は、従来数100MHz程度であったものが近年ではGHzオーダーに達している。その結果、デジタル制御発振回路54内のダウンカウンタは、より高速のクロック信号に応じてダウンカウント動作することが要求されている。
しかしながら、一般に、カウンタは桁数が大きくなるのに伴い、桁上がり,桁下がりに要する時間のマージン(動作マージン)をより多く必要とする。従って、デジタル制御発振回路54のリングオシレータ42部分のみを改良し、ダウンカウンタ部分は従前のままである場合には、カウントクロック信号の周波数が高くなった分だけカウンタの動作マージンは縮小されてしまう。
更に、半導体デバイスの工程ばらつきや、電源電圧や温度の変動、基準クロック信号PREFの周波数ばらつきなども考慮すると、カウンタの動作マージンは更に小さくなり、桁数が大きなデータがセットされるとダウンカウンタのカウント動作が保障されなくなるおそれがある。その結果、逓倍クロック信号POUTの周波数がどのような値になるかが不明となり、上記クロック信号が供給されるデジタル回路の動作も保障されなくなってしまう。
本発明は上記事情に鑑みてなされたものであり、その目的は、リングオシレータが出力するクロック信号の周波数がより高くなった場合でも、逓倍クロック信号の周波数を安定した状態で出力することができる逓倍クロック信号出力回路を提供することにある。
請求項1記載の逓倍クロック信号出力回路によれば、計時手段にセットすべきデータの値が所定の桁数以上になると判定すると、データ置換手段が、前記データ値を前記所定の桁数で表現される値よりも小さくするように、処理データを固定値に置換する。すると、計時手段は、その固定値に基づいて決定されるデータに基づく計時を行うことで逓倍クロック信号の周期を生成する。
即ち、リングオシレータにより生成出力されるクロック信号の周波数がより高くなったことに応じて、動作マージンを確保するため計時手段の桁数のみを制限すると、当該にセットするデータが上記桁数を超えれば、以降の処理データが実際に計時された基準周期データから大きく外れた値になってしまう。そこで、データ置換手段が処理データを固定値に置換することで、上記事態の発生を事前に回避し、より小さな値の固定値に基づき逓倍クロック信号の周期を確実に決定することができる。
即ち、リングオシレータにより生成出力されるクロック信号の周波数がより高くなったことに応じて、動作マージンを確保するため計時手段の桁数のみを制限すると、当該にセットするデータが上記桁数を超えれば、以降の処理データが実際に計時された基準周期データから大きく外れた値になってしまう。そこで、データ置換手段が処理データを固定値に置換することで、上記事態の発生を事前に回避し、より小さな値の固定値に基づき逓倍クロック信号の周期を確実に決定することができる。
請求項2記載の逓倍クロック信号出力回路によれば、計時手段をダウンカウンタで構成するので、データ比較用のコンパレータ等を別途必要とすることなく、回路全体を小型に構成することができる。
請求項3記載の逓倍クロック信号出力回路によれば、データ置換手段は、置換データとして計時手段にオール「1」データをセットする。即ち、所定の桁数未満で最大の値を計時手段にセットすることで、逓倍クロック信号の周波数を、実際のデータ値により近い値に決定し、逓倍クロック信号が供給されるデジタル回路の動作を安定化させることができる。
請求項4記載の逓倍クロック信号出力回路によれば、データ置換手段は、基準周期データの値が所定の桁数以上となった場合は、基準周期データを固定値に置換する。従って、基準周期カウンタ以降に配置されるその他の回路が取り扱うデータが上記固定値のデータサイズに制限されるので、冗長な構成を極力排除することができる。
請求項5記載の逓倍クロック信号出力回路によれば、データ置換手段は、前記固定値をオール「1」データとするので、基準周期データを固定値に置換する場合についても、請求項2と同様の効果が得られる。
(第1実施例)
以下、本発明の第1実施例について図1乃至図3を参照して説明する。尚、図6,即ち、特許文献1の構成と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図1に示すDPLL回路(逓倍クロック信号出力回路)1は、パルス位相差符号化回路44A,並びにデジタル制御発振回路54Aの一部を構成するリングオシレータ2が、従来のDPLL回路100に使用されていたリングオシレータ42よりも、高速なクロック信号を出力するものに置換されている。例えば、リングオシレータ42が生成するクロック信号周波数が数100MHz程度であるのに対して、リングオシレータ2は1GHz〜数GHzであるとする。
以下、本発明の第1実施例について図1乃至図3を参照して説明する。尚、図6,即ち、特許文献1の構成と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図1に示すDPLL回路(逓倍クロック信号出力回路)1は、パルス位相差符号化回路44A,並びにデジタル制御発振回路54Aの一部を構成するリングオシレータ2が、従来のDPLL回路100に使用されていたリングオシレータ42よりも、高速なクロック信号を出力するものに置換されている。例えば、リングオシレータ42が生成するクロック信号周波数が数100MHz程度であるのに対して、リングオシレータ2は1GHz〜数GHzであるとする。
図3は、特許文献1の図18相当図であり、デジタル制御発振回路54Aの内部構成を示すものである。ダウンカウンタ(計時手段)54dAは、リングオシレータ2の高速化に応じて動作マージンを確保するため、従来のダウンカウンタ54dよりも桁数が2ビット削減されている。従って、ダウンカウンタ54dAには、CD1〜CD16の上位データCD6〜CD16が与えられており、ダウンカウンタ54dAは、この11ビットデータを、リングオシレータ2が生成する多相クロック信号の1つであるR16によりダウンカウントするようになっている。即ち、デジタル制御発振回路54Aに入力されるデータのビット数自体が2ビット削減されている。
そして、本実施例では、データラッチ回路52と、デジタル制御発振回路54Aとの間に、オーバーフロー防止回路(データ置換手段)3を挿入している。オーバーフロー防止回路3は、ダウンカウンタ54dAに与えるカウントデータが、実質的なオーバーフローとなることを防止するように、入力データCD6〜CD18の置換処理を行うための回路である。
ここで、上述のようにリングオシレータ2のクロック信号R16が高速化したことに伴い、ダウンカウンタ54dAの動作マージンが十分に確保されるようにビット数を「11ビット」に制限している。従って、本実施例では、データCD6〜CD18の値が「12ビット以上」になっている場合は、ダウンカウンタ54dAのカウント動作が保障されないために「実質的なオーバーフロー」状態になる、と定義する。
図2は、オーバーフロー防止回路3の内部構成を示すものである。オーバーフロー防止回路3は、7個のORゲート3a〜3gによって構成されている。但し、図2には、3a,3e,3f,3gのみ図示している。オーバーフロー防止回路3に対しては、データラッチ回路52よりデータCD1〜CD18が与えられているが、下位データCD1〜CD5は、そのままデジタル制御発振回路54Aに出力する。一方、上位データCD6〜CD16は、ORゲート3a〜3fを介してデジタル制御発振回路54Aに出力される。
また、上位データCD17,CD18は、ORゲート3gの入力端子に夫々与えられており、ORゲート3gの出力端子は、ORゲート3a〜3fの他方の入力端子に共通に接続されている。
また、上位データCD17,CD18は、ORゲート3gの入力端子に夫々与えられており、ORゲート3gの出力端子は、ORゲート3a〜3fの他方の入力端子に共通に接続されている。
次に、本実施例の作用について説明する。オーバーフロー防止回路3が上述のように構成されていることで、デジタル制御発振回路54Aのダウンカウンタ54dAに与えられるデータCD6〜CD16は、入力データCD17,CD18が何れも「0」である場合には、出力データCD6〜CD16の値は、ORゲート3a〜3fを介してダウンカウンタ54dAにそのまま出力される。
また、データラッチ回路52より与えられる入力データCD17,CD18の少なくとも何れか一方が「1」であった場合には、ORゲート3g,ORゲート3a〜3fを介してダウンカウンタ54dAに与えられるデータCD6〜CD16はオール「1」の固定値データに置換される。従って、ダウンカウンタ54dAは、常に11ビットのデータ値をダウンカウントすることになり、そのカウント動作のマージンは確保される。そして、デジタル制御発振回路54Aは、ダウンカウンタ54dAのカウント動作に基づいて逓倍クロック信号POUTの周期を生成する。
即ち、データCD17,CD18の少なくとも何れか一方が「1」になっている場合でも、ダウンカウンタ54dAには常に11ビットのデータ値が与えられるためオーバーフローは防止される。また、上述の「実質的なオーバーフロー」の一例を示すと、データラッチ回路52より与えられるデータCD6〜CD18の値が「11ビット」に対して僅かにオーバーフローして下記の値を示した場合、
「0100000000011」(左側がMSB)
最上位の2ビットを削減しただけでは、
「××00000000011」
となってしまう。この場合、以降の処理データは、実際にカウントされた基準クロック信号の周期データより大きく外れたものとなる。これに対して、下位データCD6〜CD16をオール「1」とすれば、実際のデータ値により近い値
「××11111111111」
に置換されることになる。尚、その他の回路動作については、特許文献1に開示されている内容と全く同様である。
「0100000000011」(左側がMSB)
最上位の2ビットを削減しただけでは、
「××00000000011」
となってしまう。この場合、以降の処理データは、実際にカウントされた基準クロック信号の周期データより大きく外れたものとなる。これに対して、下位データCD6〜CD16をオール「1」とすれば、実際のデータ値により近い値
「××11111111111」
に置換されることになる。尚、その他の回路動作については、特許文献1に開示されている内容と全く同様である。
また、ダウンカウンタ54dAを11ビットカウンタとして設計することで、最初から基準クロック信号PREFの周期をカウントする基準周期データ自体を上記ビット数に合わせて制限した上で、全体を設計することも想定される。しかしその場合、逓倍クロック信号POUTの周波数をより低く設定することについて制約が発生するため、本実施例では、途中の演算過程においてデータビット数を削減する構成を採用している。
以上のように本実施例によれば、DPLL回路1において、データラッチ回路52より出力され、11ビットのダウンカウンタ54dAに本来セットすべきデータ値のサイズが12ビット以上になると、オーバーフロー防止回路3が、前記データ値を11ビットデータに置換するようにした。
従って、リングオシレータ2により生成されるクロック信号R16が高速化したことに対応して、ダウンカウンタ54dAが確実に動作するようその桁数を制限した場合でも、ダウンカウンタ54dAにセットするデータが実際にカウントされた基準クロック信号PREFの周期データから大きく外れた値になってしまうことを事前に回避し、より小さな値の固定値に基づき逓倍クロック信号POUTの周期を確実に決定することができる。
従って、リングオシレータ2により生成されるクロック信号R16が高速化したことに対応して、ダウンカウンタ54dAが確実に動作するようその桁数を制限した場合でも、ダウンカウンタ54dAにセットするデータが実際にカウントされた基準クロック信号PREFの周期データから大きく外れた値になってしまうことを事前に回避し、より小さな値の固定値に基づき逓倍クロック信号POUTの周期を確実に決定することができる。
そして、オーバーフロー防止回路3は、置換データとしてダウンカウンタ54dAにオール「1」データをセットするので、データ値のサイズが12ビット以上になった場合に、11ビットで表現される最大値をダウンカウンタ54dAに与えて、逓倍クロック信号POUTの周波数を、実際のデータ値により近い値に決定し、逓倍クロック信号POUTが供給されるデジタル回路の動作を安定化させることができる。
また、ダウンカウンタ54dAを使用することで、データ比較用のコンパレータ等を別途必要とすることなく、回路全体を小型に構成することができる。
また、ダウンカウンタ54dAを使用することで、データ比較用のコンパレータ等を別途必要とすることなく、回路全体を小型に構成することができる。
(第2実施例)
図4及び図5は本発明の第2実施例を示すものであり、図4は、図1相当図である。第2実施例のDPLL回路4では、第1実施例のオーバーフロー防止回路3は使用しないが、パルス位相差符号化回路44Bによって出力されるデータDD,DEのビット幅が16ビットに制限されている。そして、以降に制限されたデータを受けるデータ制御部46A,除算器48A,データラッチ回路52Aにおいても、データDM1〜DM17,データDQ1〜DQ16,データCD1〜CD16のように、最上位2ビットを削除したデータを扱うようになっている。
図4及び図5は本発明の第2実施例を示すものであり、図4は、図1相当図である。第2実施例のDPLL回路4では、第1実施例のオーバーフロー防止回路3は使用しないが、パルス位相差符号化回路44Bによって出力されるデータDD,DEのビット幅が16ビットに制限されている。そして、以降に制限されたデータを受けるデータ制御部46A,除算器48A,データラッチ回路52Aにおいても、データDM1〜DM17,データDQ1〜DQ16,データCD1〜CD16のように、最上位2ビットを削除したデータを扱うようになっている。
図5は、特許文献1における図9相当図であり、パルス位相差符号化回路44Bの内部構成を示すものである。第2実施例では、パルス位相差符号化回路44Bの内部に、オーバーフロー防止回路5を配置している。パルス位相差符号化回路44Bでは、14ビットカウンタ(基準周期カウンタ)44bがリングオシレータ2によって生成されるクロック信号R16に基づきアップカウント動作を行なっており、そのカウントデータは、内部クロックRBの立上りエッジタイミングに基づき、ラッチ回路44c,44e(基準周期カウンタ)によりラッチされる。内部クロックRBは、逓倍クロック信号POUTを逓倍数により分周した信号BOWと、基準信号PREFとの論理和信号である。
ラッチ回路44c,44eによりラッチされたデータは、パルスセレクタ・エンコーダ回路44aによりエンコードされる4ビットデータのMSB値に応じて、マルチプレクサ44fにより何れか一方が選択される。そして、マルチプレクサ44fにより選択されたデータに上記4ビットデータが付加されて、18ビットの周期データDAが次段のラッチ回路44gAに出力される。即ち、周期データDAは、基準信号PREFの周期に応じて計測されるデータである。そして、第2実施例では、マルチプレクサ44fとラッチ回路44gAとの間に、オーバーフロー防止回路5が挿入されている。
そして、オーバーフロー防止回路5は、周期データDAのデータ値が所定のビットサイズを超えた場合には、第1実施例のオーバーフロー防止回路3と同様に、下位ビットデータをオール「1」に置換したデータを出力する。第2実施例では、例えば周期データDAのデータ値が17ビット以上となった場合に、後段のダウンカウンタ54dAが「実質的にオーバーフローする」と想定しているとする。従って、その際に、オーバーフロー防止回路5は、16ビットのオール「1」データを出力することになる。
但し、実際にダウンカウンタ54dAが「オーバーフロー」状態になるかどうかは、逓倍データDVがどのような値になるかに応じて替わる。従って、「オーバーフロー」を判定するビット数は、想定される逓倍データDVの範囲に応じて適当な値を定めれば良い。
但し、実際にダウンカウンタ54dAが「オーバーフロー」状態になるかどうかは、逓倍データDVがどのような値になるかに応じて替わる。従って、「オーバーフロー」を判定するビット数は、想定される逓倍データDVの範囲に応じて適当な値を定めれば良い。
即ち、オーバーフロー防止回路5が次段のラッチ回路44gAに出力するデータは16ビットであり、ラッチ回路44gBより出力され、ラッチ回路44hB,減算器44iB,ラッチ回路44jBを経由するデータDB,DC,DD,DEは、何れも16ビットとなっている。その結果、上述したように、以降に扱われる各データDM,DQ,CDは、第1実施例に対して最上位2ビットが削除されている。従って、デジタル制御発振回路54Aのダウンカウンタ54dAにセットされるデータサイズは、CD6〜CD16の11ビットとなる。
以上のように第2実施例によれば、オーバーフロー防止回路5は、カウンタ44bによりカウントされ、ラッチ回路44e又は44cによりラッチされた基準周期データDAが17ビット以上となった場合は、基準周期データDAのデータ値を16ビットのオール「1」に置換するので、以降に配置されるその他の回路が取り扱うデータが上記固定値のデータサイズに制限され、冗長な構成を極力排除することができる。
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
DPLL回路1,4で各部が取り扱うデータサイズは一例であり、適宜変更して実施すれば良い。
データ置換手段が置換する固定値データはオール「1」に限ることなく、適当な値を適宜選択すれば良い。
また、データ置換手段を配置する位置は上記実施例に限ることなく、ダウンカウンタの「実質的なオーバーフロー」を防止するようにデータサイズを削減することができれば、どの位置に配置しても良い。例えば、データ制御部46の出力側に配置することで、DM1〜19を2ビット削減してDM1〜17としたり、除算器48の出力側に配置することで、DQ1〜18を2ビット削減してDQ1〜16としても良い。
データ置換手段は、特許文献2の構成についても同様に適用することが可能である。
計時手段は、アップカウンタで構成しても良い。
DPLL回路1,4で各部が取り扱うデータサイズは一例であり、適宜変更して実施すれば良い。
データ置換手段が置換する固定値データはオール「1」に限ることなく、適当な値を適宜選択すれば良い。
また、データ置換手段を配置する位置は上記実施例に限ることなく、ダウンカウンタの「実質的なオーバーフロー」を防止するようにデータサイズを削減することができれば、どの位置に配置しても良い。例えば、データ制御部46の出力側に配置することで、DM1〜19を2ビット削減してDM1〜17としたり、除算器48の出力側に配置することで、DQ1〜18を2ビット削減してDQ1〜16としても良い。
データ置換手段は、特許文献2の構成についても同様に適用することが可能である。
計時手段は、アップカウンタで構成しても良い。
図面中、1はDPLL回路(逓倍クロック信号出力回路)、2はリングオシレータ、3はオーバーフロー防止回路(データ置換手段)、4はDPLL回路(逓倍クロック信号出力回路)、5はオーバーフロー防止回路(データ置換手段)、44bはカウンタ(基準周期カウンタ)、44c,44eはラッチ回路(基準周期カウンタ)、54dAはダウンカウンタ(計時手段)を示す。
Claims (5)
- 基準クロック信号の周期を、リングオシレータより出力される前記基準クロック信号よりも短い周期のクロック信号によってカウントする基準周期カウンタと、
この基準周期カウンタによりカウントされた基準周期データを逓倍率に応じて除算したデータがセットされて計時動作を行なうことで、逓倍クロック信号の周期を生成するための時間を計時する計時手段とを備えてなる逓倍クロック信号出力回路において、
前記計時手段にセットすべきデータの値が所定の桁数以上になると判定すると、前記データ値を前記所定の桁数で表現される値よりも小さくするように、処理データを固定値に置換するデータ置換手段を備えたことを特徴とする逓倍クロック信号出力回路。 - 前記計時手段を、ダウンカウンタによって構成することを特徴とする請求項1記載の逓倍クロック信号出力回路。
- 前記データ置換手段は、前記置換データとして、前記計時手段にオール「1」データをセットすることを特徴とする請求項1又は2記載の逓倍クロック信号出力回路。
- 前記データ置換手段は、前記基準周期データの値が所定の桁数以上となった場合は、前記基準周期データを固定値に置換することを特徴とする請求項1又は2記載の逓倍クロック信号出力回路。
- 前記データ置換手段は、前記固定値をオール「1」データとすることを特徴とする請求項4記載の逓倍クロック信号出力回路。
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