KR100791637B1 - 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원장치, 이를 이용한 인터페이스 장치 및 디지털 영상 송수신장치 - Google Patents

다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원장치, 이를 이용한 인터페이스 장치 및 디지털 영상 송수신장치 Download PDF

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Abstract

다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치, 이를 이용한 인터페이스 장치 및 디지털 영상 송수신 장치가 개시된다.
본 발명은 데이터 신호를 이용하여 클록 신호를 샘플링하고, 상기 데이터 신호를 지연시킨 신호를 이용하여 상기 클록 신호를 샘플링한 결과에 따라 상기 클록 신호의 지연 여부를 결정하는 업 신호, 다운 신호 또는 락 신호 중 어느 하나의 신호를 생성하는 비선형 위상 검출기, 상기 생성된 업 신호 및 다운 신호를 카운트하여 상기 클록 신호의 지연 량을 결정하는 카운터, 상기 결정된 지연 량을 아날로그 전압 신호인 제어 전압으로 변환하는 디지털 아날로그 컨버터 및 상기 제어 전압에 따라 상기 클록 신호를 지연시켜 복원된 클록 신호를 출력하는 전압 제어 지연기를 포함한다.
본 발명에 의하면, 데이터 복원 회로가 간단한 설계로 제작될 수 있고, 적은 전력 소모와 작은 면적을 차지하며, 데이터 복원 회로의 지터 특성이 저하되는 것을 방지할 수 있다.

Description

다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치, 이를 이용한 인터페이스 장치 및 디지털 영상 송수신 장치 {Apparatus for recovering data based on semi-digital and multi-phase data sampling, Interface uint and Transmitter-receiver using this}
도 1은 종래의 아날로그 지연 고정 루프 기반의 데이터 복원 회로를 도시한 것이다.
도 2는 종래의 디지털 지연 고정 루프 기반의 데이터 복원 회로를 도시한 것이다.
도 3은 준 디지털 지연 고정 루프 기반의 데이터 복원 회로를 도시한 것이다.
도 4는 본 발명의 일 실시 예에 따른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치의 블럭도이다.
도 5는 도 4의 비선형 위상 검출기를 도시한 것이다.
도 6은 도 5의 비선형 위상 검출기의 위상 검출 방법을 도시한 것이다.
도 7a는 본 발명의 다른 실시 예에 다른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 인터페이스 장치의 블럭도이다.
도 7b는 본 발명의 또다른 실시 예에 다른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 디지털 영상 송수신 장치의 블럭도이다.
도 8a은 시뮬레이션을 위해 제작된 본 발명의 일 실시 예에 따른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치의 칩 사진을 도시한 것이다.
도 8b은 본 발명의 일 실시 예에 따른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치의 시뮬레이션 결과를 도시한 것이다.
도 9는 본 발명의 일 실시 예에 따른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치의 지터 톨러런스 측정 결과를 도시한 것이다.
본 발명은 데이터 복원 회로에 관한 것으로, 특히, 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치, 이를 이용한 인터페이스 장치 및 디지털 영상 송수신 장치에 관한 것이다.
최근 HDTV, DVD Player, Set-Top Box, Digital Camera등과 같은 디지털 가전 기기들의 수요가 폭발적으로 증가함에 따라 이들 기기들 간의 신호를 디지털로 연결하는 규격인 고성능 멀티미디어 인터페이스(High Definition Multimedia Interface: HDMI)에 대한 관심이 고조되고 있다. HDMI용 송수신기는 최대 5Gb/s의 데이터 전송률을 위해 3개의 데이터 채널과 1개의 클록 채널을 통해 채널당 최대 1.65Gb/s의 데이터를 전송할 수 있다. 따라서 HDMI용 송수신기에 사용되는 데이터 복원 회로(Data Recovery: DR)는 고속의 데이터 신호를 처리해야 할 뿐만 아니라, System on a chip(SoC) 구현에 적합하도록 저 전력을 소모하면서, 작은 면적을 차지하도록 설계되어야 한다.
데이터 복원 회로는 Feedback system의 종류에 따라 위상 고정 루프(Phase-Locked Loop: PLL) 기반의 데이터 복원 회로와 지연 고정 루프(Delay-Locked Loop: DLL) 기반의 데이터 복원 회로로 분류될 수 있으며, 신호 처리 방식에 따라 아날로그 데이터 복원 회로와 디지털 복원 회로로 분류될 수 있다. 일반적으로 위상 고정 루프 기반의 데이터 복원 회로는 전압 제어 발진기(Voltage-Controlled Oscillator: VCO)를 이용하기 때문에, 지연 고정 루프 기반의 회로에 비해 시스템의 안정도가 떨어지고, 설계가 어려우며, 집적도가 떨어진다는 문제점이 있다. 그러나 지연 고정 루프 기반의 데이터 복원 회로는 데이터와 클록 신호를 동기화시키기 위해 독립적인 고속의 클록 신호가 필요하므로, HDMI용 송수신기와 같이 독립적인 클록 발생기를 제공하는 분야에 적합한 회로이다.
이러한 지연 고정 루프 기반의 데이터 복원 회로는 아날로그 방식과 디지털 방식으로 구현할 수 있으며, 아날로그 방식이 지터(Jitter)와 스큐(Skew) 성능이 우수하다는 장점이 있지만, 많은 전력 소모와 칩 면적을 차지한다는 단점과 시스템 성능의 공정 의존도가 높아 긴 설계 시간을 요구한다는 단점으로 인해 현재는 디지털 방식의 데이터 복원 회로를 더 선호하고 있는 추세이다. 그러나 디지털 데이터 복원 회로는 디지털 제어 지연 소자(Digitally-Controlled Delay Line: DCDL)에 사용된 단위 지연 소자(Unit Delay Cell)의 위상 옵셋(Phase Offset) 으로 인해 고 지터 성능을 요구하는 분야에서는 응용이 제한되고 있다.
도 1은 종래의 아날로그 지연 고정 루프 기반의 데이터 복원 회로를 도시한 것이다.
아날로그 지연 고정 루프 기반의 데이터 복원 회로는 데이터 신호와 클록 신호의 위상 차이를 선형적으로 검출할 수 있는 선형 위상 검출기(Linear Phase Detector)와 검출된 위상 차이를 제어 신호로 변환할 수 있는 전하 펌프(Charge-Pump)와 루프 필터(Loop Filter), 출력된 제어 신호를 이용해 데이터 신호와 클록 신호를 동기화시키는 전압 제어 지연 소자(Voltage-Controlled Delay Line)로 구성되어 있다. 종래 아날로그 데이터 복원회로는 지터(Jitter)와 스큐(Skew) 성능이 우수하다는 장점이 있는 반면, 전하 펌프와 루프 필터의 사용으로 인해 많은 전력 소모와 큰 면적을 차지한다는 단점이 있으며, 데이터 복원 회로의 성능의 공정 의존도가 높아 설계 시간이 길다는 단점이 있다.
도 2는 디지털 지연 고정 루프 기반의 데이터 복원 회로를 도시한 것이다.
도 2의 디지털 지연 고정 루프 기반의 데이터 복원 회로는 위와 같은 문제점들을 해결할 수 있는 반면, 디지털 제어 지연 소자에 사용된 단위 지연 소자의 양자화로 인한 위상 오차가 발생하여 고 지터 성능이 요구되는 분야에서는 사용이 제한된다. 또한, 데이터 신호와 클록 신호의 위상 차이를 보상하기 위해 적절한 지연 량을 결정하는 과정이 복잡한 계산을 필요로 하기 때문에, 이로 인해 시스템이 복잡해진다.
따라서, 종래의 데이터 복원 장치는 많은 전력 소모와 큰 면적을 차지하고, 구조가 복잡하며, 지터 특성이 저하되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 첫번째 기술적 과제는 간단한 설계로 제작될 수 있고, 적은 전력 소모와 작은 면적을 차지하며, 지터 특성이 저하되는 것을 방지할 수 있는 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 제공하는데 있다.
본 발명이 이루고자 하는 두번째 기술적 과제는 상기의 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 인터페이스 장치를 제공하는데 있다.
본 발명이 이루고자 하는 세번째 기술적 과제는 상기의 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 디지털 영상 송수신 장치를 제공하는데 있다.
상기의 첫번째 기술적 과제를 이루기 위하여, 본 발명은 데이터 신호를 이용하여 클록 신호를 샘플링하고, 상기 데이터 신호를 지연시킨 신호를 이용하여 상기 클록 신호를 샘플링한 결과에 따라 상기 클록 신호의 지연 여부를 결정하는 업 신호, 다운 신호 또는 락 신호 중 어느 하나의 신호를 생성하는 비선형 위상 검출기, 상기 생성된 업 신호 및 다운 신호를 카운트하여 상기 클록 신호의 지연 량을 결정하는 카운터, 상기 결정된 지연 량을 아날로그 전압 신호인 제어 전압으로 변환하는 디지털 아날로그 컨버터 및 상기 제어 전압에 따라 상기 클록 신호를 지연시켜 복원된 클록 신호를 출력하는 전압 제어 지연기를 포함하는 다중 위상 데이터 샘플 링 기반의 준 디지털 데이터 복원 장치를 제공한다.
상기의 두번째 기술적 과제를 이루기 위하여, 본 발명은 입력되는 데이터 신호를 이용하여 클록 신호를 샘플링하고, 상기 데이터 신호를 지연시킨 신호를 이용하여 상기 클록 신호를 샘플링한 결과에 따라 상기 클록 신호의 지연 여부를 결정하는 업 신호, 다운 신호 또는 락 신호 중 어느 하나의 신호를 생성하는 비선형 위상 검출기, 상기 생성된 업 신호 및 다운 신호를 카운트하여 상기 클록 신호의 지연 량을 결정하는 카운터, 상기 결정된 지연 량을 아날로그 전압 신호인 제어 전압으로 변환하는 디지털 아날로그 컨버터, 상기 제어 전압에 따라 상기 클록 신호를 지연시켜 복원된 클록 신호를 출력하는 전압 제어 지연기 및 상기 데이터 신호를 상기 복원된 클록 신호에 따라 출력하는 인터페이스 제어부를 포함하는 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 인터페이스 장치를 제공한다.
상기의 세번째 기술적 과제를 이루기 위하여, 본 발명은 데이터 복원 회로를 포함하는 디지털 영상 송수신 장치에 있어서, 디지털 영상 데이터를 수신하는 입력 포트, 상기 디지털 영상 데이터를 외부기기로 송신하는 출력 포트 및 상기 입력 포트 및 출력 포트를 이용하여 디지털 영상 데이터를 송신 및 수신하는 데이터 송수신부를 포함하고, 상기 데이터 복원 회로는 상기 디지털 영상 데이터 신호를 이용하여 클록 신호를 샘플링하고, 상기 디지털 영상 데이터 신호를 지연시킨 신호를 이용하여 상기 클록 신호를 샘플링한 결과에 따라 상기 클록 신호의 지연 여부를 결정하는 업 신호, 다운 신호 또는 락 신호 중 어느 하나의 신호를 생성하는 비선 형 위상 검출기, 상기 생성된 업 신호 및 다운 신호를 카운트하여 상기 클록 신호의 지연 량을 결정하는 카운터;
상기 결정된 지연 량을 아날로그 전압 신호인 제어 전압으로 변환하는 디지털 아날로그 컨버터 및 상기 제어 전압에 따라 상기 클록 신호를 지연시켜 복원된 클록 신호를 출력하는 전압 제어 지연기를 포함하는 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 디지털 영상 송수신 장치를 제공한다.
본 발명은 이러한 아날로그 회로와 디지털 회로의 단점을 보완할 수 있는 지연 고정 루프 기반의 준 디지털(Semi-Digital) 데이터 복원 회로를 제공한다.
본 발명에 따른 데이터 복원 회로 또는 장치는 다음과 같은 특징을 가진다. 전력 소모와 칩 면적을 줄이기 위해서 위상 고정 발진기(Locked Oscillator)를 필요로 하는 다중 위상 클록 샘플링(Multi-Phase Clock Sampling) 기법 대신 다중 위상 데이터 샘플링(Multi-Phase Data Sampling) 기법을 사용하며 이를 위해 2x 컨버스 오버샘플링(2X converse oversamplig) 기법을 제안하여 전체 회로를 단순화한다. 또한 아날로그 방식의 데이터 복원 회로의 단점을 보완하기 위해서 전하 펌프와 루프 필터 대신 카운터와 디지털 아날로그 컨버터(DAC)를 사용하여 전력 소모와 칩 면적을 줄인다.
도 3은 준 디지털 지연 고정 루프 기반의 데이터 복원 회로를 도시한 것이다.
도 3의 준 디지털 지연 고정 루프 기반의 데이터 복원 회로는 아날로그 회로 구현에 사용되었던 전하 펌프와 루프 필터를 제거하여 전력 소모와 면적을 줄일 수 있으며, 디지털 회로 구현에 사용되었던 디지털 전압 제어 지연기(Digitally-Controlled Delay Line: DCDL) 대신 디지털 아날로그 변환기(Digital-to-Analog Converter: DAC)와 전압 제어 지연기(Voltage-Controlled Delay Line: VCDL)을 사용함으로써 디지털 회로의 위상 오차 문제를 해결할 수 있다.
종래의 비선형 위상 검출기를 구현하는 방법은 다중 위상 클록 신호를 이용해 데이터 신호를 오버 샘플링(oversampling)해서 위상 제어 정보를 추출하고 추출된 위상 제어 정보를 이용해 데이터 신호를 지연시키는 방법이다. 일반적으로 데이터 신호를 지연시키는 방법은 지터가 적은 다중 위상 클록 신호를 요구하기 때문에, 위상 고정 루프 회로(Phsase-Locked Loop: PLL) 또는 지연 고정 루프 회로(Delay-Locked Loop: DLL)들이 필요하게 되고 이로 인해 많은 전력 소모와 칩 면적을 차지한다는 문제점이 있다.
이하에서는 클록 신호를 지연시켜 데이터 신호와 클록 신호의 위상 차이를 보상하는 방법을 이용한 비선형 위상 검출기에 대해 설명한다.
본 발명에 따른 비선형 위상 검출기는 다중 위상의 클록 신호대신 다중 위상의 데이터 신호를 이용해 클록 신호를 오버샘플링한 후, 위상 제어 정보를 추출하고 추출된 위상 제어 정보를 이용해 클록 신호를 지연시키는 방식이다.
PLL 또는 DLL 과 같은 피드백 시스템(Feedback system)의 안정도(Stability)는 입력 신호의 주파수와 루프 대역폭(Loop bandwidth)의 관계에 의해 결정된다. 루프 대역폭이 커질수록 시스템은 불안정하게 되며, 반대의 경우, 피드백 시스템의 Locking time은 길어지게 된다. 그러나 데이터 복원 회로의 경우 주기적인 입력 신 호가 아닌 랜덤한 패턴의 데이터 신호를 처리해야 하므로, 이상적인 경우 랜덤한 입력 신호의 주파수에 비례하도록 루프 대역폭을 가변시켜 주어야 한다.
그러나 가변적인 루프 대역폭을 갖도록 시스템을 설계하는 것은 어렵기 때문에, 루프 대역폭을 최소 데이터 전송 율의 1/4~1/10 이 되도록 설계해야 한다. PLL 또는 DLL과 마찬가지로 데이터 복원 회로의 작은 루프 대역폭은 Locking time이 길어지는 원인이 될 뿐만 아니라, 지터 톨러런스(Jitter Tolerance) 성능을 악화시키는 원인이 된다.
본 발명에서는 종래 데이터 복원 회로의 지터 톨러런스 성능을 유지하면서 데이터 복원 회로의 입력 단에 주기적인 클록 신호를 인가하는 2X 컨버스 오버샘플링 알고리즘을 제안한다. 본 발명에 따른 2X 컨버스 오버샘플링 알고리즘을 이용한 데이터 복원 회로는 1.65Gb/s의 랜덤 신호 대신 1.65GHz의 주기 신호를 입력 단에 인가하기 때문에 큰 루프 대역폭을 갖는 시스템 구현이 가능하므로, 이를 이용해 시스템이 요구하는 지터 톨러런스 성능을 유지할 수 있다.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다.
도 4는 본 발명의 일 실시 예에 따른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치의 블럭도이다.
전압 제어 지연기(410)는 제어 전압(Vctrl)에 따라 클록 신호를 지연시켜 복원된 클록 신호를 출력한다. 전압 제어 지연기(410)에 포함된 전압 제어 지연 소 자(411, 412)는 제어 전압(Vctrl)에 따라 데이터 신호와 클록 신호의 위상 오차를 줄일 수 있도록 클록 신호를 지연시킨다.
비선형 위상 검출기(430, 440)는 데이터 신호를 이용하여 클록 신호를 샘플링하고, 데이터 신호를 지연시킨 신호를 이용하여 클록 신호를 샘플링하여, 클록 신호를 반복 샘플링한다.
비선형 위상 검출기(430, 440)는 위와 같이 샘플링한 결과에 따라 클록 신호의 지연 여부를 결정하는 업 신호, 다운 신호 또는 락 신호 중 어느 하나의 신호를 생성한다. 바람직하게는, 업 신호는 클록 신호의 지연 량을 증가시키는 신호이고, 다운 신호는 클록 신호의 지연 량을 감소시키는 신호로 정의될 수 있다.
카운터(450)는 생성된 업 신호 및 다운 신호를 카운트하여 클록 신호의 지연 량을 결정한다.
디지털 아날로그 컨버터(460)는 결정된 지연 량을 아날로그 전압 신호인 제어 전압(Vctrl)으로 변환한다.
바람직하게는, 도 4와 같이, 본 발명의 일 실시 예에 따른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치는 복수의 지연 소자를 이용하여 데이터 신호를 지연시켜 복원된 데이터 신호를 출력하는 버니어 지연기(420)를 더 포함할 수 있다.
본 발명에 따른 회로는 종래의 아날로그 회로와 동일한 기능을 갖도록 종래의 아날로그 회로에서 사용했던 선형 위상 검출기 대신 본 발명에 따른 비선형 위상 검출기(430)를 사용하며, 전하 펌프와 루프 필터 대신 카운터(450)와 디지털 아 날로그 컨버터(DAC, 460)를 사용한다. 예를 들어, 이때, 카운터(450)는 6bit의 업/다운 카운터(UP/DN Counter)를 이용할 수 있다. 이때, 디지털 아날로그 컨버터(DAC, 460)는 6bit의 디지털 아날로그 컨버터를 이용할 수 있다. 이에 따라, 디지털 데이터 복원 회로의 위상 오차 문제를 해결하면서 지터 성능을 유지할 수 있다.
또한, 본 발명에 따른 2X 컨버스 오버샘플링 알고리즘을 이용해 회로를 단순화할 수 있다.
도 5는 도 4의 비선형 위상 검출기를 도시한 것이다.
제1플립플롭(535)은 데이터 신호 및 클록 신호를 입력으로 하여 플립플롭의 동작을 수행한다.
제2플립플롭(536)은 데이터 신호를 지연시킨 신호 및 클록 신호를 지연시킨 신호를 입력으로 하여 플립플롭의 동작을 수행한다.
제1, 제2플립플롭(535, 536)은 데이터 신호와 클록 신호의 위상 제어 정보(
Figure 112006085158096-pat00001
)를 추출한다. 이때, 제1, 제2플립플롭(535, 536)은 도 5와 같이, D-플립플롭을 이용할 수 있다.
전압 제어 지연 소자(531, 532)는 제어 전압(Vctrl)에 따라 클록 신호를 지연시켜 제2플립플롭(536)의 데이터 입력단에 인가한다.
지연 소자(533, 534)는 데이터 신호를 지연시켜 제2플립플롭(536)의 클록 입력단에 인가한다.
제어 로직(540)은 제1플립플롭(535) 및 제2플립플롭(536)에 의해 추출된 위상 제어 정보(
Figure 112006085158096-pat00002
)에 따라 업 신호(UP), 다운 신호(DN) 또는 락 신호(LOCK) 중 어느 하나의 신호를 출력한다.
인버터(542)는 제1플립플롭(535)의 출력 신호에 따라 업 신호(UP)를 출력한다. 하단에 위치한 인버터(541)는 제2플립플롭(536)의 출력 신호를 반전시켜 제2앤드 게이트(544)에 인가한다.
제1앤드 게이트(543)는 제1플립플롭(535) 및 제2플립플롭(536)의 출력 신호에 따라 다운 신호(DN)를 출력한다.
제2앤드 게이트(544)는 제1플립플롭(535)의 출력 신호 및 제2플립플롭(536)의 반전된 출력 신호에 따라 락 신호(LOCK)를 출력한다.
이하에서는, 업 신호는 클록 신호의 지연 량을 증가시키는 신호이고, 다운 신호는 클록 신호의 지연 량을 감소시키는 신호로 가정하여 설명한다. 이때, 업 신호가 출력되는 경우 인버터(542)의 출력은 "1", 업 신호가 출력되지 않는 경우 인버터(542)의 출력은 "0"으로 정의할 수 있다. 이때, 다운 신호가 출력되는 경우 제1앤드 게이트(543)의 출력은 "1", 다운 신호가 출력되지 않는 경우 제1앤드 게이트(543)의 출력은 "0"으로 정의할 수 있다.
예를 들어, 비선형 위상 검출기(530, 540)는 클록 신호의 위상이 데이터 신호의 위상보다 빠를 경우 '11'의 디지털 신호를 출력하고, 제어 로직(540)을 통해서 업 신호(UP)를 출력하여 클록 신호의 지연 량을 증가시킨다. 또한, 비선형 위상 검출기(530, 540)는 클록 신호의 위상이 데이터 신호의 위상보다 느릴 경우 '00'의 디지털 신호를 출력하고, 제어 로직(540)을 통해서 다운 신호(DN)를 출력하여 클록 신호의 지연 량을 감소시킨다. 한편, 비선형 위상 검출기(530, 540)는 클록 신호와 데이터 신호의 위상이 정확히 일치할 경우 '10'의 디지털 신호를 출력하고, 제어 로직(540)을 통해 락 신호(LCOK)를 출력한다.
도 6은 도 5의 비선형 위상 검출기의 위상 검출 방법을 도시한 것이다.
표 1은 본 발명에 따른 비선형 위상 검출기의 진리표를 도시한 것이다.
Figure 112006085158096-pat00003
도 7a는 본 발명의 다른 실시 예에 다른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 인터페이스 장치의 블럭도이다.
본 발명의 다른 실시 예에 다른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 인터페이스 장치는 상술한 전압 제어 지연기(410), 비선형 위상 검출기(430, 440), 카운터(450) 및 디지털 아날로그 컨버터(460)를 포함한다. 상술한 전압 제어 지연기(410)는 도 7a의 전압 제어 지연기(710), 상술한 비선형 위상 검출기(430, 440)는 도 7a의 비선형 위상 검출기(730), 상술한 카운터(450)는 도 7a의 카운터(750), 상술한 디지털 아날로그 컨버터(460)는 도 7a의 디지털 아날로그 컨버터(760)에 대응된다.
또한, 본 발명의 다른 실시 예에 다른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 인터페이스 장치는 입력되는 데이터 신호를 복원된 클록 신호에 따라 출력하는 인터페이스 제어부(720)를 포함한다.
HDMI는 본 발명의 다른 실시 예에 다른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 인터페이스 장치가 적용되는 일 예가 될 수 있다. HDMI는 압축되지 않은 풀 디지털 오디오/비디오를 전송할 수 있는 멀티미디어 인터페이스이다. HDMI는 어떠한 오디오/비디오 소스, 셋탑박스와 DVD 플레이어, 모니터, 디지털TV와 같은 장치들 사이의 인터페이스를 제공한다. HDMI는 향상된 고선명 비디오와 더불어 싱글케이블상의 멀티채널 디지털 오디오를 지원한다. 이것은 모든 ATSC HDTV를 전송할 수 있고 충분한 대역폭을 지닌 8채널 디지털 오디오를 지원한다.
도 7b는 본 발명의 또다른 실시 예에 다른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 디지털 영상 송수신 장치의 블럭도이다.
본 발명의 또다른 실시 예에 다른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치(700)를 이용한 디지털 영상 송수신 장치는 상술한 전압 제어 지연기(410), 비선형 위상 검출기(430, 440), 카운터(450) 및 디지털 아날로그 컨버터(460)를 포함한다. 또한, 본 발명의 또다른 실시 예에 다른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 디지털 영상 송수신 장치는 디지털 영상 데이터를 수신하는 입력 포트(770), 디지털 영상 데이터를 외부기기로 송신하는 출력 포트(780), 입력 포트(770) 및 출력 포트(780)를 이용하여 디지털 영상 데이터를 송신 및 수신하는 데이터 송수신부(790)를 포함한다. 이때, 입력 포트(770) 및 출력 포트(780)는 디지털 영상 데이터를 전송하기 위한 케이블과 접속된다. 본 발명의 또다른 실시 예에 다른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 디지털 영상 송수신 장치는 HDTV, DVD 플레이어, 캠코더 등의 영상 재생 또는 기록 장치에 내장될 수 있다.
일반적으로 데이터 신호에 포함된 지터 성분의 주파수는 0~20MHz 범위를 나타낸다. 이러한 지터 성분의 주파수보다 작은 루프 대역폭을 갖는 피드백 시스템의 경우 우수한 지터 톨러런스 성능을 기대하기 어려우며 우수한 BER 성능 역시 기대하기 어렵다. 본 발명에 따른 비선형 위상 검출기는 큰 루프 대역폭을 나타내는 2X 컨버스 오버샘플링 데이터 검출 알고리즘을 사용하였기 때문에, 이러한 문제점을 해결할 수 있다.
본 발명에 따른 준 디지털 데이터 복원 회로의 성능을 검증하기 위해서 0.18um CMOS 공정을 이용하여 회로가 설계 및 제작되었다. 본 발명에 따른 회로는 위상 고정 발진기를 필요로 하는 다중 위상 클록 샘플링(Multi-Phase Clock Sampling) 대신 2X 컨버스 오버샘플링 방식의 다중 위상 데이터 샘플링(Multi-Phase Data Sampling) 기법을 사용하여 전력 소모와 칩 면적을 줄일 수 있으며 또한 아날로그 방식의 데이터 복원 회로의 전하 펌프와 루프 필터 대신 준 디지털 방식의 카운터와 DAC를 사용하여 전력 소모와 칩 면적을 줄였다. 설계 회로는 종래의 디지털 방식의 회로(BiCMOS)와 비교해 동일한 지터 톨러런스(0.7UIpp)를 나타내면서, 70% 감소된 전력(50 mW → 14.4 mW)을 소모하고, 종래의 CMOS 로 구현된 회로에 비해 32% 감소된 칩 면적(0.225 mm2→ 0.152mm2)을 차지한다.
표 2는 종래 회로와의 성능 및 특징을 비교한 결과를 도시한 것이다.
[1] [2] This work
Supply Voltage 3.3V/5V 1.8 V 1.8 V
Technology 0.5um CMOS 0.18 um SiGe BiCMOS 0.18 um CMOS
Max. Data Rate 1.042 GBd(312Mb/s) 2.5Gb/s/ch 1.65Gb/s/ch
Max. Power Consumption < 200mW/ch 50mW/ch 14.4mW/ch
Effective Area 0.225mm2 0.02mm2 0.152mm2
Jitter Tolerance - 0.7UIpp 0.7UIpp
Bit Error Rate 10-10 10-12 10-10
Features -3 X Tracked Oversampling -Multi-Phase Clock Sampling -3 X Tracked Oversampling -Multi-Phase Clock Sampling -2X Converse Oversampling -Multi-Phase Data Sampling
도 8a은 시뮬레이션을 위해 제작된 본 발명의 일 실시 예에 따른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치의 칩 사진을 도시한 것이다.
도 8b은 본 발명의 일 실시 예에 따른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치의 시뮬레이션 결과를 도시한 것이다.
도 8b을 참조하면, 10MHz의 지터 주파수(Jitter Frequency), 1.5 UIp-p의 지터 크기(Jitter Amplitude)를 갖는 지터 소스(Jitter Source)를 인가하였을 때, 복원된 클록 신호(recovered clock), 복원된 데이터 신호(recovered data), BER 출력 신호(lock detection signal)가 200ns 이후에는 지터(Jitter) 성분의 크기와는 관계없이 모두 안정된 상태가 됨을 확인할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치의 지터 톨러런스 측정 결과를 도시한 것이다.
지터 톨러런스 성능을 측정하기 위해서 칩 내부에 설계된 212-1 주기의 랜덤 패턴의 데이터 신호를 생성하는 PRBS와 BER Checker를 이용하여 실험을 진행하였다. 또한 칩 내부에 Comparator를 설계해 양의 입력 단자에 클록 신호를 인가하고 음의 입력 단자에 0~20MHz, 0~1.8V의 지터 소스(Jitter Source)를 인가함으로써 펄스 모듈레이터(Pulse Modulator) 기능을 수행하도록 하였다. 실험 결과를 통해 종래 BiCMOS로 제작된 디지털 방식의 회로와 거의 동일한 지터 톨러런스 성능을 가짐을 확인할 수 있다.
표 3은 본 발명의 일 실시 예에 따른 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치의 성능을 요약한 것이다.
Results
Supply Voltage 1.8 ±0.18 V
Technology 0.18 um CMOS
Max. Data Rate 1.65Gb/s/ch
Max. Power Consumption 14.4mW/ch
Effective Area 0.152mm2
Jitter Tolerance 0.7UIpp
Bit Error Rate 10-10
본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 의하면, 데이터 복원 회로가 간단한 설계로 제작될 수 있고, 적은 전력 소모와 작은 면적을 차지하며, 데이터 복원 회로의 지터 특성이 저하되는 것을 방지할 수 있는 효과가 있다.

Claims (11)

  1. 데이터 신호를 이용하여 클록 신호를 샘플링하고, 상기 데이터 신호를 지연시킨 신호를 이용하여 상기 클록 신호를 샘플링한 결과에 따라 상기 클록 신호의 지연 여부를 결정하는 업 신호, 다운 신호 또는 락 신호 중 어느 하나의 신호를 생성하는 비선형 위상 검출기;
    상기 생성된 업 신호 및 다운 신호를 카운트하여 상기 클록 신호의 지연 량을 결정하는 카운터;
    상기 결정된 지연 량을 아날로그 전압 신호인 제어 전압으로 변환하는 디지털 아날로그 컨버터; 및
    상기 제어 전압에 따라 상기 클록 신호를 지연시켜 복원된 클록 신호를 출력하는 전압 제어 지연기를 포함하는 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치.
  2. 제 1 항에 있어서,
    상기 비선형 위상 검출기는
    상기 데이터 신호 및 클록 신호를 입력으로 하는 제1플립플롭;
    상기 데이터 신호를 지연시킨 신호 및 상기 클록 신호를 지연시킨 신호를 입력으로 하는 제2플립플롭;
    상기 제어 전압에 따라 상기 클록 신호를 지연시켜 상기 제2플립플롭의 데이 터 입력단에 인가하는 전압 제어 지연 소자;
    상기 데이터 신호를 지연시켜 상기 제2플립플롭의 클록 입력단에 인가하는 지연 소자; 및
    상기 제1플립플롭 및 상기 제2플립플롭에 의해 추출된 위상 제어 정보에 따라 업 신호, 다운 신호 또는 락 신호 중 어느 하나의 신호를 출력하는 제어 로직을 포함하는 것을 특징으로 하는 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치.
  3. 제 2 항에 있어서,
    상기 제어 로직은
    상기 제1플립플롭의 출력 신호에 따라 업 신호를 출력하는 인버터;
    상기 제1플립플롭 및 상기 제2플립플롭의 출력 신호에 따라 다운 신호를 출력하는 제1앤드 게이트; 및
    상기 제1플립플롭의 출력 신호 및 상기 제2플립플롭의 반전된 출력 신호에 따라 락 신호를 출력하는 제2앤드 게이트를 포함하는 것을 특징으로 하는 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치.
  4. 제 1 항에 있어서,
    복수의 지연 소자를 이용하여 상기 데이터 신호를 지연시켜 복원된 데이터 신호를 출력하는 버니어 지연기를 더 포함하는 것을 특징으로 하는 다중 위상 데이 터 샘플링 기반의 준 디지털 데이터 복원 장치.
  5. 제 1 항에 있어서,
    상기 업 신호는
    상기 클록 신호의 지연 량을 증가시키는 신호이고,
    상기 다운 신호는
    상기 클록 신호의 지연 량을 감소시키는 신호인 것을 특징으로 하는 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치.
  6. 입력되는 데이터 신호를 이용하여 클록 신호를 샘플링하고, 상기 데이터 신호를 지연시킨 신호를 이용하여 상기 클록 신호를 샘플링한 결과에 따라 상기 클록 신호의 지연 여부를 결정하는 업 신호, 다운 신호 또는 락 신호 중 어느 하나의 신호를 생성하는 비선형 위상 검출기;
    상기 생성된 업 신호 및 다운 신호를 카운트하여 상기 클록 신호의 지연 량을 결정하는 카운터;
    상기 결정된 지연 량을 아날로그 전압 신호인 제어 전압으로 변환하는 디지털 아날로그 컨버터;
    상기 제어 전압에 따라 상기 클록 신호를 지연시켜 복원된 클록 신호를 출력하는 전압 제어 지연기; 및
    상기 데이터 신호를 상기 복원된 클록 신호에 따라 출력하는 인터페이스 제 어부를 포함하는 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 인터페이스 장치.
  7. 제 6 항에 있어서,
    상기 비선형 위상 검출기는
    상기 데이터 신호 및 클록 신호를 입력으로 하는 제1플립플롭;
    상기 데이터 신호를 지연시킨 신호 및 상기 클록 신호를 지연시킨 신호를 입력으로 하는 제2플립플롭;
    상기 제어 전압에 따라 상기 클록 신호를 지연시켜 상기 제2플립플롭의 데이터 입력단에 인가하는 전압 제어 지연 소자;
    상기 데이터 신호를 지연시켜 상기 제2플립플롭의 클록 입력단에 인가하는 지연 소자; 및
    상기 제1플립플롭 및 상기 제2플립플롭에 의해 추출된 위상 제어 정보에 따라 업 신호, 다운 신호 또는 락 신호 중 어느 하나의 신호를 출력하는 제어 로직을 포함하는 것을 특징으로 하는 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 인터페이스 장치.
  8. 제 7 항에 있어서,
    상기 제어 로직은
    상기 제1플립플롭의 출력 신호에 따라 업 신호를 출력하는 인버터;
    상기 제1플립플롭 및 상기 제2플립플롭의 출력 신호에 따라 다운 신호를 출력하는 제1앤드 게이트; 및
    상기 제1플립플롭의 출력 신호 및 상기 제2플립플롭의 반전된 출력 신호에 따라 락 신호를 출력하는 제2앤드 게이트를 포함하는 것을 특징으로 하는 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 인터페이스 장치.
  9. 제 6 항에 있어서,
    복수의 지연 소자를 이용하여 상기 데이터 신호를 지연시켜 복원된 데이터 신호를 출력하는 버니어 지연기를 더 포함하는 것을 특징으로 하는 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 인터페이스 장치.
  10. 제 6 항에 있어서,
    상기 업 신호는
    상기 클록 신호의 지연 량을 증가시키는 신호이고,
    상기 다운 신호는
    상기 클록 신호의 지연 량을 감소시키는 신호인 것을 특징으로 하는 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 인터페이스 장치.
  11. 데이터 복원 회로를 포함하는 디지털 영상 송수신 장치에 있어서,
    디지털 영상 데이터를 수신하는 입력 포트;
    상기 디지털 영상 데이터를 외부기기로 송신하는 출력 포트; 및
    상기 입력 포트 및 출력 포트를 이용하여 디지털 영상 데이터를 송신 및 수신하는 데이터 송수신부를 포함하고,
    상기 데이터 복원 회로는
    상기 디지털 영상 데이터 신호를 이용하여 클록 신호를 샘플링하고, 상기 디지털 영상 데이터 신호를 지연시킨 신호를 이용하여 상기 클록 신호를 샘플링한 결과에 따라 상기 클록 신호의 지연 여부를 결정하는 업 신호, 다운 신호 또는 락 신호 중 어느 하나의 신호를 생성하는 비선형 위상 검출기;
    상기 생성된 업 신호 및 다운 신호를 카운트하여 상기 클록 신호의 지연 량을 결정하는 카운터;
    상기 결정된 지연 량을 아날로그 전압 신호인 제어 전압으로 변환하는 디지털 아날로그 컨버터; 및
    상기 제어 전압에 따라 상기 클록 신호를 지연시켜 복원된 클록 신호를 출력하는 전압 제어 지연기를 포함하는 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원 장치를 이용한 디지털 영상 송수신 장치.
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