JP2014123796A - クロック・データ・リカバリ回路、データ受信装置およびデータ送受信システム - Google Patents
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Abstract
【課題】電源電圧の変動に強く、誤ったロック状態、およびロック外れ状態を回避し、以って安定したデータ受信能力を備える、クロック・データ・リカバリ回路、データ受信装置およびデータ送受信システムを提供する。
【解決手段】周波数位相比較器を含むループにおける、ロック時のクロック位相と、位相比較器を含むループにおける、ロック時のクロック位相とのズレを解消するために、周波数位相比較器を含むループに、データ信号に第一遅延時間を与える第一可変遅延回路と、フィードバッククロック信号に第二遅延時間を与える第二可変遅延回路を追加した。
【選択図】図１
【解決手段】周波数位相比較器を含むループにおける、ロック時のクロック位相と、位相比較器を含むループにおける、ロック時のクロック位相とのズレを解消するために、周波数位相比較器を含むループに、データ信号に第一遅延時間を与える第一可変遅延回路と、フィードバッククロック信号に第二遅延時間を与える第二可変遅延回路を追加した。
【選択図】図１
Description
本開示は、クロック・データ・リカバリ回路、データ受信装置およびデータ送受信システムに関する。
近年の情報機器やデジタル機器の分野では、大容量のデジタルデータを高速に且つ低コストで伝送するため、高速シリアル伝送が広く使われている。高速シリアル伝送の受信器は、クロック・データ・リカバリ（"Clock and Data Recovery"）回路（以下「ＣＤＲ」と略す。）により、所定のエンコードを施した受信データ列に同期したクロック、およびデータを再生する。受信データ列のデータレートを抽出するために、送信器は伝送するデータ列の前に所定のクロックパターンを送信し、ＣＤＲはこのクロックパターンに同期することでＣＤＲのクロック周波数を所定の周波数にロックする。
図１０は、従来技術のＣＤＲ１００１のブロック図である。
受信データ信号ＤＩＮは、位相比較器１０２と周波数位相比較器１０４とロック検出器１０６に、それぞれ入力される。
周波数位相比較器１０４は、電圧制御発振器１０５が出力するクロック信号ＶＣＯＣＬＫを分周器１０８で所定の分周比に分周したフィードバッククロック信号ＦＢＣＬＫの周波数及び位相と、受信データ信号ＤＩＮのクロックパターンの周波数及び位相とを比較して、その比較結果に応じた制御信号を出力する。
位相比較器１０２は、電圧制御発振器１０５が出力するクロック信号ＶＣＯＣＬＫの位相と、受信データ信号ＤＩＮのデータ列、もしくはクロックパターンの位相とを比較して、その比較結果に応じた制御信号を出力する。また、クロック信号ＶＣＯＣＬＫに同期した再生データ信号ＲＤＡＴＡを出力する。
ロック検出器１０６は、クロック信号ＶＣＯＣＬＫの周波数及び位相と、受信データ信号ＤＩＮのクロックパターンの周波数及び位相とを比較して、後述する位相比較器１０２を含むループがロック可能な周波数範囲迄、クロック信号ＶＣＯＣＬＫの周波数及び位相が、受信データ信号ＤＩＮのクロックパターンの周波数及び位相に近づいたか否か、すなわちロックしたか否かを判定する。ロック検出器１０６がロックを検出した（周波数引き込み動作が完遂した）場合、ロック検出器１０６はマルチプレクサ１０９ａ及び１０９ｂに「ロック検出」を示す論理信号（判定信号ＳＥＬ）を与える。
受信データ信号ＤＩＮは、位相比較器１０２と周波数位相比較器１０４とロック検出器１０６に、それぞれ入力される。
周波数位相比較器１０４は、電圧制御発振器１０５が出力するクロック信号ＶＣＯＣＬＫを分周器１０８で所定の分周比に分周したフィードバッククロック信号ＦＢＣＬＫの周波数及び位相と、受信データ信号ＤＩＮのクロックパターンの周波数及び位相とを比較して、その比較結果に応じた制御信号を出力する。
位相比較器１０２は、電圧制御発振器１０５が出力するクロック信号ＶＣＯＣＬＫの位相と、受信データ信号ＤＩＮのデータ列、もしくはクロックパターンの位相とを比較して、その比較結果に応じた制御信号を出力する。また、クロック信号ＶＣＯＣＬＫに同期した再生データ信号ＲＤＡＴＡを出力する。
ロック検出器１０６は、クロック信号ＶＣＯＣＬＫの周波数及び位相と、受信データ信号ＤＩＮのクロックパターンの周波数及び位相とを比較して、後述する位相比較器１０２を含むループがロック可能な周波数範囲迄、クロック信号ＶＣＯＣＬＫの周波数及び位相が、受信データ信号ＤＩＮのクロックパターンの周波数及び位相に近づいたか否か、すなわちロックしたか否かを判定する。ロック検出器１０６がロックを検出した（周波数引き込み動作が完遂した）場合、ロック検出器１０６はマルチプレクサ１０９ａ及び１０９ｂに「ロック検出」を示す論理信号（判定信号ＳＥＬ）を与える。
マルチプレクサ１０９ａ及び１０９ｂは、ロック検出器１０６の判定信号を受けて、周波数位相比較器１０４の出力信号又は位相比較器１０２の出力信号を、第一チャージポンプ回路１１０に与える。第一チャージポンプ回路１１０は周波数位相比較器１０４又は位相比較器１０２から出力されるパルス状の出力信号を受けて、パルス状の電流信号を出力する。そして、この電流信号はローパスフィルタであるループフィルタ１１１によって積分されて電圧信号に変換し不要な高周波成分が除去された後、電圧制御発振器１０５に入力される。電圧制御発振器１０５は入力される電圧信号に応じた周波数の信号を発振する。電圧制御発振器１０５が出力するクロック信号ＶＣＯＣＬＫは、位相比較器１０２と、分周器１０８を介して周波数位相比較器１０４及びロック検出器１０６に入力される。
位相比較器１０２から出力される再生データ信号ＲＤＡＴＡと、電圧制御発振器１０５が出力するクロック信号ＶＣＯＣＬＫは、後続のデシリアライザ９１０（図９参照）に供給される。
位相比較器１０２から出力される再生データ信号ＲＤＡＴＡと、電圧制御発振器１０５が出力するクロック信号ＶＣＯＣＬＫは、後続のデシリアライザ９１０（図９参照）に供給される。
なお、本開示に類似すると思われる技術が開示されている先行技術文献を、特許文献１に示す。特許文献１には、電圧制御型の発振器の周波数範囲を自動的にかつ簡単に調整することができ、しかも誤った同期をその発生時刻にかかわらず回避することができるクロックパルスの発生方法、クロックパルス発生装置及びクロック再生回路の技術内容が開示されている。
近年の市場は、高性能な情報機器やデジタル機器の普及に伴い、高速シリアル伝送のデータレートについて高速化・低消費電力化を要求する。これらの要求は、ＣＤＲの動作を不安定にする。
近年の先端ＬＳＩの電源電圧は低電圧化し、さらに不必要な電力を極力使わないようにする低消費電力設計のために、消費電力が大幅に増減することから、電源電圧が不安定な傾向にある。電源電圧が揺れている状態で、ＣＤＲがアンロック状態からロック状態に遷移すると、ループフィルタ電圧が大きく変動し、電圧制御発振器が出力するクロック信号の発振周波数が大きく変動し、誤った周波数でロックしたり、ロックが外れてしまう可能性が懸念される。
近年の先端ＬＳＩの電源電圧は低電圧化し、さらに不必要な電力を極力使わないようにする低消費電力設計のために、消費電力が大幅に増減することから、電源電圧が不安定な傾向にある。電源電圧が揺れている状態で、ＣＤＲがアンロック状態からロック状態に遷移すると、ループフィルタ電圧が大きく変動し、電圧制御発振器が出力するクロック信号の発振周波数が大きく変動し、誤った周波数でロックしたり、ロックが外れてしまう可能性が懸念される。
本開示は係る状況に鑑みてなされたものであり、電源電圧の変動に強く、誤ったロック状態、およびロック外れ状態を回避し、以って安定したデータ受信能力を備える、クロック・データ・リカバリ回路、データ受信装置およびデータ送受信システムを提供することを目的とする。
上記課題を解決するため、本発明のクロック・データ・リカバリ回路は、クロック信号を出力する発振器と、入力される受信データ信号とクロック信号との位相差に応じた信号を出力する位相比較器と、クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器とを具備する。そして、受信データ信号に所定の第一遅延時間を付与した遅延データ信号を出力する第一可変遅延回路と、フィードバッククロック信号に所定の第二遅延時間を付与した遅延フィードバッククロック信号を出力する第二可変遅延回路と、遅延データ信号と遅延フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較器とを具備する。更に、遅延データ信号と遅延フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、判定信号を受けて、位相比較器の信号と周波数位相比較器の信号とを選択するマルチプレクサとを具備する。
本開示により、電源電圧の変動に強く、誤ったロック状態、およびロック外れ状態を回避し、以って安定したデータ受信能力を備える、クロック・データ・リカバリ回路、データ受信装置およびデータ送受信システムを提供できる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
これより、以下の構成にて本開示の実施形態を説明する。
［第一実施形態：ＣＤＲの全体構成と動作］
［遅延回路の一例］
［第二実施形態：第一遅延時間ｄＴ１及び第二遅延時間ｄＴ２を自動的に設定するＣＤＲ］
［第三実施形態：ＣＤＲの全体構成と動作］
［第四実施形態：データ送受信システムの全体構成］
［第一実施形態：ＣＤＲの全体構成と動作］
［遅延回路の一例］
［第二実施形態：第一遅延時間ｄＴ１及び第二遅延時間ｄＴ２を自動的に設定するＣＤＲ］
［第三実施形態：ＣＤＲの全体構成と動作］
［第四実施形態：データ送受信システムの全体構成］
［第一実施形態：ＣＤＲの全体構成と動作］
図１は、本開示の第一の実施形態に係るＣＤＲ１０１のブロック図である。
図１０に示す従来技術のＣＤＲ１００１と本実施形態のＣＤＲ１０１との相違点は、受信データ信号ＤＩＮに第一遅延時間ｄＴ１を与える第一可変遅延回路１０３と、フィードバッククロック信号ＦＢＣＬＫに第二遅延時間ｄＴ２を与える第二可変遅延回路１０７の存在である。
受信データ信号ＤＩＮは、位相比較器１０２と第一可変遅延回路１０３に、それぞれ入力される。
位相比較器１０２は、電圧制御発振器１０５から出力されるクロック信号ＶＣＯＣＬＫの位相と、受信データ信号ＤＩＮのデータ列、もしくはクロックパターンの位相とを比較して、その比較結果に応じた制御信号を出力する。また、クロック信号ＶＣＯＣＬＫに同期した再生データ信号ＲＤＡＴＡを出力する。
位相比較器１０２から出力される再生データ信号ＲＤＡＴＡと、電圧制御発振器１０５が出力するクロック信号ＶＣＯＣＬＫは、後続のデシリアライザ９１０に供給される。
図１は、本開示の第一の実施形態に係るＣＤＲ１０１のブロック図である。
図１０に示す従来技術のＣＤＲ１００１と本実施形態のＣＤＲ１０１との相違点は、受信データ信号ＤＩＮに第一遅延時間ｄＴ１を与える第一可変遅延回路１０３と、フィードバッククロック信号ＦＢＣＬＫに第二遅延時間ｄＴ２を与える第二可変遅延回路１０７の存在である。
受信データ信号ＤＩＮは、位相比較器１０２と第一可変遅延回路１０３に、それぞれ入力される。
位相比較器１０２は、電圧制御発振器１０５から出力されるクロック信号ＶＣＯＣＬＫの位相と、受信データ信号ＤＩＮのデータ列、もしくはクロックパターンの位相とを比較して、その比較結果に応じた制御信号を出力する。また、クロック信号ＶＣＯＣＬＫに同期した再生データ信号ＲＤＡＴＡを出力する。
位相比較器１０２から出力される再生データ信号ＲＤＡＴＡと、電圧制御発振器１０５が出力するクロック信号ＶＣＯＣＬＫは、後続のデシリアライザ９１０に供給される。
第一可変遅延回路１０３は、図示しないＲＯＭ等の部位から出力される第一位相設定情報に従って、入力される受信データ信号ＤＩＮに対して所定の遅延時間（第一遅延時間ｄＴ１）を付与した遅延データ信号ＤＩＮ＿Ｄを出力する。この、第一遅延時間ｄＴ１を伴う遅延データ信号ＤＩＮ＿Ｄは、周波数位相比較器１０４とロック検出器１０６に、それぞれ入力される。
分周器１０８はクロック信号ＶＣＯＣＬＫを１／Ｎ（Ｎは自然数）の周波数に分周し、フィードバッククロック信号ＦＢＣＬＫを出力する。
第二可変遅延回路１０７は、図示しないＲＯＭ等の部位から出力される第二位相設定情報に従って、入力されるフィードバッククロック信号ＦＢＣＬＫに対して所定の遅延時間（第二遅延時間ｄＴ２）を付与した遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄを出力する。この、第二遅延時間ｄＴ２を伴う遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄは、周波数位相比較器１０４とロック検出器１０６に、それぞれ入力される。
分周器１０８はクロック信号ＶＣＯＣＬＫを１／Ｎ（Ｎは自然数）の周波数に分周し、フィードバッククロック信号ＦＢＣＬＫを出力する。
第二可変遅延回路１０７は、図示しないＲＯＭ等の部位から出力される第二位相設定情報に従って、入力されるフィードバッククロック信号ＦＢＣＬＫに対して所定の遅延時間（第二遅延時間ｄＴ２）を付与した遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄを出力する。この、第二遅延時間ｄＴ２を伴う遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄは、周波数位相比較器１０４とロック検出器１０６に、それぞれ入力される。
周波数位相比較器１０４は、第二可変遅延回路１０７から出力される、所定の遅延時間（第二遅延時間ｄＴ２）を伴う遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄの周波数及び位相と、遅延データ信号ＤＩＮ＿Ｄのクロックパターンの周波数及び位相とを比較して、その比較結果に応じた制御信号を出力する。
ロック検出器１０６は、遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄの周波数及び位相と、遅延データ信号ＤＩＮ＿Ｄのクロックパターンの周波数及び位相とを比較する。そして、後述する位相比較器１０２を含むループがロック可能な周波数範囲迄、遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄの周波数及び位相が、受信データ信号ＤＩＮのクロックパターンの周波数及び位相に近づいたか否か、すなわちロックしたか否かを判定する。ロック検出器１０６は、ロックを検出した（周波数引き込み動作が完遂した）か否かを示す論理信号として、ロック判定信号ＳＥＬをマルチプレクサ１０９ａ及び１０９ｂに出力する。ロック判定信号ＳＥＬは、論理の「真」の場合にロックしたことを示す。
ロック検出器１０６は、遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄの周波数及び位相と、遅延データ信号ＤＩＮ＿Ｄのクロックパターンの周波数及び位相とを比較する。そして、後述する位相比較器１０２を含むループがロック可能な周波数範囲迄、遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄの周波数及び位相が、受信データ信号ＤＩＮのクロックパターンの周波数及び位相に近づいたか否か、すなわちロックしたか否かを判定する。ロック検出器１０６は、ロックを検出した（周波数引き込み動作が完遂した）か否かを示す論理信号として、ロック判定信号ＳＥＬをマルチプレクサ１０９ａ及び１０９ｂに出力する。ロック判定信号ＳＥＬは、論理の「真」の場合にロックしたことを示す。
マルチプレクサ１０９ａ及び１０９ｂは、ロック判定信号ＳＥＬを受けて、周波数位相比較器１０４の出力信号又は位相比較器１０２の出力信号を、第一チャージポンプ回路１１０に与える。第一チャージポンプ回路１１０は周波数位相比較器１０４又は位相比較器１０２から出力されるパルス状の出力信号を受けて、パルス状の電流信号を出力する。そして、この電流信号はローパスフィルタであるループフィルタ１１１によって積分されて電圧信号に変換し不要な高周波成分が除去された後、電圧制御発振器１０５に入力される。電圧制御発振器１０５は入力される電圧信号に応じた周波数の信号を発振する。電圧制御発振器１０５が出力するクロック信号ＶＣＯＣＬＫは、位相比較器１０２と、分周器１０８を介して第二可変遅延回路１０７に入力される。
周波数位相比較器１０４を含むループにおける、ロック時のクロック位相と、位相比較器１０２を含むループにおける、ロック時のクロック位相は、必ずしも同位相であるとは限らない。周波数位相比較器１０４とロック検出器１０６の、製造プロセスにおけるばらつきによって、周波数位相比較器１０４を含むループにおける、ロック時のクロック位相と、位相比較器１０２を含むループにおける、ロック時のクロック位相にズレが生じることがある。
電源電圧が安定して供給され、強いノイズ等が混入しない、安定した動作環境下であれば、周波数位相比較器１０４を含むループのクロック位相と位相比較器１０２を含むループのクロック位相とに多少のズレがあっても、電圧制御発振器１０５が出力するクロック信号ＶＣＯＣＬＫの周波数が大幅に変わることなく、周波数位相比較器１０４を含むループのロック状態から位相比較器１０２を含むループのロック状態へスムーズに切り替わる。しかし、先端ＬＳＩの電源電圧は低電圧化し、さらに不必要な電力を極力使わないようにする低消費電力設計のために、消費電力が大幅に増減することから、電源電圧が不安定な傾向にある。電源電圧が揺れている状態で、ＣＤＲ１０１が周波数位相比較器１０４を含むループの動作状態から位相比較器１０２を含むループの動作状態に遷移すると、遷移直後のクロック位相のズレに起因してループフィルタ電圧が大きく変動し、電圧制御発振器１０５が出力するクロック信号の発振周波数が大きく変動し、誤った周波数でロックしたり、ロックが外れてしまう可能性が懸念される。
このような、誤った周波数でロックしたり、ロックが外れてしまう可能性を払拭するためには、周波数位相比較器１０４を含むループの動作状態から位相比較器１０２を含むループの動作状態に遷移する際に、クロック位相の変動を極力抑えることが好ましい。すなわち、周波数位相比較器１０４を含むループにおける、ロック時のクロック位相と、位相比較器１０２を含むループにおける、ロック時のクロック位相は同位相であることが望ましい。
本実施形態では、ＣＤＲ１０１のループに、受信データ信号ＤＩＮに第一遅延時間ｄＴ１を与える第一可変遅延回路１０３と、フィードバッククロック信号ＦＢＣＬＫに第二遅延時間ｄＴ２を与える第二可変遅延回路１０７を追加した。これにより、製造プロセスのばらつき等に起因する、周波数位相比較器１０４を含むループにおける、ロック時のクロック位相と、位相比較器１０２を含むループにおける、ロック時のクロック位相とのズレを解消することができる。
本実施形態では、ＣＤＲ１０１のループに、受信データ信号ＤＩＮに第一遅延時間ｄＴ１を与える第一可変遅延回路１０３と、フィードバッククロック信号ＦＢＣＬＫに第二遅延時間ｄＴ２を与える第二可変遅延回路１０７を追加した。これにより、製造プロセスのばらつき等に起因する、周波数位相比較器１０４を含むループにおける、ロック時のクロック位相と、位相比較器１０２を含むループにおける、ロック時のクロック位相とのズレを解消することができる。
第一可変遅延回路１０３と第二可変遅延回路１０７は、いずれか一方に最小遅延時間を設定し、他方に所定の遅延時間を設定する。第一可変遅延回路１０３に遅延時間を設定すると、受信データ信号ＤＩＮに対するクロック信号ＶＣＯＣＬＫの位相を遅らせる効果を生じる。逆に、第二可変遅延回路１０７に遅延時間を設定すると、受信データ信号ＤＩＮに対するクロック信号ＶＣＯＣＬＫの位相を進ませる効果を生じる。
図２Ａ及び２Ｂは、ＣＤＲ１０１のタイミングチャートである。図２Ａ及びＢ中、分周器１０８の分周比は２であるものとする。
図２Ａは、第一可変遅延回路１０３に所定の遅延時間を設定した場合におけるタイミングチャートである。この時、第二可変遅延回路１０７には最小遅延時間を設定する。
第一可変遅延回路１０３に所定の第一遅延時間ｄＴ１を設定すると、遅延データ信号ＤＩＮ＿Ｄは、受信データ信号ＤＩＮに対して位相が遅れる。周波数位相比較器１０４を含むループがロック状態に至った場合、遅延データ信号ＤＩＮ＿Ｄに対して遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄの位相が合致する。この遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄは、フィードバッククロック信号ＦＢＣＬＫに最小遅延時間を与えた、実質的にフィードバッククロック信号ＦＢＣＬＫに近いものである。そして、フィードバッククロック信号ＦＢＣＬＫは分周器１０８から出力されている。更に分周器１０８の出力信号であるフィードバッククロック信号ＦＢＣＬＫはクロック信号ＶＣＯＣＬＫに基づいている。したがって、周波数位相比較器１０４を含むループがロック状態に至った場合、受信データ信号ＤＩＮに対するクロック信号ＶＣＯＣＬＫの位相は、第一遅延時間ｄＴ１だけ遅延する。
すなわち、遅延した信号にクロックが同期するので、クロックの位相は元の信号に対して位相が遅れる。
図２Ａ及び２Ｂは、ＣＤＲ１０１のタイミングチャートである。図２Ａ及びＢ中、分周器１０８の分周比は２であるものとする。
図２Ａは、第一可変遅延回路１０３に所定の遅延時間を設定した場合におけるタイミングチャートである。この時、第二可変遅延回路１０７には最小遅延時間を設定する。
第一可変遅延回路１０３に所定の第一遅延時間ｄＴ１を設定すると、遅延データ信号ＤＩＮ＿Ｄは、受信データ信号ＤＩＮに対して位相が遅れる。周波数位相比較器１０４を含むループがロック状態に至った場合、遅延データ信号ＤＩＮ＿Ｄに対して遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄの位相が合致する。この遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄは、フィードバッククロック信号ＦＢＣＬＫに最小遅延時間を与えた、実質的にフィードバッククロック信号ＦＢＣＬＫに近いものである。そして、フィードバッククロック信号ＦＢＣＬＫは分周器１０８から出力されている。更に分周器１０８の出力信号であるフィードバッククロック信号ＦＢＣＬＫはクロック信号ＶＣＯＣＬＫに基づいている。したがって、周波数位相比較器１０４を含むループがロック状態に至った場合、受信データ信号ＤＩＮに対するクロック信号ＶＣＯＣＬＫの位相は、第一遅延時間ｄＴ１だけ遅延する。
すなわち、遅延した信号にクロックが同期するので、クロックの位相は元の信号に対して位相が遅れる。
図２Ｂは、第二可変遅延回路１０７に遅延時間を設定した場合におけるタイミングチャートである。この時、第一可変遅延回路１０３には最小遅延時間を設定する。
第二可変遅延回路１０７に所定の第二遅延時間ｄＴ２を設定すると、遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄは、フィードバッククロック信号ＦＢＣＬＫに対して位相が遅れる。周波数位相比較器１０４を含むループがロック状態に至った場合、遅延データ信号ＤＩＮ＿Ｄに対して遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄの位相が合致する。この遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄは、フィードバッククロック信号ＦＢＣＬＫに第二遅延時間ｄＴ２を与えたものである。そして、フィードバッククロック信号ＦＢＣＬＫは分周器１０８から出力されている。更に分周器１０８の出力信号であるフィードバッククロック信号ＦＢＣＬＫはクロック信号ＶＣＯＣＬＫに基づいている。このため、周波数位相比較器１０４を含むループがロック状態に至った場合、受信データ信号ＤＩＮに対するクロック信号ＶＣＯＣＬＫの位相は、第二遅延時間ｄＴ２だけ進む。
すなわち、遅延したクロックに信号が同期するので、クロックの位相は元の信号に対して位相が進む。
第二可変遅延回路１０７に所定の第二遅延時間ｄＴ２を設定すると、遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄは、フィードバッククロック信号ＦＢＣＬＫに対して位相が遅れる。周波数位相比較器１０４を含むループがロック状態に至った場合、遅延データ信号ＤＩＮ＿Ｄに対して遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄの位相が合致する。この遅延フィードバッククロック信号ＦＢＣＬＫ＿Ｄは、フィードバッククロック信号ＦＢＣＬＫに第二遅延時間ｄＴ２を与えたものである。そして、フィードバッククロック信号ＦＢＣＬＫは分周器１０８から出力されている。更に分周器１０８の出力信号であるフィードバッククロック信号ＦＢＣＬＫはクロック信号ＶＣＯＣＬＫに基づいている。このため、周波数位相比較器１０４を含むループがロック状態に至った場合、受信データ信号ＤＩＮに対するクロック信号ＶＣＯＣＬＫの位相は、第二遅延時間ｄＴ２だけ進む。
すなわち、遅延したクロックに信号が同期するので、クロックの位相は元の信号に対して位相が進む。
第一可変遅延回路１０３と第二可変遅延回路１０７を調整する方法を説明する。
（１）受信データ信号ＤＩＮに、所定のクロックパターンを含むテスト信号を与える。
（２）ロック検出器１０６の出力を遮断し、ロック判定信号ＳＥＬを論理の「偽」のままに設定する。
（３）位相比較器１０２の第一出力端子と第二出力端子を観測して、第一出力端子から出力される矩形波のパルス幅と、第二出力端子から出力される矩形波のパルス幅が一致するように、第一可変遅延回路１０３又は第二可変遅延回路１０７の設定を調整する。
（１）受信データ信号ＤＩＮに、所定のクロックパターンを含むテスト信号を与える。
（２）ロック検出器１０６の出力を遮断し、ロック判定信号ＳＥＬを論理の「偽」のままに設定する。
（３）位相比較器１０２の第一出力端子と第二出力端子を観測して、第一出力端子から出力される矩形波のパルス幅と、第二出力端子から出力される矩形波のパルス幅が一致するように、第一可変遅延回路１０３又は第二可変遅延回路１０７の設定を調整する。
図３Ａ及び３Ｂは、位相比較器１０２の一例を示す回路図と、出力信号のタイミングチャートである。
図３Ａは、位相比較器１０２の一例を示す回路図である。
受信データ信号ＤＩＮは遅延回路３０１と第一Ｄフリップフロップ３０２のＤ端子に入力される。クロック信号ＶＣＯＣＬＫは第一Ｄフリップフロップ３０２のクロック端子に入力されると共に、論理反転されて第二Ｄフリップフロップ３０３のクロック端子に入力される。
第一Ｄフリップフロップ３０２のＱ出力信号と遅延回路３０１の出力信号は、第一排他的ＯＲゲート３０４に入力される。第一排他的ＯＲゲート３０４の出力信号は、位相を進めるための信号ＵＰである。
第一Ｄフリップフロップ３０２のＱ出力信号と第二Ｄフリップフロップ３０３のＱ出力信号は、第二排他的ＯＲゲート３０５に入力される。第二排他的ＯＲゲート３０５の出力信号は、位相を遅らせるための信号ＤＮである。また、第二Ｄフリップフロップ３０３のＱ出力信号は、再生データ信号ＲＤＡＴＡとして利用される。
図３Ａは、位相比較器１０２の一例を示す回路図である。
受信データ信号ＤＩＮは遅延回路３０１と第一Ｄフリップフロップ３０２のＤ端子に入力される。クロック信号ＶＣＯＣＬＫは第一Ｄフリップフロップ３０２のクロック端子に入力されると共に、論理反転されて第二Ｄフリップフロップ３０３のクロック端子に入力される。
第一Ｄフリップフロップ３０２のＱ出力信号と遅延回路３０１の出力信号は、第一排他的ＯＲゲート３０４に入力される。第一排他的ＯＲゲート３０４の出力信号は、位相を進めるための信号ＵＰである。
第一Ｄフリップフロップ３０２のＱ出力信号と第二Ｄフリップフロップ３０３のＱ出力信号は、第二排他的ＯＲゲート３０５に入力される。第二排他的ＯＲゲート３０５の出力信号は、位相を遅らせるための信号ＤＮである。また、第二Ｄフリップフロップ３０３のＱ出力信号は、再生データ信号ＲＤＡＴＡとして利用される。
図３Ｂは、位相比較器１０２の出力信号のタイミングチャートである。
受信データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相が一致している時は、信号ＵＰのパルス幅と信号ＤＮのパルス幅は一致する。
受信データ信号ＤＩＮに対してクロック信号ＶＣＯＣＬＫの位相が進んでいる時は、信号ＵＰのパルス幅は信号ＤＮのパルス幅より狭くなる。
受信データ信号ＤＩＮに対してクロック信号ＶＣＯＣＬＫの位相が遅れている時は、信号ＵＰのパルス幅は信号ＤＮのパルス幅より広くなる。
受信データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫの位相が一致している時は、信号ＵＰのパルス幅と信号ＤＮのパルス幅は一致する。
受信データ信号ＤＩＮに対してクロック信号ＶＣＯＣＬＫの位相が進んでいる時は、信号ＵＰのパルス幅は信号ＤＮのパルス幅より狭くなる。
受信データ信号ＤＩＮに対してクロック信号ＶＣＯＣＬＫの位相が遅れている時は、信号ＵＰのパルス幅は信号ＤＮのパルス幅より広くなる。
このように、受信データ信号ＤＩＮとクロック信号ＶＣＯＣＬＫとの位相差は、位相比較器１０２が出力する信号ＵＰと信号ＤＮのパルス幅の差として出力される。したがって、第一可変遅延回路１０３と第二可変遅延回路１０７を調整するには、周波数位相比較器１０４を含むループを動作させた状態で、位相比較器１０２の信号ＵＰと信号ＤＮのパルス幅が等しくなるように、第一可変遅延回路１０３又は第二可変遅延回路１０７の設定を調整すればよい。
第一可変遅延回路１０３又は第二可変遅延回路１０７の調整は、本実施形態のＣＤＲ１０１を組み込んだ機器を製造する最終段階において行えばよい。一度調整を済ませたら、調整工程で決定した第一遅延時間ｄＴ１及びｄＴ２を、ＲＯＭ等の不揮発性の記憶部に書き込む。
［遅延回路の一例］
図４Ａ及びＢは、遅延回路の一例を示す回路図である。
第一可変遅延回路１０３と第二可変遅延回路１０７は、必ずしも同じ遅延回路でなければならない訳ではないが、同じ遅延時間を設定できるように設計することが望ましく、そのためには同じ回路構成であることが望ましい。
図４Ａは遅延回路の一例である。遅延回路４０１はゲート回路４０２ａ、４０２ｂ、４０２ｃ及び４０２ｄが直列接続されており、そのタップをマルチプレクサ４０３で遅延設定に基づいて選択することで、遅延時間を設定する。
多くの場合、ゲート回路４０２ａ、４０２ｂ、４０２ｃ及び４０２ｄはＭＯＳＦＥＴで構成される。ＭＯＳＦＥＴは本質的にゲート・ソース間及びゲート・ドレイン間にコンデンサを内包しており、ソースとドレインをオンするにはコンデンサを充電することを意味する。コンデンサに電荷を貯める際、遅延時間が発生する。
図４Ｂは遅延回路の別の例である。遅延回路４１１は二つのゲート回路４１２ａ及び４１２ｂの間にコンデンサＣ４１３ａ、Ｃ４１３ｂ、Ｃ４１３ｃ及びＣ４１３ｄが並列接続されている。遅延回路４１１は、コンデンサＣ４１３ａ、Ｃ４１３ｂ、Ｃ４１３ｃ及びＣ４１３ｄと接地ノードとの間をスイッチ４１４ａ、４１４ｂ、４１４ｃ及び４１４ｄでオン・オフすることで、遅延時間を設定する。
コンデンサＣ４１３ａ、Ｃ４１３ｂ、Ｃ４１３ｃ及びＣ４１３ｄを用いる場合、例えばコンデンサの容量比を二進法の重み付けである「１：２：４：８」等とすることで、コンデンサの合成容量、ひいては遅延時間を段階的に増減できる。
図４Ａ及びＢは、遅延回路の一例を示す回路図である。
第一可変遅延回路１０３と第二可変遅延回路１０７は、必ずしも同じ遅延回路でなければならない訳ではないが、同じ遅延時間を設定できるように設計することが望ましく、そのためには同じ回路構成であることが望ましい。
図４Ａは遅延回路の一例である。遅延回路４０１はゲート回路４０２ａ、４０２ｂ、４０２ｃ及び４０２ｄが直列接続されており、そのタップをマルチプレクサ４０３で遅延設定に基づいて選択することで、遅延時間を設定する。
多くの場合、ゲート回路４０２ａ、４０２ｂ、４０２ｃ及び４０２ｄはＭＯＳＦＥＴで構成される。ＭＯＳＦＥＴは本質的にゲート・ソース間及びゲート・ドレイン間にコンデンサを内包しており、ソースとドレインをオンするにはコンデンサを充電することを意味する。コンデンサに電荷を貯める際、遅延時間が発生する。
図４Ｂは遅延回路の別の例である。遅延回路４１１は二つのゲート回路４１２ａ及び４１２ｂの間にコンデンサＣ４１３ａ、Ｃ４１３ｂ、Ｃ４１３ｃ及びＣ４１３ｄが並列接続されている。遅延回路４１１は、コンデンサＣ４１３ａ、Ｃ４１３ｂ、Ｃ４１３ｃ及びＣ４１３ｄと接地ノードとの間をスイッチ４１４ａ、４１４ｂ、４１４ｃ及び４１４ｄでオン・オフすることで、遅延時間を設定する。
コンデンサＣ４１３ａ、Ｃ４１３ｂ、Ｃ４１３ｃ及びＣ４１３ｄを用いる場合、例えばコンデンサの容量比を二進法の重み付けである「１：２：４：８」等とすることで、コンデンサの合成容量、ひいては遅延時間を段階的に増減できる。
［第二実施形態：第一遅延時間ｄＴ１及び第二遅延時間ｄＴ２を自動的に設定するＣＤＲ５０１］
前述の第一の実施形態は、調整工程を必要とした。調整工程自体は困難なものではないが、それでも人手を要することから、製品の製造コストに影響する。しかし、調整工程はこれから説明する簡単な回路を追加することによって省略できる。
図５は、本開示の第二の実施形態に係るＣＤＲ５０１のブロック図である。図５に示すＣＤＲ５０１における、図１のＣＤＲ１０１との相違点は、位相設定回路５０２が追加されている点である。この位相設定回路５０２は、先に説明した調整工程を自動化する。
前述の第一の実施形態は、調整工程を必要とした。調整工程自体は困難なものではないが、それでも人手を要することから、製品の製造コストに影響する。しかし、調整工程はこれから説明する簡単な回路を追加することによって省略できる。
図５は、本開示の第二の実施形態に係るＣＤＲ５０１のブロック図である。図５に示すＣＤＲ５０１における、図１のＣＤＲ１０１との相違点は、位相設定回路５０２が追加されている点である。この位相設定回路５０２は、先に説明した調整工程を自動化する。
位相比較器１０２の第一出力端子（信号ＵＰ）と第二出力端子（信号ＤＮ）は、それぞれ第二チャージポンプ回路５０３に接続される。第二チャージポンプ回路５０３は第一チャージポンプ回路１１０と同様に、位相比較器１０２から出力されるパルス状の出力信号を受けて、パルス状の電流信号を出力する。そして、この電流信号はコンデンサＣ５０４によって積分されて電圧信号に変換し不要な高周波成分が除去された後、比較器５０５に入力される。
比較器５０５はチャージポンプの出力信号を参照電圧と比較して、二値の論理信号を出力する。この論理信号は制御回路５０６に入力される。
制御回路５０６は、論理信号を受けて第一遅延時間ｄＴ１及びｄＴ２を制御する。
比較器５０５はチャージポンプの出力信号を参照電圧と比較して、二値の論理信号を出力する。この論理信号は制御回路５０６に入力される。
制御回路５０６は、論理信号を受けて第一遅延時間ｄＴ１及びｄＴ２を制御する。
図６は、位相設定回路５０２を含むＣＤＲ５０１のタイミングチャートである。図６は、第二可変遅延回路１０７の遅延設定値を変更して、最終的に制御回路５０６の内部における位相設定を「−２」（第二可変遅延回路１０７の遅延設定値を「２」）に設定する有り様を示す。
初めに、制御回路５０６の内部に保持されている位相設定は「０」であり、クロック信号ＶＣＯＣＬＫに対する受信データ信号ＤＩＮの位相が進んでいる状態である。第二チャージポンプ回路５０３から出力され、コンデンサＣ５０４によって平滑されて比較器５０５に入力される位相差検出信号ＶＰＬＰＦの電圧は、徐々に上昇する。
次に、制御回路５０６は比較器５０５の論理信号に基づいて位相設定を「−３」に設定する。すると、第二チャージポンプ回路５０３から出力され、コンデンサＣ５０４によって平滑されて比較器５０５に入力される位相差検出信号ＶＰＬＰＦの電圧は、徐々に下降する。
次に、制御回路５０６は比較器５０５の論理信号に基づいて位相設定を「−２」に設定する。すると、第二チャージポンプ回路５０３から出力され、コンデンサＣ５０４によって平滑されて比較器５０５に入力される位相差検出信号ＶＰＬＰＦの電圧は、参照電圧と略同一の電圧に収束する。
初めに、制御回路５０６の内部に保持されている位相設定は「０」であり、クロック信号ＶＣＯＣＬＫに対する受信データ信号ＤＩＮの位相が進んでいる状態である。第二チャージポンプ回路５０３から出力され、コンデンサＣ５０４によって平滑されて比較器５０５に入力される位相差検出信号ＶＰＬＰＦの電圧は、徐々に上昇する。
次に、制御回路５０６は比較器５０５の論理信号に基づいて位相設定を「−３」に設定する。すると、第二チャージポンプ回路５０３から出力され、コンデンサＣ５０４によって平滑されて比較器５０５に入力される位相差検出信号ＶＰＬＰＦの電圧は、徐々に下降する。
次に、制御回路５０６は比較器５０５の論理信号に基づいて位相設定を「−２」に設定する。すると、第二チャージポンプ回路５０３から出力され、コンデンサＣ５０４によって平滑されて比較器５０５に入力される位相差検出信号ＶＰＬＰＦの電圧は、参照電圧と略同一の電圧に収束する。
本実施形態のＣＤＲ５０１は、位相設定回路５０２を内蔵することによって、製造工程における第一可変遅延回路１０３と第二可変遅延回路１０７の調整工程を省略できる。本実施形態のＣＤＲ５０１を内蔵する電子機器が起動する際、あるいは他の電子機器とシリアル・インターフェースにて接続された際に、位相設定回路５０２を稼働させることで、ロック状態に遷移する前の段階で位相調整を行い、安定したロック状態を実現できる。
［第三実施形態：ＣＤＲ１０１の全体構成と動作］
第一可変遅延回路１０３と第二可変遅延回路１０７をＣＤＲ１０１に挿入する位置は、位相比較器１０２を含むループであっても、原理的には可能である。
図７は、本開示の第三の実施形態に係るＣＤＲ７０１のブロック図である。図７に示すＣＤＲ７０１の、図１のＣＤＲ１０１との相違点は、第一可変遅延回路７０３と第二可変遅延回路７０７が位相比較器１０２の直前に設けられている点である。
第一可変遅延回路１０３と第二可変遅延回路１０７をＣＤＲ１０１に挿入する位置は、位相比較器１０２を含むループであっても、原理的には可能である。
図７は、本開示の第三の実施形態に係るＣＤＲ７０１のブロック図である。図７に示すＣＤＲ７０１の、図１のＣＤＲ１０１との相違点は、第一可変遅延回路７０３と第二可変遅延回路７０７が位相比較器１０２の直前に設けられている点である。
図８Ａ及びＢは、本開示の第三の実施形態に係るＣＤＲ７０１のタイミングチャートである。図８Ａ及びＢ中、分周器１０８の分周比は２であるものとする。
図８Ａは、第一可変遅延回路７０３に所定の遅延時間を設定した場合におけるタイミングチャートである。この時、第二可変遅延回路７０７には最小遅延時間を設定する。
第一可変遅延回路７０３に所定の第一遅延時間ｄＴ１を設定すると、遅延データ信号ＤＩＮ＿Ｄは、受信データ信号ＤＩＮに対して位相が遅れる。位相比較器１０２を含むループがロック状態である場合、遅延データ信号ＤＩＮ＿Ｄに対して遅延クロック信号ＶＣＯＣＬＫ＿Ｄの位相が合致する。この遅延クロック信号ＶＣＯＣＬＫ＿Ｄは、フィードバッククロック信号ＦＢＣＬＫに最小遅延時間を与えた、実質的にフィードバッククロック信号ＦＢＣＬＫに近いものである。そして、フィードバッククロック信号ＦＢＣＬＫは分周器１０８から出力されている。更に分周器１０８の出力信号であるフィードバッククロック信号ＦＢＣＬＫはクロック信号ＶＣＯＣＬＫに基づいている。したがって、位相比較器１０２を含むループがロック状態である場合、受信データ信号ＤＩＮに対するクロック信号ＶＣＯＣＬＫの位相は、第一遅延時間ｄＴ１だけ遅延する。
すなわち、遅延した信号にクロックが同期するので、クロックの位相は元の信号に対して位相が遅れる。
図８Ａは、第一可変遅延回路７０３に所定の遅延時間を設定した場合におけるタイミングチャートである。この時、第二可変遅延回路７０７には最小遅延時間を設定する。
第一可変遅延回路７０３に所定の第一遅延時間ｄＴ１を設定すると、遅延データ信号ＤＩＮ＿Ｄは、受信データ信号ＤＩＮに対して位相が遅れる。位相比較器１０２を含むループがロック状態である場合、遅延データ信号ＤＩＮ＿Ｄに対して遅延クロック信号ＶＣＯＣＬＫ＿Ｄの位相が合致する。この遅延クロック信号ＶＣＯＣＬＫ＿Ｄは、フィードバッククロック信号ＦＢＣＬＫに最小遅延時間を与えた、実質的にフィードバッククロック信号ＦＢＣＬＫに近いものである。そして、フィードバッククロック信号ＦＢＣＬＫは分周器１０８から出力されている。更に分周器１０８の出力信号であるフィードバッククロック信号ＦＢＣＬＫはクロック信号ＶＣＯＣＬＫに基づいている。したがって、位相比較器１０２を含むループがロック状態である場合、受信データ信号ＤＩＮに対するクロック信号ＶＣＯＣＬＫの位相は、第一遅延時間ｄＴ１だけ遅延する。
すなわち、遅延した信号にクロックが同期するので、クロックの位相は元の信号に対して位相が遅れる。
図８Ｂは、第二可変遅延回路７０７に遅延時間を設定した場合におけるタイミングチャートである。この時、第一可変遅延回路７０３には最小遅延時間を設定する。
第二可変遅延回路７０７に所定の第二遅延時間ｄＴ２を設定すると、遅延クロック信号ＶＣＯＣＬＫ＿Ｄは、クロック信号ＶＣＯＣＬＫに対して位相が遅れる。位相比較器１０２を含むループがロック状態である場合、遅延データ信号ＤＩＮ＿Ｄに対して遅延クロック信号ＶＣＯＣＬＫ＿Ｄの位相が合致する。この遅延クロック信号ＶＣＯＣＬＫ＿Ｄは、クロック信号ＶＣＯＣＬＫに第二遅延時間ｄＴ２を与えたものである。このため、位相比較器１０２を含むループがロック状態である場合、受信データ信号ＤＩＮに対するクロック信号ＶＣＯＣＬＫの位相は、第二遅延時間ｄＴ２だけ進む。
すなわち、遅延したクロックに信号が同期するので、クロックの位相は元の信号に対して位相が進む。
第二可変遅延回路７０７に所定の第二遅延時間ｄＴ２を設定すると、遅延クロック信号ＶＣＯＣＬＫ＿Ｄは、クロック信号ＶＣＯＣＬＫに対して位相が遅れる。位相比較器１０２を含むループがロック状態である場合、遅延データ信号ＤＩＮ＿Ｄに対して遅延クロック信号ＶＣＯＣＬＫ＿Ｄの位相が合致する。この遅延クロック信号ＶＣＯＣＬＫ＿Ｄは、クロック信号ＶＣＯＣＬＫに第二遅延時間ｄＴ２を与えたものである。このため、位相比較器１０２を含むループがロック状態である場合、受信データ信号ＤＩＮに対するクロック信号ＶＣＯＣＬＫの位相は、第二遅延時間ｄＴ２だけ進む。
すなわち、遅延したクロックに信号が同期するので、クロックの位相は元の信号に対して位相が進む。
このように、位相比較器１０２を含むループに第一可変遅延回路７０３と第二可変遅延回路７０７を挿入しても、位相調整を実現できる。但し、周波数位相比較器１０４を含むループに挿入する場合と比較すると、第一可変遅延回路７０３と第二可変遅延回路７０７の可変遅延量を大きくする必要がある。
［第四実施形態：データ送受信システムの全体構成］
図９は、本開示の第四の実施形態に係る、データ送受信システム９０１のブロック図である。
データ送信装置９０２は、データ送信部９０３と、エンコーダ９０４と、シリアライザ９０５と、送信ＰＬＬ９０６を含む。
データ送信部９０３が生成する送信データは、エンコーダ９０４に供給される。エンコーダ９０４は、一定以上「０」又は「１」が連続しないエンコード方式で、データ送信部９０３から入力されるデータをエンコードする。エンコード方式の例としては、８ｂ／１０ｂ、６４ｂ／６６ｂ、ＥＦＭ、１−７変調等が挙げられる。
エンコーダ９０４から出力される変調データは、シリアライザ９０５によってパラレル−シリアル変換が施される。この時シリアライザ９０５は、送信ＰＬＬ９０６から出力される送信クロックを用いて、クロックと変調データを所定のビットフォーマットに従って時系列上に配置して、クロックを含むデータ信号を出力する。
図９は、本開示の第四の実施形態に係る、データ送受信システム９０１のブロック図である。
データ送信装置９０２は、データ送信部９０３と、エンコーダ９０４と、シリアライザ９０５と、送信ＰＬＬ９０６を含む。
データ送信部９０３が生成する送信データは、エンコーダ９０４に供給される。エンコーダ９０４は、一定以上「０」又は「１」が連続しないエンコード方式で、データ送信部９０３から入力されるデータをエンコードする。エンコード方式の例としては、８ｂ／１０ｂ、６４ｂ／６６ｂ、ＥＦＭ、１−７変調等が挙げられる。
エンコーダ９０４から出力される変調データは、シリアライザ９０５によってパラレル−シリアル変換が施される。この時シリアライザ９０５は、送信ＰＬＬ９０６から出力される送信クロックを用いて、クロックと変調データを所定のビットフォーマットに従って時系列上に配置して、クロックを含むデータ信号を出力する。
データ送信装置９０２が出力するデータ信号は、データ受信装置９０７によって受信される。
データ受信装置９０７は、増幅器９０８と、ＣＤＲ９０９と、デシリアライザ９１０と、デコーダ９１１と、データ受信部９１２を含む。
増幅器９０８は、シリアライザ９０５が出力する差動入力のデータ信号を、ＣＤＲ９０９が受信することができる振幅レベルに増幅する。
増幅器９０８が出力するデータ信号はＣＤＲ９０９に入力される。ＣＤＲ９０９は前述の第一、第二及び第三の実施形態に係るＣＤＲのいずれかが採用される。
ＣＤＲ９０９から出力される再生データ信号と再生クロック信号は、デシリアライザ９１０に入力される。デシリアライザ９１０は再生データ信号にシリアル−パラレル変換を施す。
デシリアライザ９１０が出力する変調データは、デコーダ９１１に入力される。デコーダ９１１はエンコーダ９０４が施したエンコード方式に従って、変調データをデータにデコード（復調）する。そして、デコーダ９１１によって復調されたデータは、データ受信部９１２に入力される。
データ受信装置９０７は、増幅器９０８と、ＣＤＲ９０９と、デシリアライザ９１０と、デコーダ９１１と、データ受信部９１２を含む。
増幅器９０８は、シリアライザ９０５が出力する差動入力のデータ信号を、ＣＤＲ９０９が受信することができる振幅レベルに増幅する。
増幅器９０８が出力するデータ信号はＣＤＲ９０９に入力される。ＣＤＲ９０９は前述の第一、第二及び第三の実施形態に係るＣＤＲのいずれかが採用される。
ＣＤＲ９０９から出力される再生データ信号と再生クロック信号は、デシリアライザ９１０に入力される。デシリアライザ９１０は再生データ信号にシリアル−パラレル変換を施す。
デシリアライザ９１０が出力する変調データは、デコーダ９１１に入力される。デコーダ９１１はエンコーダ９０４が施したエンコード方式に従って、変調データをデータにデコード（復調）する。そして、デコーダ９１１によって復調されたデータは、データ受信部９１２に入力される。
なお、図９に示すデータ送受信システム９０１は差動接続されているが、単相であってもよい。その場合、増幅器９０８は不要になる。
また、データ送信装置９０２とデータ受信装置９０７との間は信号線にて接続されているが、信号線の代わりに光ディスク等の記憶媒体が存在していてもよい。その場合、データ送信装置９０２はデータ記録装置となり、データ受信装置９０７はデータ再生装置となる。
また、データ送信装置９０２とデータ受信装置９０７との間は信号線にて接続されているが、信号線の代わりに光ディスク等の記憶媒体が存在していてもよい。その場合、データ送信装置９０２はデータ記録装置となり、データ受信装置９０７はデータ再生装置となる。
データ受信装置９０７のＣＤＲ９０９に、前述の第一、第二及び第三の実施形態に係るＣＤＲのいずれかを採用することで、電源電圧の変動に強く、低電圧の電源でも安定して稼働するデータ受信装置９０７を実現できる。また、ＣＤＲ９０９はデータ送受信システム９０１全体のコストを低減し、安定性の向上にも寄与する。
本開示は以下のような構成も取ることができる。
＜１＞
クロック信号を出力する発振器と、
入力される受信データ信号と前記クロック信号との位相差に応じた信号を出力する位相比較器と、
前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、
前記受信データ信号に所定の第一遅延時間を付与した遅延データ信号を出力する第一可変遅延回路と、
前記フィードバッククロック信号に所定の第二遅延時間を付与した遅延フィードバッククロック信号を出力する第二可変遅延回路と、
前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較器と、
前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、
前記判定信号を受けて、前記位相比較器の信号と前記周波数位相比較器の信号とを選択するマルチプレクサと
を具備するクロック・データ・リカバリ回路。
＜２＞
更に、
前記マルチプレクサに接続される第一チャージポンプ回路と、
前記第一チャージポンプ回路の出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器である、＜１＞記載のクロック・データ・リカバリ回路。
＜３＞
前記第一遅延時間及び前記第二遅延時間は、前記周波数位相比較器を前記第一チャージポンプ回路に接続させるべく前記マルチプレクサを制御した上で、前記位相比較器の出力信号に基づいて、前記受信データ信号と前記クロック信号との位相差が極小になるように設定されている、
＜２＞記載のクロック・データ・リカバリ回路。
＜４＞
更に、
前記分周器に接続される第二チャージポンプ回路と、
前記第二チャージポンプ回路の出力信号に基づいて前記第一遅延時間及び前記第二遅延時間を設定する制御回路と
を具備する、＜２＞記載のクロック・データ・リカバリ回路。
＜５＞
クロック信号を出力する発振器と、
前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、
受信データ信号と前記フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較器と、
前記受信データ信号と前記フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、
前記受信データ信号に所定の第一遅延時間を付与した遅延データ信号を出力する第一可変遅延回路と、
前記クロック信号に所定の第二遅延時間を付与した遅延クロック信号を出力する第二可変遅延回路と、
前記遅延データ信号と前記遅延クロック信号との位相差に応じた信号を出力する位相比較器と、
前記判定信号を受けて、前記位相比較器の信号と前記周波数位相比較器の信号とを選択するマルチプレクサと
を具備するクロック・データ・リカバリ回路。
＜６＞
更に、
前記マルチプレクサに接続される第一チャージポンプ回路と、
前記第一チャージポンプ回路の出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器であり、
前記第一遅延時間及び前記第二遅延時間は、前記周波数位相比較器を前記第一チャージポンプ回路に接続させるべく前記マルチプレクサを制御した上で、前記位相比較器の出力信号に基づいて、前記遅延データ信号と前記遅延クロック信号との位相差が極小になるように設定されている、
＜５＞記載のクロック・データ・リカバリ回路。
＜７＞
クロック信号を出力する発振器と、
入力される受信データ信号と前記クロック信号との位相差に応じた信号を出力する位相比較器と、
前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、
前記受信データ信号に所定の第一遅延時間を付与した遅延データ信号を出力する第一可変遅延回路と、
前記フィードバッククロック信号に所定の第二遅延時間を付与した遅延フィードバッククロック信号を出力する第二可変遅延回路と、
前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較器と、
前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、
前記判定信号を受けて、前記位相比較器の信号と前記周波数位相比較器の信号とを選択するマルチプレクサと
を具備するクロック・データ・リカバリ回路と、
前記クロック信号を用いて前記受信データ信号にシリアル−パラレル変換を施すデシリアライザと、
前記クロック信号を用いて前記デシリアライザが出力する変調データをデコードするデコーダと
を具備するデータ受信装置。
＜８＞
前記クロック・データ・リカバリ回路は更に、
前記マルチプレクサに接続される第一チャージポンプ回路と、
前記第一チャージポンプ回路の出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器であり、
前記第一遅延時間及び前記第二遅延時間は、前記周波数位相比較器を前記第一チャージポンプ回路に接続させるべく前記マルチプレクサを制御した上で、前記位相比較器の出力信号に基づいて、前記受信データ信号と前記クロック信号との位相差が極小になるように設定されている、
＜７＞記載のデータ受信装置。
＜９＞
更に、
前記分周器に接続される第二チャージポンプ回路と、
前記第二チャージポンプ回路の出力信号に基づいて前記第一遅延時間及び前記第二遅延時間を設定する制御回路と
を具備する、＜７＞記載のデータ受信装置。
＜１０＞
シリアルデータを送信するデータ送信装置と、
クロック信号を出力する発振器と、入力される受信データ信号と前記クロック信号との位相差に応じた信号を出力する位相比較器と、前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、前記受信データ信号に所定の第一遅延時間を付与した遅延データ信号を出力する第一可変遅延回路と、前記フィードバッククロック信号に所定の第二遅延時間を付与した遅延フィードバッククロック信号を出力する第二可変遅延回路と、前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較器と、前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、前記判定信号を受けて、前記位相比較器の信号と前記周波数位相比較器の信号とを選択するマルチプレクサとを具備するクロック・データ・リカバリ回路と、
前記クロック信号を用いて前記受信データ信号にシリアル−パラレル変換を施すデシリアライザと、
前記クロック信号を用いて前記デシリアライザが出力する変調データをデコードするデコーダと
を具備するデータ受信装置と
よりなるデータ送受信システム。
＜１１＞
前記クロック・データ・リカバリ回路は更に、
前記マルチプレクサに接続される第一チャージポンプ回路と、
前記第一チャージポンプ回路の出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器であり、
前記第一遅延時間及び前記第二遅延時間は、前記周波数位相比較器を前記第一チャージポンプ回路に接続させるべく前記マルチプレクサを制御した上で、前記位相比較器の出力信号に基づいて、前記受信データ信号と前記クロック信号との位相差が極小になるように設定されている、
＜１０＞記載のデータ送受信システム。
＜１２＞
更に、
前記分周器に接続される第二チャージポンプ回路と、
前記第二チャージポンプ回路の出力信号に基づいて前記第一遅延時間及び前記第二遅延時間を設定する制御回路と
を具備する、＜１０＞記載のデータ送受信システム。
＜１＞
クロック信号を出力する発振器と、
入力される受信データ信号と前記クロック信号との位相差に応じた信号を出力する位相比較器と、
前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、
前記受信データ信号に所定の第一遅延時間を付与した遅延データ信号を出力する第一可変遅延回路と、
前記フィードバッククロック信号に所定の第二遅延時間を付与した遅延フィードバッククロック信号を出力する第二可変遅延回路と、
前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較器と、
前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、
前記判定信号を受けて、前記位相比較器の信号と前記周波数位相比較器の信号とを選択するマルチプレクサと
を具備するクロック・データ・リカバリ回路。
＜２＞
更に、
前記マルチプレクサに接続される第一チャージポンプ回路と、
前記第一チャージポンプ回路の出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器である、＜１＞記載のクロック・データ・リカバリ回路。
＜３＞
前記第一遅延時間及び前記第二遅延時間は、前記周波数位相比較器を前記第一チャージポンプ回路に接続させるべく前記マルチプレクサを制御した上で、前記位相比較器の出力信号に基づいて、前記受信データ信号と前記クロック信号との位相差が極小になるように設定されている、
＜２＞記載のクロック・データ・リカバリ回路。
＜４＞
更に、
前記分周器に接続される第二チャージポンプ回路と、
前記第二チャージポンプ回路の出力信号に基づいて前記第一遅延時間及び前記第二遅延時間を設定する制御回路と
を具備する、＜２＞記載のクロック・データ・リカバリ回路。
＜５＞
クロック信号を出力する発振器と、
前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、
受信データ信号と前記フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較器と、
前記受信データ信号と前記フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、
前記受信データ信号に所定の第一遅延時間を付与した遅延データ信号を出力する第一可変遅延回路と、
前記クロック信号に所定の第二遅延時間を付与した遅延クロック信号を出力する第二可変遅延回路と、
前記遅延データ信号と前記遅延クロック信号との位相差に応じた信号を出力する位相比較器と、
前記判定信号を受けて、前記位相比較器の信号と前記周波数位相比較器の信号とを選択するマルチプレクサと
を具備するクロック・データ・リカバリ回路。
＜６＞
更に、
前記マルチプレクサに接続される第一チャージポンプ回路と、
前記第一チャージポンプ回路の出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器であり、
前記第一遅延時間及び前記第二遅延時間は、前記周波数位相比較器を前記第一チャージポンプ回路に接続させるべく前記マルチプレクサを制御した上で、前記位相比較器の出力信号に基づいて、前記遅延データ信号と前記遅延クロック信号との位相差が極小になるように設定されている、
＜５＞記載のクロック・データ・リカバリ回路。
＜７＞
クロック信号を出力する発振器と、
入力される受信データ信号と前記クロック信号との位相差に応じた信号を出力する位相比較器と、
前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、
前記受信データ信号に所定の第一遅延時間を付与した遅延データ信号を出力する第一可変遅延回路と、
前記フィードバッククロック信号に所定の第二遅延時間を付与した遅延フィードバッククロック信号を出力する第二可変遅延回路と、
前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較器と、
前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、
前記判定信号を受けて、前記位相比較器の信号と前記周波数位相比較器の信号とを選択するマルチプレクサと
を具備するクロック・データ・リカバリ回路と、
前記クロック信号を用いて前記受信データ信号にシリアル−パラレル変換を施すデシリアライザと、
前記クロック信号を用いて前記デシリアライザが出力する変調データをデコードするデコーダと
を具備するデータ受信装置。
＜８＞
前記クロック・データ・リカバリ回路は更に、
前記マルチプレクサに接続される第一チャージポンプ回路と、
前記第一チャージポンプ回路の出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器であり、
前記第一遅延時間及び前記第二遅延時間は、前記周波数位相比較器を前記第一チャージポンプ回路に接続させるべく前記マルチプレクサを制御した上で、前記位相比較器の出力信号に基づいて、前記受信データ信号と前記クロック信号との位相差が極小になるように設定されている、
＜７＞記載のデータ受信装置。
＜９＞
更に、
前記分周器に接続される第二チャージポンプ回路と、
前記第二チャージポンプ回路の出力信号に基づいて前記第一遅延時間及び前記第二遅延時間を設定する制御回路と
を具備する、＜７＞記載のデータ受信装置。
＜１０＞
シリアルデータを送信するデータ送信装置と、
クロック信号を出力する発振器と、入力される受信データ信号と前記クロック信号との位相差に応じた信号を出力する位相比較器と、前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、前記受信データ信号に所定の第一遅延時間を付与した遅延データ信号を出力する第一可変遅延回路と、前記フィードバッククロック信号に所定の第二遅延時間を付与した遅延フィードバッククロック信号を出力する第二可変遅延回路と、前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較器と、前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、前記判定信号を受けて、前記位相比較器の信号と前記周波数位相比較器の信号とを選択するマルチプレクサとを具備するクロック・データ・リカバリ回路と、
前記クロック信号を用いて前記受信データ信号にシリアル−パラレル変換を施すデシリアライザと、
前記クロック信号を用いて前記デシリアライザが出力する変調データをデコードするデコーダと
を具備するデータ受信装置と
よりなるデータ送受信システム。
＜１１＞
前記クロック・データ・リカバリ回路は更に、
前記マルチプレクサに接続される第一チャージポンプ回路と、
前記第一チャージポンプ回路の出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器であり、
前記第一遅延時間及び前記第二遅延時間は、前記周波数位相比較器を前記第一チャージポンプ回路に接続させるべく前記マルチプレクサを制御した上で、前記位相比較器の出力信号に基づいて、前記受信データ信号と前記クロック信号との位相差が極小になるように設定されている、
＜１０＞記載のデータ送受信システム。
＜１２＞
更に、
前記分周器に接続される第二チャージポンプ回路と、
前記第二チャージポンプ回路の出力信号に基づいて前記第一遅延時間及び前記第二遅延時間を設定する制御回路と
を具備する、＜１０＞記載のデータ送受信システム。
本実施形態では、クロック・データ・リカバリ回路を開示した。
製造プロセスのばらつき等に起因する、周波数位相比較器１０４を含むループにおける、ロック時のクロック位相と、位相比較器１０２を含むループにおける、ロック時のクロック位相とのズレを解消するために、第一の実施形態では、周波数位相比較器１０４を含むループに、受信データ信号ＤＩＮに第一遅延時間ｄＴ１を与える第一可変遅延回路１０３と、フィードバッククロック信号ＦＢＣＬＫに第二遅延時間ｄＴ２を与える第二可変遅延回路１０７を追加した。第三の実施形態では、位相比較器１０２を含むループに、受信データ信号ＤＩＮに第一遅延時間ｄＴ１を与える第一可変遅延回路１０３と、フィードバッククロック信号ＦＢＣＬＫに第二遅延時間ｄＴ２を与える第二可変遅延回路１０７を追加した。また、第三の実施形態では、位相比較器１０２を含むループに、受信データ信号ＤＩＮに第一遅延時間ｄＴ１を与える第一可変遅延回路１０３と、クロック信号ＶＣＯＣＬＫに第二遅延時間ｄＴ２を与える第二可変遅延回路１０７を追加した。
高性能な情報機器やデジタル機器等の、電源電圧が変動している状態で、ＣＤＲ１０１がアンロック状態からロック状態に遷移する際に、ループフィルタ電圧が大きく変動し、電圧制御発振器１０５が出力するクロック信号の発振周波数が大きく変動し、誤った周波数でロックしたり、ロックが外れてしまう可能性を極力低減することができる。
製造プロセスのばらつき等に起因する、周波数位相比較器１０４を含むループにおける、ロック時のクロック位相と、位相比較器１０２を含むループにおける、ロック時のクロック位相とのズレを解消するために、第一の実施形態では、周波数位相比較器１０４を含むループに、受信データ信号ＤＩＮに第一遅延時間ｄＴ１を与える第一可変遅延回路１０３と、フィードバッククロック信号ＦＢＣＬＫに第二遅延時間ｄＴ２を与える第二可変遅延回路１０７を追加した。第三の実施形態では、位相比較器１０２を含むループに、受信データ信号ＤＩＮに第一遅延時間ｄＴ１を与える第一可変遅延回路１０３と、フィードバッククロック信号ＦＢＣＬＫに第二遅延時間ｄＴ２を与える第二可変遅延回路１０７を追加した。また、第三の実施形態では、位相比較器１０２を含むループに、受信データ信号ＤＩＮに第一遅延時間ｄＴ１を与える第一可変遅延回路１０３と、クロック信号ＶＣＯＣＬＫに第二遅延時間ｄＴ２を与える第二可変遅延回路１０７を追加した。
高性能な情報機器やデジタル機器等の、電源電圧が変動している状態で、ＣＤＲ１０１がアンロック状態からロック状態に遷移する際に、ループフィルタ電圧が大きく変動し、電圧制御発振器１０５が出力するクロック信号の発振周波数が大きく変動し、誤った周波数でロックしたり、ロックが外れてしまう可能性を極力低減することができる。
更に、第二の実施形態では、第一可変遅延回路１０３と第二可変遅延回路１０７を自動で調整する位相設定回路５０２を付加することで、工場出荷時の調整工程を省略できる。
また、第四の実施形態では、データ受信装置９０７のＣＤＲ９０９に、前述の第一、第二及び第三の実施形態に係るＣＤＲのいずれかを採用することで、電源電圧の変動に強く、低電圧の電源でも安定して稼働するデータ受信装置９０７を実現できる。そして、データ送受信システム９０１全体のコストを提言し、安定性の向上にも寄与する。
以上、本開示の実施形態例について説明したが、本開示は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本開示の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。
例えば、上記した実施形態例は本開示をわかりやすく説明するために装置及びシステムの構成を詳細且つ具体的に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることは可能であり、更にはある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
また、上記の各構成、機能、処理部等は、それらの一部又は全部を、例えば集積回路で設計するなどによりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行するためのソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の揮発性或は不揮発性のストレージ、または、ＩＣカード、光ディスク等の記録媒体に保持することができる。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
例えば、上記した実施形態例は本開示をわかりやすく説明するために装置及びシステムの構成を詳細且つ具体的に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることは可能であり、更にはある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
また、上記の各構成、機能、処理部等は、それらの一部又は全部を、例えば集積回路で設計するなどによりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行するためのソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の揮発性或は不揮発性のストレージ、または、ＩＣカード、光ディスク等の記録媒体に保持することができる。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
１０１…ＣＤＲ、１０２…位相比較器、１０３…第一可変遅延回路、１０４…周波数位相比較器、１０５…電圧制御発振器、１０６…ロック検出器、１０７…第二可変遅延回路、１０８…分周器、１０９ａ、１０９ｂ…マルチプレクサ、１１０…第一チャージポンプ回路、１１１…ループフィルタ、３０１…遅延回路、３０２…第一Ｄフリップフロップ、３０３…第二Ｄフリップフロップ、３０４…第一排他的ＯＲゲート、３０５…第二排他的ＯＲゲート、４０１…遅延回路、４０２ａ、４０２ｂ、４０２ｃ、４０２ｄ…ゲート回路、４０３…マルチプレクサ、４１１…遅延回路、４１２ａ、４１２ｂ…ゲート回路、４１４ａ、４１４ｂ、４１４ｃ、４１４ｄ…スイッチ、５０１…ＣＤＲ、５０２…位相設定回路、５０３…第二チャージポンプ回路、５０５…比較器、５０６…制御回路、７０１…ＣＤＲ、７０３…第一可変遅延回路、７０７…第二可変遅延回路、９０１…データ送受信システム、９０２…データ送信装置、９０３…データ送信部、９０４…エンコーダ、９０５…シリアライザ、９０６…送信ＰＬＬ、９０７…データ受信装置、９０８…コンパレータ、９０９…ＣＤＲ、９１０…デシリアライザ、９１１…デコーダ、９１２…データ受信部、１００１…ＣＤＲ
Claims (12)
- クロック信号を出力する発振器と、
入力される受信データ信号と前記クロック信号との位相差に応じた信号を出力する位相比較器と、
前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、
前記受信データ信号に所定の第一遅延時間を付与した遅延データ信号を出力する第一可変遅延回路と、
前記フィードバッククロック信号に所定の第二遅延時間を付与した遅延フィードバッククロック信号を出力する第二可変遅延回路と、
前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較器と、
前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、
前記判定信号を受けて、前記位相比較器の信号と前記周波数位相比較器の信号とを選択するマルチプレクサと
を具備するクロック・データ・リカバリ回路。 - 更に、
前記マルチプレクサに接続される第一チャージポンプ回路と、
前記第一チャージポンプ回路の出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器である、請求項１記載のクロック・データ・リカバリ回路。 - 前記第一遅延時間及び前記第二遅延時間は、前記周波数位相比較器を前記第一チャージポンプ回路に接続させるべく前記マルチプレクサを制御した上で、前記位相比較器の出力信号に基づいて、前記受信データ信号と前記クロック信号との位相差が極小になるように設定されている、
請求項２記載のクロック・データ・リカバリ回路。 - 更に、
前記分周器に接続される第二チャージポンプ回路と、
前記第二チャージポンプ回路の出力信号に基づいて前記第一遅延時間及び前記第二遅延時間を設定する制御回路と
を具備する、請求項２記載のクロック・データ・リカバリ回路。 - クロック信号を出力する発振器と、
前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、
受信データ信号と前記フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較器と、
前記受信データ信号と前記フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、
前記受信データ信号に所定の第一遅延時間を付与した遅延データ信号を出力する第一可変遅延回路と、
前記クロック信号に所定の第二遅延時間を付与した遅延クロック信号を出力する第二可変遅延回路と、
前記遅延データ信号と前記遅延クロック信号との位相差に応じた信号を出力する位相比較器と、
前記判定信号を受けて、前記位相比較器の信号と前記周波数位相比較器の信号とを選択するマルチプレクサと
を具備するクロック・データ・リカバリ回路。 - 更に、
前記マルチプレクサに接続される第一チャージポンプ回路と、
前記第一チャージポンプ回路の出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器であり、
前記第一遅延時間及び前記第二遅延時間は、前記周波数位相比較器を前記第一チャージポンプ回路に接続させるべく前記マルチプレクサを制御した上で、前記位相比較器の出力信号に基づいて、前記遅延データ信号と前記遅延クロック信号との位相差が極小になるように設定されている、
請求項５記載のクロック・データ・リカバリ回路。 - クロック信号を出力する発振器と、
入力される受信データ信号と前記クロック信号との位相差に応じた信号を出力する位相比較器と、
前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、
前記受信データ信号に所定の第一遅延時間を付与した遅延データ信号を出力する第一可変遅延回路と、
前記フィードバッククロック信号に所定の第二遅延時間を付与した遅延フィードバッククロック信号を出力する第二可変遅延回路と、
前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較器と、
前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、
前記判定信号を受けて、前記位相比較器の信号と前記周波数位相比較器の信号とを選択するマルチプレクサと
を具備するクロック・データ・リカバリ回路と、
前記クロック信号を用いて前記受信データ信号にシリアル−パラレル変換を施すデシリアライザと、
前記クロック信号を用いて前記デシリアライザが出力する変調データをデコードするデコーダと
を具備するデータ受信装置。 - 前記クロック・データ・リカバリ回路は更に、
前記マルチプレクサに接続される第一チャージポンプ回路と、
前記第一チャージポンプ回路の出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器であり、
前記第一遅延時間及び前記第二遅延時間は、前記周波数位相比較器を前記第一チャージポンプ回路に接続させるべく前記マルチプレクサを制御した上で、前記位相比較器の出力信号に基づいて、前記受信データ信号と前記クロック信号との位相差が極小になるように設定されている、
請求項７記載のデータ受信装置。 - 更に、
前記分周器に接続される第二チャージポンプ回路と、
前記第二チャージポンプ回路の出力信号に基づいて前記第一遅延時間及び前記第二遅延時間を設定する制御回路と
を具備する、請求項７記載のデータ受信装置。 - シリアルデータを送信するデータ送信装置と、
クロック信号を出力する発振器と、入力される受信データ信号と前記クロック信号との位相差に応じた信号を出力する位相比較器と、前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、前記受信データ信号に所定の第一遅延時間を付与した遅延データ信号を出力する第一可変遅延回路と、前記フィードバッククロック信号に所定の第二遅延時間を付与した遅延フィードバッククロック信号を出力する第二可変遅延回路と、前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較器と、前記遅延データ信号と前記遅延フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、前記判定信号を受けて、前記位相比較器の信号と前記周波数位相比較器の信号とを選択するマルチプレクサとを具備するクロック・データ・リカバリ回路と、
前記クロック信号を用いて前記受信データ信号にシリアル−パラレル変換を施すデシリアライザと、
前記クロック信号を用いて前記デシリアライザが出力する変調データをデコードするデコーダと
を具備するデータ受信装置と
よりなるデータ送受信システム。 - 前記クロック・データ・リカバリ回路は更に、
前記マルチプレクサに接続される第一チャージポンプ回路と、
前記第一チャージポンプ回路の出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器であり、
前記第一遅延時間及び前記第二遅延時間は、前記周波数位相比較器を前記第一チャージポンプ回路に接続させるべく前記マルチプレクサを制御した上で、前記位相比較器の出力信号に基づいて、前記受信データ信号と前記クロック信号との位相差が極小になるように設定されている、
請求項１０記載のデータ送受信システム。 - 更に、
前記分周器に接続される第二チャージポンプ回路と、
前記第二チャージポンプ回路の出力信号に基づいて前記第一遅延時間及び前記第二遅延時間を設定する制御回路と
を具備する、請求項１０記載のデータ送受信システム。
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