JP2014140100A - 位相比較回路及びデータ受信装置 - Google Patents
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Abstract
【課題】クロックタイミングのマージンを本質的に最大化することにより、高速シリアル伝送の高速化・低消費電力化を実現する、位相比較回路及びデータ受信装置を提供する。
【解決手段】位相比較回路内のデータ信号を再生するフリップフロップが、データ信号を正確に受信するために、従来の位相比較回路にクロックタイミングのマージンを本質的に最大化するための遅延回路を追加する。最適シフト時間の遅延時間を追加するために、第一DFFと同じ構成のDラッチを設け、それぞれのDラッチに対して常時データ信号が出力されるように、E端子に相当する端子の論理を固定する。
【選択図】図1
【解決手段】位相比較回路内のデータ信号を再生するフリップフロップが、データ信号を正確に受信するために、従来の位相比較回路にクロックタイミングのマージンを本質的に最大化するための遅延回路を追加する。最適シフト時間の遅延時間を追加するために、第一DFFと同じ構成のDラッチを設け、それぞれのDラッチに対して常時データ信号が出力されるように、E端子に相当する端子の論理を固定する。
【選択図】図1
Description
本開示は、クロック・データ・リカバリ回路に用いられる位相比較回路と、これを用いるデータ受信装置に関する。
近年の情報機器やデジタル機器の分野では、大容量のデジタルデータを高速に且つ低コストで伝送するため、高速シリアル伝送が広く使われている。高速シリアル伝送の受信器は、クロック・データ・リカバリ("Clock and Data Recovery")回路(以下「CDR」と略す。)により、所定のエンコードを施した受信データ列に同期したクロック、およびデータを再生する。CDRの構成要素の一つに、位相比較回路がある。
図14は、従来技術の位相比較回路1401の回路図である。
データ信号DINは、遅延回路1402と第一Dフリップフロップ(以下「Dフリップフロップ」を「DFF」と略す)202のD端子に入力される。
クロック信号VCOCLKは第一DFF202のクロック端子に入力されると共に、論理反転されて第二DFF203のクロック端子に入力される。
第一DFF202のQ端子から出力される信号Q1と遅延回路1402から出力される遅延データ信号DIN_Dは、第一排他的ORゲート(以下「排他的ORゲート」を「EXOR」と略す)205に入力される。第一EXOR205の出力信号は、位相を進めるための信号UPである。
信号Q1と第二DFF203のQ端子から出力される信号Q2は、第二EXOR206に入力される。第二EXOR206の出力信号は、位相を遅らせるための信号DNである。また、第二DFF203のQ端子から出力される信号Q2は、再生データ信号RDATAとして、クロック信号VCOCLKと共に、後続のデシリアライザ1310(図13参照)に供給される。
データ信号DINは、遅延回路1402と第一Dフリップフロップ(以下「Dフリップフロップ」を「DFF」と略す)202のD端子に入力される。
クロック信号VCOCLKは第一DFF202のクロック端子に入力されると共に、論理反転されて第二DFF203のクロック端子に入力される。
第一DFF202のQ端子から出力される信号Q1と遅延回路1402から出力される遅延データ信号DIN_Dは、第一排他的ORゲート(以下「排他的ORゲート」を「EXOR」と略す)205に入力される。第一EXOR205の出力信号は、位相を進めるための信号UPである。
信号Q1と第二DFF203のQ端子から出力される信号Q2は、第二EXOR206に入力される。第二EXOR206の出力信号は、位相を遅らせるための信号DNである。また、第二DFF203のQ端子から出力される信号Q2は、再生データ信号RDATAとして、クロック信号VCOCLKと共に、後続のデシリアライザ1310(図13参照)に供給される。
図14に示す位相比較回路1401は、データ信号DINとクロック信号VCOCLKの位相差を検出して、信号UPのパルス幅と信号DNのパルス幅の時間差として出力する。信号DNのパルス幅はクロック信号VCOCLKの周期の半分であり、データ信号DINとクロック信号VCOCLKの位相差に応じて信号UPのパルス幅を変化する。例えば、データ信号DINとクロック信号VCOCLKの位相差がゼロの時には、信号UP、信号DNはともにクロック周期の1/2のパルス幅をもつパルス信号である。データ信号DINに対してクロック信号VCOCLKの位相が進むと、信号UPのパルス幅はクロック周期の1/2よりも短くなり、逆に入力信号DINに対してクロック信号VCOCLKの位相が遅れると、信号UPのパルス幅はクロック周期の1/2よりも長くなる。
図15A、B及びCは、位相比較回路1401のタイミングチャートである。
図15Aは、データ信号DINとクロック信号VCOCLKの位相差がゼロの位相関係にある場合のタイミングを示す。
遅延回路1402はデータ信号DINを遅延時間tDLだけ遅延して遅延データ信号DIN_Dを出力する。
第一DFF202はクロック信号VCOCLKの立ち上がりエッジでデータ信号DINを保持して信号Q1を出力する。このとき、第一DFF202はクロック入力の立ち上がりエッジから信号遅延時間tdだけ遅れて信号Q1を出力する。信号遅延時間tdは、第一DFF202がMOSFETで構成されているが故に、必然的に発生する信号遅延時間である。
図15Aを見ると、データ信号DINとクロック信号VCOCLKの位相差がゼロなので、信号Q1はデータ信号DINに対して、クロック信号VCOCLKの半周期分に信号遅延時間tdを加えた分の時間だけ遅れた信号となっている。
図15Aは、データ信号DINとクロック信号VCOCLKの位相差がゼロの位相関係にある場合のタイミングを示す。
遅延回路1402はデータ信号DINを遅延時間tDLだけ遅延して遅延データ信号DIN_Dを出力する。
第一DFF202はクロック信号VCOCLKの立ち上がりエッジでデータ信号DINを保持して信号Q1を出力する。このとき、第一DFF202はクロック入力の立ち上がりエッジから信号遅延時間tdだけ遅れて信号Q1を出力する。信号遅延時間tdは、第一DFF202がMOSFETで構成されているが故に、必然的に発生する信号遅延時間である。
図15Aを見ると、データ信号DINとクロック信号VCOCLKの位相差がゼロなので、信号Q1はデータ信号DINに対して、クロック信号VCOCLKの半周期分に信号遅延時間tdを加えた分の時間だけ遅れた信号となっている。
第二DFF203はクロック信号VCOCLKの立下りエッジで信号Q1を保持して信号Q2を出力する。このとき、第二DFF203はクロック入力の立下りエッジから遅れて信号Q2を出力するが、第二DFF203が第一DFF202と同じフリップフロップで構成されている場合、クロック入力の立下りエッジから信号Q2が出力されるまでの遅延時間は、第一DFF202と同じ信号遅延時間tdである。
図15Aを見ると、信号Q2はデータ信号DINに対して、クロック信号VCOCLKの一周期分に信号遅延時間tdを加えた分の時間だけ遅れた信号となっている。
図15Aを見ると、信号Q2はデータ信号DINに対して、クロック信号VCOCLKの一周期分に信号遅延時間tdを加えた分の時間だけ遅れた信号となっている。
位相比較回路1401の信号UPは、第一EXOR205の出力信号である。同様に、信号DNは、第二EXOR206の出力信号である。
信号UPは遅延データ信号DIN_Dと信号Q1を入力とする第一EXOR205の出力であり、遅延データ信号DIN_Dと信号Q1の値が異なっているときにHレベルとなるパルス信号である。
信号DNは信号Q1と信号Q2を入力とする第二EXOR206の出力であり、信号Q1と信号Q2の値が異なっているときにHレベルとなるパルス信号である。
なお、第一EXOR205と第二EXOR206もMOSFETで構成されているので、それぞれ遅延時間te1及びte2を有する。
信号UPは遅延データ信号DIN_Dと信号Q1を入力とする第一EXOR205の出力であり、遅延データ信号DIN_Dと信号Q1の値が異なっているときにHレベルとなるパルス信号である。
信号DNは信号Q1と信号Q2を入力とする第二EXOR206の出力であり、信号Q1と信号Q2の値が異なっているときにHレベルとなるパルス信号である。
なお、第一EXOR205と第二EXOR206もMOSFETで構成されているので、それぞれ遅延時間te1及びte2を有する。
データ信号DINのデータ周期をTpとすると、信号DNのパルス幅は図15Aに示す動作例からわかるように、Tp/2である。一方、信号UPのパルス幅Tupは、図15Aに示すようにデータ信号DINとクロック信号VCOCLKの位相差がゼロの位相関係にある場合、次の式で表現することができる。
Tup=Tp/2+(td−tDL)
信号UPと信号DNのパルス幅が等しいときに、データ信号DINとクロック信号VCOCLKの位相差がゼロの位相関係にある。そのため、td−tDL1=0 の関係が成立するようにするため、遅延回路1402の遅延時間tDLは信号遅延時間tdと同じになるように設定される。
図15Bは、データ信号DINに対してクロック信号VCOCLKの位相が進んでいる位相関係にある場合の動作例を示す。
図15Bを見ると、データ信号DINに対してクロック信号VCOCLKの位相が進んでいるので、信号Q1はデータ信号DINに対して、クロック信号VCOCLKの半周期分より短い時間に、信号遅延時間tdを加えた分の時間だけ遅れた信号となっている。つまり、図15Aの信号Q1と比べると、クロック信号VCOCLKの位相が進んでいる分だけ位相が進んでいる。
一方、信号Q2は、データ信号DINに対して、クロック信号VCOCLKの一周期分に信号遅延時間tdを加えた分の時間だけ遅れた信号となっている。これは第一DFF202と第二DFF203の直列接続によって形成される時間差は、クロック信号VCOCLKの半周期分で一定だからである。
したがってこの場合は、データ信号DINとクロック信号VCOCLKの位相差に比例して信号UPのパルス幅が短くなるが、信号DNのパルス幅はTp/2のまま変化しない。
図15Bを見ると、データ信号DINに対してクロック信号VCOCLKの位相が進んでいるので、信号Q1はデータ信号DINに対して、クロック信号VCOCLKの半周期分より短い時間に、信号遅延時間tdを加えた分の時間だけ遅れた信号となっている。つまり、図15Aの信号Q1と比べると、クロック信号VCOCLKの位相が進んでいる分だけ位相が進んでいる。
一方、信号Q2は、データ信号DINに対して、クロック信号VCOCLKの一周期分に信号遅延時間tdを加えた分の時間だけ遅れた信号となっている。これは第一DFF202と第二DFF203の直列接続によって形成される時間差は、クロック信号VCOCLKの半周期分で一定だからである。
したがってこの場合は、データ信号DINとクロック信号VCOCLKの位相差に比例して信号UPのパルス幅が短くなるが、信号DNのパルス幅はTp/2のまま変化しない。
図15Cは、データ信号DINに対してクロック信号VCOCLKの位相が遅れている位相関係にある場合の動作例を示す。
図15Cを見ると、データ信号DINとクロック信号VCOCLKの位相差が遅れているので、信号Q1はデータ信号DINに対して、クロック信号VCOCLKの半周期分より長い時間に、信号遅延時間tdを加えた分の時間だけ遅れた信号となっている。つまり、図15Aの信号Q1と比べると、クロック信号VCOCLKの位相が遅れている分だけ位相が遅れている。
一方、信号Q2は前述の図15A及び図15Bと同様に、データ信号DINに対してクロック信号VCOCLKの一周期分に、信号遅延時間tdを加えた分の時間だけ遅れた信号となっている。
したがってこの場合は、データ信号DINとクロック信号VCOCLKの位相差に比例して信号UPのパルス幅が長くなるが、信号DNのパルス幅はTp/2のまま変化しない。
このように、位相比較回路1401はデータ信号DINとクロック信号VCOCLKの位相差を検出して、出力信号UPのパルス幅と出力信号DNのパルス幅の時間差として出力する。
図15Cを見ると、データ信号DINとクロック信号VCOCLKの位相差が遅れているので、信号Q1はデータ信号DINに対して、クロック信号VCOCLKの半周期分より長い時間に、信号遅延時間tdを加えた分の時間だけ遅れた信号となっている。つまり、図15Aの信号Q1と比べると、クロック信号VCOCLKの位相が遅れている分だけ位相が遅れている。
一方、信号Q2は前述の図15A及び図15Bと同様に、データ信号DINに対してクロック信号VCOCLKの一周期分に、信号遅延時間tdを加えた分の時間だけ遅れた信号となっている。
したがってこの場合は、データ信号DINとクロック信号VCOCLKの位相差に比例して信号UPのパルス幅が長くなるが、信号DNのパルス幅はTp/2のまま変化しない。
このように、位相比較回路1401はデータ信号DINとクロック信号VCOCLKの位相差を検出して、出力信号UPのパルス幅と出力信号DNのパルス幅の時間差として出力する。
なお、本開示に類似すると思われる技術が開示されている先行技術文献を、特許文献1に示す。特許文献1には、データ入力信号DIとクロック入力信号CIの位相差をUP信号とDOWN信号のパルス幅の差として出力するとき、高い精度で出力する位相比較回路の技術内容が開示されている。
図16A及びBは、第一DFF202におけるデータ信号DINとクロック信号VCOCLKの関係を示すタイミングチャートである。
従来の位相比較回路1401を用いたCDRは、図16Aに示すように、データ信号DINのレベルが遷移する期間の中心に、クロック信号VCOCLKの立ち上がりエッジがロックする。この位相関係でロックすることは、第一DFF202のセットアップ時間、およびホールド時間を考慮しないとすれば、データ信号DINとクロック信号VCOCLKの、それぞれのタイミングマージンが最大となり、CDRの特性にとって最適となる。
しかし、第一DFF202のセットアップ時間、およびホールド時間を考慮すると、図16Bに示すようにデータ信号DINとクロック信号VCOCLKの位相差がゼロでPLLがロックすることがCDRの特性にとって必ずしも最適とはならない。
従来の位相比較回路1401を用いたCDRは、図16Aに示すように、データ信号DINのレベルが遷移する期間の中心に、クロック信号VCOCLKの立ち上がりエッジがロックする。この位相関係でロックすることは、第一DFF202のセットアップ時間、およびホールド時間を考慮しないとすれば、データ信号DINとクロック信号VCOCLKの、それぞれのタイミングマージンが最大となり、CDRの特性にとって最適となる。
しかし、第一DFF202のセットアップ時間、およびホールド時間を考慮すると、図16Bに示すようにデータ信号DINとクロック信号VCOCLKの位相差がゼロでPLLがロックすることがCDRの特性にとって必ずしも最適とはならない。
第一DFF202のセットアップ時間Ts、およびホールド時間Thを考慮すると、クロック信号VCOCLKの立ち上がりエッジが図16Bの斜線に示す期間に位置すると、第一DFF202は内部を構成するゲート回路に発振を生じたり、HighとLowの間の電圧レベルをふらつく状態である、メタステーブルとなる。そのため、第一DFF202の出力信号の電圧が不安定になり、クロック信号VCOCLKの立ち上がりエッジでデータ信号DINを正しく保持して信号Q1を出力することができなくなる。
したがって、このメタステーブルをできる限り回避するためには、図16Bに示すように、セットアップ時間およびホールド時間のマージンが最大となるように、クロック信号VCOCLKの立ち上がりエッジの位置がシフトした位相関係でロックすることが本来望ましい。すなわち、クロック信号VCOCLKの立ち上がりエッジの位置が、図16Bの斜線に示す期間を除外した期間の中心にある状態でロックすることが望ましい。
図16Bに示す、セットアップ時間、およびホールド時間のマージンが最大となるクロック信号VCOCLKの立ち上がりエッジを最適に遅らせる(シフトさせる)時間を、最適シフト時間Tshとする。
したがって、このメタステーブルをできる限り回避するためには、図16Bに示すように、セットアップ時間およびホールド時間のマージンが最大となるように、クロック信号VCOCLKの立ち上がりエッジの位置がシフトした位相関係でロックすることが本来望ましい。すなわち、クロック信号VCOCLKの立ち上がりエッジの位置が、図16Bの斜線に示す期間を除外した期間の中心にある状態でロックすることが望ましい。
図16Bに示す、セットアップ時間、およびホールド時間のマージンが最大となるクロック信号VCOCLKの立ち上がりエッジを最適に遅らせる(シフトさせる)時間を、最適シフト時間Tshとする。
近年の市場は、高性能な情報機器やデジタル機器の普及に伴い、高速シリアル伝送のデータレートについて高速化・低消費電力化を要求する。これらの要求は、CDRに含まれる位相比較回路の動作を不安定にする。
この、メタステーブルが発生する問題は、データレートの高速化と低消費電力化によって、クロックタイミングのマージンが減少することと相まって、より強く顕在化するとともに、高速シリアル伝送の高速化の大きな阻害要因となっている。
この、メタステーブルが発生する問題は、データレートの高速化と低消費電力化によって、クロックタイミングのマージンが減少することと相まって、より強く顕在化するとともに、高速シリアル伝送の高速化の大きな阻害要因となっている。
本開示は係る状況に鑑みてなされたものであり、クロックタイミングのマージンを本質的に最大化することにより、高速シリアル伝送の高速化・低消費電力化を実現する、位相比較回路及びデータ受信装置を提供することを目的とする。
上記課題を解決するため、本発明の位相比較回路は、データ信号とクロック信号が入力される第一フリップフロップと、第一フリップフロップの出力信号と、クロック信号の論理が反転された信号が入力される第二フリップフロップとを具備する。そして、データ信号に対し、第一フリップフロップのクロック端子からQ出力端子に至る信号遅延時間以上の遅延時間を与える遅延回路と、遅延回路の出力信号と第一フリップフロップの出力信号が入力される第一排他的論理和回路と、第一フリップフロップの出力信号と第二フリップフロップの出力信号が入力される第二排他的論理和回路とを具備する。
本発明により、クロックタイミングのマージンを本質的に最大化することにより、高速シリアル伝送の高速化・低消費電力化を実現する、位相比較回路及びデータ受信装置を提供できる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
これより、以下の構成にて本開示の実施形態を説明する。
[CDRの全体構成、位相比較回路の構成と動作]図1、図2、図3
[第一実施形態:Dフリップフロップと等しい回路構成の遅延回路を用いた位相比較回路]図4
[第一DFFと遅延回路のバリエーション]図5、図6、図7、図8、図9
[第二実施形態:可変遅延回路と遅延量制御部を用いたCDRと位相比較回路]図10、図11、図12
[CDRの全体構成、位相比較回路の構成と動作]図1、図2、図3
[第一実施形態:Dフリップフロップと等しい回路構成の遅延回路を用いた位相比較回路]図4
[第一DFFと遅延回路のバリエーション]図5、図6、図7、図8、図9
[第二実施形態:可変遅延回路と遅延量制御部を用いたCDRと位相比較回路]図10、図11、図12
[CDRの全体構成、位相比較回路の構成と動作]
先ず、図1、図2及び図3を参照して、本開示の第一の実施形態と第二の実施形態に共通する技術思想を説明する。
図1は、本開示の実施形態に係るCDR101のブロック図である。
先ず、図1、図2及び図3を参照して、本開示の第一の実施形態と第二の実施形態に共通する技術思想を説明する。
図1は、本開示の実施形態に係るCDR101のブロック図である。
データ信号DINは、位相比較回路102と周波数位相比較回路103とロック検出器104に、それぞれ入力される。
位相比較回路102は、電圧制御発振器105の位相と、データ信号DINのクロックパターンの位相とを比較して、その比較結果に応じた制御信号を出力する。
位相比較回路102は、電圧制御発振器105の位相と、データ信号DINのクロックパターンの位相とを比較して、その比較結果に応じた制御信号を出力する。
周波数位相比較回路103は、分周器106が出力するフィードバッククロック信号FBCLKの周波数及び位相と、データ信号DINのデータレートを抽出するために、伝送するデータ列の前に受信するクロックパターンの周波数及び位相とを比較して、その比較結果に応じた制御信号を出力する。
ロック検出器104は、フィードバッククロック信号FBCLKの周波数及び位相と、データ信号DINのクロックパターンの周波数及び位相とを比較する。そして、位相比較回路102を含むループがロック可能な周波数範囲迄、フィードバッククロック信号FBCLKの周波数及び位相が、データ信号DINのクロックパターンの周波数及び位相に近づいたか否か、すなわちロックしたか否かを判定する。ロック検出器104は、ロックを検出した(周波数引き込み動作が完遂した)か否かを示す論理信号として、ロック判定信号SELをマルチプレクサ107a及び107bに出力する。ロック判定信号SELは、論理の「真」の場合にロックしたことを示す。
ロック検出器104は、フィードバッククロック信号FBCLKの周波数及び位相と、データ信号DINのクロックパターンの周波数及び位相とを比較する。そして、位相比較回路102を含むループがロック可能な周波数範囲迄、フィードバッククロック信号FBCLKの周波数及び位相が、データ信号DINのクロックパターンの周波数及び位相に近づいたか否か、すなわちロックしたか否かを判定する。ロック検出器104は、ロックを検出した(周波数引き込み動作が完遂した)か否かを示す論理信号として、ロック判定信号SELをマルチプレクサ107a及び107bに出力する。ロック判定信号SELは、論理の「真」の場合にロックしたことを示す。
マルチプレクサ107a及び107bは、ロック判定信号SELを受けて、周波数位相比較回路103の出力信号又は位相比較回路102の出力信号を、チャージポンプ108に与える。チャージポンプ108は周波数位相比較回路103又は位相比較回路102から出力されるパルス状の出力信号を受けて、パルス状の電流信号を出力する。そして、この電流信号は抵抗R109とコンデンサC110及びC111よりなるローパスフィルタであるループフィルタ112によって積分されて電圧信号に変換し不要な高周波成分が除去された後、電圧制御発振器105に入力される。電圧制御発振器105は入力される電圧信号に応じた周波数の信号を発振する。電圧制御発振器105が出力するクロック信号VCOCLKは、位相比較回路102と、分周器106に入力される。
分周器106はクロック信号VCOCLKを1/N(Nは自然数)の周波数に分周し、フィードバッククロック信号FBCLKを出力する。このフィードバッククロック信号FBCLKは、周波数位相比較回路103とロック検出器104に、それぞれ入力される。
位相比較回路102から出力される再生データ信号RDATAと、電圧制御発振器105が出力するクロック信号VCOCLKは、後続のデシリアライザ1310に供給される。
位相比較回路102から出力される再生データ信号RDATAと、電圧制御発振器105が出力するクロック信号VCOCLKは、後続のデシリアライザ1310に供給される。
図2は、位相比較回路102の回路図である。
データ信号DINは、第一遅延回路201と第一DFF202のD端子に入力される。
クロック信号VCOCLKは第一DFF202のクロック端子に入力されると共に、論理反転されて第二DFF203のクロック端子に入力される。
第一遅延回路201の出力信号は、第二遅延回路204に供給される。
第一DFF202のQ出力信号である信号Q1と第二遅延回路204の出力信号である遅延データ信号DIN_Dは、第一EXOR205に入力される。第一EXOR205の出力信号は、位相を進めるための信号UPである。
信号Q1と第二DFF203のQ出力信号である信号Q2は、第二EXOR206に入力される。第二EXOR206の出力信号は、位相を遅らせるための信号DNである。また、第二DFF203のQ端子から出力される信号Q2は、再生データ信号RDATAとして、クロック信号VCOCLKと共に、後続のデシリアライザ1310に供給される。
データ信号DINは、第一遅延回路201と第一DFF202のD端子に入力される。
クロック信号VCOCLKは第一DFF202のクロック端子に入力されると共に、論理反転されて第二DFF203のクロック端子に入力される。
第一遅延回路201の出力信号は、第二遅延回路204に供給される。
第一DFF202のQ出力信号である信号Q1と第二遅延回路204の出力信号である遅延データ信号DIN_Dは、第一EXOR205に入力される。第一EXOR205の出力信号は、位相を進めるための信号UPである。
信号Q1と第二DFF203のQ出力信号である信号Q2は、第二EXOR206に入力される。第二EXOR206の出力信号は、位相を遅らせるための信号DNである。また、第二DFF203のQ端子から出力される信号Q2は、再生データ信号RDATAとして、クロック信号VCOCLKと共に、後続のデシリアライザ1310に供給される。
図1に示す位相比較回路102の、図14の位相比較回路102との相違点は、第一遅延回路201に第二遅延回路204が縦続接続されている点である。縦続接続されている第一遅延回路201と第二遅延回路204は、データ信号DINを遅延時間tDL12だけ遅延させて遅延データ信号DIN_Dを出力する。
第一遅延回路201と第二遅延回路204は、第一DFF202の最適シフト時間Tshと信号遅延時間tdを構成する部分と同一の回路である。遅延時間tDL12は、tDL12=Tsh+tdの関係にある。
少なくとも、遅延時間tDL12は、信号遅延時間tdに、セットアップ時間Tsを加算した時間以上であり、信号遅延時間tdに、セットアップ時間Ts及びホールド時間Thを加算した時間以下であることが望ましい。
第一遅延回路201と第二遅延回路204は、第一DFF202の最適シフト時間Tshと信号遅延時間tdを構成する部分と同一の回路である。遅延時間tDL12は、tDL12=Tsh+tdの関係にある。
少なくとも、遅延時間tDL12は、信号遅延時間tdに、セットアップ時間Tsを加算した時間以上であり、信号遅延時間tdに、セットアップ時間Ts及びホールド時間Thを加算した時間以下であることが望ましい。
図2に示す本開示の実施態様の動作について、図3に示す動作例を参照しながら説明する。
図3は、本開示の位相比較回路102の各部におけるタイミングチャートである。クロック信号VCOCLKの立ち上がりエッジの位置がTshだけシフトした位相関係にある場合の、各信号のタイミングを示している。
遅延データ信号DIN_Dは、データ信号DINが第一遅延回路201、第二遅延回路204の縦続接続により遅延時間tDL12だけ遅延した信号である。
信号Q1は第一DFF202の出力信号であり、第一DFF202はクロック信号VCOCLKの立ち上がりエッジでデータ信号DINを保持して出力する。このとき、第一DFF202はクロック入力の立ち上がりエッジから信号遅延時間tdだけ遅れて信号Q1を出力する。
信号Q2は第二DFF203の出力信号であり、第二DFF203はクロック信号VCOCLKの立下りエッジで信号Q1を保持して出力する。このとき、第二DFF203はクロック入力の立下りエッジから遅れて信号Q2を出力するが、第二DFF203が第一DFF202と同じフリップフロップで構成されている場合、クロック入力の立下りエッジから信号Q2が出力されるまでの遅延時間はtdである。
図3は、本開示の位相比較回路102の各部におけるタイミングチャートである。クロック信号VCOCLKの立ち上がりエッジの位置がTshだけシフトした位相関係にある場合の、各信号のタイミングを示している。
遅延データ信号DIN_Dは、データ信号DINが第一遅延回路201、第二遅延回路204の縦続接続により遅延時間tDL12だけ遅延した信号である。
信号Q1は第一DFF202の出力信号であり、第一DFF202はクロック信号VCOCLKの立ち上がりエッジでデータ信号DINを保持して出力する。このとき、第一DFF202はクロック入力の立ち上がりエッジから信号遅延時間tdだけ遅れて信号Q1を出力する。
信号Q2は第二DFF203の出力信号であり、第二DFF203はクロック信号VCOCLKの立下りエッジで信号Q1を保持して出力する。このとき、第二DFF203はクロック入力の立下りエッジから遅れて信号Q2を出力するが、第二DFF203が第一DFF202と同じフリップフロップで構成されている場合、クロック入力の立下りエッジから信号Q2が出力されるまでの遅延時間はtdである。
信号UPは第一EXOR205の出力信号であり、位相比較回路102の出力信号となる。
信号DNは第二EXOR206の出力信号であり、位相比較回路102の出力信号となる。
信号UPは遅延データ信号DIN_Dと信号Q1を入力とする第一EXOR205の出力であり、遅延データ信号DIN_Dと信号Q1の値が異なっているときにHレベルとなるパルス信号である。
信号DNは信号Q1と信号Q2を入力とする第二EXOR206の出力であり、信号Q1と信号Q2の値が異なっているときにHレベルとなるパルス信号である。
信号DNは第二EXOR206の出力信号であり、位相比較回路102の出力信号となる。
信号UPは遅延データ信号DIN_Dと信号Q1を入力とする第一EXOR205の出力であり、遅延データ信号DIN_Dと信号Q1の値が異なっているときにHレベルとなるパルス信号である。
信号DNは信号Q1と信号Q2を入力とする第二EXOR206の出力であり、信号Q1と信号Q2の値が異なっているときにHレベルとなるパルス信号である。
信号DNのパルス幅は図3に示す動作例からわかるように、常にTp/2である。一方、信号UPのパルス幅Tupは、データ信号DINとクロック信号VCOCLKの位相差が図3に示す位相関係にある場合、次の式で表現することができる。
Tup=Tp/2+Tsh+(td−tDL12)
CDRを構成するPLLは、信号UPと信号DNのパルス幅が等しくなるときの位相関係でロックする。そのため、図3に示すようにTshの時間だけクロック信号VCOCLKの立ち上がりエッジの位置がシフトした位相関係でロックするためには、遅延時間tDL12の値は、Tsh+(td−tDL12)=0の関係が成立するような値である必要がある。すなわち、tDL12=Tsh+tdである必要がある。遅延時間tDL12は、第一遅延回路201と第二遅延回路204の縦続接続による遅延時間である。そこで一例として、第一遅延回路201及び第二遅延回路204の遅延時間は、いずれか一方が第一DFF202の最適シフト時間Tshであり、他方が第一DFF202の遅延時間tdとすることで実現できる。
このように、本開示の位相比較回路102により、図2に示すように、最適シフト時間Tshの時間だけクロック信号VCOCLKの立ち上がりエッジの位置がシフトした位相関係でロックする。
このように、本開示の位相比較回路102により、図2に示すように、最適シフト時間Tshの時間だけクロック信号VCOCLKの立ち上がりエッジの位置がシフトした位相関係でロックする。
[第一実施形態:Dフリップフロップと等しい回路構成の遅延回路を用いた位相比較回路401]
図4は、本開示の第一の実施形態に係る位相比較回路401の回路図である。
第一DFF202は、立ち上がりエッジトリガのDフリップフロップであり、マスターラッチである第一Dラッチ402とスレーブラッチである第二Dラッチ403の組み合わせからなる、マスタースレーブ型にて構成される。
第一Dラッチ402のQ出力端子は第二Dラッチ403のD端子に接続されている。第一Dラッチ402のE入力は反転されたクロック信号VCOCLKが入力され、第二Dラッチ403のE入力はクロック信号VCOCLKが入力される。
図4は、本開示の第一の実施形態に係る位相比較回路401の回路図である。
第一DFF202は、立ち上がりエッジトリガのDフリップフロップであり、マスターラッチである第一Dラッチ402とスレーブラッチである第二Dラッチ403の組み合わせからなる、マスタースレーブ型にて構成される。
第一Dラッチ402のQ出力端子は第二Dラッチ403のD端子に接続されている。第一Dラッチ402のE入力は反転されたクロック信号VCOCLKが入力され、第二Dラッチ403のE入力はクロック信号VCOCLKが入力される。
Dフリップフロップの最適シフト時間は、多くの場合、Dフリップフロップのセットアップ時間であり、マスターラッチである第一Dラッチ402がデータ入力端子Dの論理状態を保持するために必要な時間である。そのため、E入力を論理の「真」にしてイネーブル状態にした時の、D端子からQ端子に至る遅延時間に等しくなる。
Dフリップフロップの信号遅延時間は、多くの場合、スレーブラッチである第二Dラッチ403のE入力の立ち上がりエッジからQ端子に出力されるまでの遅延時間である。そのため、E入力を論理の「偽」にしてイネーブル状態にした時の、D端子からQ端子に至る遅延時間にほぼ等しくなる。
そこで、第一Dラッチ402の遅延時間は、第一DFF202の最適シフト時間Tshに設定する。そして、第二Dラッチ403の遅延時間は、第二DFF203の出力遅延時間tdに設定する。これらを実現するために、第一遅延回路201として第三Dラッチ404を、第二遅延回路204として第四Dラッチ405を配置する。
第三Dラッチ404は第一Dラッチ402と同じ回路であり、E入力を論理の「偽」に固定して、イネーブル状態(アンラッチ状態)にする。そして、第四Dラッチ405は第二Dラッチ403と同じ回路であり、E入力を論理の「真」に固定して、イネーブル状態にする。
このように、第一DFF202を構成するDラッチと同じ構成のDラッチを第一遅延回路201と第二遅延回路204として配置し、E入力を適切な論理値に固定することで、本開示の第一の実施形態に係る位相比較回路401を実現できる。
Dフリップフロップの信号遅延時間は、多くの場合、スレーブラッチである第二Dラッチ403のE入力の立ち上がりエッジからQ端子に出力されるまでの遅延時間である。そのため、E入力を論理の「偽」にしてイネーブル状態にした時の、D端子からQ端子に至る遅延時間にほぼ等しくなる。
そこで、第一Dラッチ402の遅延時間は、第一DFF202の最適シフト時間Tshに設定する。そして、第二Dラッチ403の遅延時間は、第二DFF203の出力遅延時間tdに設定する。これらを実現するために、第一遅延回路201として第三Dラッチ404を、第二遅延回路204として第四Dラッチ405を配置する。
第三Dラッチ404は第一Dラッチ402と同じ回路であり、E入力を論理の「偽」に固定して、イネーブル状態(アンラッチ状態)にする。そして、第四Dラッチ405は第二Dラッチ403と同じ回路であり、E入力を論理の「真」に固定して、イネーブル状態にする。
このように、第一DFF202を構成するDラッチと同じ構成のDラッチを第一遅延回路201と第二遅延回路204として配置し、E入力を適切な論理値に固定することで、本開示の第一の実施形態に係る位相比較回路401を実現できる。
第一DFF202を構成するDラッチと同じ構成のDラッチを第一遅延回路201と第二遅延回路204として配置する、ということは、すなわち、第一DFF202を構成するゲート回路の論理段数と、第一遅延回路201と第二遅延回路204を構成するゲート回路の論理段数は自ずと等しくなる。なお、集積回路の設計上の都合で、第一遅延回路201と第二遅延回路204を構成するゲート回路の論理段数を、第一DFF202より多くしてもよい。
[第一DFFと遅延回路のバリエーション]
これより、図5から図9にかけて、第一DFFと遅延回路のバリエーションを説明する。
《第一の回路例》
図5A及びBは、第一DFFと第一遅延回路と第二遅延回路の、第一の回路例である。
図5Aは、第一DFF501の回路図である。
第一DFF501のD端子は、第一トランスファゲート502に接続される。第一トランスファゲート502はMOSスイッチとも呼ばれる。第一トランスファゲート502はクロック端子の状態が論理の「偽」の時にオン状態になる。なお、図5中、「CKP」は論理反転されていないクロック端子を表し、「CKN」は論理反転されているクロック端子を表す。後述する図6及び図7についても同様である。
第一トランスファゲート502には、第一NOTゲート503が接続されている。
第一NOTゲート503には、第二NOTゲート504と第二トランスファゲート505が接続されている。第二トランスファゲート505はクロック端子が論理の「真」の時にオン状態になる。
第二トランスファゲート505には、第三NOTゲート506と第五NOTゲート507が接続されている。第五NOTゲート507の出力端子は第一DFF501のQ出力端子となる。
第二NOTゲート504には、第三トランスファゲート508が接続されている。第三トランスファゲート508はクロック端子が論理の「真」の時にオン状態になる。
第三トランスファゲート508には、第一トランスファゲート502と第一NOTゲート503が接続されている。
第三NOTゲート506には、第四NOTゲート509が接続されている。
第四NOTゲート509には、第四トランスファゲート510が接続されている。第四トランスファゲート510はクロック端子が論理の「偽」の時にオン状態になる。
第四トランスファゲート510には、第二トランスファゲート505と第三NOTゲート506と第五NOTゲート507が接続されている。
これより、図5から図9にかけて、第一DFFと遅延回路のバリエーションを説明する。
《第一の回路例》
図5A及びBは、第一DFFと第一遅延回路と第二遅延回路の、第一の回路例である。
図5Aは、第一DFF501の回路図である。
第一DFF501のD端子は、第一トランスファゲート502に接続される。第一トランスファゲート502はMOSスイッチとも呼ばれる。第一トランスファゲート502はクロック端子の状態が論理の「偽」の時にオン状態になる。なお、図5中、「CKP」は論理反転されていないクロック端子を表し、「CKN」は論理反転されているクロック端子を表す。後述する図6及び図7についても同様である。
第一トランスファゲート502には、第一NOTゲート503が接続されている。
第一NOTゲート503には、第二NOTゲート504と第二トランスファゲート505が接続されている。第二トランスファゲート505はクロック端子が論理の「真」の時にオン状態になる。
第二トランスファゲート505には、第三NOTゲート506と第五NOTゲート507が接続されている。第五NOTゲート507の出力端子は第一DFF501のQ出力端子となる。
第二NOTゲート504には、第三トランスファゲート508が接続されている。第三トランスファゲート508はクロック端子が論理の「真」の時にオン状態になる。
第三トランスファゲート508には、第一トランスファゲート502と第一NOTゲート503が接続されている。
第三NOTゲート506には、第四NOTゲート509が接続されている。
第四NOTゲート509には、第四トランスファゲート510が接続されている。第四トランスファゲート510はクロック端子が論理の「偽」の時にオン状態になる。
第四トランスファゲート510には、第二トランスファゲート505と第三NOTゲート506と第五NOTゲート507が接続されている。
図5Bは、第一遅延回路511と第二遅延回路521の回路図である。図5Bの回路は、図5Aに示す第一DFF501と全く同一である。異なる点は、第一トランスファゲート502及び第二トランスファゲート505が常時オン状態であり、第三トランスファゲート508及び第四トランスファゲート510が常時オフ状態である点である。すなわち、Dフリップフロップを構成するマスターラッチとスレーブラッチが共にイネーブル状態になるように、第一トランスファゲート502及び第二トランスファゲート505を常時オン状態、第三トランスファゲート508及び第四トランスファゲート510を常時オフ状態に設定する。
論理回路として実質的に機能していない第二NOTゲート504、第三NOTゲート506、第四NOTゲート509、第三トランスファゲート508及び第四トランスファゲート510を残しているのは、第一遅延回路511と第二遅延回路521の電気的特性を第一DFF501と同一にするためである。電気的特性を揃えることで、無調整であっても、製造ばらつき、及び電圧や温度等の動作環境によらず、遅延時間を第一DFF501の最適シフト時間Tsh及び出力遅延時間tdに等しく揃えることが期待できる。
《第二の回路例》
図6A及びBは、第一DFFと第一遅延回路と第二遅延回路の、第二の回路例である。
図6Aは、第一DFF601の回路図である。第一DFF601はNANDゲートを用いて構成される。
第一DFF601のD端子は、第一NANDゲート602の一方の入力端子に接続される。
第一NANDゲート602の出力端子は第二NANDゲート603の一方の入力端子と第三NANDゲート604の一方の入力端子に接続される。第一NANDゲート602の他方の入力端子と第二NANDゲート603の他方の入力端子には、第一DFF601の論理反転されているクロック端子CKNが接続される。
第三NANDゲート604の出力端子は第四NANDゲート605の一方の入力端子と第五NANDゲート606の一方の入力端子に接続される。第四NANDゲート605の他方の入力端子には、第二NANDゲート603の出力端子が接続される。第三NANDゲート604の他方の入力端子には、第四NANDゲート605の出力端子が接続される。
第一NANDゲート602、第二NANDゲート603、第三NANDゲート604及び第四NANDゲート605は、マスターラッチを構成する。
図6A及びBは、第一DFFと第一遅延回路と第二遅延回路の、第二の回路例である。
図6Aは、第一DFF601の回路図である。第一DFF601はNANDゲートを用いて構成される。
第一DFF601のD端子は、第一NANDゲート602の一方の入力端子に接続される。
第一NANDゲート602の出力端子は第二NANDゲート603の一方の入力端子と第三NANDゲート604の一方の入力端子に接続される。第一NANDゲート602の他方の入力端子と第二NANDゲート603の他方の入力端子には、第一DFF601の論理反転されているクロック端子CKNが接続される。
第三NANDゲート604の出力端子は第四NANDゲート605の一方の入力端子と第五NANDゲート606の一方の入力端子に接続される。第四NANDゲート605の他方の入力端子には、第二NANDゲート603の出力端子が接続される。第三NANDゲート604の他方の入力端子には、第四NANDゲート605の出力端子が接続される。
第一NANDゲート602、第二NANDゲート603、第三NANDゲート604及び第四NANDゲート605は、マスターラッチを構成する。
第五NANDゲート606の出力端子は第六NANDゲート607の一方の入力端子と第七NANDゲート608の一方の入力端子に接続される。第五NANDゲート606の他方の入力端子と第六NANDゲート607の他方の入力端子には、第一DFF601の論理反転されていないクロック端子CKPが接続される。
第七NANDゲート608の出力端子は第八NANDゲート609の一方の入力端子に接続される。第八NANDゲート609の他方の入力端子には、第六NANDゲート607の出力端子が接続される。第七NANDゲート608の他方の入力端子には、第八NANDゲート609の出力端子が接続される。
第八NANDゲート609の出力端子にはNOTゲート610が接続され、NOTゲート610の出力端子が第一DFF601のQ端子に接続される。
第五NANDゲート606、第六NANDゲート607、第七NANDゲート608、第八NANDゲート609及びNOTゲート610は、スレーブラッチを構成する。
第七NANDゲート608の出力端子は第八NANDゲート609の一方の入力端子に接続される。第八NANDゲート609の他方の入力端子には、第六NANDゲート607の出力端子が接続される。第七NANDゲート608の他方の入力端子には、第八NANDゲート609の出力端子が接続される。
第八NANDゲート609の出力端子にはNOTゲート610が接続され、NOTゲート610の出力端子が第一DFF601のQ端子に接続される。
第五NANDゲート606、第六NANDゲート607、第七NANDゲート608、第八NANDゲート609及びNOTゲート610は、スレーブラッチを構成する。
図6Bは、第一遅延回路611と第二遅延回路621の回路図である。図6Bの回路は、図6Aの回路と全く同一である。異なる点は、第一NANDゲート602及び第二NANDゲート603に供給される、論理反転されているクロック端子CKNにクロック信号を供給される代わりに、常時論理の「真」(「H」)が与えられている点である。そして同様に、第五NANDゲート606及び第六NANDゲート607に供給される、論理反転されていないクロック端子CKPにクロック信号を供給される代わりに、常時論理の「真」が与えられている点である。すなわち、Dフリップフロップを構成するマスターラッチとスレーブラッチが共にイネーブル状態になるように、クロック信号に相当する論理を常時「真」に設定する。
《第三の回路例》
図7及び図8は、第一DFFと第一遅延回路と第二遅延回路の、第三の回路例である。
図7は、第一DFF701の回路図である。
第一PチャネルMOSFET(以下「PチャネルMOSFET」を「PMOSFET」、「NチャネルMOSFET」を「NMOSFET」と略す)702のソースは電源ノードに接続される。第一PMOSFET702のドレインは第二PMOSFET703のソースに接続されている。
第二PMOSFET703のドレインは第三NMOSFET704のドレインに接続されている。
第三NMOSFET704のソースは第四NMOSFET705のドレインに接続されている。
第四NMOSFET705のソースは接地ノードに接続されている。
第一PMOSFET702のゲートと第四NMOSFET705のゲートは共に接続され、D端子となる。
第二PMOSFET703のゲートは論理反転されているクロック端子CKNとなる。
第三NMOSFET704のゲートは論理反転されていないクロック端子CKPとなる。
第一PMOSFET702、第二PMOSFET703、第三NMOSFET704及び第四NMOSFET705は、NOTゲートを含むトランスファゲートを構成する。第二PMOSFET703のドレインと第三NMOSFET704のドレインはトランスファゲートの出力端子となる。
図7及び図8は、第一DFFと第一遅延回路と第二遅延回路の、第三の回路例である。
図7は、第一DFF701の回路図である。
第一PチャネルMOSFET(以下「PチャネルMOSFET」を「PMOSFET」、「NチャネルMOSFET」を「NMOSFET」と略す)702のソースは電源ノードに接続される。第一PMOSFET702のドレインは第二PMOSFET703のソースに接続されている。
第二PMOSFET703のドレインは第三NMOSFET704のドレインに接続されている。
第三NMOSFET704のソースは第四NMOSFET705のドレインに接続されている。
第四NMOSFET705のソースは接地ノードに接続されている。
第一PMOSFET702のゲートと第四NMOSFET705のゲートは共に接続され、D端子となる。
第二PMOSFET703のゲートは論理反転されているクロック端子CKNとなる。
第三NMOSFET704のゲートは論理反転されていないクロック端子CKPとなる。
第一PMOSFET702、第二PMOSFET703、第三NMOSFET704及び第四NMOSFET705は、NOTゲートを含むトランスファゲートを構成する。第二PMOSFET703のドレインと第三NMOSFET704のドレインはトランスファゲートの出力端子となる。
第二PMOSFET703のドレインと第三NMOSFET704のドレインは、第五PMOSFET706及び第六NMOSFET707のゲートに接続される。
第五PMOSFET706のソースは電源ノードに接続される。第五PMOSFET706のドレインは第六PMOSFETのソースに接続されている。第六NMOSFET707のソースは接地ノードに接続されている。
第五PMOSFET706及び第六NMOSFET707は、NOTゲートを構成する。第五PMOSFET706のドレインと第六NMOSFET707のドレインはNOTゲートの出力端子となる。
第五PMOSFET706のソースは電源ノードに接続される。第五PMOSFET706のドレインは第六PMOSFETのソースに接続されている。第六NMOSFET707のソースは接地ノードに接続されている。
第五PMOSFET706及び第六NMOSFET707は、NOTゲートを構成する。第五PMOSFET706のドレインと第六NMOSFET707のドレインはNOTゲートの出力端子となる。
第七PMOSFET708、第八PMOSFET709、第九NMOSFET710及び第十NMOSFET711は、第一PMOSFET702、第二PMOSFET703、第三NMOSFET704及び第四NMOSFET705と同様に、NOTゲートを含むトランスファゲートを構成する。
第七PMOSFET708は第一PMOSFET702に、第八PMOSFET709は第二PMOSFET703に、第九NMOSFET710は第三NMOSFET704に、第十NMOSFET711は第四NMOSFET705に、それぞれ対応する。
第七PMOSFET708のゲートと第十NMOSFET711のゲートは共に、第五PMOSFET706のドレインと第六NMOSFET707のドレインに接続される。
第八PMOSFET709のゲートは論理反転されていないクロック端子CKPとなる。
第九NMOSFET710のゲートは論理反転されているクロック端子CKNとなる。
第八PMOSFET709のドレインと第九NMOSFET710のドレインは第二PMOSFET703のドレインと第三NMOSFET704のドレインに接続される。
第七PMOSFET708は第一PMOSFET702に、第八PMOSFET709は第二PMOSFET703に、第九NMOSFET710は第三NMOSFET704に、第十NMOSFET711は第四NMOSFET705に、それぞれ対応する。
第七PMOSFET708のゲートと第十NMOSFET711のゲートは共に、第五PMOSFET706のドレインと第六NMOSFET707のドレインに接続される。
第八PMOSFET709のゲートは論理反転されていないクロック端子CKPとなる。
第九NMOSFET710のゲートは論理反転されているクロック端子CKNとなる。
第八PMOSFET709のドレインと第九NMOSFET710のドレインは第二PMOSFET703のドレインと第三NMOSFET704のドレインに接続される。
第十一PMOSFET712、第十二PMOSFET713、第十三NMOSFET714及び第十四NMOSFET715は、第一PMOSFET702、第二PMOSFET703、第三NMOSFET704及び第四NMOSFET705と同様に、NOTゲートを含むトランスファゲートを構成する。
第十一PMOSFET712は第一PMOSFET702に、第十二PMOSFET713は第二PMOSFET703に、第十三NMOSFET714は第三NMOSFET704に、第十四NMOSFET715は第四NMOSFET705に、それぞれ対応する。
第十一PMOSFET712のゲートと第十四NMOSFET715のゲートは共に、第二PMOSFET703のドレインと第三NMOSFET704のドレインに接続される。
第十二PMOSFET713のゲートは論理反転されているクロック端子CKNとなる。
第十三NMOSFET714のゲートは論理反転されていないクロック端子CKPとなる。
第十一PMOSFET712は第一PMOSFET702に、第十二PMOSFET713は第二PMOSFET703に、第十三NMOSFET714は第三NMOSFET704に、第十四NMOSFET715は第四NMOSFET705に、それぞれ対応する。
第十一PMOSFET712のゲートと第十四NMOSFET715のゲートは共に、第二PMOSFET703のドレインと第三NMOSFET704のドレインに接続される。
第十二PMOSFET713のゲートは論理反転されているクロック端子CKNとなる。
第十三NMOSFET714のゲートは論理反転されていないクロック端子CKPとなる。
第十五PMOSFET716及び第十六NMOSFET717は、第五PMOSFET706及び第六NMOSFET707と同様に、NOTゲートを構成する。第十五PMOSFET716のドレインと第十六NMOSFET717のドレインはNOTゲートの出力端子となる。
第十二PMOSFET713のドレインと第十三NMOSFET714のドレインは、第十五PMOSFET716及び第十六NMOSFET717のゲートに接続される。
第十二PMOSFET713のドレインと第十三NMOSFET714のドレインは、第十五PMOSFET716及び第十六NMOSFET717のゲートに接続される。
第十七PMOSFET718、第十八PMOSFET719、第十九NMOSFET720及び第二十NMOSFET721は、第一PMOSFET702、第二PMOSFET703、第三NMOSFET704及び第四NMOSFET705と同様に、NOTゲートを含むトランスファゲートを構成する。
第十七PMOSFET718は第一PMOSFET702に、第十八PMOSFET719は第二PMOSFET703に、第十九NMOSFET720は第三NMOSFET704に、第二十NMOSFET721は第四NMOSFET705に、それぞれ対応する。
第十七PMOSFET718のゲートと第二十NMOSFET721のゲートは共に、第十五PMOSFET716のドレインと第十六NMOSFET717のドレインに接続される。
第十八PMOSFET719のゲートは論理反転されていないクロック端子CKPとなる。
第十九NMOSFET720のゲートは論理反転されているクロック端子CKNとなる。
第十八PMOSFET719のドレインと第十九NMOSFET720のドレインは第十二PMOSFET713のドレインと第十三NMOSFET714のドレインに接続される。
第十二PMOSFET713のドレインと第十三NMOSFET714のドレインは、第一DFF701のQ端子となる。
第十七PMOSFET718は第一PMOSFET702に、第十八PMOSFET719は第二PMOSFET703に、第十九NMOSFET720は第三NMOSFET704に、第二十NMOSFET721は第四NMOSFET705に、それぞれ対応する。
第十七PMOSFET718のゲートと第二十NMOSFET721のゲートは共に、第十五PMOSFET716のドレインと第十六NMOSFET717のドレインに接続される。
第十八PMOSFET719のゲートは論理反転されていないクロック端子CKPとなる。
第十九NMOSFET720のゲートは論理反転されているクロック端子CKNとなる。
第十八PMOSFET719のドレインと第十九NMOSFET720のドレインは第十二PMOSFET713のドレインと第十三NMOSFET714のドレインに接続される。
第十二PMOSFET713のドレインと第十三NMOSFET714のドレインは、第一DFF701のQ端子となる。
図8は、第一遅延回路801と第二遅延回路811の回路図である。図8の回路は、図7の回路と全く同一である。異なる点は、第二PMOSFET703、第九NMOSFET710、第十二PMOSFET713及び第十九NMOSFET720のゲートには論理の「偽」(「L」)を、第三NMOSFET704、第八PMOSFET709、第十三NMOSFET714及び第十八PMOSFET719のゲートには論理の「真」(「H」)を、常時与えている点である。
すなわち、図5Bに示した第一の回路例と同様に、図5Bの第一トランスファゲート502に実質的に相当する第一PMOSFET702、第二PMOSFET703、第三NMOSFET704及び第四NMOSFET705を常時オン状態に設定する。また、図5Bの第二トランスファゲート505に実質的に相当する第十一PMOSFET712、第十二PMOSFET713、第十三NMOSFET714及び第十四NMOSFET715を常時オン状態に設定する。そして、図5Bの第三トランスファゲート508に実質的に相当する第七PMOSFET708、第八PMOSFET709、第九NMOSFET710及び第十NMOSFET711を常時オフ状態に設定する。更に、図5Bの第四トランスファゲート510に実質的に相当する第十七PMOSFET718、第十八PMOSFET719、第十九NMOSFET720及び第二十NMOSFET721を常時オフ状態に設定する。
すなわち、図5Bに示した第一の回路例と同様に、図5Bの第一トランスファゲート502に実質的に相当する第一PMOSFET702、第二PMOSFET703、第三NMOSFET704及び第四NMOSFET705を常時オン状態に設定する。また、図5Bの第二トランスファゲート505に実質的に相当する第十一PMOSFET712、第十二PMOSFET713、第十三NMOSFET714及び第十四NMOSFET715を常時オン状態に設定する。そして、図5Bの第三トランスファゲート508に実質的に相当する第七PMOSFET708、第八PMOSFET709、第九NMOSFET710及び第十NMOSFET711を常時オフ状態に設定する。更に、図5Bの第四トランスファゲート510に実質的に相当する第十七PMOSFET718、第十八PMOSFET719、第十九NMOSFET720及び第二十NMOSFET721を常時オフ状態に設定する。
《第四の回路例》
図9は、第一遅延回路901と第二遅延回路911の、第四の回路例である。図9の回路の、図8の回路と異なる点は、第二PMOSFET703と第三NMOSFET704のドレインが、第十二PMOSFET713と第十三NMOSFET714のゲートに接続されており、第十一PMOSFET712のゲートには論理の「偽」が、第十四NMOSFET715のゲートには論理の「真」が、常時与えられている点である。
図9の回路の第二遅延回路911は、図7に示す第一DFF701のマスターラッチの出力信号を、スレーブラッチのE入力とする構成とし、さらに、第十一PMOSFET712と第十四NMOSFET715を常時オン状態としている。これにより、第二遅延回路911の遅延時間は、第一DFF701でのクロック入力の立ち上がりエッジから信号Q1が出力されるまでの遅延時間をより高い精度で実現することができる。
図9は、第一遅延回路901と第二遅延回路911の、第四の回路例である。図9の回路の、図8の回路と異なる点は、第二PMOSFET703と第三NMOSFET704のドレインが、第十二PMOSFET713と第十三NMOSFET714のゲートに接続されており、第十一PMOSFET712のゲートには論理の「偽」が、第十四NMOSFET715のゲートには論理の「真」が、常時与えられている点である。
図9の回路の第二遅延回路911は、図7に示す第一DFF701のマスターラッチの出力信号を、スレーブラッチのE入力とする構成とし、さらに、第十一PMOSFET712と第十四NMOSFET715を常時オン状態としている。これにより、第二遅延回路911の遅延時間は、第一DFF701でのクロック入力の立ち上がりエッジから信号Q1が出力されるまでの遅延時間をより高い精度で実現することができる。
[第二実施形態:可変遅延回路と遅延量制御部を用いたCDR1001と位相比較回路1002]
第一実施形態は、無調整で所望の遅延時間を実現する遅延回路を含む位相比較回路401を開示して説明した。これに対し、可変遅延回路を用いて、遅延量を適切に制御することで、クロックマージンを最大にする位相比較回路1002を実現できる。
図10A及びBは、第二の実施形態に係るCDR1001のブロック図と、位相比較回路1002の回路図である。
図10AはCDR1001のブロック図である。図示を簡略にするため、周波数位相比較回路103、分周器106、ロック検出器104及びマルチプレクサ107a及び107bは除外している。
データ信号DINは、位相比較回路1002と遅延量制御部1003に入力される。遅延量制御部1003には、電圧制御発振器105から出力されるクロック信号VCOCLKも入力される。遅延量制御部1003は、位相比較回路1002に遅延設定情報を出力する。
図10Bは、CDR1001内の位相比較回路1002の回路図である。位相比較回路1002は、図2の位相比較回路102の第一遅延回路201と第二遅延回路204を、可変遅延回路1004に置き換えた構成である。
可変遅延回路1004は遅延量制御部1003から出力される遅延設定情報を受けて、所定の遅延時間を設定する。この可変遅延回路1004が設定する可変遅延時間VTDLが、VTDL=Tsh+tdの関係になるように、遅延量制御部1003は遅延設定情報を出力する。
第一実施形態は、無調整で所望の遅延時間を実現する遅延回路を含む位相比較回路401を開示して説明した。これに対し、可変遅延回路を用いて、遅延量を適切に制御することで、クロックマージンを最大にする位相比較回路1002を実現できる。
図10A及びBは、第二の実施形態に係るCDR1001のブロック図と、位相比較回路1002の回路図である。
図10AはCDR1001のブロック図である。図示を簡略にするため、周波数位相比較回路103、分周器106、ロック検出器104及びマルチプレクサ107a及び107bは除外している。
データ信号DINは、位相比較回路1002と遅延量制御部1003に入力される。遅延量制御部1003には、電圧制御発振器105から出力されるクロック信号VCOCLKも入力される。遅延量制御部1003は、位相比較回路1002に遅延設定情報を出力する。
図10Bは、CDR1001内の位相比較回路1002の回路図である。位相比較回路1002は、図2の位相比較回路102の第一遅延回路201と第二遅延回路204を、可変遅延回路1004に置き換えた構成である。
可変遅延回路1004は遅延量制御部1003から出力される遅延設定情報を受けて、所定の遅延時間を設定する。この可変遅延回路1004が設定する可変遅延時間VTDLが、VTDL=Tsh+tdの関係になるように、遅延量制御部1003は遅延設定情報を出力する。
図11は、遅延量制御部1003の回路図である。
データ信号DINは、第三DFF1101のD端子に入力される。第三DFF1101のQ出力端子は、第四DFF1102のD端子に入力される。第四DFF1102のQ出力端子は、第五DFF1103のD端子に入力される。第五DFF1103のQ出力端子は、第六DFF1104のD端子に入力される。
データ信号DINは、第三DFF1101のD端子に入力される。第三DFF1101のQ出力端子は、第四DFF1102のD端子に入力される。第四DFF1102のQ出力端子は、第五DFF1103のD端子に入力される。第五DFF1103のQ出力端子は、第六DFF1104のD端子に入力される。
データ信号DINは、第七DFF1105のD端子にも入力される。第七DFF1105のQ出力端子は、第八DFF1106のD端子に入力される。第八DFF1106のQ出力端子は、第九DFF1107のD端子に入力される。
第三DFF1101、第四DFF1102及び第五DFF1103のクロック端子には、クロック信号VCOCLKを論理反転した信号¬VCOCLK(「¬」は論理否定)が入力される。
第六DFF1104、第七DFF1105、第八DFF1106及び第九DFF1107のクロック端子には、論理反転されないクロック信号VCOCLKが入力される。
第六DFF1104及び第九DFF1107のQ出力端子は、第三EXOR1108の入力端子にそれぞれ接続される。
第六DFF1104、第七DFF1105、第八DFF1106及び第九DFF1107のクロック端子には、論理反転されないクロック信号VCOCLKが入力される。
第六DFF1104及び第九DFF1107のQ出力端子は、第三EXOR1108の入力端子にそれぞれ接続される。
第三EXOR1108の出力端子は遅延制御回路1109に接続される。
第三DFF1101、第四DFF1102、第五DFF1103、第六DFF1104、第七DFF1105、第八DFF1106及び第九DFF1107は、全て図10Bの第一DFF701と同じ回路構成である。
第三DFF1101、第四DFF1102、第五DFF1103、第六DFF1104、第七DFF1105、第八DFF1106及び第九DFF1107は、全て図10Bの第一DFF701と同じ回路構成である。
図12A及びBは、遅延量制御部1003の各部におけるタイミングチャートである。
第三DFF1101、第四DFF1102及び第五DFF1103のクロック端子には、クロック信号VCOCLKを論理反転した信号¬VCOCLKが入力される。つまり、クロック信号VCOCLKの立下りエッジで入力信号を記憶することとなる。
第三DFF1101、第四DFF1102及び第五DFF1103のクロック端子には、クロック信号VCOCLKを論理反転した信号¬VCOCLKが入力される。つまり、クロック信号VCOCLKの立下りエッジで入力信号を記憶することとなる。
先ず、遅延制御回路1109は可変遅延回路1004の遅延時間を、想定される最適シフト時間Tshより長い状態に設定しておく。そして、データ信号DINに、CDR1001が処理対象とする所定のデータ信号を供給する。すると、第一DFF701及び第三DFF1101の最適シフト時間Tshより遅延時間が長い場合は、図12Bに示すように、クロック信号VCOCLKを論理反転した信号¬VCOCLKのアップエッジが最適シフト時間Tshより遅れるので、第三DFF1101は安定した出力信号Q’を出力する。同様に、第四DFF1102及び第五DFF1103も安定した出力信号を出力するので、第六DFF1104の出力信号QAと、第九DFF1107の出力信号QBの論理は常に一致する。したがって、第三EXOR1108の出力ERRは常に論理の「偽」のままである。
次に、遅延制御回路1109は可変遅延回路1004の遅延時間を徐々に短くする。すると、第一DFF701及び第三DFF1101の最適シフト時間Tshより可変遅延回路1004の遅延時間が短い場合は、図12Aに示すように、クロック信号VCOCLKを反転した信号¬VCOCLKのアップエッジは最適シフト時間Tshの範囲内に入るので、第三DFF1101は出力信号Q’の出力電圧が不安定になるメタステーブル状態(図12A中網掛け部分)を引き起こす。このため、第四DFF1102及び第五DFF1103の出力は不定(Lレベル、もしくはHレベルのいずれかであるが、いずれのレベルを出力するかが一意に定まらない)となるため、第六DFF1104の出力信号QAと、第九DFF1107の出力信号QBの論理が一致しなくなる状態が発生する。したがって、第三EXOR1108の出力ERRに、論理の「真」の状態が生じる状態が発生する。
遅延制御回路1109は、この信号ERRに論理の「真」が現れるようになる設定にて、可変遅延回路1004の遅延時間を設定する。
遅延制御回路1109は、この信号ERRに論理の「真」が現れるようになる設定にて、可変遅延回路1004の遅延時間を設定する。
クロック信号VCOCLKを論理反転した信号¬VCOCLKがクロック端子に入力されるDフリップフロップを、第三DFF1101、第四DFF1102及び第五DFF1103と、三つ設けている理由は、第三DFF1101がメタステーブル状態であっても、第三EXOR1108の入力信号QAをメタステーブル状態にしないためである。メタステーブル状態では回路が不安定な状態にあるので、第三EXOR1108及び遅延制御回路1109が誤動作する懸念がある。そのため、第三DFF1108の入力信号QAをLレベル、もしくはHレベルのいずれかの状態にすることで、第三EXOR1108及び遅延制御回路1109が誤動作することを回避する。
[第三実施形態:データ送受信システムの全体構成]
図13は、本開示の第三の実施形態に係る、データ送受信システム1301のブロック図である。
データ送信装置1302は、データ送信部1303と、エンコーダ1304と、シリアライザ1305と、送信PLL1306を含む。
データ送信部1303が生成する送信データは、エンコーダ1304に供給される。エンコーダ1304は、一定以上「0」又は「1」が連続しないエンコード方式で、データ送信部1303から入力されるデータをエンコードする。エンコード方式の例としては、8b/10b、64b/66b、EFM、1−7変調等が挙げられる。
エンコーダ1304から出力される変調データは、シリアライザ1305によってパラレル−シリアル変換が施される。この時シリアライザ1305は、送信PLL1306から出力される送信クロックを用いて、クロックと変調データを所定のビットフォーマットに従って時系列上に配置して、クロックを含むデータ信号を出力する。
図13は、本開示の第三の実施形態に係る、データ送受信システム1301のブロック図である。
データ送信装置1302は、データ送信部1303と、エンコーダ1304と、シリアライザ1305と、送信PLL1306を含む。
データ送信部1303が生成する送信データは、エンコーダ1304に供給される。エンコーダ1304は、一定以上「0」又は「1」が連続しないエンコード方式で、データ送信部1303から入力されるデータをエンコードする。エンコード方式の例としては、8b/10b、64b/66b、EFM、1−7変調等が挙げられる。
エンコーダ1304から出力される変調データは、シリアライザ1305によってパラレル−シリアル変換が施される。この時シリアライザ1305は、送信PLL1306から出力される送信クロックを用いて、クロックと変調データを所定のビットフォーマットに従って時系列上に配置して、クロックを含むデータ信号を出力する。
データ送信装置1302が出力するデータ信号は、データ受信装置1307によって受信される。
データ受信装置1307は、増幅器1308と、CDR1309と、デシリアライザ910と、デコーダ911と、データ受信部912を含む。
増幅器1308は、シリアライザ1305が出力する差動入力のデータ信号を、CDR1309が受信することができる振幅レベルに増幅する。
増幅器1308が出力するデータ信号はCDR1309に入力される。CDR1309は前述の第一、第二及び第三の実施形態に係るCDRのいずれかが採用される。
CDR1309から出力される再生データ信号と再生クロック信号は、デシリアライザ1310に入力される。デシリアライザ1310は再生データ信号にシリアル−パラレル変換を施す。
デシリアライザ1310が出力する変調データは、デコーダ1311に入力される。デコーダ1311はエンコーダ1304が施したエンコード方式に従って、変調データをデータにデコード(復調)する。そして、デコーダ1311によって復調されたデータは、データ受信部1312に入力される。
データ受信装置1307は、増幅器1308と、CDR1309と、デシリアライザ910と、デコーダ911と、データ受信部912を含む。
増幅器1308は、シリアライザ1305が出力する差動入力のデータ信号を、CDR1309が受信することができる振幅レベルに増幅する。
増幅器1308が出力するデータ信号はCDR1309に入力される。CDR1309は前述の第一、第二及び第三の実施形態に係るCDRのいずれかが採用される。
CDR1309から出力される再生データ信号と再生クロック信号は、デシリアライザ1310に入力される。デシリアライザ1310は再生データ信号にシリアル−パラレル変換を施す。
デシリアライザ1310が出力する変調データは、デコーダ1311に入力される。デコーダ1311はエンコーダ1304が施したエンコード方式に従って、変調データをデータにデコード(復調)する。そして、デコーダ1311によって復調されたデータは、データ受信部1312に入力される。
なお、図13に示すデータ送受信システム1301は差動接続されているが、単相であってもよい。その場合、増幅器1308は不要になる。
また、データ送信装置1302とデータ受信装置1307との間は信号線にて接続されているが、信号線の代わりに光ディスク等の記憶媒体が存在していてもよい。その場合、データ送信装置1302はデータ記録装置となり、データ受信装置1307はデータ再生装置となる。
また、データ送信装置1302とデータ受信装置1307との間は信号線にて接続されているが、信号線の代わりに光ディスク等の記憶媒体が存在していてもよい。その場合、データ送信装置1302はデータ記録装置となり、データ受信装置1307はデータ再生装置となる。
データ受信装置1307のCDR1309に用いる位相比較回路に、前述の第一及び第二の実施形態に係る位相比較回路のいずれかを採用することで、電源電圧の変動に強く、低電圧の電源でも安定して稼働するデータ受信装置1307を実現できる。また、CDR1309はデータ送受信システム1301全体のコストを低減し、安定性の向上にも寄与する。
本開示は以下のような構成も取ることができる。
<1>
データ信号とクロック信号が入力される第一フリップフロップと、
前記第一フリップフロップの出力信号と、前記クロック信号の論理が反転された信号が入力される第二フリップフロップと、
前記データ信号に対し、前記第一フリップフロップのクロック端子からQ出力端子に至る信号遅延時間以上の遅延時間を与える遅延回路と、
前記遅延回路の出力信号と前記第一フリップフロップの出力信号が入力される第一排他的論理和回路と、
前記第一フリップフロップの出力信号と前記第二フリップフロップの出力信号が入力される第二排他的論理和回路と
を具備する位相比較回路。
<2>
前記遅延回路は、前記データ信号に対し、前記信号遅延時間に前記第一フリップフロップのセットアップ時間を加算した時間以上の遅延を与える、
<1>記載の位相比較回路。
<3>
前記第一フリップフロップは、
第一Dラッチと、
第二Dラッチと
を具備し、
前記遅延回路は、
前記第一Dラッチと同一の回路構成であると共に前記第一Dラッチを常時イネーブル状態に保持する論理信号が与えられる第三Dラッチと、
前記第二Dラッチと同一の回路構成であると共に前記第二Dラッチを常時イネーブル状態に保持する論理信号が与えられる第四Dラッチと
を具備する、<1>記載の位相比較回路。
<4>
前記第三Dラッチは、
常時導通状態に保持される第一トランスファゲートと、
前記第一トランスファゲートに接続されている第一否定回路と、
前記第一否定回路に接続されている第二否定回路と、
前記第二否定回路と前記第一トランスファゲート及び前記第一否定回路に接続され、常時非導通状態に保持される第三トランスファゲートと
を具備し、
前記第四Dラッチは、
常時導通状態に保持される第二トランスファゲートと、
前記第二トランスファゲートに接続されている第三否定回路と、
前記第三否定回路に接続されている第四否定回路と、
前記第四否定回路と前記第二トランスファゲート及び前記第三否定回路に接続され、常時非導通状態に保持される第四トランスファゲートと、
前記第四否定回路と前記第二トランスファゲート及び前記第三否定回路に接続される第五否定回路と
を具備する、<3>記載の位相比較回路。
<5>
前記第三Dラッチは、
一方の入力端子にデータ信号が供給されると共に、他方の入力端子が常時論理の真に保持される第一否定論理積回路と、
一方の入力端子に前記第一否定論理積回路の出力端子が接続されると共に、他方の入力端子が常時論理の真に保持される第二否定論理積回路と、
一方の入力端子に前記第一否定論理積回路の出力端子が接続される第三否定論理積回路と、
一方の入力端子に前記第二否定論理積回路の出力端子が接続され、他方の入力端子に前記第三否定論理積回路の出力端子が接続されると共に、出力端子が前記第三否定論理積回路の他方の入力端子に接続される第四否定論理積回路と
を具備し、
前記第四Dラッチは、
一方の入力端子に前記第三否定論理積回路の出力端子が接続されると共に、他方の入力端子が常時論理の真に保持される第五否定論理積回路と、
一方の入力端子に前記第五否定論理積回路の出力端子が接続されると共に、他方の入力端子が常時論理の真に保持される第六否定論理積回路と、
一方の入力端子に前記第五否定論理積回路の出力端子が接続される第七否定論理積回路と、
一方の入力端子に前記第六否定論理積回路の出力端子が接続され、他方の入力端子に前記第七否定論理積回路の出力端子が接続されると共に、出力端子が前記第七否定論理積回路の他方の入力端子に接続される第八否定論理積回路と、
前記第八否定論理積回路の出力端子に接続される否定回路と
を具備する、<3>記載の位相比較回路。
<6>
前記第三Dラッチは、
ソースが電源ノードに接続され、ゲートにデータ信号が供給されるPチャネル型の第一MOSFETと、
ソースが前記Pチャネル型の第一MOSFETのドレインに接続され、ゲートが常時論理の偽に保持されるPチャネル型の第二MOSFETと、
ドレインが前記Pチャネル型の第二MOSFETのドレインに接続され、ゲートが常時論理の真に保持されるNチャネル型の第三MOSFETと、
ドレインが前記Nチャネル型の第三MOSFETのソースに接続され、ゲートにデータ信号が供給され、ソースが接地ノードに接続されるNチャネル型の第四MOSFETと、
ソースが電源ノードに接続され、ゲートが前記Pチャネル型の第二MOSFETのドレインに接続されるPチャネル型の第五MOSFETと、
ドレインが前記Pチャネル型の第五MOSFETのドレインに接続され、ゲートが前記Pチャネル型の第二MOSFETのドレインに接続され、ソースが接地ノードに接続されるNチャネル型の第六MOSFETと、
ソースが電源ノードに接続され、ゲートが前記Pチャネル型の第五MOSFETのドレインに接続されるPチャネル型の第七MOSFETと、
ソースが前記Pチャネル型の第七MOSFETのドレインに接続され、ゲートが常時論理の真に保持されるPチャネル型の第八MOSFETと、
ドレインが前記Pチャネル型の第八MOSFETのドレイン及び前記Pチャネル型の第二MOSFETのドレインに接続され、ゲートが常時論理の偽に保持されるNチャネル型の第九MOSFETと、
ドレインが前記Nチャネル型の第九MOSFETのソースに接続され、ゲートが前記Pチャネル型の第五MOSFETのドレインに接続され、ソースが接地ノードに接続されるNチャネル型の第十MOSFETと
を具備する、<3>記載の位相比較回路。
<7>
前記第四Dラッチは、前記第三Dラッチと等しい回路構成である、<6>記載の位相比較回路。
<8>
前記第四Dラッチは、
ソースが電源ノードに接続され、ゲートが常時論理の偽に保持されるPチャネル型の第十一MOSFETと、
ソースが前記Pチャネル型の第十一MOSFETのドレインに接続され、ゲートが前記Pチャネル型の第二MOSFETのドレインに接続されるPチャネル型の第十二MOSFETと、
ドレインが前記Pチャネル型の第十二MOSFETのドレインに接続され、ゲートが前記Pチャネル型の第二MOSFETのドレインに接続されるNチャネル型の第十三MOSFETと、
ドレインが前記Nチャネル型の第十三MOSFETのソースに接続され、ゲートが常時論理の真に保持され、ソースが接地ノードに接続されるNチャネル型の第十四MOSFETと、
ソースが電源ノードに接続され、ゲートが前記Pチャネル型の第十二MOSFETのドレインに接続されるPチャネル型の第十五MOSFETと、
ドレインが前記Pチャネル型の第十五MOSFETのドレインに接続され、ゲートが前記Pチャネル型の第十二MOSFETのドレインに接続され、ソースが接地ノードに接続されるNチャネル型の第十六MOSFETと、
ソースが電源ノードに接続され、ゲートが前記Pチャネル型の第十五MOSFETのドレインに接続されるPチャネル型の第十七MOSFETと、
ソースが前記Pチャネル型の第十七MOSFETのドレインに接続され、ゲートが常時論理の真に保持されるPチャネル型の第十八MOSFETと、
ドレインが前記Pチャネル型の第十八MOSFETのドレイン及び前記Pチャネル型の第十二MOSFETのドレインに接続され、ゲートが常時論理の偽に保持されるNチャネル型の第十九MOSFETと、
ドレインが前記Nチャネル型の第十九MOSFETのソースに接続され、ゲートが前記Pチャネル型の第十五MOSFETのドレインに接続され、ソースが接地ノードに接続されるNチャネル型の第二十MOSFETと
を具備する、<6>記載の位相比較回路。
<9>
前記遅延回路は遅延時間を設定する遅延量制御部によって遅延時間が可変制御される可変遅延回路である、<2>記載の位相比較回路。
<10>
前記遅延量制御部は、
前記第一フリップフロップと同一の回路構成であり、データ信号がD端子に入力され、前記クロック信号の論理反転された信号がクロック端子に入力される第三フリップフロップと、
前記第三フリップフロップがセットアップ・ホールド時間のタイミング違反を発生したことを検出して前記遅延時間を可変制御する遅延制御回路と
を具備する、<9>記載の位相比較回路。
<11>
データ信号とクロック信号が入力される第一フリップフロップと、
前記第一フリップフロップの出力信号と、前記クロック信号の論理が反転された信号が入力される第二フリップフロップと、
前記データ信号に対し、前記第一フリップフロップのクロック端子からQ出力端子に至る信号遅延時間以上の遅延時間を与える遅延回路と、
前記遅延回路の出力信号と前記第一フリップフロップの出力信号が入力される第一排他的論理和回路と、
前記第一フリップフロップの出力信号と前記第二フリップフロップの出力信号が入力される第二排他的論理和回路と
を具備する位相比較回路と、
前記クロック信号を出力する発振器と、
前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、
前記データ信号と前記フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較回路と、
前記データ信号と前記フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、
前記判定信号を受けて、前記位相比較回路の信号と前記周波数位相比較回路の信号とを選択するマルチプレクサと、
を具備するクロック・データ・リカバリ回路と、
前記クロック信号を用いて前記データ信号にシリアル−パラレル変換を施すデシリアライザと、
前記デシリアライザが出力する変調データをデコードするデコーダと
を具備するデータ受信装置。
<12>
更に、
前記マルチプレクサの出力信号が入力されるチャージポンプと、
前記チャージポンプの出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器である、<11>記載のデータ受信装置。
<13>
前記遅延回路は、前記データ信号に対し、前記信号遅延時間に前記第一フリップフロップのセットアップ時間を加算した時間以上の遅延を与える、
<12>記載のデータ受信装置。
<14>
前記第一フリップフロップは、
第一Dラッチと、
第二Dラッチと
を具備し、
前記遅延回路は、
前記第一Dラッチと同一の回路構成であると共に前記第一Dラッチを常時イネーブル状態に保持する論理信号が与えられる第三Dラッチと、
前記第二Dラッチと同一の回路構成であると共に前記第二Dラッチを常時イネーブル状態に保持する論理信号が与えられる第四Dラッチと
を具備する、<12>記載のデータ受信装置。
<15>
前記遅延回路は遅延時間を設定する遅延量制御部によって遅延時間が可変制御される可変遅延回路である、<12>記載のデータ受信装置。
<16>
データ信号とクロック信号が入力される第一フリップフロップと、
前記第一フリップフロップの出力信号と、前記クロック信号の論理が反転された信号が入力される第二フリップフロップと、
前記第一フリップフロップの論理段数以上の論理回路を備え、前記データ信号に遅延時間を与える遅延回路と、
前記遅延回路の出力信号と前記第一フリップフロップの出力信号が入力される第一排他的論理和回路と、
前記第一フリップフロップの出力信号と前記第二フリップフロップの出力信号が入力される第二排他的論理和回路と
を具備する位相比較回路。
<17>
前記第一フリップフロップは、
第一Dラッチと、
第二Dラッチと
を具備し、
前記遅延回路は、
前記第一Dラッチと同一の回路構成であると共に前記第一Dラッチを常時イネーブル状態に保持する論理信号が与えられる第三Dラッチと、
前記第二Dラッチと同一の回路構成であると共に前記第二Dラッチを常時イネーブル状態に保持する論理信号が与えられる第四Dラッチと
を具備する、<16>記載の位相比較回路。
<1>
データ信号とクロック信号が入力される第一フリップフロップと、
前記第一フリップフロップの出力信号と、前記クロック信号の論理が反転された信号が入力される第二フリップフロップと、
前記データ信号に対し、前記第一フリップフロップのクロック端子からQ出力端子に至る信号遅延時間以上の遅延時間を与える遅延回路と、
前記遅延回路の出力信号と前記第一フリップフロップの出力信号が入力される第一排他的論理和回路と、
前記第一フリップフロップの出力信号と前記第二フリップフロップの出力信号が入力される第二排他的論理和回路と
を具備する位相比較回路。
<2>
前記遅延回路は、前記データ信号に対し、前記信号遅延時間に前記第一フリップフロップのセットアップ時間を加算した時間以上の遅延を与える、
<1>記載の位相比較回路。
<3>
前記第一フリップフロップは、
第一Dラッチと、
第二Dラッチと
を具備し、
前記遅延回路は、
前記第一Dラッチと同一の回路構成であると共に前記第一Dラッチを常時イネーブル状態に保持する論理信号が与えられる第三Dラッチと、
前記第二Dラッチと同一の回路構成であると共に前記第二Dラッチを常時イネーブル状態に保持する論理信号が与えられる第四Dラッチと
を具備する、<1>記載の位相比較回路。
<4>
前記第三Dラッチは、
常時導通状態に保持される第一トランスファゲートと、
前記第一トランスファゲートに接続されている第一否定回路と、
前記第一否定回路に接続されている第二否定回路と、
前記第二否定回路と前記第一トランスファゲート及び前記第一否定回路に接続され、常時非導通状態に保持される第三トランスファゲートと
を具備し、
前記第四Dラッチは、
常時導通状態に保持される第二トランスファゲートと、
前記第二トランスファゲートに接続されている第三否定回路と、
前記第三否定回路に接続されている第四否定回路と、
前記第四否定回路と前記第二トランスファゲート及び前記第三否定回路に接続され、常時非導通状態に保持される第四トランスファゲートと、
前記第四否定回路と前記第二トランスファゲート及び前記第三否定回路に接続される第五否定回路と
を具備する、<3>記載の位相比較回路。
<5>
前記第三Dラッチは、
一方の入力端子にデータ信号が供給されると共に、他方の入力端子が常時論理の真に保持される第一否定論理積回路と、
一方の入力端子に前記第一否定論理積回路の出力端子が接続されると共に、他方の入力端子が常時論理の真に保持される第二否定論理積回路と、
一方の入力端子に前記第一否定論理積回路の出力端子が接続される第三否定論理積回路と、
一方の入力端子に前記第二否定論理積回路の出力端子が接続され、他方の入力端子に前記第三否定論理積回路の出力端子が接続されると共に、出力端子が前記第三否定論理積回路の他方の入力端子に接続される第四否定論理積回路と
を具備し、
前記第四Dラッチは、
一方の入力端子に前記第三否定論理積回路の出力端子が接続されると共に、他方の入力端子が常時論理の真に保持される第五否定論理積回路と、
一方の入力端子に前記第五否定論理積回路の出力端子が接続されると共に、他方の入力端子が常時論理の真に保持される第六否定論理積回路と、
一方の入力端子に前記第五否定論理積回路の出力端子が接続される第七否定論理積回路と、
一方の入力端子に前記第六否定論理積回路の出力端子が接続され、他方の入力端子に前記第七否定論理積回路の出力端子が接続されると共に、出力端子が前記第七否定論理積回路の他方の入力端子に接続される第八否定論理積回路と、
前記第八否定論理積回路の出力端子に接続される否定回路と
を具備する、<3>記載の位相比較回路。
<6>
前記第三Dラッチは、
ソースが電源ノードに接続され、ゲートにデータ信号が供給されるPチャネル型の第一MOSFETと、
ソースが前記Pチャネル型の第一MOSFETのドレインに接続され、ゲートが常時論理の偽に保持されるPチャネル型の第二MOSFETと、
ドレインが前記Pチャネル型の第二MOSFETのドレインに接続され、ゲートが常時論理の真に保持されるNチャネル型の第三MOSFETと、
ドレインが前記Nチャネル型の第三MOSFETのソースに接続され、ゲートにデータ信号が供給され、ソースが接地ノードに接続されるNチャネル型の第四MOSFETと、
ソースが電源ノードに接続され、ゲートが前記Pチャネル型の第二MOSFETのドレインに接続されるPチャネル型の第五MOSFETと、
ドレインが前記Pチャネル型の第五MOSFETのドレインに接続され、ゲートが前記Pチャネル型の第二MOSFETのドレインに接続され、ソースが接地ノードに接続されるNチャネル型の第六MOSFETと、
ソースが電源ノードに接続され、ゲートが前記Pチャネル型の第五MOSFETのドレインに接続されるPチャネル型の第七MOSFETと、
ソースが前記Pチャネル型の第七MOSFETのドレインに接続され、ゲートが常時論理の真に保持されるPチャネル型の第八MOSFETと、
ドレインが前記Pチャネル型の第八MOSFETのドレイン及び前記Pチャネル型の第二MOSFETのドレインに接続され、ゲートが常時論理の偽に保持されるNチャネル型の第九MOSFETと、
ドレインが前記Nチャネル型の第九MOSFETのソースに接続され、ゲートが前記Pチャネル型の第五MOSFETのドレインに接続され、ソースが接地ノードに接続されるNチャネル型の第十MOSFETと
を具備する、<3>記載の位相比較回路。
<7>
前記第四Dラッチは、前記第三Dラッチと等しい回路構成である、<6>記載の位相比較回路。
<8>
前記第四Dラッチは、
ソースが電源ノードに接続され、ゲートが常時論理の偽に保持されるPチャネル型の第十一MOSFETと、
ソースが前記Pチャネル型の第十一MOSFETのドレインに接続され、ゲートが前記Pチャネル型の第二MOSFETのドレインに接続されるPチャネル型の第十二MOSFETと、
ドレインが前記Pチャネル型の第十二MOSFETのドレインに接続され、ゲートが前記Pチャネル型の第二MOSFETのドレインに接続されるNチャネル型の第十三MOSFETと、
ドレインが前記Nチャネル型の第十三MOSFETのソースに接続され、ゲートが常時論理の真に保持され、ソースが接地ノードに接続されるNチャネル型の第十四MOSFETと、
ソースが電源ノードに接続され、ゲートが前記Pチャネル型の第十二MOSFETのドレインに接続されるPチャネル型の第十五MOSFETと、
ドレインが前記Pチャネル型の第十五MOSFETのドレインに接続され、ゲートが前記Pチャネル型の第十二MOSFETのドレインに接続され、ソースが接地ノードに接続されるNチャネル型の第十六MOSFETと、
ソースが電源ノードに接続され、ゲートが前記Pチャネル型の第十五MOSFETのドレインに接続されるPチャネル型の第十七MOSFETと、
ソースが前記Pチャネル型の第十七MOSFETのドレインに接続され、ゲートが常時論理の真に保持されるPチャネル型の第十八MOSFETと、
ドレインが前記Pチャネル型の第十八MOSFETのドレイン及び前記Pチャネル型の第十二MOSFETのドレインに接続され、ゲートが常時論理の偽に保持されるNチャネル型の第十九MOSFETと、
ドレインが前記Nチャネル型の第十九MOSFETのソースに接続され、ゲートが前記Pチャネル型の第十五MOSFETのドレインに接続され、ソースが接地ノードに接続されるNチャネル型の第二十MOSFETと
を具備する、<6>記載の位相比較回路。
<9>
前記遅延回路は遅延時間を設定する遅延量制御部によって遅延時間が可変制御される可変遅延回路である、<2>記載の位相比較回路。
<10>
前記遅延量制御部は、
前記第一フリップフロップと同一の回路構成であり、データ信号がD端子に入力され、前記クロック信号の論理反転された信号がクロック端子に入力される第三フリップフロップと、
前記第三フリップフロップがセットアップ・ホールド時間のタイミング違反を発生したことを検出して前記遅延時間を可変制御する遅延制御回路と
を具備する、<9>記載の位相比較回路。
<11>
データ信号とクロック信号が入力される第一フリップフロップと、
前記第一フリップフロップの出力信号と、前記クロック信号の論理が反転された信号が入力される第二フリップフロップと、
前記データ信号に対し、前記第一フリップフロップのクロック端子からQ出力端子に至る信号遅延時間以上の遅延時間を与える遅延回路と、
前記遅延回路の出力信号と前記第一フリップフロップの出力信号が入力される第一排他的論理和回路と、
前記第一フリップフロップの出力信号と前記第二フリップフロップの出力信号が入力される第二排他的論理和回路と
を具備する位相比較回路と、
前記クロック信号を出力する発振器と、
前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、
前記データ信号と前記フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較回路と、
前記データ信号と前記フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、
前記判定信号を受けて、前記位相比較回路の信号と前記周波数位相比較回路の信号とを選択するマルチプレクサと、
を具備するクロック・データ・リカバリ回路と、
前記クロック信号を用いて前記データ信号にシリアル−パラレル変換を施すデシリアライザと、
前記デシリアライザが出力する変調データをデコードするデコーダと
を具備するデータ受信装置。
<12>
更に、
前記マルチプレクサの出力信号が入力されるチャージポンプと、
前記チャージポンプの出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器である、<11>記載のデータ受信装置。
<13>
前記遅延回路は、前記データ信号に対し、前記信号遅延時間に前記第一フリップフロップのセットアップ時間を加算した時間以上の遅延を与える、
<12>記載のデータ受信装置。
<14>
前記第一フリップフロップは、
第一Dラッチと、
第二Dラッチと
を具備し、
前記遅延回路は、
前記第一Dラッチと同一の回路構成であると共に前記第一Dラッチを常時イネーブル状態に保持する論理信号が与えられる第三Dラッチと、
前記第二Dラッチと同一の回路構成であると共に前記第二Dラッチを常時イネーブル状態に保持する論理信号が与えられる第四Dラッチと
を具備する、<12>記載のデータ受信装置。
<15>
前記遅延回路は遅延時間を設定する遅延量制御部によって遅延時間が可変制御される可変遅延回路である、<12>記載のデータ受信装置。
<16>
データ信号とクロック信号が入力される第一フリップフロップと、
前記第一フリップフロップの出力信号と、前記クロック信号の論理が反転された信号が入力される第二フリップフロップと、
前記第一フリップフロップの論理段数以上の論理回路を備え、前記データ信号に遅延時間を与える遅延回路と、
前記遅延回路の出力信号と前記第一フリップフロップの出力信号が入力される第一排他的論理和回路と、
前記第一フリップフロップの出力信号と前記第二フリップフロップの出力信号が入力される第二排他的論理和回路と
を具備する位相比較回路。
<17>
前記第一フリップフロップは、
第一Dラッチと、
第二Dラッチと
を具備し、
前記遅延回路は、
前記第一Dラッチと同一の回路構成であると共に前記第一Dラッチを常時イネーブル状態に保持する論理信号が与えられる第三Dラッチと、
前記第二Dラッチと同一の回路構成であると共に前記第二Dラッチを常時イネーブル状態に保持する論理信号が与えられる第四Dラッチと
を具備する、<16>記載の位相比較回路。
本実施形態では、位相比較回路を開示した。
位相比較回路内のデータ信号を再生するDフリップフロップが、データ信号を正確に受信するために、従来の位相比較回路にクロックタイミングのマージンを本質的に最大化するための遅延回路を追加した。
第一の実施形態では、最適シフト時間の遅延時間を追加するために、第一DFFと同じ構成のDラッチを設け、それぞれのDラッチに対して常時データ信号が出力されるように、E端子に相当する端子の論理を固定する。このように回路を構成することで、無調整で最適シフト時間を追加した遅延時間を設けることができる。
位相比較回路内のデータ信号を再生するDフリップフロップが、データ信号を正確に受信するために、従来の位相比較回路にクロックタイミングのマージンを本質的に最大化するための遅延回路を追加した。
第一の実施形態では、最適シフト時間の遅延時間を追加するために、第一DFFと同じ構成のDラッチを設け、それぞれのDラッチに対して常時データ信号が出力されるように、E端子に相当する端子の論理を固定する。このように回路を構成することで、無調整で最適シフト時間を追加した遅延時間を設けることができる。
第二の実施形態では、最適シフト時間の遅延時間を追加するために、可変遅延回路1004と遅延量制御部1003を設ける。そして、遅延量制御部1003には第一DFFと同じ構成のDFFを用いて、データ信号の遷移タイミングを検出するために、クロック信号VCOCLKを論理反転した信号¬VCOCLKを与えて、メタステーブル状態の発生をEXORで検出する。このように回路を構成することで、簡単な調整工程で最適シフト時間を追加した遅延時間を設けることができる。
また、第三の実施形態では、データ受信装置1307のCDR1309に、前述の第一及び第二の実施形態に係る位相比較回路のいずれかを採用することで、電源電圧の変動に強く、且つ消費電力を低減するデータ受信装置907を実現できる。そして、データ送受信システム1301全体のコストを低減し、安定性の向上にも寄与する。
以上、本開示の実施形態例について説明したが、本開示は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本開示の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。
例えば、上記した実施形態例は本開示をわかりやすく説明するために装置及びシステムの構成を詳細且つ具体的に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることは可能であり、更にはある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
例えば、上記した実施形態例は本開示をわかりやすく説明するために装置及びシステムの構成を詳細且つ具体的に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることは可能であり、更にはある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
101…CDR、102…位相比較回路、103…周波数位相比較回路、104…ロック検出器、105…電圧制御発振器、106…分周器、107a、107b…マルチプレクサ、108…チャージポンプ、112…ループフィルタ、201…第一遅延回路、202…第一DFF、203…第二DFF、204…第二遅延回路、205…第一EXOR、206…第二EXOR、401…位相比較回路、402…第一Dラッチ、403…第二Dラッチ、404…第三Dラッチ、405…第四Dラッチ、501…第一DFF、502…第一トランスファゲート、503…第一NOTゲート、504…第二NOTゲート、505…第二トランスファゲート、506…第三NOTゲート、507…第五NOTゲート、508…第三トランスファゲート、509…第四NOTゲート、510…第四トランスファゲート、511…第一遅延回路、521…第二遅延回路、601…第一DFF、602…第一NANDゲート、603…第二NANDゲート、604…第三NANDゲート、605…第四NANDゲート、606…第五NANDゲート、607…第六NANDゲート、608…第七NANDゲート、609…第八NANDゲート、610…NOTゲート、611…第一遅延回路、621…第二遅延回路、701…第一DFF、702…第一PMOSFET、703…第二PMOSFET、704…第三NMOSFET、705…第四NMOSFET、706…第五PMOSFET、707…第六NMOSFET、708…第七PMOSFET、709…第八PMOSFET、710…第九NMOSFET、711…第十NMOSFET、712…第十一PMOSFET、713…第十二PMOSFET、714…第十三NMOSFET、715…第十四NMOSFET、716…第十五PMOSFET、717…第十六NMOSFET、718…第十七PMOSFET、719…第十八PMOSFET、720…第十九NMOSFET、721…第二十NMOSFET、801…第一遅延回路、811…第二遅延回路、901…第一遅延回路、911…第二遅延回路、1001…CDR、1002…位相比較回路、1003…遅延量制御部、1004…可変遅延回路、1101…第三DFF、1102…第四DFF、1103…第五DFF、1104…第六DFF、1105…第七DFF、1106…第八DFF、1107…第九DFF、1108…第三EXOR、1109…遅延制御回路、1401…位相比較回路、1402…遅延回路
Claims (17)
- データ信号とクロック信号が入力される第一フリップフロップと、
前記第一フリップフロップの出力信号と、前記クロック信号の論理が反転された信号が入力される第二フリップフロップと、
前記データ信号に対し、前記第一フリップフロップのクロック端子からQ出力端子に至る信号遅延時間以上の遅延時間を与える遅延回路と、
前記遅延回路の出力信号と前記第一フリップフロップの出力信号が入力される第一排他的論理和回路と、
前記第一フリップフロップの出力信号と前記第二フリップフロップの出力信号が入力される第二排他的論理和回路と
を具備する位相比較回路。 - 前記遅延回路は、前記データ信号に対し、前記信号遅延時間に前記第一フリップフロップのセットアップ時間を加算した時間以上の遅延を与える、
請求項1記載の位相比較回路。 - 前記第一フリップフロップは、
第一Dラッチと、
第二Dラッチと
を具備し、
前記遅延回路は、
前記第一Dラッチと同一の回路構成であると共に前記第一Dラッチを常時イネーブル状態に保持する論理信号が与えられる第三Dラッチと、
前記第二Dラッチと同一の回路構成であると共に前記第二Dラッチを常時イネーブル状態に保持する論理信号が与えられる第四Dラッチと
を具備する、請求項1記載の位相比較回路。 - 前記第三Dラッチは、
常時導通状態に保持される第一トランスファゲートと、
前記第一トランスファゲートに接続されている第一否定回路と、
前記第一否定回路に接続されている第二否定回路と、
前記第二否定回路と前記第一トランスファゲート及び前記第一否定回路に接続され、常時非導通状態に保持される第三トランスファゲートと
を具備し、
前記第四Dラッチは、
常時導通状態に保持される第二トランスファゲートと、
前記第二トランスファゲートに接続されている第三否定回路と、
前記第三否定回路に接続されている第四否定回路と、
前記第四否定回路と前記第二トランスファゲート及び前記第三否定回路に接続され、常時非導通状態に保持される第四トランスファゲートと、
前記第四否定回路と前記第二トランスファゲート及び前記第三否定回路に接続される第五否定回路と
を具備する、請求項3記載の位相比較回路。 - 前記第三Dラッチは、
一方の入力端子にデータ信号が供給されると共に、他方の入力端子が常時論理の真に保持される第一否定論理積回路と、
一方の入力端子に前記第一否定論理積回路の出力端子が接続されると共に、他方の入力端子が常時論理の真に保持される第二否定論理積回路と、
一方の入力端子に前記第一否定論理積回路の出力端子が接続される第三否定論理積回路と、
一方の入力端子に前記第二否定論理積回路の出力端子が接続され、他方の入力端子に前記第三否定論理積回路の出力端子が接続されると共に、出力端子が前記第三否定論理積回路の他方の入力端子に接続される第四否定論理積回路と
を具備し、
前記第四Dラッチは、
一方の入力端子に前記第三否定論理積回路の出力端子が接続されると共に、他方の入力端子が常時論理の真に保持される第五否定論理積回路と、
一方の入力端子に前記第五否定論理積回路の出力端子が接続されると共に、他方の入力端子が常時論理の真に保持される第六否定論理積回路と、
一方の入力端子に前記第五否定論理積回路の出力端子が接続される第七否定論理積回路と、
一方の入力端子に前記第六否定論理積回路の出力端子が接続され、他方の入力端子に前記第七否定論理積回路の出力端子が接続されると共に、出力端子が前記第七否定論理積回路の他方の入力端子に接続される第八否定論理積回路と、
前記第八否定論理積回路の出力端子に接続される否定回路と
を具備する、請求項3記載の位相比較回路。 - 前記第三Dラッチは、
ソースが電源ノードに接続され、ゲートにデータ信号が供給されるPチャネル型の第一MOSFETと、
ソースが前記Pチャネル型の第一MOSFETのドレインに接続され、ゲートが常時論理の偽に保持されるPチャネル型の第二MOSFETと、
ドレインが前記Pチャネル型の第二MOSFETのドレインに接続され、ゲートが常時論理の真に保持されるNチャネル型の第三MOSFETと、
ドレインが前記Nチャネル型の第三MOSFETのソースに接続され、ゲートにデータ信号が供給され、ソースが接地ノードに接続されるNチャネル型の第四MOSFETと、
ソースが電源ノードに接続され、ゲートが前記Pチャネル型の第二MOSFETのドレインに接続されるPチャネル型の第五MOSFETと、
ドレインが前記Pチャネル型の第五MOSFETのドレインに接続され、ゲートが前記Pチャネル型の第二MOSFETのドレインに接続され、ソースが接地ノードに接続されるNチャネル型の第六MOSFETと、
ソースが電源ノードに接続され、ゲートが前記Pチャネル型の第五MOSFETのドレインに接続されるPチャネル型の第七MOSFETと、
ソースが前記Pチャネル型の第七MOSFETのドレインに接続され、ゲートが常時論理の真に保持されるPチャネル型の第八MOSFETと、
ドレインが前記Pチャネル型の第八MOSFETのドレイン及び前記Pチャネル型の第二MOSFETのドレインに接続され、ゲートが常時論理の偽に保持されるNチャネル型の第九MOSFETと、
ドレインが前記Nチャネル型の第九MOSFETのソースに接続され、ゲートが前記Pチャネル型の第五MOSFETのドレインに接続され、ソースが接地ノードに接続されるNチャネル型の第十MOSFETと
を具備する、請求項3記載の位相比較回路。 - 前記第四Dラッチは、前記第三Dラッチと等しい回路構成である、請求項6記載の位相比較回路。
- 前記第四Dラッチは、
ソースが電源ノードに接続され、ゲートが常時論理の偽に保持されるPチャネル型の第十一MOSFETと、
ソースが前記Pチャネル型の第十一MOSFETのドレインに接続され、ゲートが前記Pチャネル型の第二MOSFETのドレインに接続されるPチャネル型の第十二MOSFETと、
ドレインが前記Pチャネル型の第十二MOSFETのドレインに接続され、ゲートが前記Pチャネル型の第二MOSFETのドレインに接続されるNチャネル型の第十三MOSFETと、
ドレインが前記Nチャネル型の第十三MOSFETのソースに接続され、ゲートが常時論理の真に保持され、ソースが接地ノードに接続されるNチャネル型の第十四MOSFETと、
ソースが電源ノードに接続され、ゲートが前記Pチャネル型の第十二MOSFETのドレインに接続されるPチャネル型の第十五MOSFETと、
ドレインが前記Pチャネル型の第十五MOSFETのドレインに接続され、ゲートが前記Pチャネル型の第十二MOSFETのドレインに接続され、ソースが接地ノードに接続されるNチャネル型の第十六MOSFETと、
ソースが電源ノードに接続され、ゲートが前記Pチャネル型の第十五MOSFETのドレインに接続されるPチャネル型の第十七MOSFETと、
ソースが前記Pチャネル型の第十七MOSFETのドレインに接続され、ゲートが常時論理の真に保持されるPチャネル型の第十八MOSFETと、
ドレインが前記Pチャネル型の第十八MOSFETのドレイン及び前記Pチャネル型の第十二MOSFETのドレインに接続され、ゲートが常時論理の偽に保持されるNチャネル型の第十九MOSFETと、
ドレインが前記Nチャネル型の第十九MOSFETのソースに接続され、ゲートが前記Pチャネル型の第十五MOSFETのドレインに接続され、ソースが接地ノードに接続されるNチャネル型の第二十MOSFETと
を具備する、請求項6記載の位相比較回路。 - 前記遅延回路は遅延時間を設定する遅延量制御部によって遅延時間が可変制御される可変遅延回路である、請求項2記載の位相比較回路。
- 前記遅延量制御部は、
前記第一フリップフロップと同一の回路構成であり、データ信号がD端子に入力され、前記クロック信号の論理反転された信号がクロック端子に入力される第三フリップフロップと、
前記第三フリップフロップがセットアップ・ホールド時間のタイミング違反を発生したことを検出して前記遅延時間を可変制御する遅延制御回路と
を具備する、請求項9記載の位相比較回路。 - データ信号とクロック信号が入力される第一フリップフロップと、
前記第一フリップフロップの出力信号と、前記クロック信号の論理が反転された信号が入力される第二フリップフロップと、
前記データ信号に対し、前記第一フリップフロップのクロック端子からQ出力端子に至る信号遅延時間以上の遅延時間を与える遅延回路と、
前記遅延回路の出力信号と前記第一フリップフロップの出力信号が入力される第一排他的論理和回路と、
前記第一フリップフロップの出力信号と前記第二フリップフロップの出力信号が入力される第二排他的論理和回路と
を具備する位相比較回路と、
前記クロック信号を出力する発振器と、
前記クロック信号を所定の分周比にて分周したフィードバッククロック信号を出力する分周器と、
前記データ信号と前記フィードバッククロック信号との周波数差及び位相差に応じた信号を出力する周波数位相比較回路と、
前記データ信号と前記フィードバッククロック信号との周波数差及び位相差が所定範囲内にあるか否かを示す判定信号を出力するロック検出器と、
前記判定信号を受けて、前記位相比較回路の信号と前記周波数位相比較回路の信号とを選択するマルチプレクサと、
を具備するクロック・データ・リカバリ回路と、
前記クロック信号を用いて前記データ信号にシリアル−パラレル変換を施すデシリアライザと、
前記デシリアライザが出力する変調データをデコードするデコーダと
を具備するデータ受信装置。 - 更に、
前記マルチプレクサの出力信号が入力されるチャージポンプと、
前記チャージポンプの出力信号を平滑して前記発振器に供給するループフィルタと
を具備し、
前記発振器は電圧制御発振器である、請求項11記載のデータ受信装置。 - 前記遅延回路は、前記データ信号に対し、前記信号遅延時間に前記第一フリップフロップのセットアップ時間を加算した時間以上の遅延を与える、
請求項12記載のデータ受信装置。 - 前記第一フリップフロップは、
第一Dラッチと、
第二Dラッチと
を具備し、
前記遅延回路は、
前記第一Dラッチと同一の回路構成であると共に前記第一Dラッチを常時イネーブル状態に保持する論理信号が与えられる第三Dラッチと、
前記第二Dラッチと同一の回路構成であると共に前記第二Dラッチを常時イネーブル状態に保持する論理信号が与えられる第四Dラッチと
を具備する、請求項12記載のデータ受信装置。 - 前記遅延回路は遅延時間を設定する遅延量制御部によって遅延時間が可変制御される可変遅延回路である、請求項12記載のデータ受信装置。
- データ信号とクロック信号が入力される第一フリップフロップと、
前記第一フリップフロップの出力信号と、前記クロック信号の論理が反転された信号が入力される第二フリップフロップと、
前記第一フリップフロップの論理段数以上の論理回路を備え、前記データ信号に遅延時間を与える遅延回路と、
前記遅延回路の出力信号と前記第一フリップフロップの出力信号が入力される第一排他的論理和回路と、
前記第一フリップフロップの出力信号と前記第二フリップフロップの出力信号が入力される第二排他的論理和回路と
を具備する位相比較回路。 - 前記第一フリップフロップは、
第一Dラッチと、
第二Dラッチと
を具備し、
前記遅延回路は、
前記第一Dラッチと同一の回路構成であると共に前記第一Dラッチを常時イネーブル状態に保持する論理信号が与えられる第三Dラッチと、
前記第二Dラッチと同一の回路構成であると共に前記第二Dラッチを常時イネーブル状態に保持する論理信号が与えられる第四Dラッチと
を具備する、請求項16記載の位相比較回路。
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