JP2018014638A

JP2018014638A - 位相比較回路、及びその制御方法

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Publication number: JP2018014638A
Application number: JP2016143479A
Authority: JP
Inventors: 学尾崎; Manabu Ozaki
Original assignee: NEC Platforms Ltd
Current assignee: NEC Platforms Ltd
Priority date: 2016-07-21
Filing date: 2016-07-21
Publication date: 2018-01-25
Anticipated expiration: 2036-07-21
Also published as: JP6475202B2

Abstract

【課題】プロセスや温度変動等によってＤ型ＦＦの遅延量が変化しても、マルチレートで使用可能な位相比較回路を提供する。【解決手段】位相比較回路は、データ入力をラッチして出力する第１のＤ型ＦＦ４と、調整信号に応じて遅延量が制御され、データ入力を遅延させて出力する第１の遅延回路９と、第１のＤ型ＦＦの出力をラッチして出力する第２のＤ型ＦＦ５と、調整信号に応じて遅延量が制御され、反転クロック信号を遅延させて出力する第２の遅延回路１１と、調整信号に応じて遅延量が制御され、第１のＤ型ＦＦの出力を遅延させて出力する第３の遅延回路１０と、第１の遅延回路の出力と第３の遅延回路の出力とを入力とする第１の排他的論理和ゲート６と、第３の遅延回路の出力と第２のＤ型ＦＦの出力を入力とする第２の排他的論理和７と、第１の排他的論理和の出力と第２の排他的論理和の反転出力とを入力し、位相比較結果として出力する加算器８と、を含む。【選択図】図１

Description

本発明は、位相比較回路に関し、特にＰＬＬ（位相同期ループ）方式のクロック・データ識別再生回路等に好適である位相比較回路に関する。

情報機器やデジタル機器の分野では、大容量のデジタルデータを高速に且つ低コストで伝送するため、高速シリアル伝送が広く使われている。高速シリアル伝送の受信器は、クロック・データ識別再生回路（ＣＤＲ：Clock and Data Recovery circuit）により、所定のエンコードを施した受信データ列に同期したクロックやデータを再生する。ＰＬＬ（位相同期ループ）方式のＣＤＲ（クロック・データ識別再生回路）における位相比較回路が用いられる。この位相比較回路はＰＬＬの構成において、データ信号をクロック信号で識別する時に、クロック信号の位相をデータ信号の中央位置である最適位相ポイントに自動調整させるために用いられる。

背景技術の位相比較回路に関して、クロック信号の立ち上がり（位相の識別ポイント）がデータ信号の中央位置（最適位相ポイント）にある時の動作を、図３のブロック図と図４のタイミングチャートを用いて説明する。

まず入力端子１０１からデータ信号（ａ）が、Ｄ型フリップフロップ１０４（Ｄ−Ｆ／Ｆ１０４）と遅延回路１０９に入力される。正転クロック信号（ｃ）が入力端子１０２から入力される。このときＤ−Ｆ／Ｆ１０４の正転クロック信号（ｃ）の立ち上がりが最適位相ポイントであるデータ信号の中央位置であるので、Ｄ−Ｆ／Ｆ１０４の出力（ｄ）は最適位相ポイントからＤ−Ｆ／Ｆ１０４の内部遅延だけ遅延されて出力される。このＤ−Ｆ／Ｆ１０４の出力（ｄ）と遅延回路１０９の出力（ｂ）が排他的論理和ゲート１０６（ＥＸＯＲ１０６）の入力となる。遅延回路１０９はＤ−Ｆ／Ｆ１０４と同じ遅延をもつため、この２つの入力は互いにＤ−Ｆ／Ｆ１０４の内部遅延量だけ遅延される。そのためＥＸＯＲ１０６の出力（ｇ）は遅延が相殺されて、データ信号（ａ）の変化のたびにデータ信号（ａ）とクロック信号（ｃ）の位相差分のパルス幅のパルスを出力する。これが比較パルスとなる。反転クロック信号（ｅ）が入力端子１０３から入力される。

またＤ−Ｆ／Ｆ１０４の出力（ｄ）はクロック信号（ｃ）の立ち上がりに対してＤ−Ｆ／Ｆ１０４の内部遅延だけ遅延した信号となり、Ｄ−Ｆ／Ｆ１０５の出力（ｆ）はクロック信号（ｅ）の立ち上がりに対してＤ−Ｆ／Ｆ１０５の内部遅延量だけ遅延した信号となる。Ｄ−Ｆ／Ｆ１０４とＤ−Ｆ／Ｆ１０５の内部遅延量が同一の場合、Ｄ−Ｆ／Ｆ１０４の出力（ｄ）とＤ−Ｆ／Ｆ１０５の出力（ｆ）が入力となるＥＸＯＲ１０７の出力（ｈ）では遅延が相殺されて、常にデータ信号の変化のたびにクロックの半周期分のパルス幅の信号を出力する。こうして出力される、クロックの半周期分のパルス幅の信号が基準パルスとなる。

そして比較パルスであるＥＸＯＲ１０６の出力（ｇ）と基準パルスであるＥＸＯＲ１０７の反転出力を加算器１０８（ＡＤＤＥＲ１０８）に入力して、加算したものがＡＤＤＥＲ１０８の出力（ｉ）となる。ＡＤＤＥＲ１０８の出力（ｉ）は、出力端子１１２から出力される。このＡＤＤＥＲ１０８の出力の平均値をとると、ゼロ出力となる。

この回路構成で、入力データ信号に対してクロック信号の位相が進んだ場合、図５のＥＸＯＲ１０６の出力（ｇ）のように比較パルスのパルス幅が基準パルスより太くなり、ＡＤＤＥＲ出力の平均値（ＡＤＤＥＲ１０８で加算した平均値）はゼロ出力より高くなる。

また入力データ信号に対してクロック信号の位相が遅れた場合、図６のＥＸＯＲ１０６の出力（ｇ）のように比較パルスのパルス幅が基準パルスより細くなり、ＡＤＤＥＲ出力の平均値（ＡＤＤＥＲ１０８の平均値）はゼロ出力より低くなる。このため、図３の位相比較回路からは、データ信号とクロック信号の位相差に応じた電圧が出力される。

しかしながらこの背景技術が使える条件は、Ｄ−Ｆ／Ｆ回路の内部遅延量がクロック信号の半周期分より短い場合に限る。

その理由を、図７のタイミングチャートで示す。この図で比較パルスとなるＥＸＯＲ１０６の出力（ｇ）は、データ信号とクロック信号の位相差に比例したパルス幅をもつパルスであるが、基準パルスとなるＥＸＯＲ１０７の出力（ｈ）は、クロックの半周期分のパルス幅のパルスを出力しなくなってしまう。

本来、Ｄ−Ｆ／Ｆ１０４のクロック信号の立ち上がりとＤ−Ｆ／Ｆ１０５のクロック信号の立ち上がりは、同一のデータビットを識別しなければならない。しかしながら、Ｄ−Ｆ／Ｆ１０４の内部遅延がクロックの半周期分より大きいことで、Ｄ−Ｆ／Ｆ１０５のクロック信号の立ち上がりがＤ−Ｆ／Ｆ１０４のクロック信号の立ち上がりのデータ信号より前のデータビットを識別してしまう。その結果、Ｄ−Ｆ／Ｆ１０４の出力とＤ−Ｆ／Ｆ１０５の出力の位相差が、クロックの半周期分とならないためである。

この問題点を解決した回路の動作を、図８のブロック図と図９のタイミングチャートを用いて説明する。図８の位相比較回路は、図３の位相比較回路のＤ−Ｆ／Ｆ２０５を、遅延がクロックの半周期分である遅延回路２１０に置き換えた回路である。図８の位相比較回路は、入力端子２０１、２０２、２１３と、Ｄ−Ｆ／Ｆ２０４と、遅延回路２０９、２１０と、ＥＸＯＲ２０６、２０７と、ＡＤＤＥＲ２０８と、出力端子２１２、２１３と、を含む。

Ｄ−Ｆ／Ｆ２０４の出力（ｄ）と遅延回路２０９の出力（ｂ）は互いにＤ−Ｆ／Ｆ２０４の内部遅延量だけ遅延されているため、ＥＸＯＲ２０６の入力としては遅延が相殺される。その結果、ＥＸＯＲ２０６の出力（ｇ）はデータ信号（ａ）とＤ−Ｆ／Ｆ２０４の正転クロック信号（ｃ）の位相差分のパルス幅をもつ比較パルスを出力する。

また遅延回路２１０の遅延がＤ−Ｆ／Ｆ２０４の正転クロック信号（ｃ）の半周期分であるため、基準パルスとなるＥＸＯＲ２０７の出力は常にデータ信号の変化のたびにクロックの半周期分のパルス幅の信号を出力する。

この図８の回路構成で、入力データ信号とＤ−Ｆ／Ｆ２０４の正転クロック信号の位相差に対する比較パルスのパルス幅の変化は、背景技術と同様な変化となる。

しかしながらこの背景技術では入力信号のビットレートが複数に及ぶ、マルチレートでの使用が出来ない。

その理由は、基準パルスのパルス幅τを図８の遅延回路２１０の遅延τ_０[sec]で決定しているため、τ_０＝１／（２＊ｆ_０）で決まる一つのビットレートにしか対応できないことに起因する。ここで、ｆ_０［bps]はデータ信号のビットレートである。

この問題点を解決した位相比較回路の動作を、図１０のブロック図と図１１のタイミングチャートを用いて説明する。図１０の位相比較回路は、入力端子３０１、３０２、３１３と、Ｄ−Ｆ／Ｆ３０４、３０５と、遅延回路３０９、３１０、３１１と、ＥＸＯＲ３０６、３０７と、ＡＤＤＥＲ３０８と、出力端子３１２、３１３と、を含む。

まず比較パルス生成部において、データ信号（ａ）が入力端子３０１からＤ−Ｆ／Ｆ３０４に入力される。このときデータ信号（ａ）は入力端子３０２からの正転クロック信号（ｃ）をクロックとして、Ｄ−Ｆ／Ｆ３０４の内部遅延量だけ遅延されて出力される。このＤ−Ｆ／Ｆ３０４の出力（ｄ）を入力する遅延回路３１０の出力（ｅ）は、さらにＤ−Ｆ／Ｆ３０４の出力（ｄ）をＤ−Ｆ／Ｆ３０４の内部遅延量だけ遅延させたものとなる。またデータ信号（ａ）を入力端子３０１から、Ｄ−Ｆ／Ｆ３０４の内部遅延量の２倍の遅延をもった遅延回路３０９に入力する。ＥＸＯＲ３０６の出力（ｉ）では、そのＤ−Ｆ／Ｆ３０４の内部遅延量の２倍の遅延は相殺され、データ信号（ａ）と正転クロック信号（ｃ）の位相差分が現れる。

次に基準パルス生成部において、入力端子３０３の反転クロック信号（ｆ）を遅延回路３１１でＤ−Ｆ／Ｆ３０４の内部遅延量だけ遅延した信号（ｇ）をＤ−Ｆ／Ｆ３０５のクロック信号として用いる。そしてＤ−Ｆ／Ｆ３０４の出力（ｄ）がＤ−Ｆ／Ｆ３０５のデータ入力となるので、Ｄ−Ｆ／Ｆ３０５のクロック入力及びデータ入力はともにＤ−Ｆ／Ｆ３０４の正転クロック信号（ｃ）の立ち上がりからＤ−Ｆ／Ｆ３０４の内部遅延量だけ遅延された信号となる。そのためＤ−Ｆ／Ｆ３０５の反転クロック信号（ｆ）の立ち上がりは、データ信号の最適位相ポイントとなる。

さらにＤ−Ｆ／Ｆ３０５の出力（ｈ）は、Ｄ−Ｆ／Ｆ３０５の内部遅延量だけクロックの立ち上がりから遅れた信号となり、遅延回路３１０にて遅延された信号（ｅ）もＤ−Ｆ／Ｆ３０４の内部遅延量だけＤ−Ｆ／Ｆ３０５の入力（ｄ）から遅延される。これにより、遅延回路３１０の出力（ｅ）とＤ−Ｆ／Ｆ３０５の出力（ｈ）とが入力されるＥＸＯＲ３０７において、ＥＸＯＲ３０７の出力（ｊ）では互いの遅延が相殺され、必ずクロックの半周期分のパルス幅のパルスとなる。

このように基準パルスを生成する過程で、遅延回路はＤ−Ｆ／Ｆの遅延補正にしか使用されないので、入力信号のビットレートが変化（マルチレート）した場合でも基準パルスはクロック毎に応じた半周期分のパルス幅のパルスを出力する。

Charles R. Hogge. Jr著「A Self Correcting Clock Recovery Circuit」Journal of Lightwave Technology、Vol.3、No.6、1985年12月、pp.1312-1314

しかしながら、上述した位相比較回路には以下のような課題がある。

すなわち、位相比較回路のＤ型フリップフロップ（Ｄ−Ｆ／Ｆ）と遅延回路の遅延量を正確に一致させる必要があり、Ｄ−Ｆ／Ｆの遅延量がプロセスや温度条件等で変化し、遅延回路の遅延量とズレが出た場合には、補正できない。

本発明の目的は、プロセスや温度変動等によってＤ型フリップフロップの遅延量が変化しても、マルチレートで使用可能な位相比較回路、及びその制御方法を提供することにある。

前記目的を達成するため、本発明に係る位相比較回路は、クロック信号に同期して、データ入力をラッチして出力する第１のＤ型フリップフロップと、入力される調整信号に応じて遅延量が制御され、上記データ入力を遅延させて出力する第１の遅延回路と、反転クロック信号に同期して、上記第１のＤ型フリップフロップの出力をラッチして出力する第２のＤ型フリップフロップと、入力される調整信号に応じて遅延量が制御され、上記反転クロック信号を遅延させて出力する第２の遅延回路と、入力される調整信号に応じて遅延量が制御され、上記第１のＤ型フリップフロップの出力を遅延させて出力する第３の遅延回路と、上記第１の遅延回路の出力と上記第３の遅延回路の出力とを入力とする第１の排他的論理和ゲートと、上記第３の遅延回路の出力と上記第２のＤ型フリップフロップの出力とを入力とする第２の排他的論理和ゲートと、上記第１の排他的論理和ゲートの出力と第２の排他的論理和ゲートの反転出力とを入力し、位相比較結果として出力する加算器と、を含む。

本発明に係る位相比較回路の制御方法は、クロック信号に同期して、データ入力をラッチして出力する第１のＤ型フリップフロップと、入力される調整信号に応じて遅延量が制御され、上記データ入力を遅延させて出力する第１の遅延回路と、反転クロック信号に同期して、上記第１のＤ型フリップフロップの出力をラッチして出力する第２のＤ型フリップフロップと、入力される調整信号に応じて遅延量が制御され、上記反転クロック信号を遅延させて出力する第２の遅延回路と、入力される調整信号に応じて遅延量が制御され、上記第１のＤ型フリップフロップの出力を遅延させて出力する第３の遅延回路と、上記第１の遅延回路の出力と上記第３の遅延回路の出力とを入力とする第１の排他的論理和ゲートと、上記第３の遅延回路の出力と上記第２のＤ型フリップフロップの出力とを入力とする第２の排他的論理和ゲートと、上記第１の排他的論理和ゲートの出力と第２の排他的論理和ゲートの反転出力とを入力し、位相比較結果として出力する加算器と、を含む位相比較回路の制御方法であって、
上記第３の遅延回路の遅延量の検出結果と、上記第２のＤ型フリップフロップの内部遅延量の検出結果を元に、上記第１乃至第３の遅延回路への上記調整信号を生成する。

本発明は、プロセスや温度変動等によってＤ型フリップフロップの遅延量が変化しても、マルチレートで使用可能な位相比較回路を提供することができる。

本発明の一実施形態の位相比較回路のブロック図である。図１の位相比較回路の動作を説明するためのタイミングチャートである。背景技術１の位相比較回路のブロック図である。背景技術１の位相比較回路のタイミングチャートである。クロック位相が進んだ時の、背景技術１の位相比較回路のタイミングチャートである。クロック位相が遅れた時の、背景技術１の位相比較回路のタイミングチャートである。誤動作状態の、背景技術１の位相比較回路のタイミングチャートである。背景技術２の位相比較回路のブロック図である。背景技術２の位相比較回路のタイミングチャートである。背景技術３の位相比較回路のブロック図である。背景技術３の位相比較回路のタイミングチャートである。

本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。

〔一実施形態〕
初めに、本発明の第一実施形態による位相比較回路について、説明する。図１は、本発明の一実施形態の位相比較回路のブロック図である。

［構成の説明］
図１の位相比較回路は、基準パルス生成部と、比較パルス生成部と、遅延調整部と、を含む。

位相比較回路の比較パルス生成部は、データ信号（ａ）が入力される入力端子１と、正転クロック信号（ｃ）が入力される入力端子２と、入力端子１からのデータ信号と入力端子２からの正転クロック信号とが入力されるＤ型フリップフロップ４（Ｄ−Ｆ／Ｆ４）と、を含む。さらに位相比較回路の比較パルス生成部は、遅延調整回路１６からの出力（調整信号）で遅延量が調整され、入力端子１からのデータ信号を遅延させる遅延回路９と、遅延調整回路１６からの出力（調整信号）で遅延量が調整され、Ｄ−Ｆ／Ｆ４の出力信号を遅延させる遅延回路１０と、を含む。さらに位相比較回路の比較パルス生成部は、遅延回路９の出力信号と遅延回路１０の出力信号とを入力する排他的論理和ゲート６（ＥＸＯＲ６）を含む。

位相比較回路の基準パルス生成部は、反転クロック信号（ｆ）が入力される入力端子３と、遅延調整回路１６からの出力（調整信号）で遅延量が調整され、入力端子３からの反転クロック信号が入力される遅延回路１１と、を含む。さらに位相比較回路の基準パルス生成部は、遅延回路１１の出力信号（クロック信号）とＤ−Ｆ／Ｆ４の出力信号を入力とするＤ型フリップフロップ５（Ｄ−Ｆ／Ｆ５）と、遅延回路１０の出力信号とＤ−Ｆ／Ｆ５の出力信号を入力とする排他的論理和ゲート７（ＥＸＯＲ７）と、出力端子１３と、を含む。

位相比較回路の遅延調整部は、Ｄ−Ｆ／Ｆ４の出力（ｄ）、Ｄ−Ｆ／Ｆ５の出力（ｈ）、及び遅延回路１１の出力（ｇ）を入力とする遅延検出回路１４と、Ｄ−Ｆ／Ｆ４の出力（ｄ）、及び遅延回路１０の出力（ｅ）を入力とする遅延検出回路１５と、を含む。さらに位相比較回路の遅延調整部は、遅延検出回路１４、１５からの出力を入力とする遅延調整回路１６を含む。

また位相比較回路は、比較パルスと基準パルスを加算して、位相比較結果を出力端子１２から出力する加算器８（ＡＤＤＥＲ８）を有する。ＡＤＤＥＲ８は、比較パルスであるＥＸＯＲ６の出力（ｌ）と、基準パルスであるＥＸＯＲ７の反転出力とを入力し、加算して、ＡＤＤＥＲ８の出力（ｎ）を出力する。

［動作の説明］
本実施形態の動作を、図１のブロック図と図２のタイミングチャートを用いて、説明する。

まずフリップフロップ遅延（ＦＦ遅延）が発生する前までの動作は、図１０と図１１で説明を行った背景技術と同様の動作である。その際の遅延検出回路１４の動作としては、Ｄ−Ｆ／Ｆ５の入力と出力及び、そのクロックタイミング（遅延回路１１の出力）から、Ｄ−Ｆ／Ｆ５の内部遅延量を検出している。検出方法としては、Ｄ−Ｆ／Ｆの入力信号に変化があった場合、出力における変化までの時間を検出し、その時間に合ったパルス信号を発生させる。また遅延検出回路１５の動作としては、遅延回路１０の入力と出力から、遅延回路１０の遅延量を検出している。検出方法としては、遅延回路の入力信号に変化があった場合、出力における変化までの時間を検出し、その時間に合ったパルス信号を発生させる。

遅延調整回路１６の動作としては、遅延検出回路１４と遅延検出回路１５のパルス幅を比較し、パルス幅の差分に応じたＤＣ（Direct Current）信号を出力し、各遅延回路の遅延量調整を行う。図２のＦＦ遅延変化が起こる前までの遅延検出回路１４と遅延検出回路１５のパルス幅は、一致する。

次に、図１１のＦＦ遅延変化発生から遅延検出・調整までの期間の動作について、説明する。

まずＦＦ遅延変化発生後のＤ−Ｆ／Ｆ４の出力信号は、元のデータ信号（ａ）に比べ、内部遅延量が増えた分だけ、その期間の信号が延びる。その延びた信号を遅延回路１０に通して、比較パルス用の信号とする。比較パルスを生成するもう一方の信号は、元のデータ信号（ａ）を遅延回路９の遅延分だけ遅延させた信号であるが、この遅延回路の遅延量はＦＦ遅延変化が発生する前のＤ−Ｆ／Ｆ４の遅延量の２倍である。

上記２つの比較パルス用信号から比較パルスを生成すると、ＥＸＯＲ６の出力（ｌ）のように、Ｄ−Ｆ／Ｆ４の遅延量変化分に応じたパルス幅がこれまでより加算される。

またこの時の基準パルスの生成過程では、ＥＸＯＲ７の入力となるＤ−Ｆ／Ｆ５出力と遅延回路１０出力には、両信号ともにＤ−Ｆ／Ｆの遅延変化分の信号遅延が含まれているため、ＥＸＯＲ７の出力（ｍ）のようにパルス幅変化はない。すなわち、遅延回路１０出力には、Ｄ−Ｆ／Ｆ４の遅延による信号遅延が含まれており、Ｄ−Ｆ／Ｆ５出力には、Ｄ−Ｆ／Ｆ５の遅延による信号遅延が含まれている。

このとき、遅延検出回路１５の出力は、遅延検出回路１５の出力（ｊ）のように、遅延回路の遅延量検出のため、これまでのパルス幅と違いはない。一方、遅延検出回路１４の出力は、Ｄ−Ｆ／Ｆの遅延量検出のため、遅延検出回路１４の出力（ｉ）のように、ＦＦ遅延変化分に応じたパルス幅となる。

遅延調整回路１６は、遅延検出回路１４の出力のパルス幅と遅延検出回路１５の出力のパルス幅を比較し、両信号のパルス幅ズレ分に応じた信号を出力する。これにより、図２の遅延調整回路１６の出力（ｋ）のように、遅延検出・調整のタイミングにおいて、信号が変化する。

最後に、図１１の遅延検出・調整タイミング後の期間においての動作について、説明する。

まず遅延調整回路１６の出力変化をうけて、遅延回路９、遅延回路１０、及び遅延回路１１の遅延量が変化する。その結果、図２に示すように、遅延回路９の出力（ｂ）、遅延回路１０の出力（ｅ）、遅延回路１１の出力（ｇ）のように、Ｄ−Ｆ／Ｆの遅延増加分と同じ分だけ遅延量が増加する。

上記のように遅延補正を行うことで、遅延検出回路１４の出力（ｉ）と、遅延検出回路１５の出力（ｊ）のパルス幅は一致し、また、データとクロックの識別ポイントが最適位相であることを示すＥＸＯＲ６の出力（ｌ）のパルス幅＝ＥＸＯＲ７の出力（ｍ）のパルス幅となり、位相比較回路として正常な動作となる。

以上説明したように、本実施形態によれば、プロセスや温度変動等によってＤ型フリップフロップの遅延量が変化しても、マルチレートで使用可能な位相比較回路を実現することができる。

以上、本発明の好ましい実施形態を説明したが、本発明はこれに限定されるものではない。入力端子に入力される、データ信号、正転クロック信号、反転クロック信号は、適正な論理設計の元で正論理であっても負論理であっても、本発明の位相比較回路に適用することができる。また、上述した実施形態では、比較パルスであるＥＸＯＲ６の出力（ｌ）と基準パルスであるＥＸＯＲ７の反転出力をＡＤＤＥＲ８に入力して、加算したものがＡＤＤＥＲ８の出力（ｎ）になるとして説明したが、これに限られない。適正な論理設計の元で、ＥＸＯＲ６の反転出力とＥＸＯＲ７の出力とをＡＤＤＥＲ８に入力して、加算したものをＡＤＤＥＲ８の出力とすることもできる。特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲に含まれることはいうまでもない。

１、２、３入力端子
４、５Ｄ型フリップフロップ（Ｄ−Ｆ／Ｆ）
６、７排他的論理和ゲート（ＥＸＯＲ）
８加算器（ＡＤＤＥＲ）
９、１０、１１遅延回路
１２、１３出力端子
１４、１５遅延検出回路
１６遅延調整回路

Claims

クロック信号に同期して、データ入力をラッチして出力する第１のＤ型フリップフロップと、入力される調整信号に応じて遅延量が制御され、前記データ入力を遅延させて出力する第１の遅延回路と、反転クロック信号に同期して、前記第１のＤ型フリップフロップの出力をラッチして出力する第２のＤ型フリップフロップと、入力される調整信号に応じて遅延量が制御され、前記反転クロック信号を遅延させて出力する第２の遅延回路と、入力される調整信号に応じて遅延量が制御され、前記第１のＤ型フリップフロップの出力を遅延させて出力する第３の遅延回路と、前記第１の遅延回路の出力と前記第３の遅延回路の出力とを入力とする第１の排他的論理和ゲートと、前記第３の遅延回路の出力と前記第２のＤ型フリップフロップの出力とを入力とする第２の排他的論理和ゲートと、前記第１の排他的論理和ゲートの出力と第２の排他的論理和ゲートの反転出力とを入力し、位相比較結果として出力する加算器と、を含む位相比較回路。
前記第３の遅延回路の遅延量の検出結果と、前記第２のＤ型フリップフロップの内部遅延量の検出結果を元に、前記第１乃至第３の遅延回路への前記調整信号が生成される、請求項１に記載の位相比較回路。
前記第１乃至第３の遅延回路への前記調整信号を生成する遅延調整回路をさらに含む、請求項１又は請求項２に記載の位相比較回路。
前記第１のＤ型フリップフロップの出力、及び前記第３の遅延回路の出力に基づいて、前記第３の遅延回路の遅延量の検出結果を出力する第１の遅延検出回路をさらに含む、請求項３に記載の位相比較回路。
前記第１のＤ型フリップフロップの出力、前記第２のＤ型フリップフロップの出力、及び前記第２の遅延回路の出力に基づいて、前記第２のＤ型フリップフロップの内部遅延量の検出結果を出力する第２の遅延検出回路をさらに含む、請求項３又は請求項４に記載の位相比較回路。
クロック信号に同期して、データ入力をラッチして出力する第１のＤ型フリップフロップと、入力される調整信号に応じて遅延量が制御され、前記データ入力を遅延させて出力する第１の遅延回路と、反転クロック信号に同期して、前記第１のＤ型フリップフロップの出力をラッチして出力する第２のＤ型フリップフロップと、入力される調整信号に応じて遅延量が制御され、前記反転クロック信号を遅延させて出力する第２の遅延回路と、入力される調整信号に応じて遅延量が制御され、前記第１のＤ型フリップフロップの出力を遅延させて出力する第３の遅延回路と、前記第１の遅延回路の出力と前記第３の遅延回路の出力とを入力とする第１の排他的論理和ゲートと、前記第３の遅延回路の出力と前記第２のＤ型フリップフロップの出力とを入力とする第２の排他的論理和ゲートと、前記第１の排他的論理和ゲートの出力と第２の排他的論理和ゲートの反転出力とを入力し、位相比較結果として出力する加算器と、を含む位相比較回路の制御方法であって、
前記第３の遅延回路の遅延量の検出結果と、前記第２のＤ型フリップフロップの内部遅延量の検出結果を元に、前記第１乃至第３の遅延回路への前記調整信号を生成する位相比較回路の制御方法。
前記第１のＤ型フリップフロップの出力、及び前記第３の遅延回路の出力に基づいて、前記第３の遅延回路の遅延量の検出結果を出力する、請求項６に記載の位相比較回路の制御方法。
前記第１のＤ型フリップフロップの出力、前記第２のＤ型フリップフロップの出力、及び前記第２の遅延回路の出力に基づいて、前記第２のＤ型フリップフロップの内部遅延量の検出結果を出力する、請求項６又は請求項７に記載の位相比較回路の制御方法。