JP2002111486A - 位相比較回路 - Google Patents
位相比較回路Info
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- JP2002111486A JP2002111486A JP2000299311A JP2000299311A JP2002111486A JP 2002111486 A JP2002111486 A JP 2002111486A JP 2000299311 A JP2000299311 A JP 2000299311A JP 2000299311 A JP2000299311 A JP 2000299311A JP 2002111486 A JP2002111486 A JP 2002111486A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
Abstract
(57)【要約】
【課題】タイミングマージンをより広くすることによ
り、より高速な動作を可能にする。 【解決手段】フリップフロップ１０及び１１でクロック
ＣＬＫの半周期毎に交互にデータＤＡＴＡを取り込み、
フリップフロップ１０及び１１の出力をそれぞれ遅延１
５及び１６で遅延させて遅延信号１０ＱＤ及び１１ＱＤ
を生成し、フリップフロップ１０の出力及び遅延信号１
１ＱＤをＸＯＲゲートに供給し、フリップフロップ１１
の出力及び遅延信号１０ＱＤをＸＯＲゲート１８に供給
する。遅延回路の遅延時間は可変であってもよい。さら
に、ＸＯＲゲート１７及び１８の出力をそれぞれ、クロ
ックＣＬＫを遅延させたクロックでクロックの半周期毎
に交互に個々のフリップフロップに取り込んでもよい。
り、より高速な動作を可能にする。 【解決手段】フリップフロップ１０及び１１でクロック
ＣＬＫの半周期毎に交互にデータＤＡＴＡを取り込み、
フリップフロップ１０及び１１の出力をそれぞれ遅延１
５及び１６で遅延させて遅延信号１０ＱＤ及び１１ＱＤ
を生成し、フリップフロップ１０の出力及び遅延信号１
１ＱＤをＸＯＲゲートに供給し、フリップフロップ１１
の出力及び遅延信号１０ＱＤをＸＯＲゲート１８に供給
する。遅延回路の遅延時間は可変であってもよい。さら
に、ＸＯＲゲート１７及び１８の出力をそれぞれ、クロ
ックＣＬＫを遅延させたクロックでクロックの半周期毎
に交互に個々のフリップフロップに取り込んでもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、位相比較回路に係
り、特に、クロック再生用ＰＬＬ回路に用いられて、デ
ータのエッジに対しクロックの位相が進んでいるか遅れ
ているかを検出しその信号をループフィルタを介しＶＣ
Ｏに供給する位相比較回路に関する。
り、特に、クロック再生用ＰＬＬ回路に用いられて、デ
ータのエッジに対しクロックの位相が進んでいるか遅れ
ているかを検出しその信号をループフィルタを介しＶＣ
Ｏに供給する位相比較回路に関する。
【０００２】
【従来の技術】位相比較回路では、検出した位相誤差に
比例した信号を出力するアナログ式のものと、位相誤差
の正負を検出するデジタル式のものとがある。動作周波
数の向上に伴いアナログ式位相比較回路の出力に含まれ
るオフセット成分が問題となるため、位相誤差を最小に
したい場合にはデジタル式位相比較回路が使用される傾
向にある。
比例した信号を出力するアナログ式のものと、位相誤差
の正負を検出するデジタル式のものとがある。動作周波
数の向上に伴いアナログ式位相比較回路の出力に含まれ
るオフセット成分が問題となるため、位相誤差を最小に
したい場合にはデジタル式位相比較回路が使用される傾
向にある。
【０００３】図１２は、従来のデジタル式位相比較回路
を示す。図１３及び図１４は、この回路の動作を示すタ
イムチャートであり、図１３は、データＤＡＴＡのエッ
ジに対するクロックＣＬＫの立ち下がりエッジの位相が
遅れている場合を示し、図１４はこの位相が進んでいる
場合を示す。
を示す。図１３及び図１４は、この回路の動作を示すタ
イムチャートであり、図１３は、データＤＡＴＡのエッ
ジに対するクロックＣＬＫの立ち下がりエッジの位相が
遅れている場合を示し、図１４はこの位相が進んでいる
場合を示す。
【０００４】参照信号としてのデータＤＡＴＡはＮＲＺ
信号であり、クロックＣＬＫはこのデータＤＡＴＡから
再生したものである。クロックＣＬＫと＊ＣＬＫとは互
いに逆相である。
信号であり、クロックＣＬＫはこのデータＤＡＴＡから
再生したものである。クロックＣＬＫと＊ＣＬＫとは互
いに逆相である。
【０００５】Ｄフリップフロップ１０及び１１はそれぞ
れクロックＣＬＫ及び＊ＣＬＫの立ち上がり時にデータ
ＤＡＴＡのレベルを検出して保持するものであり、両出
力１０Ｑ及び１１ＱはＸＯＲ（イクスクルーシブオア）
ゲート１２に供給される。ＸＯＲゲート１２の出力ＥＤ
は、Ｄフリップフロップ１０と１１の出力のレベルが異
なる場合に高レベルとなる。出力１０Ｑ及び１１Ｑはデ
ータＤＡＴＡより遅延しており、かつ、出力１０Ｑと１
１Ｑの遅延の差がクロックＣＬＫの半周期Ｔ／２である
ので、信号ＥＤのパルスは、データＤＡＴＡの各エッジ
に対応した幅Ｔ／２のパルスである。
れクロックＣＬＫ及び＊ＣＬＫの立ち上がり時にデータ
ＤＡＴＡのレベルを検出して保持するものであり、両出
力１０Ｑ及び１１ＱはＸＯＲ（イクスクルーシブオア）
ゲート１２に供給される。ＸＯＲゲート１２の出力ＥＤ
は、Ｄフリップフロップ１０と１１の出力のレベルが異
なる場合に高レベルとなる。出力１０Ｑ及び１１Ｑはデ
ータＤＡＴＡより遅延しており、かつ、出力１０Ｑと１
１Ｑの遅延の差がクロックＣＬＫの半周期Ｔ／２である
ので、信号ＥＤのパルスは、データＤＡＴＡの各エッジ
に対応した幅Ｔ／２のパルスである。
【０００６】Ｄフリップフロップ１３及び１４はそれぞ
れ、クロックＣＬＫ及び＊ＣＬＫの立ち上がりエッジで
の信号ＥＤのレベルを検出し、その結果をアップ信号Ｕ
Ｐ及びダウン信号ＤＷＮとして出力する。
れ、クロックＣＬＫ及び＊ＣＬＫの立ち上がりエッジで
の信号ＥＤのレベルを検出し、その結果をアップ信号Ｕ
Ｐ及びダウン信号ＤＷＮとして出力する。
【０００７】図１２の位相比較回路をＰＬＬ回路に用
い、ＶＣＯの出力周波数がアップ信号ＵＰにより上昇し
ダウン信号ＤＷＮにより下降するようにすると、クロッ
クＣＬＫの立ち下がりエッジとデータＤＡＴＡのエッジ
の時点が一致するようにＰＬＬ回路が動作する。
い、ＶＣＯの出力周波数がアップ信号ＵＰにより上昇し
ダウン信号ＤＷＮにより下降するようにすると、クロッ
クＣＬＫの立ち下がりエッジとデータＤＡＴＡのエッジ
の時点が一致するようにＰＬＬ回路が動作する。
【０００８】
【発明が解決しようとする課題】エッジ検出信号ＥＤの
パルス幅がクロックＣＬＫのそれに等しいので、クロッ
クＣＬＫ及び＊ＣＬＫの立ち上がりエッジで信号ＥＤの
レベルを検出するＤフリップフロップ１３及び１４のタ
イミングマージンが比較的短い。クロックＣＬＫの周波
数が例えば１０ＧＨｚ以上になると、クロックＣＬＫが
三角波に近くなる。さらに、データＤＡＴＡにはジッタ
がある。これらのことから、Ｄフリップフロップ１３及
び１４でタイミングエラーが生じて、高速動作に支障を
来すという問題があった。
パルス幅がクロックＣＬＫのそれに等しいので、クロッ
クＣＬＫ及び＊ＣＬＫの立ち上がりエッジで信号ＥＤの
レベルを検出するＤフリップフロップ１３及び１４のタ
イミングマージンが比較的短い。クロックＣＬＫの周波
数が例えば１０ＧＨｚ以上になると、クロックＣＬＫが
三角波に近くなる。さらに、データＤＡＴＡにはジッタ
がある。これらのことから、Ｄフリップフロップ１３及
び１４でタイミングエラーが生じて、高速動作に支障を
来すという問題があった。
【０００９】本発明の目的は、このような問題点に鑑
み、タイミングマージンをより広くすることにより、よ
り高速に動作させることが可能な位相比較回路を提供す
ることにある。
み、タイミングマージンをより広くすることにより、よ
り高速に動作させることが可能な位相比較回路を提供す
ることにある。
【００１０】
【課題を解決するための手段及びその作用効果】本発明
の第１態様の位相比較回路では、第１及び第２フリップ
フロップ回路で第１クロックの半周期毎に交互にデータ
を取り込み、該第１及び第２フリップフロップ回路の出
力をそれぞれ遅延させて第１及び第２遅延信号を生成
し、該第１フリップフロップ回路の出力及び該第２遅延
信号を第１論理ゲート回路に供給し、該第２フリップフ
ロップ回路の出力及び該第１遅延信号を第２論理ゲート
回路に供給する。該第１及び該第２論理ゲート回路はい
ずれも、２入力のレベルが同一又は異なるレベルのいず
れか一方である時に出力が活性になり、例えばイクスク
ルーシブオアゲート又はイクスクルーシブノアゲートで
ある。
の第１態様の位相比較回路では、第１及び第２フリップ
フロップ回路で第１クロックの半周期毎に交互にデータ
を取り込み、該第１及び第２フリップフロップ回路の出
力をそれぞれ遅延させて第１及び第２遅延信号を生成
し、該第１フリップフロップ回路の出力及び該第２遅延
信号を第１論理ゲート回路に供給し、該第２フリップフ
ロップ回路の出力及び該第１遅延信号を第２論理ゲート
回路に供給する。該第１及び該第２論理ゲート回路はい
ずれも、２入力のレベルが同一又は異なるレベルのいず
れか一方である時に出力が活性になり、例えばイクスク
ルーシブオアゲート又はイクスクルーシブノアゲートで
ある。
【００１１】該第１クロック及びデータはいずれも、単
相であっても互いに逆相の相補信号であってもよい。こ
の点は、以下の第２クロックについても同様である。
相であっても互いに逆相の相補信号であってもよい。こ
の点は、以下の第２クロックについても同様である。
【００１２】該第１論理ゲート回路の出力パルスの幅と
該第２論理ゲート回路の出力パルスの幅の大小関係が、
該データのエッジに対し該第１クロックの位相が進んで
いる時と遅れている時とで異なるので、位相比較回路と
して動作する。
該第２論理ゲート回路の出力パルスの幅の大小関係が、
該データのエッジに対し該第１クロックの位相が進んで
いる時と遅れている時とで異なるので、位相比較回路と
して動作する。
【００１３】また、クロックの半周期のパルス幅のデー
タを取り込むフリップフロップが不要になるので、その
タイミングマージンの問題が無くなり、高速動作に適し
ている。
タを取り込むフリップフロップが不要になるので、その
タイミングマージンの問題が無くなり、高速動作に適し
ている。
【００１４】本発明の第２態様の位相比較回路では、上
記第１態様において、上記第１及び第２遅延信号を生成
する遅延回路の遅延時間を可変にする。
記第１態様において、上記第１及び第２遅延信号を生成
する遅延回路の遅延時間を可変にする。
【００１５】これにより、位相比較回路の出力パルス幅
を選択可能になるので、この位相比較回路を用いてＰＬ
Ｌ回路を構成する場合に、ループフィルタ及びＶＣＯの
特性に応じてループゲインを外部から調整可能になる。
を選択可能になるので、この位相比較回路を用いてＰＬ
Ｌ回路を構成する場合に、ループフィルタ及びＶＣＯの
特性に応じてループゲインを外部から調整可能になる。
【００１６】本発明の第３態様の位相比較回路では、上
記第１及び第２論理ゲート回路の出力をそれぞれ、上記
第１クロックと位相が異なる第２クロックで該第２クロ
ックの半周期毎に交互に第３及び第４フリップフロップ
回路に取り込む。
記第１及び第２論理ゲート回路の出力をそれぞれ、上記
第１クロックと位相が異なる第２クロックで該第２クロ
ックの半周期毎に交互に第３及び第４フリップフロップ
回路に取り込む。
【００１７】これにより、該データのエッジに対し該第
１クロックの位相が進んでいる時と遅れている時とに応
じて、該第３又は第４フリップフロップの出力の一方か
らのみパルスが出力される。すなわち、該第１又は第２
フリップフロップの出力の他方の細幅パルスは無視され
る。
１クロックの位相が進んでいる時と遅れている時とに応
じて、該第３又は第４フリップフロップの出力の一方か
らのみパルスが出力される。すなわち、該第１又は第２
フリップフロップの出力の他方の細幅パルスは無視され
る。
【００１８】該第１及び第２論理ゲートの一方から出力
される広幅パルスは、幅が第１クロックの半周期より大
きいので、該第３又は第４フリップフロップでのタイミ
ングマージンが広くなり、図１２の位相比較回路よりも
高速動作に適している。
される広幅パルスは、幅が第１クロックの半周期より大
きいので、該第３又は第４フリップフロップでのタイミ
ングマージンが広くなり、図１２の位相比較回路よりも
高速動作に適している。
【００１９】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
説明から明らかになる。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
施形態を説明する。
【００２１】［第１実施形態］図１は、本発明の第１実
施形態の位相比較回路１を示す。図２及び図３は、図１
の回路の動作を示すタイムチャートであり、図２は、デ
ータＤＡＴＡのエッジに対しクロックＣＬＫの立ち下が
りエッジの位相が遅れている場合を示し、図３はこの位
相が進んでいる場合を示す。
施形態の位相比較回路１を示す。図２及び図３は、図１
の回路の動作を示すタイムチャートであり、図２は、デ
ータＤＡＴＡのエッジに対しクロックＣＬＫの立ち下が
りエッジの位相が遅れている場合を示し、図３はこの位
相が進んでいる場合を示す。
【００２２】図１２の場合と同様に、参照信号としての
データＤＡＴＡはＮＲＺ信号であり、クロックＣＬＫは
データＤＡＴＡから再生したものである。クロックＣＬ
Ｋと＊ＣＬＫとは互いに逆相である。以下、クロックＣ
ＬＫの周期をＴで表す。
データＤＡＴＡはＮＲＺ信号であり、クロックＣＬＫは
データＤＡＴＡから再生したものである。クロックＣＬ
Ｋと＊ＣＬＫとは互いに逆相である。以下、クロックＣ
ＬＫの周期をＴで表す。
【００２３】この位相比較回路１は、クロックＣＬＫ及
び＊ＣＬＫの立ち上がりエッジでデータＤＡＴＡのレベ
ルをＤフリップフロップ１０及び１１で検出する点で、
図１４のそれと同一である。Ｄフリップフロップ１０及
び１１の非反転出力１０Ｑ及び１１Ｑはいずれも図２及
び図３に示す如く、データＤＡＴＡの位相を遅延させた
波形となる。図２の上記位相関係の場合には、Ｄフリッ
プフロップ１０よりもＤフリップフロップ１１の方がデ
ータＤＡＴＡのエッジをＴ／２だけ先に検出する。これ
に対し、図３の上記位相関係の場合には、Ｄフリップフ
ロップ１１よりもＤフリップフロップ１０の方がデータ
ＤＡＴＡのエッジをＴ／２だけ先に検出する。
び＊ＣＬＫの立ち上がりエッジでデータＤＡＴＡのレベ
ルをＤフリップフロップ１０及び１１で検出する点で、
図１４のそれと同一である。Ｄフリップフロップ１０及
び１１の非反転出力１０Ｑ及び１１Ｑはいずれも図２及
び図３に示す如く、データＤＡＴＡの位相を遅延させた
波形となる。図２の上記位相関係の場合には、Ｄフリッ
プフロップ１０よりもＤフリップフロップ１１の方がデ
ータＤＡＴＡのエッジをＴ／２だけ先に検出する。これ
に対し、図３の上記位相関係の場合には、Ｄフリップフ
ロップ１１よりもＤフリップフロップ１０の方がデータ
ＤＡＴＡのエッジをＴ／２だけ先に検出する。
【００２４】図１において、非反転出力１０Ｑ及び１１
Ｑはそれぞれ遅延回路１５及び１６を通って遅延する。
その遅延量ＴＤは、０より大きく、かつ、遅延回路１５
と１６の遅延量の差がクロックＣＬＫの周期のほぼ整数
倍であればよく、好ましくは遅延回路１５と１６の遅延
量の差が０で０＜ＴＤ＜Ｔ／２である。図２及び図３
は、ＴＤ＝Ｔ／３である場合を示している。図１では、
遅延回路１５及び１６がいずれもループフィルタ２段の
非反転ゲートで構成されている。各段の非反転ゲートは
偶数段の反転ゲートで構成することができる。
Ｑはそれぞれ遅延回路１５及び１６を通って遅延する。
その遅延量ＴＤは、０より大きく、かつ、遅延回路１５
と１６の遅延量の差がクロックＣＬＫの周期のほぼ整数
倍であればよく、好ましくは遅延回路１５と１６の遅延
量の差が０で０＜ＴＤ＜Ｔ／２である。図２及び図３
は、ＴＤ＝Ｔ／３である場合を示している。図１では、
遅延回路１５及び１６がいずれもループフィルタ２段の
非反転ゲートで構成されている。各段の非反転ゲートは
偶数段の反転ゲートで構成することができる。
【００２５】遅延回路１５及び１６の出力１０ＱＤ及び
１１ＱＤはそれぞれＸＯＲゲート１７及び１８の一方の
入力端に供給される。ＸＯＲゲート１７及び１８の他方
の入力端にはそれぞれ非反転出力１１Ｑ及び非反転出力
１０Ｑが供給される。ＸＯＲゲート１７及び１８からそ
れぞれアップ信号ＵＰ及びＤＷＭが出力される。
１１ＱＤはそれぞれＸＯＲゲート１７及び１８の一方の
入力端に供給される。ＸＯＲゲート１７及び１８の他方
の入力端にはそれぞれ非反転出力１１Ｑ及び非反転出力
１０Ｑが供給される。ＸＯＲゲート１７及び１８からそ
れぞれアップ信号ＵＰ及びＤＷＭが出力される。
【００２６】図２に示すようにデータＤＡＴＡのエッジ
に対しクロックＣＬＫの立ち下がりエッジが遅れている
場合には、信号１１Ｑが立ち上がってＴ／２経過後に信
号１０Ｑが立ち上がる。従って、信号１１Ｑが立ち上が
って（Ｔ／２＋ＴＤ）経過後に信号１０ＱＤが立ち上が
る。これにより、アップ信号ＵＰのパルス幅は（Ｔ／２
＋ＴＤ）、図２の場合には５Ｔ／６となる。このパルス
は、データＤＡＴＡの立ち上がりエッジに対応してい
る。同様に、データＤＡＴＡの立ち下がりエッジに対応
したアップ信号ＵＰのパルスの幅も（Ｔ／２＋ＴＤ）と
なる。
に対しクロックＣＬＫの立ち下がりエッジが遅れている
場合には、信号１１Ｑが立ち上がってＴ／２経過後に信
号１０Ｑが立ち上がる。従って、信号１１Ｑが立ち上が
って（Ｔ／２＋ＴＤ）経過後に信号１０ＱＤが立ち上が
る。これにより、アップ信号ＵＰのパルス幅は（Ｔ／２
＋ＴＤ）、図２の場合には５Ｔ／６となる。このパルス
は、データＤＡＴＡの立ち上がりエッジに対応してい
る。同様に、データＤＡＴＡの立ち下がりエッジに対応
したアップ信号ＵＰのパルスの幅も（Ｔ／２＋ＴＤ）と
なる。
【００２７】これに対し、信号１１ＱＤの立ち上がりか
ら（Ｔ／２−ＴＤ）経過後に信号１０Ｑが立ち上がるの
で、ダウン信号ＤＷＮのパルス幅は（Ｔ／２−ＴＤ）、
図２の場合にはＴ／６となる。このパルスは、データＤ
ＡＴＡの立ち上がりエッジに対応している。同様に、デ
ータＤＡＴＡの立ち下がりエッジに対応したダウン信号
ＤＷＮのパルスの幅も（Ｔ／２−ＴＤ）となる。
ら（Ｔ／２−ＴＤ）経過後に信号１０Ｑが立ち上がるの
で、ダウン信号ＤＷＮのパルス幅は（Ｔ／２−ＴＤ）、
図２の場合にはＴ／６となる。このパルスは、データＤ
ＡＴＡの立ち上がりエッジに対応している。同様に、デ
ータＤＡＴＡの立ち下がりエッジに対応したダウン信号
ＤＷＮのパルスの幅も（Ｔ／２−ＴＤ）となる。
【００２８】図３に示すように、データＤＡＴＡのエッ
ジに対しクロックＣＬＫの立ち下がりエッジが進んでい
る場合には、信号１０Ｑが立ち上がってＴ／２経過後に
信号１１Ｑが立ち上がる。従って、信号１０Ｑが立ち上
がって（Ｔ／２＋ＴＤ）経過後に信号１１ＱＤが立ち上
がる。これにより、ダウン信号ＤＷＮのパルス幅は（Ｔ
／２＋ＴＤ）、図３の場合には５Ｔ／６となる。このパ
ルスは、データＤＡＴＡの立ち上がりエッジに対応して
いる。同様に、データＤＡＴＡの立ち下がりエッジに対
応したダウン信号ＤＷＮのパルスの幅も（Ｔ／２＋Ｔ
Ｄ）となる。
ジに対しクロックＣＬＫの立ち下がりエッジが進んでい
る場合には、信号１０Ｑが立ち上がってＴ／２経過後に
信号１１Ｑが立ち上がる。従って、信号１０Ｑが立ち上
がって（Ｔ／２＋ＴＤ）経過後に信号１１ＱＤが立ち上
がる。これにより、ダウン信号ＤＷＮのパルス幅は（Ｔ
／２＋ＴＤ）、図３の場合には５Ｔ／６となる。このパ
ルスは、データＤＡＴＡの立ち上がりエッジに対応して
いる。同様に、データＤＡＴＡの立ち下がりエッジに対
応したダウン信号ＤＷＮのパルスの幅も（Ｔ／２＋Ｔ
Ｄ）となる。
【００２９】これに対し、信号１０ＱＤの立ち上がりか
ら（Ｔ／２−ＴＤ）経過後に信号１１Ｑが立ち上がるの
で、アップ信号ＵＰのパルス幅は（Ｔ／２−ＴＤ）、図
２の場合にはＴ／６となる。このパルスは、データＤＡ
ＴＡの立ち上がりエッジに対応している。同様に、デー
タＤＡＴＡの立ち下がりエッジに対応したアップ信号Ｕ
Ｐのパルスの幅も（Ｔ／２−ＴＤ）となる。
ら（Ｔ／２−ＴＤ）経過後に信号１１Ｑが立ち上がるの
で、アップ信号ＵＰのパルス幅は（Ｔ／２−ＴＤ）、図
２の場合にはＴ／６となる。このパルスは、データＤＡ
ＴＡの立ち上がりエッジに対応している。同様に、デー
タＤＡＴＡの立ち下がりエッジに対応したアップ信号Ｕ
Ｐのパルスの幅も（Ｔ／２−ＴＤ）となる。
【００３０】以上のことから、データＤＡＴＡのエッジ
に対しクロックＣＬＫの立ち下がりエッジが遅れている
場合には、データＤＡＴＡの各エッジに対応したアップ
信号ＵＰのパルス幅はダウン信号ＤＷＮのそれより２Ｔ
Ｄだけ広くなり、データＤＡＴＡのエッジに対しクロッ
クＣＬＫの立ち下がりエッジが進んでいる場合には逆
に、データＤＡＴＡの各エッジに対応したダウン信号Ｄ
ＷＮのパルス幅はアップ信号ＵＰのそれより２ＴＤだけ
広くなる。このため、図１の回路は、図１２にようなＤ
フリップフロップ１３及び１４を用いることなく、位相
比較回路として動作する。これにより、図１２のＤフリ
ップフロップ１３及び１４のタイミングマージンの問題
が無くなり、図１の位相比較回路１は、図１２のそれよ
りも高速動作に適している。
に対しクロックＣＬＫの立ち下がりエッジが遅れている
場合には、データＤＡＴＡの各エッジに対応したアップ
信号ＵＰのパルス幅はダウン信号ＤＷＮのそれより２Ｔ
Ｄだけ広くなり、データＤＡＴＡのエッジに対しクロッ
クＣＬＫの立ち下がりエッジが進んでいる場合には逆
に、データＤＡＴＡの各エッジに対応したダウン信号Ｄ
ＷＮのパルス幅はアップ信号ＵＰのそれより２ＴＤだけ
広くなる。このため、図１の回路は、図１２にようなＤ
フリップフロップ１３及び１４を用いることなく、位相
比較回路として動作する。これにより、図１２のＤフリ
ップフロップ１３及び１４のタイミングマージンの問題
が無くなり、図１の位相比較回路１は、図１２のそれよ
りも高速動作に適している。
【００３１】遅延回路１５にはバッファゲート１９が接
続され、バッファゲート１９から、ジッタが除去された
リタイムドデータＲＤＡＴＡが取り出される。このリタ
イムドデータＲＤＡＴＡは、不図示の回路でクロックＣ
ＬＫ及び＊ＣＬＫに同期して処理される。遅延回路１５
にバッファゲート１９を接続すると、遅延回路１５の遅
延量が増加するので、遅延回路１６にダミーバッファゲ
ート２０を接続することにより、遅延回路１５と１６の
遅延量を互いに同一にしている。
続され、バッファゲート１９から、ジッタが除去された
リタイムドデータＲＤＡＴＡが取り出される。このリタ
イムドデータＲＤＡＴＡは、不図示の回路でクロックＣ
ＬＫ及び＊ＣＬＫに同期して処理される。遅延回路１５
にバッファゲート１９を接続すると、遅延回路１５の遅
延量が増加するので、遅延回路１６にダミーバッファゲ
ート２０を接続することにより、遅延回路１５と１６の
遅延量を互いに同一にしている。
【００３２】図４は、図１の位相比較回路１を用いてデ
ータＤＡＴＡからクロックＣＬＫ及び＊ＣＬＫを再生す
るＰＬＬ回路を示す。
ータＤＡＴＡからクロックＣＬＫ及び＊ＣＬＫを再生す
るＰＬＬ回路を示す。
【００３３】この回路は、位相比較回路１、ループフィ
ルタ２、ＶＣＯ（電圧制御発信器）３及びバッファゲー
ト回路４がループ状に接続されて構成されている。
ルタ２、ＶＣＯ（電圧制御発信器）３及びバッファゲー
ト回路４がループ状に接続されて構成されている。
【００３４】ループフィルタ２では、アップ信号ＵＰ及
びダウン信号ＤＷＮがそれぞれ抵抗２１及び２２を介し
て演算増幅回路２３の反転入力端及び非反転入力端に供
給される。演算増幅回路２３の非反転入力端とグランド
電位との間には、抵抗２４とキャパシタ２５とが直列接
続されている。演算増幅回路２３の反転入力端と出力端
との間には、抵抗２６とキャパシタ２７とが直列接続さ
れている。演算増幅回路２３の２入力の電位が互いにほ
ぼ等しいので、ダウン信号ＤＷＮのパルスによりキャパ
シタ２５が充電されると、演算増幅回路２３の入力端の
電位が上昇して、演算増幅回路２３の出力端の電圧ＣＶ
も上昇する。アップ信号ＵＰのパルスによりキャパシタ
２７が充電されて、制御電圧ＣＶが低下する。
びダウン信号ＤＷＮがそれぞれ抵抗２１及び２２を介し
て演算増幅回路２３の反転入力端及び非反転入力端に供
給される。演算増幅回路２３の非反転入力端とグランド
電位との間には、抵抗２４とキャパシタ２５とが直列接
続されている。演算増幅回路２３の反転入力端と出力端
との間には、抵抗２６とキャパシタ２７とが直列接続さ
れている。演算増幅回路２３の２入力の電位が互いにほ
ぼ等しいので、ダウン信号ＤＷＮのパルスによりキャパ
シタ２５が充電されると、演算増幅回路２３の入力端の
電位が上昇して、演算増幅回路２３の出力端の電圧ＣＶ
も上昇する。アップ信号ＵＰのパルスによりキャパシタ
２７が充電されて、制御電圧ＣＶが低下する。
【００３５】ＶＣＯ３は例えば、マルチバイブレータ型
であり、本実施形態では制御電圧ＣＶが上昇すると出力
クロックの周波数が低下する。マルチバイブレータ型の
場合、位相ずれのない相補クロックを容易に生成するこ
とができる。
であり、本実施形態では制御電圧ＣＶが上昇すると出力
クロックの周波数が低下する。マルチバイブレータ型の
場合、位相ずれのない相補クロックを容易に生成するこ
とができる。
【００３６】ＶＣＯ３の出力は、バッファゲート回路４
を介し、クロックＣＬＫ及び＊ＣＬＫとして出力され、
位相比較回路１に供給される。
を介し、クロックＣＬＫ及び＊ＣＬＫとして出力され、
位相比較回路１に供給される。
【００３７】図５は、図４のループフィルタ２の替わり
に用いることができるループフィルタ２Ａを示す。
に用いることができるループフィルタ２Ａを示す。
【００３８】このループフィルタ２Ａは、チャージポン
プ回路２８の出力端に積分回路２９が接続されている。
アップ信号ＵＰのパルスにより積分回路２９内のキャパ
シタが充電されて制御電圧ＣＶが上昇し、ダウン信号Ｕ
Ｐのパルスによりこのキャパシタの電荷が放電されて制
御電圧ＣＶが下降する。
プ回路２８の出力端に積分回路２９が接続されている。
アップ信号ＵＰのパルスにより積分回路２９内のキャパ
シタが充電されて制御電圧ＣＶが上昇し、ダウン信号Ｕ
Ｐのパルスによりこのキャパシタの電荷が放電されて制
御電圧ＣＶが下降する。
【００３９】なお、図４において、ＶＣＯ３は、バッフ
ァゲート回路４を含む構成、又は、さらにバッファゲー
ト回路４の出力端に分周器が接続された構成であっても
よい。
ァゲート回路４を含む構成、又は、さらにバッファゲー
ト回路４の出力端に分周器が接続された構成であっても
よい。
【００４０】［第２実施形態］図６は、本発明の第２実
施形態の位相比較回路１Ａを示す。
施形態の位相比較回路１Ａを示す。
【００４１】この回路１Ａでは、図１の遅延回路１５及
び１６の替わりにそれぞれ可変遅延回路１５Ａ及び１６
Ａが用いられている。
び１６の替わりにそれぞれ可変遅延回路１５Ａ及び１６
Ａが用いられている。
【００４２】可変遅延回路１５Ａでは、セレクタ１５１
の入力端とＤフリップフロップ１０の出力端との間に、
段数が異なるゲート回路が複数接続され、セレクタ１５
１はその１つを選択制御信号ＳＥＬに応じて選択し、遅
延信号１０ＱＤを出力する。可変遅延回路１６Ａは可変
遅延回路１５Ａと同一構成であり、セレクタ１６１の選
択制御入力端にもセレクタ１５１と同じ選択制御信号Ｓ
ＥＬが供給されて、可変遅延回路１５Ａと１６Ａの遅延
量が同じにされる。
の入力端とＤフリップフロップ１０の出力端との間に、
段数が異なるゲート回路が複数接続され、セレクタ１５
１はその１つを選択制御信号ＳＥＬに応じて選択し、遅
延信号１０ＱＤを出力する。可変遅延回路１６Ａは可変
遅延回路１５Ａと同一構成であり、セレクタ１６１の選
択制御入力端にもセレクタ１５１と同じ選択制御信号Ｓ
ＥＬが供給されて、可変遅延回路１５Ａと１６Ａの遅延
量が同じにされる。
【００４３】可変遅延回路１５Ａ及び１６Ａにより、遅
延量ＴＤ、すなわちアップ信号ＵＰ及びダウン信号ＤＷ
Ｎの広幅及び細幅のパルス幅を選択することができる。
このような位相比較回路１ＡをＩＣとしてユーザに供給
することにより、ユーザは図４のようなＰＬＬ回路を構
成する場合に、ループフィルタ２及びＶＣＯ３の特性に
応じて遅延量ＴＤを選択することができ、これにより、
より高性能のＰＬＬ回路を構成することが可能となる。
延量ＴＤ、すなわちアップ信号ＵＰ及びダウン信号ＤＷ
Ｎの広幅及び細幅のパルス幅を選択することができる。
このような位相比較回路１ＡをＩＣとしてユーザに供給
することにより、ユーザは図４のようなＰＬＬ回路を構
成する場合に、ループフィルタ２及びＶＣＯ３の特性に
応じて遅延量ＴＤを選択することができ、これにより、
より高性能のＰＬＬ回路を構成することが可能となる。
【００４４】［第３実施形態］図７は、本発明の第３実
施形態の位相比較回路１Ｂを示す。
施形態の位相比較回路１Ｂを示す。
【００４５】この回路１Ｂでは、図１の回路にさらにＤ
フリップフロップ１３、１４及び遅延回路３０を備え、
ＸＯＲゲート１７及び１８の出力１７Ｑ及び１８Ｑをそ
れぞれＤフリップフロップ１３及び１４のデータ入力端
Ｄに供給し、クロックＣＬＫ及び＊ＣＬＫを、遅延回路
３０を介し、遅延クロックＣＬＫＤ及び＊ＣＬＫＤとし
てＤフリップフロップ１３及び１４のクロック入力端Ｃ
に供給している。遅延回路３０は、例えば差動増幅回路
を備えて構成されており、相補入力相補出力型である。
Ｄフリップフロップ１３及び１４の信号端Ｑから取り出
される信号は、それぞれアップ信号ＵＰ及びダウン信号
ＤＷＮとして用いられる。
フリップフロップ１３、１４及び遅延回路３０を備え、
ＸＯＲゲート１７及び１８の出力１７Ｑ及び１８Ｑをそ
れぞれＤフリップフロップ１３及び１４のデータ入力端
Ｄに供給し、クロックＣＬＫ及び＊ＣＬＫを、遅延回路
３０を介し、遅延クロックＣＬＫＤ及び＊ＣＬＫＤとし
てＤフリップフロップ１３及び１４のクロック入力端Ｃ
に供給している。遅延回路３０は、例えば差動増幅回路
を備えて構成されており、相補入力相補出力型である。
Ｄフリップフロップ１３及び１４の信号端Ｑから取り出
される信号は、それぞれアップ信号ＵＰ及びダウン信号
ＤＷＮとして用いられる。
【００４６】図８及び図９は図７の回路の動作を示すタ
イムチャートであり、図８は、データＤＡＴＡのエッジ
に対しクロックＣＬＫの立ち下がりエッジの位相が遅れ
ている場合を示し、図９はこの位相が進んでいる場合を
示す。図８及び図９のクロックＣＬＫ及びデータＤＡＴ
Ａの波形はそれぞれ図２及び図３のクロックＣＬＫ及び
データＤＡＴＡの波形と同一であり、図８及び図９で省
略された信号１０Ｑ、１１Ｑ、１７Ｑ及び１８Ｑの波形
は、図２及び図３の対応するものと同じである。
イムチャートであり、図８は、データＤＡＴＡのエッジ
に対しクロックＣＬＫの立ち下がりエッジの位相が遅れ
ている場合を示し、図９はこの位相が進んでいる場合を
示す。図８及び図９のクロックＣＬＫ及びデータＤＡＴ
Ａの波形はそれぞれ図２及び図３のクロックＣＬＫ及び
データＤＡＴＡの波形と同一であり、図８及び図９で省
略された信号１０Ｑ、１１Ｑ、１７Ｑ及び１８Ｑの波形
は、図２及び図３の対応するものと同じである。
【００４７】遅延回路３０の遅延量τは、図８に示すよ
うに信号１７Ｑが広幅のパルスを含む場合に、そのパル
スのほぼ中央のエッジで遅延クロックＣＬＫＤが立ち上
がるように、設計で定められている。このようにすれ
ば、図９に示すように、信号１８Ｑが広幅のパルスを含
む場合にも、そのパルスのほぼ中央のエッジで遅延クロ
ック＊ＣＬＫＤが立ち上がる。
うに信号１７Ｑが広幅のパルスを含む場合に、そのパル
スのほぼ中央のエッジで遅延クロックＣＬＫＤが立ち上
がるように、設計で定められている。このようにすれ
ば、図９に示すように、信号１８Ｑが広幅のパルスを含
む場合にも、そのパルスのほぼ中央のエッジで遅延クロ
ック＊ＣＬＫＤが立ち上がる。
【００４８】これにより、図８の場合には信号１７Ｑの
パルスが遅延クロックＣＬＫＤの立ち上がりエッジで検
出されて、アップ信号ＵＰが高レベルとなる。これに対
し、信号１８Ｑのパルスは遅延クロック＊ＣＬＫＤの立
ち下がりエッジ付近に存在し、立ちあがりエッジでは信
号１８Ｑが低レベルであるので、ダウン信号ＤＷＮは低
レベルとなる。
パルスが遅延クロックＣＬＫＤの立ち上がりエッジで検
出されて、アップ信号ＵＰが高レベルとなる。これに対
し、信号１８Ｑのパルスは遅延クロック＊ＣＬＫＤの立
ち下がりエッジ付近に存在し、立ちあがりエッジでは信
号１８Ｑが低レベルであるので、ダウン信号ＤＷＮは低
レベルとなる。
【００４９】本第３実施形態の位相比較回路１Ｂでは、
図１２と同様にＤフリップフロップ１３及び１４を備え
ているが、図１２の場合よりも広幅のパルスを遅延クロ
ックで検出するので、タイミングマージンが広くなり、
図１２の位相比較回路よりも高速動作に適している。
図１２と同様にＤフリップフロップ１３及び１４を備え
ているが、図１２の場合よりも広幅のパルスを遅延クロ
ックで検出するので、タイミングマージンが広くなり、
図１２の位相比較回路よりも高速動作に適している。
【００５０】なお、好ましい遅延量τは、Ｄフリップフ
ロップ１０及びＸＯＲゲート１７の遅延時間をそれぞれ
ΔＴ１及びΔＴ２で表すと、τ＝ΔＴ１＋ΔＴ２＋（Ｔ
Ｄ＋Ｔ／２）／２であり、図８及び図９ではτ＝Ｔ／４
である。
ロップ１０及びＸＯＲゲート１７の遅延時間をそれぞれ
ΔＴ１及びΔＴ２で表すと、τ＝ΔＴ１＋ΔＴ２＋（Ｔ
Ｄ＋Ｔ／２）／２であり、図８及び図９ではτ＝Ｔ／４
である。
【００５１】また、クロックＣＬＫとＣＬＫＤとは両者
の位相差が所定時間であればよく、Ｄフリップフロップ
１３に供給するクロックを遅延させてＤフリップフロッ
プ１０に供給してもよい。
の位相差が所定時間であればよく、Ｄフリップフロップ
１３に供給するクロックを遅延させてＤフリップフロッ
プ１０に供給してもよい。
【００５２】［第４実施形態］図１０は、本発明の第４
実施形態の位相比較回路１Ｃを示す。
実施形態の位相比較回路１Ｃを示す。
【００５３】この回路１Ｃは、Ｄフリップフロップ１０
及び１１の反転出力端の信号１０＊Ｑ及び１１＊Ｑがそ
れぞれＸＮＯＲ（イクスクルーシブノア）ゲート１７Ａ
及び１８Ａに供給されている点で、図１の回路と異な
る。
及び１１の反転出力端の信号１０＊Ｑ及び１１＊Ｑがそ
れぞれＸＮＯＲ（イクスクルーシブノア）ゲート１７Ａ
及び１８Ａに供給されている点で、図１の回路と異な
る。
【００５４】なお、本発明は、図６及び図７の回路につ
いて前記同様に変更した回路も含む。
いて前記同様に変更した回路も含む。
【００５５】［第５実施形態］図１１は、本発明の第５
実施形態の位相比較回路１Ｄを示す。
実施形態の位相比較回路１Ｄを示す。
【００５６】この回路１Ｄは、Ｄフリップフロップ１１
のデータ入力端Ｄに、データＤＡＴＡと逆相の＊ＤＡＴ
Ａが供給され、Ｄフリップフロップの反転出力端の信号
１０＊ＱがＸＯＲゲート１７及び遅延回路１６に供給さ
れている点で、図１の回路と異なる。
のデータ入力端Ｄに、データＤＡＴＡと逆相の＊ＤＡＴ
Ａが供給され、Ｄフリップフロップの反転出力端の信号
１０＊ＱがＸＯＲゲート１７及び遅延回路１６に供給さ
れている点で、図１の回路と異なる。
【００５７】なお、本発明は、図６、図７及び図１０の
回路について前記同様に変更した回路も含む。
回路について前記同様に変更した回路も含む。
【図１】本発明の第１実施形態の位相比較回路を示す図
である。
である。
【図２】図１の回路の動作を示すタイムチャートであ
り、データＤＡＴＡのエッジに対するクロックＣＬＫの
立ち下がりエッジの位相が遅れている場合を示す。
り、データＤＡＴＡのエッジに対するクロックＣＬＫの
立ち下がりエッジの位相が遅れている場合を示す。
【図３】図１の回路の動作を示すタイムチャートであ
り、データＤＡＴＡのエッジに対するクロックＣＬＫの
立ち下がりエッジの位相が進んでいる場合を示す。
り、データＤＡＴＡのエッジに対するクロックＣＬＫの
立ち下がりエッジの位相が進んでいる場合を示す。
【図４】図１の位相比較回路１を用いてデータＤＡＴＡ
からクロックＣＬＫ及び＊ＣＬＫを再生するＰＬＬ回路
を示す図である。
からクロックＣＬＫ及び＊ＣＬＫを再生するＰＬＬ回路
を示す図である。
【図５】図４のループフィルタの変形例を示す図であ
る。
る。
【図６】本発明の第２実施形態の位相比較回路を示す図
である。
である。
【図７】本発明の第３実施形態の位相比較回路を示す図
である。
である。
【図８】図７の回路の動作を示すタイムチャートであ
り、データＤＡＴＡのエッジに対するクロックＣＬＫの
立ち下がりエッジの位相が遅れている場合を示す。
り、データＤＡＴＡのエッジに対するクロックＣＬＫの
立ち下がりエッジの位相が遅れている場合を示す。
【図９】図７の回路の動作を示すタイムチャートであ
り、データＤＡＴＡのエッジに対するクロックＣＬＫの
立ち下がりエッジの位相が進んでいる場合を示す。
り、データＤＡＴＡのエッジに対するクロックＣＬＫの
立ち下がりエッジの位相が進んでいる場合を示す。
【図１０】本発明の第４実施形態の位相比較回路を示す
図である。
図である。
【図１１】本発明の第５実施形態の位相比較回路を示す
図である。
図である。
【図１２】従来の位相比較回路を示す図である。
【図１３】図１２の回路の動作を示すタイムチャートで
あり、データＤＡＴＡのエッジに対するクロックＣＬＫ
の立ち下がりエッジの位相が遅れている場合を示す。
あり、データＤＡＴＡのエッジに対するクロックＣＬＫ
の立ち下がりエッジの位相が遅れている場合を示す。
【図１４】図１２の回路の動作を示すタイムチャートで
あり、データＤＡＴＡのエッジに対するクロックＣＬＫ
の立ち下がりエッジの位相が進んでいる場合を示す。
あり、データＤＡＴＡのエッジに対するクロックＣＬＫ
の立ち下がりエッジの位相が進んでいる場合を示す。
１、１Ａ〜１Ｄ 位相比較回路 ２、２Ａ ループフィルタ ３ ＶＣＯ ４ バッファゲート回路 １０、１１、１３、１４ Ｄフリップフロップ １２、１７、１８ ＸＯＲゲート １５、１６、３０ 遅延回路 １５Ａ、１６Ａ 可変遅延回路 １５１、１６１ セレクタ １９ バッファゲート ２０ ダミーバッファゲート ２１、２２、２４、２６ 抵抗 ２３ 演算増幅回路 ２５、２７ キャパシタ ＥＤ エッジ検出信号 ＵＰ アップ信号 ＤＷＮ ダウン信号 ＳＥＬ 選択制御信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年９月４日（２００１．９．４）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
Claims (7)
- 【請求項１】 第１クロックの半周期毎に交互にデータ
を取り込む第１及び第２フリップフロップ回路と、 該第１及び第２フリップフロップ回路の出力を遅延させ
てそれぞれ第１及び第２遅延信号を出力する遅延回路
と、 該第２フリップフロップの出力及び該第１遅延信号が同
一レベル又は異なるレベルのいずれか一方である時に出
力が活性になる第１論理ゲート回路と、 該第１フリップフロップの出力及び該第２遅延信号が同
一レベル又は異なるレベルのいずれか一方である時に出
力が活性になる第２論理ゲート回路と、 を有し、該第１論理ゲート回路の出力パルスの幅と該第
１論理ゲート回路の出力パルスの幅の大小関係が、該デ
ータのエッジに対し該第１クロックの位相が進んでいる
時と遅れている時とで異なることを特徴とする位相比較
回路。 - 【請求項２】 上記第１遅延回路の遅延時間は、上記第
２遅延回路のそれにほぼ等しく且つ上記第１クロックの
半周期より短いことを特徴とする請求項１記載の位相比
較回路。 - 【請求項３】 上記第１及び第２遅延回路は、選択制御
信号に応じて遅延時間が定まる可変遅延回路であること
を特徴とする請求項１又は２記載の位相比較回路。 - 【請求項４】 上記第１及び第２論理ゲート回路の出力
をそれぞれ、上記第１クロックと位相が異なる第２クロ
ックで該第２クロックの半周期毎に交互に取り込む第３
及び第４フリップフロップ回路をさらに有し、 該データのエッジに対し該第１クロックの位相が進んで
いる時と遅れている時とに応じて、該第３又は第４フリ
ップフロップ回路の出力の一方からパルスが出力される
ことを特徴とする請求項１乃至３のいずれか１つに記載
の位相比較回路。 - 【請求項５】 上記第１クロックを遅延させて上記第２
クロックを出力する第３遅延回路をさらに有することを
特徴とする請求項４記載の位相比較回路。 - 【請求項６】 上記第１論理ゲート回路の出力パルスの
幅が上記第２論理ゲート回路のそれより広い時にこのパ
ルスのほぼ中央の時点で上記第３フリップフロップ回路
が該第１論理ゲート回路の出力を取り込むように、上記
第３遅延回路の遅延時間が定められていることを特徴と
する請求項５記載の位相比較回路。 - 【請求項７】 請求項１乃至３のいずれか１つに記載の
位相比較回路と、 該位相比較回路の出力が供給されるループフィルタ回路
と、 該ループフィルタの出力が供給され、出力を上記第１ク
ロックとして該位相比較回路に供給する電圧制御発信回
路と、 を有することを特徴とするＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000299311A JP3418712B2 (ja) | 2000-09-29 | 2000-09-29 | 位相比較回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000299311A JP3418712B2 (ja) | 2000-09-29 | 2000-09-29 | 位相比較回路 |
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|---|---|
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|---|---|---|---|
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- 2000-09-29 JP JP2000299311A patent/JP3418712B2/ja not_active Expired - Fee Related
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- 2001-09-21 US US09/956,880 patent/US6944252B2/en not_active Expired - Fee Related
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