JP4850473B2 - デジタル位相検出器 - Google Patents

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Description

本発明は、デジタル位相検出器に関し、特に、標準的なデジタルＣＭＯＳプロセスで製造され、ＰＬＬ（Phase-locked loop）回路において位相比較器として利用されるデジタル位相検出器に関する。
従来から知られているアナログ構成のＰＬＬ回路において、位相比較器からの位相差情報は出力パルスの幅として与えられ、チャージポンプ回路が、そのパルス幅に応じた電荷を電圧制御発振器（Voltage-Controlled Oscillator：ＶＣＯ）の制御電圧端子に供給する。さらに、制御電圧端子には、ループフィルタが接続され、チャージポンプ回路からの電荷を電圧値に変換する。
ところで、上述したようなアナログ構成のＰＬＬ回路は、容量素子や抵抗素子といったアナログ素子を用いるが、このようなアナログ素子は標準的なデジタルＣＭＯＳプロセスでは製造することができないため、オプションが必要とされる場合が多い。また、これらアナログ素子がＰＬＬ回路の占有面積の支配要因となる場合、近年のデジタルＣＭＯＳの微細化の恩恵を受けることができない。さらに、ＰＬＬ回路のループ中に２つ以上の極をもつことになるため、ループの帯域幅を広く設定すると位相余裕が小さくなり、その結果として、ＰＬＬ回路の応答時間を小さくすることが困難になる。
そこで、近年、ＰＬＬ回路の素子を全てデジタル構成にする全デジタルＰＬＬ（All Digital Phase-locked loop）回路の研究開発が進められている。この全デジタルＰＬＬ回路を実現するためには、アナログ構成のＰＬＬ回路で用いられているような位相差情報を出力パルスの時間差に変換する位相比較器ではなく、位相差をデジタルコードとして出力するデジタル位相比較器が必要となる。
ところで、従来、周波数合成器が使用する時間差をデジタルコードとして表す時間デジタル変換器を使用し、ＶＣＯの出力クロックのエッジと基準クロック間の遅れを測定する量子化方式に対応させたデジタル位相検出器が提案されている（例えば、特許文献１参照）。
さらに、従来、遅延時間を補償すると共に消費電力を減少させることができる位相同期技術として、イネーブル信号により、外部から入力される基準クロック信号とフィードバッククロック信号との位相を測定して測定開始信号および測定終了信号を生成し、これら２つの信号を利用して各々の測定遅延ユニット単位で遅延時間補償サイクル決定信号を出力し、遅延時間補償サイクル決定信号に応じて遅延時間補償信号を発生し、基準クロック信号を遅延して位相同期されたクロック信号を出力する高速位相同期回路が提案されている（例えば、特許文献２参照）。
特開２００２−０７６８８６号公報 特許第３１４３７４３号
図１は従来のデジタル位相検出器の一例を概略的に示すブロック回路図である。図１において、参照符号１０１1〜１０１nは遅延素子（インバータ）、１０３1〜１０３nはデータ保持回路（フリップフロップ）、１０４は論理回路、ＣＬＫfはフィードバッククロック、そして、ＣＬＫrは基準クロックを示している。
図１に示されるように、従来のデジタル位相検出器は、フィードバッククロックＣＬＫｆを複数の遅延素子１０１1〜１０１nに通過させることで、各遅延素子１０１1〜１０１nの遅延時間だけ順次遅延されたフィードバッククロック（クロックＦＢ１〜ＦＢｎ）を生成し、基準クロックＣＬＫｒ（クロックＲＥＦ１〜ＲＥＦｎ）との相対的な位相関係を順次変化させるようになっている。ここで、各遅延素子１０１1〜１０１nは、全て同一の遅延時間を有している。
データ保持回路１０３1は、フィードバッククロックＣＬＫｆが一段の遅延素子１０１1で遅延されたクロック（フィードバッククロック）ＦＢ１を、基準クロックＲＥＦ１のエッジ（立ち上がりエッジ）でラッチする。また、データ保持回路１０３2は、フィードバッククロックＣＬＫｆが二段の遅延素子１０１1，１０１2で遅延されたフィードバッククロックＦＢ２を、基準クロックＲＥＦ２のエッジでラッチする。
さらに、データ保持回路１０３nは、フィードバッククロックＣＬＫｆがｎ段の遅延素子１０１1〜１０１nで遅延されたフィードバッククロックＦＢｎを、基準クロックＲＥＦｎのエッジでラッチする。ここで、各データ保持回路１０３1〜１０３nに供給される基準クロッククロックＲＥＦ１〜ＲＥＦｎは、全て入力される基準クロックＣＬＫｒと同じ位相関係になっている。
すなわち、データ保持回路１０３1〜１０３nは、フィードバッククロックＣＬＫｆを第１の遅延素子１０１1〜１０１nで順次遅延したフィードバッククロックＦＢ１〜ＦＢｎを、同じ位相の基準クロックＲＥＦ１〜ＲＥＦｎ（ＣＬＫｒ）のエッジでラッチし、それぞれ各フィードバッククロックＦＢ１〜ＦＢｎおよび基準クロックＲＥＦ１〜ＲＥＦｎ（ＣＬＫｒ）の位相差の情報をデジタル信号Ｑ１〜Ｑｎとして論理回路１０４に出力する。なお、論理回路１０４では、信号Ｑ１〜Ｑｎにおける論理の変化を検出してデジタルコードを出力することになる。
図２は図１に示すデジタル位相検出器の動作の一例を説明するためのタイミング図である。なお、図２は、便宜的に、５つのデータ保持回路１０３1〜１０３5による処理を示している。
図２に示されるように、フィードバッククロックＣＬＫｆは、複数の遅延素子１０１1〜１０１5を順次通過することにより、遅延素子１０１（１０１1〜１０１5）の一段毎の遅延時間が順次加算されたフィードバッククロックＦＢ１〜ＦＢ５となって、それぞれデータ保持回路１０３1〜１０３5のデータ端子Ｄに入力される。
各データ保持回路１０３1〜１０３5のクロック端子（制御端子）には、それぞれ同じ位相の基準クロックＲＥＦ１〜ＲＥＦｎ（ＣＬＫｒ）が入力され、これら基準クロックＲＥＦ１〜ＲＥＦｎの立ち上がりタイミングで対応するクロックＦＢ１〜ＦＢ５をラッチし、出力Ｑ１〜Ｑ５（ＱまたはＸＱ）を論理回路１０４に出力する。
なお、図１のデジタル位相検出器において、遅延素子１０１（１０１1〜１０１5）はインバータとして構成されており、論理を整合させるために、奇数段（１，３，５段目）のデータ保持回路１０３（１０３1，１０３3，１０３5）の出力Ｑ１，Ｑ３，Ｑ５は正論理の出力Ｑから取り出され、また、偶数段（２，４段目）のデータ保持回路１０３（１０３2，１０３4）の出力Ｑ２，Ｑ４は負論理の出力ＸＱから取り出されるようになっている。
論理回路１０４では、信号Ｑ１〜Ｑ５における論理の変化、すなわち、信号Ｑ１の論理『０』から信号Ｑ２の論理『１』への変化を検出して対応するデジタルコードを出力する。
ところで、図２から明らかなように、遅延素子１０１（１０１1〜１０１5）により遅延されたフィードバッククロックＦＢ１〜ＦＢ５を、データ保持回路１０３1〜１０３5により、同じタイミングの１つの基準クロックＣＬＫrでラッチしたのでは、その分解能としては、遅延素子１０１の一段分の遅延時間に規定されることになる。
すなわち、従来のデジタル位相検出器において、位相検出限界は、遅延素子１０１の遅延時間により決定されるため、例えば、ＰＬＬ回路に低ジッタ特性が要求される場合には、全デジタルＰＬＬ回路は不適当であった。
本発明は、上述した従来のデジタル位相検出器が有する課題に鑑み、デジタル位相検出器の位相検出分解能を向上させることを目的とする。
本発明の第１の形態によれば、第１のクロックを遅延する複数の第１の遅延素子と、第２のクロックを遅延する複数の第２の遅延素子と、前記第２の遅延素子により順次遅延された前記第２のクロックに従って、前記第１の遅延素子により順次遅延された前記第１のクロックを取り込み、相対的な位相関係を表すデジタル値を保持する複数のデータ保持回路と、前記複数の第１の遅延素子および前記複数の第２の遅延素子の各々の出力に接続される前記複数のデータ保持回路の入力信号の遅延量を各々調整可能な複数の制御回路と、を備えることを特徴とするデジタル位相検出器が提供される。
本発明の第２の形態によれば、複数の第１の遅延素子を有し、第１のクロックを、前記複数の第１の遅延素子を順次通過させて遅延させる第１の遅延段と、前記複数の第１の遅延素子のそれぞれに対応する複数の第２の遅延素子を有し、第２のクロックを、前記複数の第２の遅延素子を順次通過させて遅延させる第２の遅延段と、前記第２の遅延段の各段の出力に従って、前記第１の遅延段において対応する各段の出力を取り込む複数のデータ保持回路と、前記第１の遅延素子の第１の遅延量と前記第２の遅延素子の第２の遅延量との差は、前記第１の遅延量および前記第２の遅延量のうちの小さい方の遅延量よりも小さいことを特徴とするデジタル位相検出器が提供される。
本発明によれば、デジタル位相検出器の位相検出分解能を向上させることができる。
以下、本発明に係るデジタル位相検出器の実施例を、添付図面を参照して詳述する。
図３は本発明に係るデジタル位相検出器の一実施例を概略的に示すブロック回路図である。図３において、参照符号１０１1〜１０１nは第１の遅延素子（インバータ）、１０２1〜１０２nは第２の遅延素子（インバータ）、１０３1〜１０３nはデータ保持回路（フリップフロップ）、１０４は論理回路、ＣＬＫfはフィードバッククロック、そして、ＣＬＫrは基準クロックを示している。
図３に示されるように、本実施例のデジタル位相検出器は、図１を参照して説明した従来のデジタル位相検出器と同様に、フィードバッククロックＣＬＫｆを複数の第１の遅延素子１０１1〜１０１nに通過させることで、各第１の遅延素子１０１1〜１０１nの遅延時間だけ順次遅延されたフィードバッククロック（クロックＦＢ１〜ＦＢｎ）を生成する。
さらに、本実施例のデジタル位相検出器は、基準クロックＣＬＫrに関しても、基準クロックＣＬＫrを複数の第２の遅延素子１０２1〜１０２nに通過させることで、各第２の遅延素子１０２1〜１０２nの遅延時間だけ順次遅延された基準クロック（クロックＲＥＦ１〜ＲＥＦｎ）を生成する。
データ保持回路１０３1は、フィードバッククロックＣＬＫｆが一段の第１の遅延素子１０１1で遅延されたクロック（フィードバッククロック）ＦＢ１を、基準クロックＣＬＫrが一段の第２の遅延素子１０２1で遅延されたクロック（基準クロック）ＲＥＦ１のエッジ（立ち上がりエッジ）でラッチする。また、データ保持回路１０３2は、フィードバッククロックＣＬＫｆが二段の第１の遅延素子１０１1，１０１2で遅延されたフィードバッククロックＦＢ２を、基準クロックＣＬＫrが二段の第２の遅延素子１０２1，１０２2で遅延された基準クロックＲＥＦ２のエッジでラッチする。
さらに、データ保持回路１０３nは、フィードバッククロックＣＬＫｆがｎ段の第１の遅延素子１０１1〜１０１nで遅延されたフィードバッククロックＦＢｎを、基準クロックＣＬＫrがｎ段の第２の遅延素子１０２1〜１０２nで遅延された基準クロックＲＥＦｎのエッジでラッチする。ここで、本実施例のデジタル位相検出器において、各データ保持回路１０３1〜１０３nに供給される基準クロッククロックＲＥＦ１〜ＲＥＦｎは、入力される基準クロックＣＬＫｒが第２の遅延素子１０２1〜１０２nで順次遅延されて、それぞれ異なる位相関係になっている。
すなわち、本実施例のデジタル位相検出器におけるデータ保持回路１０３1〜１０３nは、フィードバッククロックＣＬＫｆが第１の遅延素子１０１1〜１０１nで順次遅延されたフィードバッククロックＦＢ１〜ＦＢｎを、基準クロックＣＬＫｒが第２の遅延素子１０２1〜１０２nで順次遅延された位相の異なる基準クロッククロックＲＥＦ１〜ＲＥＦｎのエッジでラッチし、それぞれ各フィードバッククロックＦＢ１〜ＦＢｎおよび基準クロックＲＥＦ１〜ＲＥＦｎの位相差の情報をデジタル信号Ｑ１〜Ｑｎとして論理回路１０４に出力する。
そして、論理回路１０４では、信号Ｑ１〜Ｑ５における論理の変化、すなわち、信号Ｑ１の論理『０』から信号Ｑ２の論理『１』への変化を検出して対応するデジタルコードを出力する。
図４は図３に示すデジタル位相検出器の動作の一例を説明するためのタイミング図である。なお、図４は、便宜的に、５つのデータ保持回路１０３1〜１０３5による処理を示している。
図４に示されるように、フィードバッククロックＣＬＫｆは、複数の第１の遅延素子１０１1〜１０１5を順次通過することにより、第１の遅延素子１０１（１０１1〜１０１5）の一段毎の遅延時間が順次加算されたフィードバッククロックＦＢ１〜ＦＢ５となって、それぞれデータ保持回路１０３1〜１０３5のデータ端子Ｄに入力される。
また、基準クロックＣＬＫｒは、複数の第２の遅延素子１０２1〜１０２5を順次通過することにより、第２の遅延素子１０２（１０２1〜１０２5）の一段毎の遅延時間が順次加算された基準クロックＲＥＦ１〜ＲＥＦｎとなって、それぞれデータ保持回路１０３1〜１０３5のクロック端子に入力される。
各データ保持回路１０３1〜１０３5のクロック端子には、それぞれ位相の異なる基準クロックＲＥＦ１〜ＲＥＦｎが入力され、これら基準クロックＲＥＦ１〜ＲＥＦｎの立ち上がりタイミングで対応するクロックＦＢ１〜ＦＢ５をラッチし、出力Ｑ１〜Ｑ５（ＱまたはＸＱ）を論理回路１０４に出力する。
なお、図３のデジタル位相検出器において、第１の遅延素子１０１（１０１1〜１０１5）はインバータとして構成されており、論理を整合させるために、奇数段（１，３，５段目）のデータ保持回路１０３（１０３1，１０３3，１０３5）の出力Ｑ１，Ｑ３，Ｑ５は正論理の出力Ｑから取り出され、また、偶数段（２，４段目）のデータ保持回路１０３（１０３2，１０３4）の出力Ｑ２，Ｑ４は負論理の出力ＸＱから取り出されるようになっている。
さらに、第２の遅延素子１０２（１０２1〜１０２5）もインバータとして構成されているため、奇数段（１，３，５段目）のデータ保持回路１０３（１０３1，１０３3，１０３5）のクロック端子には、基準クロックＲＥＦ１，ＲＥＦ３，ＲＥＦ５の論理を反転した信号が入力されるようになっている。
本実施例のデジタル位相検出器において、第１の遅延素子１０１（１０１1〜１０１n）の遅延時間は、第２の遅延素子１０２（１０２1〜１０２n）の遅延時間とは異なるように構成されており、第１の遅延素子１０１の遅延時間と第２の遅延素子１０２の遅延時間との差ΔＤに応じてデジタル位相検出器の分解能が規定されることになる。ここで、デジタル位相検出器の分解能（各基準クロッククロックＲＥＦ１〜ＲＥＦｎのエッジでラッチした対応するフィードバッククロックＦＢ１〜ＦＢｎの論理変化を検出する精度（時間間隔））は、第１の遅延素子１０１の遅延時間と第２の遅延素子１０２の遅延時間との差ΔＤが小さいほど高くなり、第１の遅延素子１０１の遅延時間と第２の遅延素子１０２の遅延時間との差ΔＤが大きいほど低くなる。
すなわち、本実施例のデジタル位相検出器は、フィードバッククロックおよび基準クロックをそれぞれ異なる遅延時間を有する第１および第２の遅延素子に入力し、これら第１および第２の遅延素子の遅延時間差分だけ位相の相対関係をずらすことによって位相検出分解能を向上させるものである。
ここで、例えば、３６１個の第１の遅延素子１０１（１０１1〜１０１361）および第２の遅延素子１０２（１０２1〜１０２361）を設け、１周期分の位相差を３６１の遅延段で分割することができる。
このように、第１および第２の遅延素子の遅延時間を制御することにより、位相検出分解能を制御することができる。また、位相検出分解能と第１および第２の遅延素子の段数の積が検出できる位相差の範囲となるが、目的に合わせて位相検出分解能と検出位相差範囲を制御することができる。
なお、図３において、仮想線（一点鎖線）Ｌａに示されるように、１段目の第１の遅延素子（インバータ）１０１1の入力に対して最終段（奇数段目）の第１の遅延素子１０１nの出力を接続し、デジタル位相検出器をリング発振器として構成することもできる。
図５は図３に示すデジタル位相検出器の変形例における動作の一例を説明するためのタイミング図である。
前述した第１実施例では、第１の遅延素子１０１（１０１1〜１０１n）の遅延時間と第２の遅延素子１０２（１０２1〜１０２n）の遅延時間との差ΔＤを一定としたが、本変形例では、第１の遅延素子１０１の遅延時間と第２の遅延素子１０２の遅延時間との差を各遅延段で変化させるようになっている。
すなわち、例えば、第１実施例において、第１の遅延素子１０１の遅延時間と第２の遅延素子１０２の遅延時間との差（遅延時間差）ΔＤ１は、３６１個の遅延段で一周期分の位相差を検出するようになっているが、本変形例では、初段の遅延時間差をΔＤ１とし、順次遅延段が進むに従って、前段の遅延時間差よりも１割ずつ大きくなる場合を示している。
ここで、一周期分の位相差を検出するために必要となる遅延段の数をｎとすると、本変形例では、第１の遅延素子１０１の遅延時間と第２の遅延素子１０２の遅延時間との遅延時間差ΔＤの総和がクロックの１周期分（ΔＤ１・３６１）あればよいため、
ΔD1＋ΔD1・1.1＋ΔD1・1.2＋……＋ΔD1・(1+0.1・(n-1))＝ΔD1・361
が成り立つ。これを解くと、ｎ＝７６となる。すなわち、上記の例では、比較する２つのクロックの位相が近接した領域での位相検出分解能を減らすことなく、遅延段の数を３６１段から７６段に削減することができる。
このように、遅延素子の遅延時間を各段で変えることにより、検出位相差範囲を保ったまま特定の位相差での分解能を高めることができる。すなわち、例えば、２つのクロックの位相差が小さいときには、遅延素子の最初の方の遅延時間差を小さくする（少ない段数の第１の遅延素子１０１の遅延時間と第２の遅延素子１０２の遅延時間との遅延時間差を小さく設定する）ことにより検出位相差範囲を保ったまま分解能を高めることができる。
図６は本発明に係るデジタル位相検出器の他の実施例を概略的に示すブロック回路図である。
図６と図３との比較から明らかなように、本実施例のデジタル位相検出器は、図３に示すデジタル位相検出器に対して、各データ保持回路１０３（１０３1〜１０３n）のデータ入力端子およびクロック端子に対して、それぞれバッファ１０５（１０５1〜１０５n），１０６（１０６1〜１０６n）および容量１０７（１０７1〜１０７n），１０８（１０８1〜１０８n）を設けるようにしたものである。
すなわち、各段において、インバータ１０１の出力とデータ保持回路１０３のデータ入力端子Ｄとの間にバッファ１０５を挿入すると共に、インバータ１０２の出力とデータ保持回路１０３のクロック端子との間にバッファ１０６を挿入する。さらに、データ保持回路１０３のデータ入力端子Ｄとグランド間に容量１０７を挿入すると共に、データ保持回路１０３のクロック端子とグランド間に容量１０８を挿入するようになっている。
ここで、バッファ１０５および１０６は、インバータ１０１および１０２に対して容量１０７および１０８の遅延時間に対する影響を与えないために設けている。また、容量１０７および１０８は、遅延段に応じて容量値を変えるようになっており、信号Ｑ１〜Ｑｎにデータが出力するタイミングを調節することを可能にしている。
ここで、例えば、各データ保持回路１０３のデータ入力端子Ｄおよびクロック端子に対して複数の容量１０７および１０８を設け、ヒューズやスイッチ素子等によりそれら複数の容量１０７および１０８の接続を調整して各段の第１および第２の遅延素子の遅延時間のトリミングを行うことができる。さらに、容量１０７および１０８に対して、それぞれスイッチ手段（トランジスタ）を直列に設け、外部からスイッチのオン・オフ制御を行って各段の第１および第２の遅延素子の遅延時間を変化させるように構成することもできる。これは、従来より知られている様々な手法を適用することで実現される。
そして、第１の遅延素子１０１の遅延時間および第２の遅延素子１０２の遅延時間は、それぞれ任意に制御することができ、第１の遅延素子の遅延時間、および／または、第２の遅延素子の遅延時間を各段においてそれぞれ異なるように制御したり、或いは、各段における第１の遅延素子の遅延時間と第２の遅延素子の遅延時間との差を所定の比率で変化（増加）させるように構成してもよい。
図７は本発明に係るデジタル位相検出器が適用される一例の全体構成を概略的に示すブロック図であり、全デジタルＰＬＬ（All Digital Phase-locked loop）回路の例を示すものである。
図７に示されるように、全デジタルＰＬＬ回路は、デジタル制御発振器（ＤＣＯ：Digitally Controlled Oscillator）２０５の出力を目的の逓倍数分だけ分周器２０４で分周し、その出力クロックＣＬＫfと基準クロックＣＬＫrを本発明に係るデジタル位相検出器（ＤＰＤ：Digital Phase Detector）２０１により位相比較して位相差情報をデジタル化する。同時に、デジタル周波数検出器（ＤＦＤ：Digital Frequency Detector）２０２で周波数情報をデジタル化し、両デジタル信号をデジタルフィルタ（ＤＦ：Digital Filter)２０３によりデジタル制御発振器２０５の制御信号を生成して、デジタル制御発振器２０５の出力信号が基準クロックＣＬＫrと同期するよう制御する。
図８は本発明に係るデジタル位相検出器が適用される他の例の全体構成を概略的に示すブロック図であり、ロック判定回路の例を示すものである。
図８に示されるように、ロック判定回路は、ＰＬＬ回路３０１の出力クロックＣＬＫfと基準クロックＣＬＫrを本発明に係るデジタル位相検出器（ＤＰＤ）３０２に入力して位相比較する。そして、デジタル位相検出器３０２の出力コードＣoから、上記２つのクロックＣＬＫfおよびＣＬＫrが所望の位相差の範囲内に収まっていればロックしたことを示す信号を後段の論理回路３０３から出力する。このロック判定回路は、例えば、試験時において、クロックがロックしたかどうかを判定するために使用することができる。
また、同じ回路構成により、デジタル位相検出器の出力コードを所望の時間だけ蓄積することによって、位相ジッタ検出回路として使うこともできる。
このように、本発明に係るデジタル位相検出器は、全デジタルＰＬＬ回路だけでなく、様々な回路に対して適用することが可能である。
以上、説明したように本発明のデジタル位相比較器によれば、遅延素子の遅延時間により位相検出限界が制限されることのなく、微小な位相も検出可能なデジタル位相比較器を提供することができる。
本発明に係るデジタル位相検出器は、全デジタルＰＬＬ回路を始めとして、試験時に使用するロック判定回路や他の様々な回路に対して幅広く適用することができる。
従来のデジタル位相検出器の一例を概略的に示すブロック回路図である。 図１に示すデジタル位相検出器の動作の一例を説明するためのタイミング図である。 本発明に係るデジタル位相検出器の一実施例を概略的に示すブロック回路図である。 図３に示すデジタル位相検出器の動作の一例を説明するためのタイミング図である。 図３に示すデジタル位相検出器の変形例における動作の一例を説明するためのタイミング図である。 本発明に係るデジタル位相検出器の他の実施例を概略的に示すブロック回路図である。 本発明に係るデジタル位相検出器が適用される一例の全体構成を概略的に示すブロック図である。 本発明に係るデジタル位相検出器が適用される他の例の全体構成を概略的に示すブロック図である。
符号の説明
１０１，１０１1〜１０１n 第１の遅延素子（遅延素子：インバータ）
１０２，１０２1〜１０２n 第２の遅延素子（インバータ）
１０３，１０３1〜１０３n データ保持回路（フリップフロップ）
１０４，３０３ 論理回路
１０５（１０５1〜１０５n），１０６（１０６1〜１０６n） バッファ
１０７（１０７1〜１０７n），１０８（１０８1〜１０８n） 容量
２０１，３０２ デジタル位相検出器
２０２ デジタル周波数検出器
２０３ デジタルフィルタ
２０４ 分周器
２０５ デジタル制御発振器
３０１ ＰＬＬ回路
ＣＬＫf フィードバッククロック（クロック）
ＣＬＫr 基準クロック

Claims (14)

  1. 第１のクロックを遅延する複数の第１の遅延素子と、
    第２のクロックを遅延する複数の第２の遅延素子と、
    前記第２の遅延素子により順次遅延された前記第２のクロックに従って、前記第１の遅延素子により順次遅延された前記第１のクロックを取り込み、相対的な位相関係を表すデジタル値を保持する複数のデータ保持回路と、
    前記複数の第１の遅延素子および前記複数の第２の遅延素子の各々の出力に接続される前記複数のデータ保持回路の入力信号の遅延量を各々調整可能な複数の制御回路と、を備えることを特徴とするデジタル位相検出器。
  2. 請求項１に記載のデジタル位相検出器において、前記第１の遅延素子の遅延時間を制御するようにしたことを特徴とするデジタル位相検出器。
  3. 請求項２に記載のデジタル位相検出器において、前記第１の遅延素子の遅延時間を各段においてそれぞれ異なるようにしたことを特徴とするデジタル位相検出器。
  4. 請求項１に記載のデジタル位相検出器において、前記第２の遅延素子の遅延時間を制御するようにしたことを特徴とするデジタル位相検出器。
  5. 請求項４に記載のデジタル位相検出器において、前記第２の遅延素子の遅延時間を各段においてそれぞれ異なるようにしたことを特徴とするデジタル位相検出器。
  6. 請求項１に記載のデジタル位相検出器において、前記第１の遅延素子の遅延時間および前記第２遅延素子の遅延時間を制御するようにしたことを特徴とするデジタル位相検出器。
  7. 請求項６に記載のデジタル位相検出器において、前記第１の遅延素子の遅延時間および前記第２遅延素子の遅延時間を各段においてそれぞれ異なるようにしたことを特徴とするデジタル位相検出器。
  8. 請求項２〜７の何れか１項に記載のデジタル位相検出器において、各段における前記第１の遅延素子の遅延時間と前記第２遅延素子の遅延時間との差を所定の比率で変化させるようにしたことを特徴とするデジタル位相検出器。
  9. 請求項１に記載のデジタル位相検出器において、前記データ保持回路はフリップフロップであり、前記第２の遅延素子により遅延された前記第２のクロックは、該フリップフロップのクロック端子に入力され、且つ、前記第１の遅延素子により遅延された前記第１のクロックは、該フリップフロップのデータ端子に入力されることを特徴とするデジタル位相検出器。
  10. 請求項１に記載のデジタル位相検出器において、該デジタル位相検出器は、リング発振器として構成されることを特徴とするデジタル位相検出器。
  11. 請求項１に記載のデジタル位相検出器において、前記制御回路は、バッファ素子および容量素子により構成されることを特徴とするデジタル位相検出器。
  12. 複数の第１の遅延素子を有し、第１のクロックを、前記複数の第１の遅延素子を順次通過させて遅延させる第１の遅延段と、
    前記複数の第１の遅延素子のそれぞれに対応する複数の第２の遅延素子を有し、第２のクロックを、前記複数の第２の遅延素子を順次通過させて遅延させる第２の遅延段と、
    前記第２の遅延段の各段の出力に従って、前記第１の遅延段において対応する各段の出力を取り込む複数のデータ保持回路と、
    前記第１の遅延素子の第１の遅延量と前記第２の遅延素子の第２の遅延量との差は、前記第１の遅延量および前記第２の遅延量のうちの小さい方の遅延量よりも小さいことを特徴とするデジタル位相検出器。
  13. 請求項１２に記載のデジタル位相検出器において、さらに、
    前記第１の遅延素子の出力と、前記複数のデータ保持回路のうちの対応する第１のデータ保持回路の入力との間に接続された第１のバッファと、
    前記第１のデータ保持回路の入力と前記第１のバッファとの間に接続された第１の可変容量と、を有することを特徴とするデジタル位相検出器。
  14. 請求項１２または１３に記載のデジタル位相検出器において、さらに、
    前記第２の遅延素子の出力と、前記複数のデータ保持回路のうちの対応する第２のデータ保持回路の入力との間に接続された第２のバッファと、
    前記第２のデータ保持回路の入力と前記第２のバッファとの間に接続された第２の可変容量と、を有することを特徴とするデジタル位相検出器。
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