JP5175888B2 - 発振異常検出回路 - Google Patents

Description

本発明は、発振回路の発振異常を検出する発振異常検出回路に関する。

半導体集積回路やＡＳＩＣ（Application Specific Integrated Circuit）は、外部から入力されるクロック信号にて動作している。そのため、クロック信号を生成する発振回路の発振停止や異常が生じると、これらの半導体集積回路やＡＳＩＣの動作も異常となり、これらを用いたシステムの動作に支障をきたすこととなる。そこで、製造過程においても基板状態で発振回路の動作チェックが行われている。

しかしながら、発振回路の発振信号を検査するために、検査装置のプローブを発振素子のリードに接続すると、プローブの容量によって発振異常を引き起こす可能性がある。

そこで、外部に検査装置を接続することなく、回路基板上に発振停止検出回路を設けて、この発振停止検出回路によって、発振回路の停止異常を検出する技術が知られている（例えば、特許文献１参照。）。

特開２００２−４３９０６号公報

しかしながら、特許文献１に記載の発振停止検出回路は、発振の停止を検出することができるものの、正常な発振周波数とは異なる周波数で発振するような発振周波数の異常を検出することはできなかった。

一方、発振回路は、部品の特性バラツキ等によって、発振周波数が正常な周波数からずれてしまう場合がある。また、水晶発振子を用いた発振回路では、基本波の周波数で発信させるべきところでオーバートーンの周波数で発振してしまったり、逆にオーバートーンの周波数で発振させるべきところで基本波の周波数で発振してしまったりする発振異常が生じることがある。

そのため、発振回路の発振周波数の異常を、基板上の回路で検出したいという、ニーズがある。

本発明の目的は、発振回路の発振周波数の異常を検出することができる発振異常検出回路を提供することである。

本発明に係る発振異常検出回路は、発振回路から出力される発振信号を、直列接続された複数の遅延素子を用いて遅延させる遅延部と、前記各遅延素子の出力信号から、前記複数の遅延素子により得られる前記遅延部全体の遅延時間である全体遅延時間内における、前記発振信号の変化を示す発振信号パターンを取得する信号パターン取得部と、前記発振信号が正常であるときに前記信号パターン取得部によって取得されることが期待される発振信号パターンを、期待信号パターンとして予め記憶する期待値記憶部と、前記信号パターン取得部によって取得される発振信号パターンと前記期待値記憶部に記憶されている期待信号パターンとを比較する比較部と、前記比較部による比較結果が一致しない場合、前記発振回路に発振異常が生じていると判定する異常判定部とを備える。

この構成によれば、発振回路から出力される発振信号が、直列接続された複数の遅延素子を用いて遅延される。そして、信号パターン取得部によって、各遅延素子の出力信号から、全体遅延時間内における、発振信号の変化を示す発振信号パターンが取得される。さらに、比較部によって、信号パターン取得部で取得される発振信号パターンと期待信号パターンとが比較され、異常判定部によって、比較部による比較結果が一致しない場合、発振回路に発振異常が生じていると判定される。

この場合、発振回路の発振周波数に異常が生じると、信号パターン取得部で取得される発振信号パターンと期待信号パターンとが一致しなくなって比較部による比較結果が不一致となり、異常判定部によって、発振回路に発振異常が生じていると判定されるので、発振回路の発振周波数の異常を検出することができる。

また、前記全体遅延時間が、前記発振回路の正常な発振周期の２分の１より長い時間になるように、前記遅延素子の数と前記各遅延素子の遅延時間とが設定されていることが好ましい。

全体遅延時間が、発振回路の正常な発振周期の２分の１より長い時間になるように、遅延素子の数と各遅延素子の遅延時間とが設定されていれば、信号パターン取得部は、正常時における発振信号のロー側及びハイ側のうち少なくとも一方のパルス幅を含むように、発振信号パターンを取得することができる。そうすると、正常時における発振信号のロー側及びハイ側のうち少なくとも一方のパルス幅を含む期待信号パターンと比較することで、発振回路の発振周波数の異常を検出することが可能となる。

また、前記異常判定部は、前記発振回路の正常な発振周期の間、前記比較部による比較結果が一致しない状態が継続した場合に、前記発振回路に発振異常が生じていると判定することが好ましい。

遅延部は、発振回路から出力される発振信号を、直列接続された複数の遅延素子によってそのまま遅延させるだけなので、各遅延素子の出力信号をそのまま発振信号パターンとして用いると、発振信号パターンは、期待信号パターンが時間的にシフトした信号パターンになる場合がある。このような場合、発振回路が正常に発振している場合であっても発振信号パターンと期待信号パターンとが一致しなくなる。そこで、異常判定部は、発振回路の正常な発振周期の間、比較部による比較結果が一致しない状態が継続した場合に、発振回路に発振異常が生じていると判定することで、発振回路が正常に発振しているにも関わらず、誤って発振異常が生じていると判定するおそれが低減される。

また、前記期待値記憶部は、前記遅延素子一つ分の遅延時間ずつシフトさせた複数の期待信号パターンを、前記発振回路の正常な発振周期を前記遅延素子一つ分の遅延時間で除して得られる数以上記憶し、前記比較部は、前記信号パターン取得部によって取得される発振信号パターンと前記期待値記憶部に記憶されている全ての期待信号パターンとを比較し、前記異常判定部は、前記比較部による全ての比較結果が一致しない場合に、前記発振回路に発振異常が生じていると判定することが好ましい。

この構成によれば、期待値記憶部には、遅延素子一つ分の遅延時間ずつシフトさせた複数の期待信号パターンが、発振回路の正常な発振周期を前記遅延素子一つ分の遅延時間で除して得られる数以上記憶されている。そうすると、期待値記憶部には、発振回路が正常に発振している場合に信号パターン取得部によって取得される可能性のある発振信号パターンが全て記憶されていることになる。そこで、比較部は、信号パターン取得部によって取得される発振信号パターンと期待値記憶部に記憶されている全ての期待信号パターンとを比較し、異常判定部は、比較部による全ての比較結果が一致しない場合に、発振回路に発振異常が生じていると判定することで、発振回路の正常な発振周期の間待つことなく、速やかに発振異常を検出することが可能となる。

また、前記異常判定部によって、前記発振回路に発振異常が生じていると判定されたとき、前記信号パターン取得部によって取得された発振信号パターンを記憶する異常信号パターン記憶部をさらに備えることが好ましい。

この構成によれば、発振回路に発振異常が生じたとき、信号パターン取得部によって取得された発振信号パターン、すなわち異常な状態の発振信号を示す発振信号パターンが異常信号パターン記憶部によって記憶されるので、異常信号パターン記憶部に記憶された発振信号パターンを参照することによって、発振回路を修理したり調整したりするための手懸かりを得ることが可能となる。

このような構成の発振異常検出回路によれば、発振回路の発振周波数に異常が生じると、信号パターン取得部で取得される発振信号パターンと期待信号パターンとが一致しなくなって比較部による比較結果が不一致となり、異常判定部によって、発振回路に発振異常が生じていると判定されるので、発振回路の発振周波数の異常を検出することができる。

本発明の一実施形態に係る発振異常検出回路の一例を示すブロック図である。 図１に示す発振回路が正常に発振している場合における発振異常検出回路の動作を説明するための説明図である。 図１に示す発振回路が発振異常を生じた場合における発振異常検出回路の動作を説明するための説明図である。 図１に示す発振異常検出回路の変形例を示すブロック図である。

以下、本発明に係る実施形態を図面に基づいて説明する。なお、各図において同一の符号を付した構成は、同一の構成であることを示し、その説明を省略する。図１は、本発明の一実施形態に係る発振異常検出回路の一例を示すブロック図である。

図１に示す発振異常検出回路１は、例えば、遅延部２、信号パターン取得部３、期待値記憶部４、比較部５、異常判定部６、異常信号パターン記憶部７、自己発振回路８、及び接続端子１１，１２，１３を備えて構成されている。

発振異常検出回路１は、例えばＡＳＩＣ（Application Specific Integrated Circuit）の一部として構成されている。そして、接続端子１１に検査対象である発振回路１００が接続されて、発振回路１００から出力されたクロック信号ＣＬＫ（発振信号）が、検査対象の信号として接続端子１１によって受け付けられるようになっている。

遅延部２は、例えば遅延素子２０，２１，２２，２３，２４，２５が直列接続されて構成されている。遅延素子２０〜２５としては、例えばバッファやディレ−ライン等の遅延素子が用いられる。そして、発振回路１００から接続端子１１へ出力されたクロック信号ＣＬＫが、遅延素子２０〜２５によって遅延時間ｔｄずつ遅延されて、各素子の出力信号がクロック信号ＣＬＫ０〜ＣＬＫ５としてそれぞれ信号パターン取得部３へ出力される。

この場合、遅延部２全体の遅延時間である全体遅延時間ｔｄａは、遅延時間ｔｄに遅延素子の数ｎを乗じた時間、すなわち全体遅延時間ｔｄａ＝ｔｄ×ｎとなる。全体遅延時間ｔｄａが、正常なクロック信号ＣＬＫの周期の１／２より長い時間になるように、遅延時間ｔｄと遅延素子の数ｎとが設定されている。

自己発振回路８は、例えばリングオシレータなどで構成された発振回路である。自己発振回路８は、遅延時間ｔｄよりも周期が短いクロック信号ＳＫを出力するようにされている。

信号パターン取得部３は、例えば遅延素子の数と同じ６個のＤフリップフロップであるフリップフロップ３０，３１，３２，３３，３４，３５を備えて構成されている。そして、フリップフロップ３０〜３５の各Ｄ入力端子には、遅延素子２０〜２５から出力されたクロック信号ＣＬＫ０〜ＣＬＫ５が、それぞれ入力される。

また、フリップフロップ３０〜３５のクロック入力端子には、自己発振回路８から出力されたクロック信号ＳＫが入力されている。これにより、フリップフロップ３０〜３５によって、クロック信号ＳＫと同期してクロック信号ＣＬＫ０〜ＣＬＫ５がラッチされ、そのラッチされた信号が、発振信号パターンＤ０〜Ｄ５として比較部５、及び異常信号パターン記憶部７へ出力される。

これにより、発振信号パターンＤ０〜Ｄ５は、全体遅延時間ｔｄａ内における、クロック信号ＣＬＫの変化を示す信号となる。

期待値記憶部４は、クロック信号ＣＬＫが正常であるときに信号パターン取得部３によって取得されることが期待される発振信号パターンＤ０〜Ｄ５と同じ信号パターンが、期待信号パターンＥ０〜Ｅ５として予め記憶された記憶部である。発振異常検出回路１は、期待値記憶部４に記憶させる期待信号パターンＥ０〜Ｅ５を変更することにより、種々の発振周波数に対応させることが可能である。

比較部５は、信号パターン取得部３から出力される発振信号パターンＤ０〜Ｄ５と期待値記憶部４に記憶されている期待信号パターンＥ０〜Ｅ５とを比較し、その比較結果を示す比較結果信号Ｓｃを異常判定部６へ出力する比較回路である。

異常判定部６は、比較部５から出力される比較結果信号Ｓｃを監視し、発振回路１００の正常な発振周期、すなわちクロック信号ＣＬＫの正常な周期ｔｃｙｃの間、比較結果信号Ｓｃが比較結果の一致を示さない状態が継続した場合に、発振回路１００に発振異常が生じていると判定し、その判定結果を示す異常判定信号Ｓｅを接続端子１３及び異常信号パターン記憶部７へ出力する。

接続端子１３には、外部回路を接続可能にされている。これにより、異常判定部６は、接続端子１３に接続された外部回路へ、発振回路１００で発振異常が生じたことを通知することが可能となる。

異常信号パターン記憶部７は、例えばレジスタ回路によって構成されている。そして、異常信号パターン記憶部７は、異常判定部６から出力された異常判定信号Ｓｅが、発振異常の発生を示したとき、発振信号パターンＤ０〜Ｄ５を記憶する。異常信号パターン記憶部７に記憶された発振信号パターンＤ０〜Ｄ５は、接続端子１２を介して外部回路から読出し可能にされている。

次に、このように構成された発振異常検出回路１の動作について説明する。図２は、図１に示す発振回路１００が正常に発振している場合における発振異常検出回路１の動作を説明するための説明図である。図２において、クロック信号ＣＬＫの信号波形と、クロック信号ＣＬＫに対応して取得される発振信号パターンＤ０〜Ｄ５と、予め設定されている期待信号パターンＥ０〜Ｅ５とを示している。

また、発振信号パターンＤ０〜Ｄ５としては、クロック信号ＣＬＫの周期ｔｃｙｃの期間中に得られる（１）〜（８）の８個の信号パターンを示している。図２に示すように、発振信号パターンＤ０〜Ｄ５は、遅延時間ｔｄずつタイミングがずれた信号になっている。

また、全体遅延時間ｔｄａは、周期ｔｃｙｃの１／２より長い時間にされている。これにより、全体遅延時間ｔｄａの中に、クロック信号ＣＬＫの、ローレベルの期間及びハイレベルの期間のうち少なくとも一方を完全に含み、かつ他方の期間の一部を含むことができるようになっている。

図２に示すように、発振回路１００からクロック信号ＣＬＫが出力されると、遅延素子２０〜２５によってクロック信号ＣＬＫが遅延されてクロック信号ＣＬＫ０〜ＣＬＫ５が生成される。そして、信号パターン取得部３によって、クロック信号ＣＬＫ０〜ＣＬＫ５から発振信号パターンＤ０〜Ｄ５が生成される。

発振信号パターンＤ０〜Ｄ５は、クロック信号ＣＬＫの変化に伴い変化し、周期ｔｃｙｃの間に、全体遅延時間ｔｄａを遅延時間ｔｄで除して得られる数の発振信号パターンＤ０〜Ｄ５、例えば図２に示す（１）〜（８）の発振信号パターンＤ０〜Ｄ５が得られることになる。

（１）〜（８）の発振信号パターンＤ０〜Ｄ５は、比較部５によって期待信号パターンＥ０〜Ｅ５と比較される。そうすると、（２）の発振信号パターンＤ０〜Ｄ５が期待信号パターンＥ０〜Ｅ５と一致する。このように、クロック信号ＣＬＫが正常な周期ｔｃｙｃになっていれば、周期ｔｃｙｃの間に必ず発振信号パターンＤ０〜Ｄ５が期待信号パターンＥ０〜Ｅ５と一致し、比較部５から異常判定部６へ、比較結果の一致を示す比較結果信号Ｓｃが出力される。

そして、異常判定部６は、周期ｔｃｙｃの間に比較結果の一致を示す比較結果信号Ｓｃを受信すると、発振回路１００の発振が正常であることを示す異常判定信号Ｓｅを、接続端子１３を介して外部へ出力すると共に、異常信号パターン記憶部７へ出力する。

これにより、発振回路１００が正常な周波数で発振していることを確認することが可能になる。

図３は、図１に示す発振回路１００が発振異常を生じた場合における発振異常検出回路１の動作を説明するための説明図である。発振回路１００の発振異常の一例として、例えば、正常時における発振回路１００は、基本波の３倍の周波数を有する３次オーバートーンによる発振信号をクロック信号ＣＬＫとして出力するものである場合に、発振異常により基本波の周波数で発振し、クロック信号ＣＬＫの周波数が正常時の１／３になった場合の例を示している。

図３に示すように、クロック信号ＣＬＫの周波数が正常時の１／３となり、周期が３倍に長くなると、信号パターン取得部３によって周期ｔｃｙｃの間に取得される（１）〜（８）の発振信号パターンＤ０〜Ｄ５のいずれも、期待信号パターンＥ０〜Ｅ５と一致しなくなる。そうすると、周期ｔｃｙｃの間、比較部５から異常判定部６へ、比較結果が一致しないことを示す比較結果信号Ｓｃが出力され続けることとなる。

そうすると、異常判定部６によって、発振回路１００の発振に異常が生じたと判定され、異常であることを示す異常判定信号Ｓｅが、接続端子１３を介して外部へ出力されると共に、異常信号パターン記憶部７へ出力される。これにより、発振回路１００の発振周波数の異常を検出し、外部に通知することが可能となる。

また、異常信号パターン記憶部７は、異常であることを示す異常判定信号Ｓｅを受信すると、信号パターン取得部３から出力された発振信号パターンＤ０〜Ｄ５を記憶する。これにより、発振回路１００の発振異常が生じたときは、異常信号パターン記憶部７に記憶されている発振信号パターンＤ０〜Ｄ５を、接続端子１２を介して読み出すことで、発振異常についての詳細な情報、例えば、発振回路１００が正常な周波数より高い周波数で発振しているのか低い周波数で発振しているのか、あるいは発振が停止しているのか等を判断する手懸かりとなる情報を得ることができるので、発振回路１００の修理、調整等を行うことが容易となる。

なお、図３においては、正常な周波数より低い周波数で発振する異常が生じた例を示したが、正常な周波数より高い周波数で発振した場合や、発振が停止した場合であっても、周期ｔｃｙｃの間、比較部５による比較結果が一致しないので、このような発振異常も検出することができる。

また、期待値記憶部４が、期待信号パターンＥ０〜Ｅ５を一つだけ記憶しておき、異常判定部６が、周期ｔｃｙｃの間、比較部５から比較結果が一致しないことを示す比較結果信号Ｓｃが出力され続けた場合に発振異常が生じたことを検出する例を示したが、例えば図４に示す発振異常検出回路１ａのように、期待値記憶部４ａに、遅延時間ｔｄずつシフトさせた複数の期待信号パターンＥ０〜Ｅ５を、周期ｔｃｙｃを遅延時間ｔｄで除して得られる数以上、例えば期待信号パターン１〜８として記憶しておくようにしてもよい。

そして、比較部５ａは、信号パターン取得部３によって取得される発振信号パターンＤ０〜Ｄ５と期待値記憶部４ａに記憶されている全ての期待信号パターン１〜８とを比較し、異常判定部６ａは、比較部５ａによる全ての比較結果が一致しない場合に、発振回路１００に発振異常が生じていると判定して異常であることを示す異常判定信号Ｓｅを出力するようにしてもよい。

この場合、異常判定部６ａは、周期ｔｃｙｃの間待つことなく、比較部５ａによる全ての比較結果が一致しない場合に即座に発振回路１００に発振異常が生じていると判定することができるので、発振異常が生じてから異常が検出されるまでの検出時間を短縮することができる。また、瞬時的な発振異常を検出することも容易となる。

１，１ａ 発振異常検出回路
２ 遅延部
３ 信号パターン取得部
４，４ａ 期待値記憶部
５，５ａ 比較部
６，６ａ 異常判定部
７ 異常信号パターン記憶部
８ 自己発振回路
１１，１２，１３ 接続端子
２０ 遅延素子
３０ フリップフロップ
１００ 発振回路
ＣＬＫ，ＣＬＫ０〜ＣＬＫ５ クロック信号
Ｄ０〜Ｄ５ 発振信号パターン
Ｅ０〜Ｅ５ 期待信号パターン
Ｓｃ 比較結果信号
Ｓｅ 異常判定信号
ｔｃｙｃ 周期
ｔｄ 遅延時間
ｔｄａ 全体遅延時間

Claims (5)

1. 発振回路から出力される発振信号を、直列接続された複数の遅延素子を用いて遅延させる遅延部と、
   前記各遅延素子の出力信号から、前記複数の遅延素子により得られる前記遅延部全体の遅延時間である全体遅延時間内における、前記発振信号の変化を示す発振信号パターンを取得する信号パターン取得部と、
   前記発振信号が正常であるときに前記信号パターン取得部によって取得されることが期待される発振信号パターンを、期待信号パターンとして予め記憶する期待値記憶部と、
   前記信号パターン取得部によって取得される発振信号パターンと前記期待値記憶部に記憶されている期待信号パターンとを比較する比較部と、
   前記比較部による比較結果が一致しない場合、前記発振回路に発振異常が生じていると判定する異常判定部と
   を備えることを特徴とする発振異常検出回路。
2. 前記全体遅延時間が、前記発振回路の正常な発振周期の２分の１より長い時間になるように、前記遅延素子の数と前記各遅延素子の遅延時間とが設定されていること
   を特徴とする請求項１記載の発振異常検出回路。
3. 前記異常判定部は、
   前記発振回路の正常な発振周期の間、前記比較部による比較結果が一致しない状態が継続した場合に、前記発振回路に発振異常が生じていると判定すること
   を特徴とする請求項１又は２記載の発振異常検出回路。
4. 前記期待値記憶部は、
   前記遅延素子一つ分の遅延時間ずつシフトさせた複数の期待信号パターンを、前記発振回路の正常な発振周期を前記遅延素子一つ分の遅延時間で除して得られる数以上記憶し、
   前記比較部は、
   前記信号パターン取得部によって取得される発振信号パターンと前記期待値記憶部に記憶されている全ての期待信号パターンとを比較し、
   前記異常判定部は、
   前記比較部による全ての比較結果が一致しない場合に、前記発振回路に発振異常が生じていると判定すること
   を特徴とする請求項１又は２記載の発振異常検出回路。
5. 前記異常判定部によって、前記発振回路に発振異常が生じていると判定されたとき、前記信号パターン取得部によって取得された発振信号パターンを記憶する異常信号パターン記憶部をさらに備えること
   を特徴とする請求項１〜４のいずれか１項に記載の発振異常検出回路。

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