JP4878936B2 - 故障検出方法、試験回路及び半導体装置 - Google Patents

Description

本発明は、故障検出方法、試験回路及び半導体装置に係り、特にディレイチェーンを有する回路の故障を検出する故障検出方法、そのような故障検出方法で用いる試験回路、及びそのような試験回路を有する半導体装置に関する。

複数の遅延セルからなるディレイチェーンを有する半導体回路が知られている。ディレイチェーンを有する半導体回路の一例として、外部から与えたクロックと内部のクロックとの間に生じる時間差を回路的に制御して調整し、高速なクロックアクセス時間や高い動作周波数を実現するディレイロロックドループ（ＤＬＬ：Delay Locked Loop）回路等が知られている。このような半導体回路において、ある遅延セルが故障していると、ディレイチェーンが正しい遅延を発生しないため、回路が正しく動作しない。そこで、半導体回路を備えた半導体装置（半導体チップ）の出荷時には、例えばディレイチェーンにテスタからのテストパターンを入力して試験を行い、半導体装置の出力に基づいて遅延セルの故障の有無をテスタにより判定する。

半導体回路の動作が高速化するに伴い、ディレイチェーンに対して入出力される信号のパルス幅が非常に狭くなり、信号周波数も非常に高くなってきた。しかし、現在の技術では、信号波形を崩さずに半導体装置から出力して外部のテスタで試験できるパルス幅は約４ｎｓ以上、又、信号周波数は約２５０ＭＨｚ以下である。約４ｎｓ未満のパルス幅の場合、或いは、約２５０ＭＨｚを超える信号周波数の場合には、信号を半導体装置から出力して外部のテスタに入力する際に、半導体装置の端子（ピン）の容量や出力負荷のために信号波形が崩れてしまい、正確にディレイチェーンの故障を検出することができないという問題があった。

そこで、本発明は、ディレイチェーンから出力されるパルス幅が非常に狭い場合や信号周波数が非常に高い場合でも、ディレイチェーンの故障を正確、且つ、確実に検出可能な故障検出方法、試験回路及び半導体装置を提供することを目的とする。

上記の課題は、半導体装置内に設けられた複数の遅延セルからなるディレイチェーンの故障を該半導体装置内で検出する故障検出方法であって、該ディレイチェーンが複数の遅延部で構成されており各遅延部が複数の遅延セルで構成されている場合、第１の遅延部内の第１の特定の遅延セルの試験を行う際には、該第１の特定の遅延セルの入出力信号間の第１の相対遅延時間を検出し、該第１の遅延部の前段又は後段の第２の遅延部内の遅延セルの出力に基づいたタイミングで該第１の相対遅延時間を処理して該第１の特定の遅延セルの故障の有無を判定する第１の判定ステップと、該第２の遅延部内の第２の特定の遅延セルの試験を行う際には、該第２の特定の遅延セルの入出力信号間の第２の相対遅延時間を検出し、該第１の遅延部内の遅延セルの出力に基づいたタイミングで該第２の相対遅延時間を処理して該第２の特定の遅延セルの故障の有無を判定する第２の判定ステップとを含むことを特徴とする故障検出方法によって達成できる。

上記の課題は、複数の遅延セルからなるディレイチェーンの試験回路であって、該ディレイチェーンは複数の遅延部で構成され、各遅延部が複数の遅延セルで構成されており、第１の遅延部内の第１の特定の遅延セルの入出力信号間の第１の相対遅延時間を検出して該第１の特定の遅延セルの試験を行う第１の試験回路と、該第１の遅延部の前段又は後段に設けられた第２の遅延部内の第２の特定の遅延セルの入出力信号間の第２の相対遅延時間を検出して該第２の特定の遅延セルの試験を行う第２の試験回路とを備え、該第１の試験回路は、該第２の遅延部内の遅延セルの出力に基づいたタイミングで該第１の相対遅延時間を処理して該第１の特定の遅延セルの故障の有無を判定し、該第２の試験回路は、該第１の遅延部内の遅延セルの出力に基づいたタイミングで該第２の相対遅延時間を処理して該第２の特定の遅延セルの故障の有無を判定することを特徴とする試験回路によっても達成できる。

上記の課題は、上記の試験回路と、上記ディレイチェーンとを備えたことを特徴とする半導体装置によっても達成できる。

本発明によれば、ディレイチェーンから出力されるパルス幅が非常に狭い場合や信号周波数が非常に高い場合でも、ディレイチェーンの故障を正確、且つ、確実に検出可能な故障検出方法、試験回路及び半導体装置を実現することができる。

本発明の故障検出方法では、半導体装置内の半導体回路が有するディレイチェーンの故障を、半導体装置内の試験回路を用いて検出する。ディレイチェーンは、複数の遅延セルからなる遅延部が複数個直列接続された構成を有する。例えば、ディレイチェーンが２個の遅延部で構成されている場合、第１の遅延部内の特定の遅延セルの試験を行う際には、この特定の遅延セルの入出力信号間の相対遅延時間を検出し、第１の遅延部の後段の第２の遅延部内の特定の遅延セルの出力に基づいたタイミングで相対遅延時間を処理して第１の遅延部内の特定の遅延セルの故障の有無を判定する。第２の遅延部内の特定の遅延セルの試験を行う場合には、この特定の遅延セルの入出力信号間の相対遅延時間を検出し、第２の遅延部の前段の第１の遅延部内の特定の遅延セルの出力に基づいたタイミングで相対遅延時間を処理して第２の遅延部内の特定の遅延セルの故障の有無を判定する。

遅延セルの故障の有無は、半導体装置内の試験回路で判定されるので、半導体装置の端子（ピン）の容量や出力負荷にかかわらずディレイチェーンの故障を検出することができる。従って、試験時に半導体装置の出力信号を外部のテスタに出力する場合のように信号波形が崩れることがないので、ディレイチェーンから出力されるパルス幅が非常に狭い場合や信号周波数が非常に高い場合でも、ディレイチェーンの故障を正確、且つ、確実に検出可能である。

以下に、本発明の故障検出方法、試験回路及び半導体装置の各実施例を、図面と共に説明する。

先ず、ディレイチェーンが正常に動作している場合と遅延セルの故障により正常に動作していない場合について、図１〜図３と共に説明する。

図１は、複数の遅延セル（又は、遅延素子）ａ〜ｆからなるディレイチェーン１を示す図である。ディレイチェーン１は、半導体装置（図示せず）内のＤＬＬ回路等の半導体回路（図示せず）に含まれる。図２は、ディレイチェーン１が正常に動作している場合のノードＡ〜Ｆにおける遅延セルａ〜ｆの出力信号Ａ〜Ｆを示すタイミングチャートである。又、図３は、遅延セルｂが故障しており、ディレイチェーン１が正常に動作していない場合のノードＡ〜Ｆにおける遅延セルａ〜ｆの出力信号Ａ〜Ｆを示すタイミングチャートである。尚、説明の便宜上、遅延セルａ〜ｆ間の配線遅延は無いものとし、以下の説明でも同様とする。

本発明の実施例では、半導体装置内に設けられた試験回路で図３に示す如きディレイチェーン１の故障を検出する。つまり、試験回路は、半導体装置内でディレイチェーン等を含む半導体回路と同じ基板上に設けられている。

図４は、ディレイチェーン１の遅延セルｂに対して設けられる試験回路の要部を示す図である。図４中、図１と同一部分には同一符号を付し、その説明は省略する。試験回路１０は、相対遅延検出回路（又は、エッジ生成回路：ＥＤＧＥ）１１、フリップフロップ（ＦＦ１，ＦＦ２）１２，１３及び判定回路１４を有する。相対遅延検出回路１１の入力端子comp1には遅延セルａの出力信号Ａ（EDGE.comp1）が入力され、入力端子comp2には遅延セルｂの出力信号Ｂ（EDGE.comp2）が入力され、リセット端子RSTには遅延セルｄの出力信号Ｄ（EDGE.RST）が入力される。相対遅延検出回路１１の出力端子outから出力される出力信号EDGE.OUT（FF1.CLK）は、フリップフロップ１２のクロック入力端子に入力される。フリップフロップ１２のデータ入力端子には固定信号1'b1（FF1.D）が入力され、リセット端子には遅延セルｆの出力信号Ｆ（FF1.RST）が入力される。フリップフロップ１３のデータ入力端子にはフリップフロップ１２の出力信号FF1.Q（FF2.D）が入力され、クロック端子には遅延セルｄの出力信号Ｄ（FF2.CLK）が入力される。判定回路１４のデータ入力端子D-inにはフリップフロップ１３の出力信号FF2.Q（D-in）が入力され、クロック入力端子CLKには遅延セルｆの出力信号Ｆ（CLK）が入力される。判定回路１４の出力端子OUTからは、出力判定信号OUTが出力される。

図５は、ディレイチェーン１の遅延セルｂが正常であり、ディレイチェーン１が正常に動作している場合の図４に示す各部の信号を示すタイミングチャートである。他方、図６は、ディレイチェーン１の遅延セルｂが故障しており、ディレイチェーン１が正常に動作していない場合の図４に示す各部の信号を示すタイミングチャートである。図６にＸ１で示すように、この場合は遅延セルｂで設計通りの遅延が発生していない。このため、Ｘ２で示すように相対遅延検出回路１１の出力に相対遅延を示すパルスが発生せず、このパルスが発生しないためにフリップフロップ１２のクロック入力はＸ３で示す位置でハイレベル（又は、「１」の論理レベル）に遷移しない。この結果、判定回路１４の出力は、ディレイチェーン１が正常に動作している場合には図５に示すようにハイレベルを示すが、遅延セルｂが故障しておりディレイチェーン１が正常に動作していないと図６にＸ４で示すようにローレベル（又は、「０」の論理レベル）を示す。

図７は、相対遅延検出回路１１の構成を示す回路図である。相対遅延検出回路１１は、図７に示す如く接続されたフリップフロップ１１，１２、アンド回路１１３，１１４及びノア回路１１５，１１６を有する。入力端子comp1には、ディレイチェーン１中試験の対象となる遅延セル（この場合、遅延セルｂ）の入力信号が入力され、入力端子comp2には、ディレイチェーン１中試験の対象となる遅延セル（この場合、遅延セルｂ）の出力信号が入力される。又、リセット端子RSTには、ディレイチェーン１の入力信号の１周期を超えないタイミングで相対遅延検出回路１１を強制的にリセットする信号が入力される。

図８は、図７に示す相対遅延検出回路１１の動作を説明するタイミングチャートである。遅延セルｂが試験の対象となる場合には、リセット端子RSTに遅延セルｄの出力信号Ｄが入力されるので、図８にＸ５で示すように、ディレイチェーン１の入力信号の１周期を超えないタイミングで相対遅延検出回路１１を強制的にリセットすることができる。

このように、試験の対象となる遅延セルｂが正常の場合には、相対遅延検出回路１１から出力されてフリップフロップ１２のクロック入力端子に入力される信号EDGE.OUTは遅延セルｂの遅延量に対応する間隔のパルスを有するため、フリップフロップ１２の出力信号FF1.Qはローレベルからハイレベルに遷移する。又、フリップフロップ１３は、ディレイチェーン１の遅延セルｄの出力信号Ｄをクロック入力端子へのクロック入力信号FF2.CLKとしてフリップフロップ１２の出力信号FF1.Qを取り込む。フリップフロップ１３が取り込んだ信号FF1.Qは、判定回路１４のデータ入力端子D-inに入力信号FF2.Dとして入力され、ディレイチェーン１内の遅延セルｂの遅延量が正常であるか否かがクロック入力端子CLKに入力される遅延セルｆの出力信号Ｆのタイミングで判定される。判定回路１４は、クロック入力端子CLKに入力される信号Ｆのタイミングで、データ入力端子D-inに入力される入力信号FF2.Dがハイレベルであれば遅延セルｂが正常であると判定する。他方、遅延セルｂが正常ではない場合には、相対遅延検出回路１１から出力されてフリップフロップ１２のクロック入力端子に入力される信号EDGE.OUTは遅延セルｂの遅延量に対応する間隔のパルスを有さないため、判定回路１４のデータ入力端子D-inに入力される入力信号FF2.Dがローレベルであれば遅延セルｂが故障していると判定する。

図４に示す試験回路１０は、ディレイチェーン１の第１の遅延部を構成する各遅延セルａ〜ｃに対して同様に設けることができ、試験回路１０に入力されるリセット信号及びクロック信号は、ディレイチェーン１の第２の遅延部を構成する遅延セルｄ〜ｆ（この場合、遅延セルｄ，ｆ）から得る。

ディレイチェーン１の第２の遅延部を構成する各遅延セルｄ〜ｆに対しては、図９に示すように試験回路１０を設けることができる。図９は、ディレイチェーン１の遅延セルｅに対して設けられる試験回路の要部を示す図である。図９中、図４と同一部分には同一符号を付し、その説明は省略する。つまり、図９に示す試験回路１０は、ディレイチェーン１の第２の遅延部を構成する各遅延セルｄ〜ｆに対して同様に設けることができ、試験回路１０に入力されるリセット信号及びクロック信号は、ディレイチェーン１の第１の遅延部を構成する遅延セルａ〜ｃ（この場合、遅延セルａ，ｃ）から得る。

図１０は、ディレイチェーン１の遅延セルｅが正常であり、ディレイチェーン１が正常に動作している場合の図９に示す各部の信号を示すタイミングチャートである。他方、図１１は、ディレイチェーン１の遅延セルｅが故障しており、ディレイチェーン１が正常に動作していない場合の図９に示す各部の信号を示すタイミングチャートである。図１１にＸ１１で示すように、この場合は遅延セルｅで設計通りの遅延が発生していない。このため、Ｘ１２で示すように相対遅延検出回路１１の出力に相対遅延を示すパルスが発生せず、このパルスが発生しないためにフリップフロップ１２のクロック入力はＸ１３で示す位置でハイレベル（又は、「１」の論理レベル）に遷移しない。この結果、判定回路１４の出力は、ディレイチェーン１が正常に動作している場合には図１０に示すようにハイレベルを示すが、遅延セルｅが故障しておりディレイチェーン１が正常に動作していないと図１１にＸ１４で示すようにローレベル（又は、「０」の論理レベル）を示す。

図１２は、ディレイチェーン１の全ての遅延セルａ〜ｆに対して設けられる試験回路全体を示す図である。図１２中、図４及び図９と同一部分には同一符号を付し、その説明は省略する。図１２において、各構成要素の参照符号に付加されたａ〜ｆは、夫々遅延セルａ〜ｆに対して設けられていることを示す。判定回路１４−１は、ディレイチェーン１の遅延セルａ〜ｃで構成された第１の遅延部に対して共通に設けられ、判定回路１４−２は、ディレイチェーン１の遅延素子ｄ〜ｆで構成された第２の遅延部に対して共通に設けられている。

図１３は、図１２に示す判定回路１４−１，１４−２の構成を、試験回路１０の一部と共に示す回路図である。図１３中、FF21_outはフリップフロップ１２ａ〜１２ｃの出力、FF22_outはフリップフロップ１２ｄ〜１２ｆの出力を示す。又、Ｂ１はシフト用クロック信号としてフリップフロップ１３ａ〜１３ｃに入力される遅延セルｄの出力信号Ｄ、Ａ１はシフト用クロック信号としてフリップフロップ１３ｄ〜１３ｆに入力される遅延セルａの出力信号Ａを示す。各判定回路１４−１，１４−２は、対応するフリップフロップ１３ａ〜１３ｃ，１３ｄ〜１３ｆの出力が入力されるアンド回路１４１と、アンド回路１４１の出力がデータ入力端子に入力され、対応する遅延セルｆ，ｃの出力信号Ｂ２，Ａ２が判定タイミングを決定する判定タイミング信号としてクロック入力端子に入力されるフリップフロップ１４２を有する。判定回路１４−１，１４−２の出力はアンド回路１４−３に入力され、アンド回路１４−３の出力結果がディレイチェーン１に対して行った試験結果を示す。

相対遅延検出回路１１ａ〜１１ｃ、フリップフロップ１２ａ〜１２ｃ，１３ａ〜１３ｃ及び判定回路１４−１は第１の試験回路を構成し、相対遅延検出回路１１ｄ〜１１ｆ、フリップフロップ１２ｄ〜１２ｆ，１３ｄ〜１３ｆ及び判定回路１４−２は第２の試験回路を構成する。相対遅延検出回路１１ａ〜１１ｃは第１の遅延部内の遅延セルの相対遅延時間を検出する第１の検出回路を構成し、相対遅延検出回路１１ｄ〜１１ｆは第２の遅延部内の遅延セルの相対遅延時間を検出する第２の検出回路を構成する。フリップフロップ１２ａ〜１２ｃ，１３ａ〜１３ｃ及び判定回路１４−１は第１の遅延部内の遅延セルの故障の判定を行う第１の判定部を構成し、フリップフロップ１２ｄ〜１２ｆ，１３ｄ〜１３ｆ及び判定回路１４−２は第２の遅延部内の遅延セルの故障の判定を行う第２の判定部を構成する。アンド回路１４−３は、ディレイチェーン１に対する試験結果を出力する出力部を構成する。

図１４は、ディレイチェーン１が正常に動作している場合の図１３に示す各部の信号を示すタイミングチャートである。又、図１５は、ディレイチェーン１が正常に動作していない場合の図１３に示す各部の信号を示すタイミングチャートである。図１４及び図１５中、「判定結果」は、アンド回路１４−３の出力信号を示す。又、Ｂ２は遅延セルｆの出力信号Ｆ、Ａ２は遅延セルｃの出力信号Ｃを示す。

図１４に示すように、ディレイチェーン１が正常に動作している場合、アンド回路１４−３から出力される出力信号（判定結果）は常にハイレベルである。しかし、例えば図１１５に示すように、フリップフロップ１３ｂの出力信号gA_in1がＸｂにおいてローレベルに遷移して遅延セルｂの故障が検出されると、判定回路１４−１の出力信号はＸＡにおいてローレベルに遷移するため、アンド回路１４−３から出力される出力信号（判定結果）はＸＡに対応する時点でローレベルに遷移して、ディレイチェーン１で故障が検出されたことが判定される。アンド回路１４−３から出力される出力信号（判定結果）は、半導体装置から出力されて外部のテスタ等に入力され、テスタでは、ローレベルに遷移したタイミング等からディレイチェーン１の第１の遅延部又は第２の遅延部で発生した故障であるか、故障が第１又は第２の遅延部のどの遅延セルで発生した等が解析される。

本実施例では、ディレイチェーン１から出力されるパルス幅が非常に狭い場合や信号周波数が非常に高い場合でも、試験回路１０がディレイチェーン１と同じ半導体装置内に設けられているので、試験を行うために高周波信号を半導体装置の外部のテスタ等にに出力する必要がない。図５及び図１０において、相対遅延検出回路１１の出力信号EDGE.OUTのパルス幅が例えば１００ｐｓ以下であると、この出力信号EDGE.OUTはそのまま半導体装置の外部へ出力すると半導体装置の端子（ピン）の容量や出力負荷のために信号波形が崩れてしまうような１ＧＨｚ以上の高周波数信号であるが、試験は半導体装置内の試験回路１０で行われるので、例えば半導体装置の出荷時にディレイチェーンの故障を正確、且つ、確実に検出可能である。現在の技術では、信号波形を崩さずに半導体装置から出力して外部のテスタで試験できるパルス幅は約４ｎｓ以上、又、信号周波数は約２５０ＭＨｚ以下であるが、本実施例によれば、ディレイチェーン１の出力信号が約４ｎｓ未満のパルス幅の場合、或いは、約２５０ＭＨｚを超える信号周波数の場合であっても、正確にディレイチェーンの故障を検出することができる。

次に、図１２において、ディレイチェーン１を構成する第１及び第２の遅延部に対して対応する判定回路１４−１，１４−２、即ち、２つの判定回路を設ける理由について、比較例を参照して説明する。図１６は、比較例を示す図であり、図１７は、比較例の動作を説明するタイミングチャートである。

図１６において、ディレイチェーン５１１は、遅延セル（又は、バッファ）５２１−１〜５２１−４が直列接続された構成を有する。試験回路５３０は、相対遅延検出回路（又は、エッジ生成回路）５２２−１〜５２２−４、フリップフロップ５２３−１〜５２３−４，５２４−１〜５２４−４及び判定回路５２５を有する。遅延セル５２１−１，５２１−２はディレイチェーン５１１の第１の遅延部を構成し、遅延セル５２１−３，５２１−４はディレイチェーン５１１の第２の遅延部を構成し、単一の判定回路５２５が第１及び第２の遅延部に対して共通に設けられている。

ディレイチェーン５１１には、図１７に示す入力クロックＣＬＫが入力され、遅延セル５２１−１〜５２１−４でＳ１〜Ｓ４で示すように位相が９０°，１８０°，２７０°，３６０°遅延されるものとする。又、信号Ｓ４が、相対遅延検出回路５２２−１〜５２２−４に対するリセット信号ＲＳＴ１、フリップフロップ５２３−１〜５２３−４に対するリセット信号ＲＳＴ２、フリップフロップ５２４−１〜５２４−４に対するクロック信号ＣＬＫ、及び判定回路５２５に対する判定タイミング信号ＴＭＧとして入力されるものとする。図１７において、EDGE1〜EDGE4は相対遅延検出回路５２２−１〜５２２−４の出力信号、FF1〜FF4はフリップフロップ５２３−１〜５２３−４の出力信号を示す。この場合、図１７にＸＸで示すように、フリップフロップ５２３−１に対してはクロックとリセットが同時に入来するイメージとなり、試験回路５３０はレーシング状態となって故障検出動作が破綻してしまう。又、判定回路５２５に入力される判定タイミング信号ＴＭＧについても同様の問題が発生して判定動作が破綻してしまう。

このように、ディレイチェーンの第１の遅延部に対する判定動作と第２の遅延部に対する判定動作を上記実施例のように別々に行わないと、ディレイチェーン内の故障を正確、且つ、確実に検出することはできない。

これに対し、本実施例では、ディレイチェーンの第１の遅延部に対する試験回路部分は、ディレイチェーンの第１の遅延部を構成する各遅延セルに対して同様に設けられ、この試験回路部分に入力される、第１の遅延部内の遅延セルの遅延時間検出タイミング及び故障判定タイミングを決定するためのリセット信号及びクロック信号は、ディレイチェーンの第２の遅延部を構成する遅延セルから得る。又、ディレイチェーンの第２の遅延部に対する試験回路部分は、ディレイチェーンの第２の遅延部を構成する各遅延セルに対して同様に設けられ、この試験回路部分に入力される、第２の遅延部内の遅延セルの遅延時間検出タイミング及び故障判定タイミングを決定するためのリセット信号及びクロック信号は、ディレイチェーンの第２の遅延部を構成する遅延セルから得る。このようにして、ディレイチェーンの第１の遅延部に対する判定動作と第２の遅延部に対する判定動作を別々の試験回路部分、即ち、試験回路の２つの判定回路を用いて並行に行うことにより、ディレイチェーン内の故障を正確、且つ、確実に検出することができる。

尚、上記実施例では、ディレイチェーンを構成する各遅延部は３つの遅延セルで構成されているが、２以上の遅延セルで構成されていれば遅延セルの個数は特に限定されない。又、ディレイチェーンを構成する遅延部が２個以上直列接続されている場合にも、本発明を同様に適用可能である。例えば、ディレイチェーンがＭ（Ｍは２以上の整数）個の遅延部で構成されている場合、第１の遅延部に対して設けられた試験回路部分は第２の遅延部に対して設けられた試験回路部分から第１の遅延部内の遅延セルの遅延時間検出タイミング及び故障判定タイミングを決定するためのリセット信号及びクロック信号を得て、...、第Ｍ−１の遅延部に対して設けられた試験回路部分は第Ｍの遅延部に対して設けられた試験回路部分から第Ｍ−１の遅延部内の遅延セルの遅延時間検出タイミング及び故障判定タイミングを決定するためのリセット信号及びクロック信号を得て、第Ｍの遅延部に対して設けられた試験回路部分は第１の遅延部に対して設けられた試験回路部分から第Ｍの遅延部内の遅延セルの遅延時間検出タイミング及び故障判定タイミングを決定するためのリセット信号及びクロック信号を得るようにすれば良い。この場合も、ディレイチェーンに対する入力信号の１周期を超えないタイミングで各試験回路部分内の相対遅延検出回路が強制的にリセットされるようにする。各遅延部内のどの遅延セルの出力をリセット信号として使用し、どの遅延セルの出力をクロック信号として使用するかは、遅延部内の遅延セルの段数、ディレイチェーン内の遅延部の個数、ディレイチェーンに入力される入力信号の周期やパルス幅に応じて決定すれば良い。

尚、本発明は、以下に付記する発明をも包含するものである。
（付記１） 半導体装置内に設けられた複数の遅延セルからなるディレイチェーンの故障を該半導体装置内で検出する故障検出方法であって、
該ディレイチェーンが複数の遅延部で構成されており各遅延部が複数の遅延セルで構成されている場合、
第１の遅延部内の第１の特定の遅延セルの試験を行う際には、該第１の特定の遅延セルの入出力信号間の第１の相対遅延時間を検出し、該第１の遅延部の前段又は後段の第２の遅延部内の遅延セルの出力に基づいたタイミングで該第１の相対遅延時間を処理して該第１の特定の遅延セルの故障の有無を判定する第１の判定ステップと、
該第２の遅延部内の第２の特定の遅延セルの試験を行う際には、該第２の特定の遅延セルの入出力信号間の第２の相対遅延時間を検出し、該第１の遅延部内の遅延セルの出力に基づいたタイミングで該第２の相対遅延時間を処理して該第２の特定の遅延セルの故障の有無を判定する第２の判定ステップとを含むことを特徴とする、故障検出方法。
（付記２） 該第１の判定ステップは、該第２の遅延部内の遅延セルの出力に基づいたタイミングで、該第１の相対遅延時間の検出と該第１の特定の遅延セルの故障の判定を行い、
該第２の判定ステップは、該第１の遅延部内の遅延セルの出力に基づいたタイミングで、該第２の相対遅延時間の検出と該第２の特定の遅延セルの故障の判定を行うことを特徴とする、付記１記載の故障検出方法。
（付記３） 該第１及び第２のステップは別々の判定回路を用いて並行して行われることを特徴とする、付記１又は２記載の故障検出方法。
（付記４） 該第１及び第２のステップは、該第１及び第２の相対遅延時間の検出タイミングを、該ディレイチェーンに対する入力信号の１周期を超えないタイミングでリセットすることを特徴とする、付記１〜３のいずれか１項記載の故障検出方法。
（付記５） 複数の遅延セルからなるディレイチェーンの試験回路であって、
該ディレイチェーンは複数の遅延部で構成され、各遅延部が複数の遅延セルで構成されており、
第１の遅延部内の第１の特定の遅延セルの入出力信号間の第１の相対遅延時間を検出して該第１の特定の遅延セルの試験を行う第１の試験回路と、
該第１の遅延部の前段又は後段に設けられた第２の遅延部内の第２の特定の遅延セルの入出力信号間の第２の相対遅延時間を検出して該第２の特定の遅延セルの試験を行う第２の試験回路とを備え、
該第１の試験回路は、該第２の遅延部内の遅延セルの出力に基づいたタイミングで該第１の相対遅延時間を処理して該第１の特定の遅延セルの故障の有無を判定し、
該第２の試験回路は、該第１の遅延部内の遅延セルの出力に基づいたタイミングで該第２の相対遅延時間を処理して該第２の特定の遅延セルの故障の有無を判定することを特徴とする、試験回路。
（付記６） 該第１の試験回路は、該第２の遅延部内の遅延セルの出力に基づいたタイミングで、該第１の相対遅延時間の検出と該第１の特定の遅延セルの故障の判定を行い、
該第２の試験回路は、該第１の遅延部内の遅延セルの出力に基づいたタイミングで、該第２の相対遅延時間の検出と該第２の特定の遅延セルの故障の判定を行うことを特徴とする、付記５記載の試験回路。
（付記７） 該第１及び第２の試験回路は、該第１及び第２の相対遅延時間の検出タイミングを、該ディレイチェーンに対する入力信号の１周期を超えないタイミングでリセットされることを特徴とする、付記５又は６記載の試験回路。
（付記８） 該第１の遅延部は該第２の遅延部の前段に設けられ、
該第１の試験回路は、該第１の特定の遅延セルの入出力信号から第１の相対遅延時間を該第２の遅延部内の１遅延セルの出力信号に基づいたタイミングで検出する第１の検出回路と、該第１の相対遅延時間から該第１の特定の遅延セルの故障を該第２の遅延部内の他の遅延セルの出力信号に基づいたタイミングで判定する第１の判定部とを有し、
該第２の試験回路は、該第２の特定の遅延セルの入出力信号から第２の相対遅延時間を該第１の遅延部内の１遅延セルの出力信号に基づいたタイミングで検出する第２の検出回路と、該第２の相対遅延時間から該第２の特定の遅延セルの故障を該第１の遅延部内の他の遅延セルの出力信号に基づいたタイミングで判定する第２の判定部とを有することを特徴とする、付記５又は６記載の試験回路。
（付記９） 該第１及び第２の判定部の出力信号に基づいて該ディレイチェーンの試験結果を出力する出力部を更に備えたことを特徴とする、付記８記載の試験回路。
（付記１０） 該第１及び第２の検出回路の該第１及び第２の相対遅延時間の検出タイミングは、該ディレイチェーンに対する入力信号の１周期を超えないタイミングでリセットされることを特徴とする、付記８又は９記載の試験回路。
（付記１１） 該第１の判定部は、一定信号がデータとして入力され、該第１の検出回路の出力がクロックとして入力され、該第２の遅延部内の該他の遅延セルの出力信号がリセット信号として入力される第１のフリップフロップと、該第１のフリップフロップの出力信号がデータとして入力され、該第２の遅延部内の該１遅延セルの出力信号がクロックとして入力される第２のフリップフロップと、該第２のフリップフロップの出力信号がデータとして入力され、該第２の遅延部内の該他の遅延セルの出力信号がクロックとして入力され、該第１の特定の遅延セルの故障の判定結果を出力する第１の判定回路とを有し、
該第２の判定部は、該一定信号がデータとして入力され、該第２の検出回路の出力がクロックとして入力され、該第１の遅延部内の該他の遅延セルの出力信号がリセット信号として入力される第３のフリップフロップと、該第３のフリップフロップの出力信号がデータとして入力され、該第１の遅延部内の該１遅延セルの出力信号がクロックとして入力される第４のフリップフロップと、該第４のフリップフロップの出力信号がデータとして入力され、該第１の遅延部内の該他の遅延セルの出力信号がクロックとして入力され、該第１の特定の遅延セルの故障の判定結果を出力する第２の判定回路とを有することを特徴とする、付記８〜１０のいずれか１項記載の試験回路。
（付記１２） 該ディレイチェーンと同じ基板上に設けられていることを特徴とする、付記５〜１１のいずれか１項記載の試験回路。
（付記１３） 付記５〜１２のいずれか１項記載の試験回路と、該ディレイチェーンとを備えたことを特徴とする、半導体装置。

以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。

複数の遅延セルからなるディレイチェーンを示す図である。 ディレイチェーンが正常に動作している場合の遅延セル出力信号を示すタイミングチャートである。 遅延セルが故障しており、ディレイチェーンが正常に動作していない場合の遅延セルの出力信号を示すタイミングチャートである。 ディレイチェーンの遅延セルに対して設けられる試験回路の要部を示す図である。 ディレイチェーンが正常に動作している場合の図４に示す各部の信号を示すタイミングチャートである。 ディレイチェーンが正常に動作していない場合の図４に示す各部の信号を示すタイミングチャートである。 相対遅延検出回路の構成を示す回路図である。 相対遅延検出回路の動作を説明するタイミングチャートである。 ディレイチェーンの他の遅延セルに対して設けられる試験回路の要部を示す図である。 ディレイチェーンが正常に動作している場合の図９に示す各部の信号を示すタイミングチャートである。 ディレイチェーンが正常に動作していない場合の図９に示す各部の信号を示すタイミングチャートである。 ディレイチェーンの全ての遅延セルに対して設けられる試験回路を示す図である。 図１２に示す判定回路の構成を試験回路の一部と共に示す回路図である。 ディレイチェーンが正常に動作している場合の図１３に示す各部の信号を示すタイミングチャートである。 ディレイチェーンが正常に動作していない場合の図１３に示す各部の信号を示すタイミングチャートである。 比較例を示す図である。 比較例の動作を説明するタイミングチャートである。

符号の説明

１ ディレイチェーン
１０ 試験回路
１１，１１ａ〜１１ｆ 相対遅延検出回路
１２，１２ａ〜１２ｆ，１３，１３ａ〜１３ｆ フリップフロップ
１４，１４−１，１４−２ 判定回路
１４−３ アンド回路

Claims (10)

1. 半導体装置内に設けられた複数の遅延セルからなるディレイチェーンの故障を該半導体装置内で検出する故障検出方法であって、
   該ディレイチェーンが、各々が複数の遅延セルで構成された第１の遅延部及び第２の遅延部を含む場合、
   該第１の遅延部内の第１の特定の遅延セルの試験を行う際には、該第２の遅延部内の第１の遅延セルの出力信号でリセットされる第１の検出回路で該第１の特定の遅延セルの入出力信号間の第１の遅延時間を検出する第１の検出ステップと、
   一定信号がデータ入力端子に入力され、該第１の検出回路の出力がクロック入力端子に入力され、該第２の遅延部内の該第１の遅延セルより後段の第２の遅延セルの出力信号でリセットされる第１のフリップフロップと、該第１のフリップフロップの出力信号がデータ入力端子に入力され、該第１の遅延セルの出力信号がクロック入力端子に入力される第２のフリップフロップと、該第２のフリップフロップの出力信号がデータ入力端子に入力され、該第２の遅延セルの出力信号がクロック入力端子に入力される第１の判定回路を用い、該第１の判定回路の出力の論理値が第１の論理値から第２の論理値に遷移すると該第１の特定の遅延セルの故障を判定する第１の判定ステップ
   を含むことを特徴とする、故障検出方法。
2. 該第２の遅延部内の第２の特定の遅延セルの試験を行う際には、該第１の遅延部内の第３の遅延セルの出力信号でリセットされる第２の検出回路で該第２の特定の遅延セルの入出力信号間の第２の遅延時間を検出する第２の検出ステップと、
   一定信号がデータ入力端子に入力され、該第２の検出回路の出力がクロック入力端子に入力され、該第１の遅延部内の該第３の遅延セルより後段の第４の遅延セルの出力信号でリセットされる第３のフリップフロップと、該第３のフリップフロップの出力信号がデータ入力端子に入力され、該第３の遅延セルの出力信号がクロック入力端子に入力される第４のフリップフロップと、該第４のフリップフロップの出力信号がデータ入力端子に入力され、該第４の遅延セルの出力信号がクロック入力端子に入力される第２の判定回路を用い、該第２の判定回路の出力の論理値が第１の論理値から第２の論理値に遷移すると該第２の特定の遅延セルの故障を判定する第２の判定ステップ
   を更に備えたことを特徴とする、請求項１記載の故障検出方法。
3. 該第１の検出ステップ及び該第１の判定ステップは、該第２の検出ステップ及び第２の判定ステップと並行して行われることを特徴とする、請求項２記載の故障検出方法。
4. 該第１の遅延セルの出力信号は、該ディレイチェーンの入力信号の１周期を超えないタイミングで該第１の検出回路をリセットし、
   該第３の遅延セルの出力信号は、該ディレイチェーンの入力信号の１周期を超えないタイミングで該第２の検出回路をリセットすることを特徴とする、請求項２又は３記載の故障検出方法。
5. 複数の遅延セルからなるディレイチェーンの試験回路であって、
   該ディレイチェーンは、各々が複数の遅延セルで構成された第１の遅延部及び第２の遅延部を含み、
   該第１の遅延部内の第１の特定の遅延セルの入出力信号間の第１の遅延時間を検出すると共に、該第２の遅延部内の第１の遅延セルの出力信号でリセットされる第１の検出回路と、
   一定信号がデータ入力端子に入力され、該第１の検出回路の出力がクロック入力端子に入力され、該第２の遅延部内の該第１の遅延セルより後段の第２の遅延セルの出力信号でリセットされる第１のフリップフロップと、
   該第１のフリップフロップの出力信号がデータ入力端子に入力され、該第１の遅延セルの出力信号がクロック入力端子に入力される第２のフリップフロップと、
   該第２のフリップフロップの出力信号がデータ入力端子に入力され、該第２の遅延セルの出力信号がクロック入力端子に入力される第１の判定回路
   を備え、
   該第１の判定回路は、該第１の特定の遅延セルの故障時には出力の論理値が第１の論理値から第２の論理値に遷移することを特徴とする、試験回路。
6. 該第１の遅延セルの出力信号は、該ディレイチェーンの入力信号の１周期を超えないタイミングで該第１の検出回路をリセットすることを特徴とする、請求項５記載の試験回路。
7. 該第２の遅延部内の第２の特定の遅延セルの入出力信号間の第２の遅延時間を検出すると共に、該第１の遅延部内の第３の遅延セルの出力信号でリセットされる第２の検出回路と、
   一定信号がデータ入力端子に入力され、該第２の検出回路の出力がクロック入力端子に入力され、該第１の遅延部内の該第３の遅延セルより後段の第４の遅延セルの出力信号でリセットされる第３のフリップフロップと、
   該第３のフリップフロップの出力信号がデータ入力端子に入力され、該第３の遅延セルの出力信号がクロック入力端子に入力される第４のフリップフロップと、
   該第４のフリップフロップの出力信号がデータ入力端子に入力され、該第４の遅延セルの出力信号がクロック入力端子に入力される第２の判定回路
   を更に備え、
   該第２の判定回路は、該第２の特定の遅延セルの故障時には出力の論理値が第１の論理値から第２の論理値に遷移することを特徴とする、請求項５又は６記載の試験回路。
8. 該第３の遅延セルの出力信号は、該ディレイチェーンの入力信号の１周期を超えないタイミングで該第２の検出回路をリセットすることを特徴とする、請求項７記載の試験回路。
9. 該第１の遅延部は該第２の遅延部の前段に設けられ、
   該第１の特定の遅延セルは、該第３及び第４の遅延セルの間に接続され、
   該第２の特定の遅延セルは、該第１及び第２の遅延セルの間に接続されていることを特徴とする、請求項７又は８記載の試験回路。
10. 請求項５〜９のいずれか１項記載の試験回路と、該ディレイチェーンとを備えたことを特徴とする、半導体装置。

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