JP5173216B2 - 半導体集積回路システム、半導体集積回路、オペレーティングシステム及び半導体集積回路の制御方法 - Google Patents

半導体集積回路システム、半導体集積回路、オペレーティングシステム及び半導体集積回路の制御方法 Download PDF

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Description

本発明は、半導体集積回路に関し、特に、半導体集積回路の電気的特性の変化に伴う誤動作を防止する技術に関する。
半導体集積回路の設計の際には、ノイズによる誤動作が生じないことを保証するために、シミュレーションを行って確認する、いわゆるシグナルインテグリティ(SI:Signal Integrity)検証が行われている(特許文献1参照)。また、基板電圧を制御することによるノイズマージン改善方法も提案されている。この場合、温度条件やプロセス条件によらず一定の閾値電圧、又は飽和電流を実現するために、基準回路を用いてフィードバックを行い、基板電圧を決定する(特許文献2参照)。
また、特定のパスでのセットアップエラーの発生を検出するフリップフロップを用いて、セットアップエラーが検出された場合には電源電圧を高めるようにフィードバックを行う方法も提案されている(非特許文献1参照)。
このようにフィードバックを行う場合には、基準値とフィードバック関数とが一意に決まっているということが前提となっている。例えば、基板電圧制御のためには、半導体のバンドギャップが物理定数として一定であることを利用して、バンドギャップリファレンス回路を用いて基準電圧が生成されている。また、フィードバック関数に関しては、例えば、基板電圧と閾値電圧との関係、又は基板電圧と飽和電流との関係を、アナログ回路によって実現したり、電源電圧とセットアップエラーとの関係を、クリティカルパスとセットアップエラー検出フリップフロップとによって実現することが行われている。
特開平9−305649号公報 特開2001−156261号公報 Das, S. 他著,「A Self-Tuning DVS Processor Using Delay-Error Detection and Correction」,2005 Symposium on VLSI Circuits Digest of Technical Papers,(米国),IEEE,2005年6月16日,p.258−261
しかし、誤動作が生じないことをシミュレーションによって保証する場合には、「100%問題なし」、又は「ある長さの時間を考えた場合に統計的に問題なし」というように、「誤動作が起きない」ことを保証する必要があるので、過剰なマージンが付加され、これが回路の性能を低くする原因となる。
また、シグナルインテグリティに関する問題は、トランジスタ特性以外に、配線間容量、駆動能力の相対関係等の特性が相互に影響して発生する。このため、例えば容量の基準値、駆動能力の相対関係の基準値等の生成が困難であったり、フィードバック関数が一意に決定できず、使用状況に応じた適応制御が難しいという問題がある。更に、シグナルインテグリティを考慮して補正を行う場合には、トランジスタ特性のみではなく、配線間容量のばらつきも補正の対象にする必要がある。ところが、基板電圧の制御によりトランジスタ特性を補正することはできるが、単純な基板電圧制御だけでは配線間容量のばらつきを補正することはできない。
回路の微細化が進むにつれて、回路の状態を予測することは困難になり、以上のような問題の影響が大きくなってきている。
本発明は、過剰なマージンを排除して半導体集積回路の性能を高くすることを目的とする。
前記課題を解決するため、本発明に係る半導体集積回路システムは、制御対象回路において実行されているプログラムの動作が正常ではない場合に、誤動作の要因を判定し、その結果に基づいて前記制御対象回路を制御するようにしたものである。
これによると、プログラムの動作を常に正常に保つために、回路の設計時に過剰なマージンを与えるようにする必要がない。このため、半導体集積回路の基本的な性能を高くすることができる。
より具体的には、本発明に係る半導体集積回路システムは、プログラムを実行する制御対象回路と、前記制御対象回路の状態を示すシステム情報を出力するシステム情報モニタ部と、前記制御対象回路の回路特性を求めて回路特性情報として出力する回路特性モニタ部と、前記システム情報に基づいて、前記制御対象回路が正常に動作しているか否かを判定する誤動作判定部と、前記制御対象回路が正常に動作している場合に、前記回路特性情報を基準回路特性情報として保持する基準回路特性保持部と、前記制御対象回路が正常に動作していない場合に、前記回路特性モニタ部で検出された回路特性情報と前記基準回路特性情報とに基づいて、誤動作要因を判定する誤動作要因判定部と、前記誤動作要因に基づいて、前記制御対象回路における補正対象を判定し、前記補正対象における目標電気的特性情報を生成して出力する補正対象判定部と、前記目標電気的特性情報に従って前記制御対象回路を制御する電気的特性制御部とを備えるものである。
これによると、制御対象回路に対して適応的な制御を行い、プログラムの動作を正常に保つようにすることができる。基準値を予め求めておくことが困難な回路特性についても、基準となる回路特性を容易に取得することができる。このため、誤動作要因を判定を柔軟に行うことができる。また、システム情報を用いているので、使用状況に応じたフィードバックを実現することができる。
また、本発明に係る半導体集積回路の制御方法は、半導体集積回路内の制御対象回路を制御する半導体集積回路の制御方法であって、プログラムを実行する前記制御対象回路の状態を示すシステム情報に基づいて、前記制御対象回路が正常に動作しているか否かを判定する誤動作判定ステップと、前記制御対象回路が正常に動作している場合に、前記制御対象回路の回路特性情報を基準回路特性情報として保持する基準回路特性保持ステップと、前記制御対象回路が正常に動作していない場合に、前記制御対象回路の回路特性情報と前記基準回路特性情報とに基づいて、誤動作要因を判定する誤動作要因判定ステップと、前記誤動作要因に基づいて、前記制御対象回路における補正対象を判定する補正対象判定ステップと、前記補正対象における目標電気的特性情報を生成する補正ステップとを備えるものである。
本発明によれば、適応的な補正制御を行い、過剰なマージンを排除することができるので、半導体集積回路の性能を向上させることができる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
図1は、本発明の実施形態に係る半導体集積回路システムの構成を示すブロック図である。図1のシステムは、半導体集積回路(LSI)10及び20を備えている。LSI10は、制御対象回路としての半導体回路12と、回路特性モニタ部14と、電気的特性制御部16とを有している。LSI20は、基準回路特性保持部21と、システム情報モニタ部22と、誤動作判定部23と、誤動作要因判定部24と、補正対象判定部25と、補正履歴保持部26とを有している。
LSI10とLSI20とは、異なるチップとして構成されていてもよいし、単一のチップとして構成されていてもよい。LSI20は、例えば、その回路上で実行されるオペレーティングシステム(OS:operating system)によって各部の機能を実現する。また、OSは、半導体回路12上で実行されてもよい。
半導体回路12は、例えば、トランジスタ、配線、容量、電源回路、レジスタ等を有しており、アプリケーションプログラム等を実行する。半導体回路12は、その内部信号IS及び出力信号TS,SSを回路特性モニタ部14及びシステム情報モニタ部22に出力する。回路特性モニタ部14は、内部信号IS及び出力信号TS等に基づいて回路特性情報を生成して、基準回路特性保持部21及び誤動作要因判定部24に出力する。システム情報モニタ部22は、半導体回路12からの信号に基づいて、半導体回路12の動作状態を示すシステム情報を誤動作判定部23及び補正対象判定部25に出力する。
図2は、図1の半導体集積回路システムにおける処理の流れを示すフローチャートである。図2のフローチャートは、誤動作判定ステップS12と、基準回路特性保持ステップS14と、誤動作要因判定ステップS22と、補正対象判定ステップS24と、補正ステップS26とを備えている。
誤動作判定ステップS12では、誤動作判定部23は、システム情報モニタ部22から得られるシステム情報に基づいて、システムが正常であるか異常であるかを判定する。半導体回路12が正常に動作している(システムが正常である)場合には、基準回路特性保持ステップS14に進み、半導体回路12が正常に動作していない(システムが異常である)場合には、誤動作要因判定ステップS22に進む。
基準回路特性保持ステップS14では、基準回路特性保持部21は、回路特性モニタ部14から受け取った回路特性情報を基準回路特性情報として保持し、ステップS12に戻る。このステップでは、例えば、容量、駆動能力の相対関係等の、基準値を予め求めておくことが困難な回路特性についても、基準となる回路特性を容易に取得することができる。
誤動作要因判定ステップS22では、誤動作要因判定部24は、回路特性モニタ部14から受け取った回路特性情報と、基準回路特性保持部21に保持されている基準回路特性情報とを比較する。両者が異なる場合には、その要因(誤動作要因)を判定する。誤動作要因判定部24は、例えば以下の(A1)〜(A4)のように判定を行う。信号A,Bは、半導体回路12内の信号である。
(A1)信号Aのグリッチ高さが基準回路特性より高く、かつ、信号Aのスリューが基準回路特性より大きい場合には、誤動作要因判定部24は、信号Aを出力するトランジスタの駆動能力が減少していることが誤動作要因であると判定する。ここで、スリューは、信号Aの電圧レベルの遷移に要する時間である。
(A2)信号Aのグリッチ高さが基準回路特性より高く、かつ、信号Aのスリューが基準回路特性より小さい場合には、誤動作要因判定部24は、信号Aを出力するトランジスタの駆動能力が増加していることが誤動作要因であると判定する。
(A3)信号A又は信号Bのグリッチ高さが基準回路特性より高く、かつ、信号Aと信号Bのスリューの大小関係が基準回路特性での大小関係と逆になっている場合には、誤動作要因判定部24は、信号A及び信号Bをそれぞれ出力するトランジスタの駆動能力が逆転していることが誤動作要因であると判定する。
(A4)信号A又は信号Bのグリッチ高さが基準回路特性より高く、かつ、信号Aと信号Bのスリューが基準回路特性と同じ場合には、誤動作要因判定部24は、信号A及び信号Bをそれぞれ伝送する配線の配線間容量(カップリング容量)が増加していることが誤動作要因であると判定する。
補正対象判定ステップS24では、補正対象判定部25は、システム情報モニタ部22からシステム情報を、補正履歴保持部26から補正履歴情報を取得し、誤動作要因判定部24で求められた誤動作要因に基づいて、誤動作が発生しないようにするために効果的な、半導体回路12における補正対象を判定する。補正履歴保持部26には、過去に行われた補正についての補正履歴情報が格納されている。補正履歴保持部26は、新たな補正についても情報を格納する。補正対象判定部25は、補正履歴情報を用いる場合には、補正すべき対象を求めるために検索を行い、例えば以下の(B1),(B2)のように補正対象を判定する。
(B1)信号Aの駆動能力が減少しており、かつ、信号Aの駆動能力を増加させる補正をしたことが補正履歴に記録されていれば、信号Aを出力する駆動トランジスタが劣化している等の理由で補正効果が十分得られないことが推定できる。このため、信号Aと信号Bとの間のスリューの大きさの関係を基準回路特性に近づける目的で、補正対象判定部25は、信号Bの駆動能力を減少させる補正を補正対象と判定する。
(B2)信号Aの駆動能力が減少しており、かつ、信号Aの駆動トランジスタに近い位置にあるトランジスタの駆動能力を増加させる補正をしたことが補正履歴に記録されていれば、チップ内で特性のばらつきが生じ、信号Aを出力する駆動トランジスタの近辺のトランジスタ特性が悪化していることが推定できる。このため、補正対象判定部25は、信号Aを出力する駆動トランジスタの駆動能力を増加させる補正を、補正対象と判定する。
補正ステップS26では、補正対象判定部25は、判定された補正対象における目標電気的特性情報CIを生成して電気的特性制御部16に出力する。電気的特性制御部16は、目標電気的特性情報CIに従って電気的特性制御信号CCを生成して半導体回路12に出力し、半導体回路12の回路特性を制御する。その後、ステップS12に戻る。
以下では、図1の半導体集積回路システムの各部の具体的な例について説明する。
システム情報の例、及び図2の誤動作判定ステップS12における、システムが正常であるか否かの判定の例を以下の例(C1)〜(C5)に示す。
(C1)動作シーケンス中におけるシステムの挙動を観点にする。システム情報モニタ部22は、半導体回路12の状態をシステム情報として出力する。この状態をチェックする時間(チェックポイント)を事前に決めておき、そのチェックポイントで半導体回路12の状態が期待した状態になっている場合には、誤動作判定部23は、半導体回路12が正常に動作していると判定する。その他の場合には、誤動作判定部23は、半導体回路12が正常に動作していないと判定する。この方法は、カウンタとレジスタ参照で実現できるので、最小限のリソース投資で実現できる。
(C2)演算結果が正常ではなくなることにより、オーバーフロー、補間処理等のエラーリカバリー動作が頻繁に発生する、というシステムの挙動を観点にする。半導体回路12が例えば画像/音声処理プログラムを実行しており、システム情報モニタ部22は、そのプログラム中のエラーリカバリールーチンがコールされたことを示す情報をシステム情報として出力する。コール回数の基準を事前に決めておき、所定回数以上コールされた場合には、誤動作判定部23は半導体回路12が正常に動作していないと判定する。その他の場合には、誤動作判定部23は、半導体回路12が正常に動作していると判定する。この方法は、既存アルゴリズム中の情報の一部を流用するだけなので、最小限のシステム変更で実現できる。
(C3)アドレス計算が正常ではなくなることにより、メモリアクセス動作が異常となり、システムエラーを検出して再起動を伴う誤動作が発生する、というシステムの挙動を観点にする。システム情報モニタ部22は、OSが正常にシャットダウンしたことを示す情報をシステム情報として出力する。OSが前回正常にシャットダウンしていなかった場合には、誤動作判定部23は、半導体回路12が正常に動作していない、とOS起動時に判定する。その他の場合には、誤動作判定部23は、半導体回路12が正常に動作している、と判定する。この方法は、既存OSの動作を流用するだけなので、最小限のシステム変更で実現できる。
(C4)アドレス計算が正常ではなくなることにより、メモリアクセス動作が異常となり、アプリケーションエラーを検出してアプリケーション終了を伴う誤動作が発生する、というシステムの挙動を観点にする。半導体回路12が例えばアプリケーションプログラムを実行しており、システム情報モニタ部22は、そのプログラムの実行時にエラー(アプリケーションエラー)が発生したことを示す情報をシステム情報として出力する。アプリケーションエラーが発生した場合には、誤動作判定部23は、半導体回路12が正常に動作していないと判定する。その他の場合には、誤動作判定部23は、半導体回路12が正常に動作していると判定する。この方法も、既存OSの動作を流用するだけなので、最小限のシステム変更で実現できる。
(C5)半導体回路12が、セットアップエラー検出機能を有するレジスタを備えるようにする。セットアップエラーが検出された場合には、誤動作判定部23は、システムが異常であるという判定を行う。この方法は、回路を追加する必要があるが、後述するようにクリティカルパスに着目した判定が可能となるので、遅延に依存した誤動作が生じている場合に効果的に回路特性を補正することが可能となる。
図3(a)は、図1の半導体回路12が正常に動作している場合における、システム情報の例を示す説明図である。図3(b)は、図1の半導体回路12が正常に動作していない場合における、システム情報の例を示す説明図である。図3(a),(b)は、例(C1)を具体的に示すものである。
図3の場合、半導体回路12は、ステータスレジスタを備え、タスク#0,#1,#2,…を順に実行していくとする。ステータスレジスタは、タスク又はスレッドの実行に連動して値が変わるレジスタである。システム情報モニタ部22は、ステータスレジスタの値をシステム情報として取得し、出力する。
図3(a)のような正常動作時には、ステータスレジスタの値は、タスク又はスレッドの実行に連動して逐次変わるので、図3(a)のチェックポイントの時点では、ステータスレジスタの値は所定の値Cとなる。
図3(b)では、回路の誤動作が発生し、タスク#1の実行が停止している。この場合、ステータスレジスタの値は値Bのまま変化しなくなり、チェックポイントの時点で所定の値Cとはならない。このため、誤動作判定部23は、システムが異常であると判定することができる。
図4(a)は、図1の半導体回路12が正常に動作している場合について、システム情報の他の例を示す説明図である。図4(b)は、図1の半導体回路12が正常に動作していない場合について、システム情報の他の例を示す説明図である。図4(a),(b)は、例(C2)を具体的に示すものである。
図4の場合、半導体回路12は、画像処理を行う回路であるとする。システム情報モニタ部22は、エラーをリカバリーするための処理を行うエラーリカバリールーチンをコールしたことを示すルーチンコール情報を、半導体回路12からシステム情報として取得し、出力する。
画像処理等においては、データが欠損している等の理由でデータの補正(最大値クリッピング、補間)を行うために、エラーリカバリールーチンが実行される。正常動作時には、データ欠損が多くないので、図4(a)のようにエラーリカバリールーチンのコール数は多くない。
図4(b)では、回路の誤動作による演算エラーが発生し、画像データに異常が生じている。そこで、リカバリー動作を行うために、エラーリカバリールーチンのコールが頻繁に発生している。このため、誤動作判定部23は、システムが異常であると判定することができる。
図5は、図1の半導体回路12の構成例を示すブロック図である。図5の半導体回路12は、レジスタ32A,32B,32C,36A,36B,36Cと、組合せ論理34とを備えている。組合せ論理34は、パス35A,35B,35Cを有している。レジスタ36A〜36Cは、セットアップエラー検出機能を有している。
レジスタ36A〜36Cは、パス35A〜35Cにそれぞれ接続されている。パス35A〜35Cは、組合せ論理34のクリティカルパスである。レジスタ36A〜36Cは、エラー検出結果(エラー信号)を出力信号TSとしてシステム情報モニタ部22に出力する。システム情報モニタ部22は、レジスタ36A〜36Cによるエラー検出結果を示す情報をシステム情報として出力する。
図6は、図5のセットアップエラー検出機能を有するレジスタ36Aの構成例を示す回路図である。レジスタ36Aは、マスタースレーブ方式のフリップフロップであって、マスターラッチ131,132と、スレーブラッチ133と、エラー検出回路134と、クロック遅延回路135とを備えている。レジスタ36B,36Cも、レジスタ36Aと同様に構成されている。
クロック遅延回路135は、遅延素子138を有し、クロック信号CLKに基づいて、クロック信号NCLK及び遅延クロック信号CLKD,NCLKDを生成する。遅延素子138は、クロック信号CLKを遅延させる。遅延させられたクロック信号CLKは、波形が成形され、遅延クロック信号CLKDとして出力される。クロック信号NCLK及び遅延クロック信号NCLKDは、それぞれクロック信号CLK及び遅延クロック信号CLKDの論理レベルを反転させた信号である。
マスターラッチ131は、レジスタ入力Dをクロック信号CLK,NCLKに同期してラッチする。マスターラッチ132は、レジスタ入力Dを遅延クロック信号CLKD,NCLKDに同期してラッチする。マスターラッチ132にラッチされる値は、マスターラッチ131にラッチされる値が確定した後に確定する。マスターラッチ131,132はノードNR0,NR1をそれぞれ有している。
排他的論理和ゲート137は、ノードNR0の値とノードNR1の値との排他的論理和を求める。エラー検出回路134は、求められた排他的論理和とクロック信号CLKとの論理和をエラー信号ERRとして、求められた排他的論理和を反転させた信号とクロック信号CLKとの論理和をエラー信号NERRとして出力する。すなわち、エラー信号ERRは、クロック信号CLKが高電位(“H”)であり、かつ、ノードNR0の値とノードNR1の値とが不一致である場合に“H”となる。エラー信号NERRは、クロック信号CLKが“H”であり、かつ、ノードNR0の値とノードNR1の値とが一致している場合に“H”となる。
マスターラッチ131は、エラー信号NERRが“H”である場合には、ノードNR0の値を反転してスレーブラッチ133に出力する。マスターラッチ132は、エラー信号ERRが“H”である場合には、ノードNR1の値を反転してスレーブラッチ133に出力する。スレーブラッチ133は、入力された値をクロック信号NCLKに同期してラッチする。
図7は、図6のレジスタ36Aの動作の例を示すタイミングチャートである。遅延DLは、遅延クロック信号CLKDのクロック信号CLKに対する遅延を示している。レジスタ36Aには、値AAA,BBB,CCCが順にレジスタ入力Dとして与えられる。
値AAAの入力時には、クロック信号CLKの立ち上がりまでにレジスタ入力Dが値AAAに確定している。このため、ノードNR0,NR1の値は、いずれも値AAAに確定し、セットアップエラーは発生しない。この結果、エラー信号NERRが“H”となり、スレーブラッチ133にはマスターラッチ131の出力が入力され、レジスタ出力Qとして値AAAが出力される。
一方、値BBBの入力時には、クロック信号CLKの立ち上がりまでにレジスタ入力Dが値BBBに確定していない。このため、ノードNR0の値は、異常値ZZZとなる。すなわち、セットアップエラーが発生している。その後、遅延クロック信号CLKDの立ち上がりまでにはレジスタ入力Dが値BBBに確定し、ノードNR1の値が値BBBになっている。
ノードNR0の値とノードNR1の値とが異なるので、エラー信号ERRが“H”となり、スレーブラッチ133にはマスターラッチ132の出力が入力され、レジスタ出力Qとして値BBBが出力される。つまり、セットアップエラーが発生していても、正常な値が出力される。
このように、図6のレジスタ36Aによると、セットアップエラーの検出を行うのみならず、セットアップエラーが発生している場合においても出力値を正しい値に補正することができる。また、遅延素子138で生じさせる遅延の大きさによってエラー検出期間を規定することができるので、クリティカルパスの状況に応じてエラー検出の設定を行うことができる。
回路特性モニタ部14による回路特性情報の生成について説明する。回路特性モニタ部14は、例えば、次の例(D1)〜(D6)のようにして回路特性情報を求める。
(D1)誤動作要因がノイズである場合に、回路特性モニタ部14は、特定ラインのグリッチ高さ(ノイズの大きさ)を測定し、その結果を回路特性情報とする。この方法では電圧レベルのみの測定でよいので、回路特性モニタ部14を単純にすることができる。
(D2)誤動作要因がノイズである場合に、回路特性モニタ部14は、特定ライン(Agressor、Victim両方の系統)のスリューを測定し、その結果を回路特性情報とする。ノイズは信号の相対関係によって発生するので、この方法によって発生状況に応じて補正を行うことができる。
(D3)誤動作要因が遅延である場合に、回路特性モニタ部14は、特定パスの遅延を測定し、その結果を回路特性情報とする。遅延は動作パターンに依存するので、この方法によって発生状況に応じて補正を行うことができる。
(D4)誤動作要因がリテンション耐性の不足である場合に、回路特性モニタ部14は、レジスタやフリップフロップの出力から伝播された論理レベルを測定し、その結果を回路特性情報とする。スタンバイモードになる直前に論理レベルの値を保持しておき、スタンバイモード後の値と比較することにより、誤動作要因を容易に判定できる。
(D5)回路特性モニタ部14は、半導体回路12等の電源電圧又は温度を測定し、その結果を回路特性情報とする。この方法によってプロセス条件以外の要因を切り分けて判定できる。
(D6)誤動作要因が遅延である場合に、回路特性モニタ部14は、図5のセットアップエラー検出機能を有するレジスタ36A〜36Cから出力されるエラー検出結果を回路特性情報とする。この情報により、どのレジスタからエラー信号が出ているかが判別できるので、遅延によるセットアップエラーの原因となったパスの特定が可能となる。
図8は、図1の回路特性モニタ部14の構成の例を示す回路図である。図8の回路は、半導体回路12に対して例(D1)の動作を具体的に行うものである。図8の回路特性モニタ部14は、NMOS(n-channel metal oxide semiconductor)トランジスタ51,54と、PMOS(p-channel metal oxide semiconductor)トランジスタ52,53と、NORゲート55と、NANDゲート56と、キーパー回路61,62と、RSラッチ(フリップフロップ)63,64と、ORゲート65とを備えている。図8では、半導体回路12については、その一部のみが示されている。
半導体回路12は、配線42を有しており、回路特性モニタ部14は、配線42で発生したグリッチを測定する。配線42の始端の信号は、基準信号SSとして、NORゲート55及びNANDゲート56に与えられている。配線42の終端の信号は、検出対象信号TSとして、NMOSトランジスタ51及びPMOSトランジスタ52のゲートに与えられている。NMOSトランジスタ51及びPMOSトランジスタ52のソースには、参照電圧VREF_L,VREF_Hがそれぞれ与えられている。
リセット信号RSが“H”になると、PMOSトランジスタ53及びNMOSトランジスタ54が導通するので、ダイナミックノードN1,N2はそれぞれ“H”及び低電位(“L”)になり、ラッチ63,64はリセットされる。キーパー回路61,62は、ダイナミックノードN1,N2の論理レベルをそれぞれ保持する。
図9(a)は、正のパルスを検出する場合における、グリッチ(ノイズ)の検出レベルについての説明図である。図9(b)は、負のパルスを検出する場合における、グリッチの検出レベルについての説明図である。NMOSトランジスタ51の閾値電圧をVtn、PMOSトランジスタ52の閾値電圧をVtpとする。
基準信号SSが“L”である場合に、図9(a)のように検出対象信号TSが検出レベルVREF_L+Vtnよりも大きくなると、NMOSトランジスタ51が導通してダイナミックノードN1の電位が低下する。すると、NORゲート55の出力が“H”になるので、ラッチ63がセットされ、ORゲート65は、回路特性情報としての検出信号DSを“H”にする。
基準信号SSが“H”である場合に、図9(b)のように検出対象信号TSが検出レベルVREF_H-Vtpよりも小さくなると、PMOSトランジスタ52が導通してダイナミックノードN2の電位が高くなる。すると、NANDゲート56の出力が“L”になるので、ラッチ64がセットされ、ORゲート65は検出信号DSを“H”にする。
このように、図8の回路によると、参照電圧VREF_L,VREF_Hを設定してグリッチ高さを測定することが可能となる。
図10は、図1の回路特性モニタ部14の構成の第1の変形例を示す回路図である。図10の回路は、半導体回路12に対して例(D2)の動作を具体的に行うものである。図10の回路特性モニタ部214は、図8の回路特性モニタ部14において、更に可変遅延バッファ265,266を備えたものである。図10では、半導体回路12については、その一部のみが示されている。
回路特性モニタ部214は、半導体回路12の配線42の信号のスリューを測定する。配線42の信号は、検出対象信号TSとして、NMOSトランジスタ51及びPMOSトランジスタ52のゲートに与えられている。また、検出対象信号TSは、可変遅延バッファ265,266を経由して、基準信号SS1,SS2としてNORゲート55及びNANDゲート56にそれぞれ与えられている。可変遅延バッファ265,266は、遅延制御信号DLC1,DLC2によって遅延がそれぞれ制御されている。
基準信号SS1が“L”のときは、NMOSトランジスタ51の動作がNORゲート55の出力に伝播され、基準信号SS2が“H”のときは、PMOSトランジスタ52の動作がNANDゲート56の出力に伝播される。したがって、基準信号SS1が“L”のときには、検出対象信号TSの“L”から“H”へのレベル遷移を検出することができ、基準信号SS2が“H”のときには、検出対象信号TSの“H”から“L”へのレベル遷移を検出することができる。回路特性モニタ部214は、その他の点は、図8の回路特性モニタ部14と同様である。
図11(a)は、検出対象信号TSが“L”から“H”に遷移する場合における、スリューの検出についての説明図である。図11(b)は、検出対象信号TSが“H”から“L”に遷移する場合における、スリューの検出についての説明図である。
図11(a)の場合は、基準信号SS1が“L”であるときにのみ、検出対象信号TSのレベルの遷移を検出することができる。そこで、遅延制御信号DLC1によって可変遅延バッファ265の遅延を大きな値から小さな値へ減少させながら、レベル遷移の検出を行う。遅延が大きいときにはレベル遷移が検出されるが、遅延が検出限界点に達するとレベル遷移が検出されなくなるので、このときの遅延値から、検出対象信号TSのレベル遷移に要する時間であるスリューを回路特性情報として求めることができる。
図11(b)の場合は、基準信号SS2が“H”であるときにのみ、検出対象信号TSのレベルの遷移を検出することができる。そこで、遅延制御信号DLC2によって可変遅延バッファ266の遅延を大きな値から小さな値へ減少させながら、レベル遷移の検出を行う。遅延が大きいときにはレベル遷移が検出されるが、遅延が検出限界点に達するとレベル遷移が検出されなくなるので、このときの遅延値から、検出対象信号TSのスリューを求めることができる。
このように、図10の回路によると、参照電圧VREF_L,VREF_Hを設定してスリューを測定することが可能となる。
図12は、図1の回路特性モニタ部14の構成の第2の変形例を示す回路図である。図12の回路は、半導体回路12に対して例(D3)の動作を具体的に行うものである。図12の回路特性モニタ部314は、フリップフロップ(ラッチ)364と、可変遅延バッファ366とを備えている。図12では、半導体回路12については、その一部のみが示されている。
半導体回路12は、配線342,344と、測定対象回路346とを有している。配線342は、測定対象回路346に与えられる信号を伝送し、配線344は、測定対象回路346から出力される信号を伝送する。回路特性モニタ部314は、測定対象回路346で生じる遅延、すなわち、配線342から配線344に至るパスにおける信号の遅延を測定する。
配線342の信号は、基準信号SSとして可変遅延バッファ366に与えられ、可変遅延バッファ366の出力信号は、フリップフロップ364にクロック信号として与えられている。配線344の信号TSは、フリップフロップ364のD入力に与えられている。フリップフロップ364は、回路特性情報としての検出信号DSを出力する。可変遅延バッファ366は、遅延制御信号DLCによって遅延が制御されている。
可変遅延バッファ366の遅延が測定対象回路346の遅延よりも十分大きければ、信号TSがフリップフロップ364に正しくキャプチャされる。遅延制御信号DLCを逐次変化させて検出信号DSの値が変化した時点(キャプチャが不安定になった時点)での可変遅延バッファ366の遅延値から、測定対象回路の遅延値を求めることができる。
図13は、図1の回路特性モニタ部14の構成の第3の変形例を示す回路図である。図13の回路は、半導体回路12に対して例(D4)の動作を具体的に行うものである。図13の回路特性モニタ部414は、フリップフロップ(ラッチ)464と、比較回路としての排他的論理和ゲート468とを備えている。図13では、半導体回路12については、その一部のみが示されている。
半導体回路12は、保持回路としてフリップフロップ446A,446B,446Cを備えており、回路特性モニタ部414は、フリップフロップ446A〜446Cのリテンション耐性の不足による誤動作を検出する。
フリップフロップ464の入力D、及び排他的論理和ゲート468には、フリップフロップ446A〜446Cのロジックコーン終端444の信号が与えられている。また、キャプチャ信号CPTが、フリップフロップ464にクロック信号として与えられている。フリップフロップ464は、キャプチャした信号を排他的論理和ゲート468に出力する。
フリップフロップ464には、フリップフロップ446A〜446Cとは別の電源回路から電源が供給されている。半導体回路12がスタンバイモードになる前に、フリップフロップ464は、キャプチャ信号CPTに従ってロジックコーン終端444の信号を検出対象信号TSとしてキャプチャしておく。
その後、半導体回路12はスタンバイモードに遷移し、半導体回路12に供給される電源電圧が低下する。更にその後、半導体回路12は通常モードに復帰する。このとき、測定対象のフリップフロップ446A〜446Cの値が異常になっていた場合には、スタンバイモードになる前とは検出対象信号TSの値が変化しているので、排他的論理和ゲート468が検出信号(回路特性情報)DSとして1を出力する。
フリップフロップ464には、フリップフロップ446A〜446Cと同じ電源回路から電源を供給し、かつ、フリップフロップ464のリテンション耐性を高めておくようにしてもよい。また、排他的論理和ゲート468に代えて、入力された2信号が一致するか否かを示す信号を出力する比較器を用いるようにしてもよい。
以上のように、図8、図10、図12、及び図13によると、実際に動作している回路の信号を用いているので、実際の回路特性を測定することができる。
補正対象判定部25は、システム情報を用いて使用状況に応じた適応的補正も行う。図2の補正対象判定ステップS24において、補正対象判定部25は、システム情報から半導体回路12の使用状況を推定し、補正フィードバックの戦略を決定する。例えば、以下の例(E1)〜(E5)のように決定する。
(E1)システム情報モニタ部22は、半導体回路12の電源となっている電池の残量を示すデータをシステム情報として出力する。補正対象判定部25は、電池残量が少ない場合には、補正フィードバックの戦略として消費電流を増加させずに誤動作が起きにくくなるように動作条件を補正する。具体的には、半導体回路12に供給する電源電圧を高くし、かつ、半導体回路12の動作周波数を低くする補正を行うように、目標電気的特性情報CIを生成する。この戦略によって動作時間の短縮を回避しつつ、レスポンスは悪くなるが半導体回路12をとりあえず動作させることができる。
(E2)飛行機内等のソフトエラーが発生しやすい環境にある場合には、補正フィードバックの戦略として一時的な補正を行う。例えば、ダイアログ等のマンマシンインタフェースによる確認や、直前にスタンバイモードであったことを示す情報を参照することにより、環境を把握する。具体的には、補正対象判定部25は、半導体回路12に供給する電源電圧を一時的に高くし、その後、定期的に電源電圧を低くし、電源電圧を低くした時に誤動作が発生するか否かを調べる。誤動作が発生しない場合には、電源電圧を高くする補正を終了するように、目標電気的特性情報CIを生成する。この戦略によって、環境に応じたオーバースペックにならない補正が実現できる。
(E3)システム情報モニタ部22は、半導体回路12の温度に関する情報をシステム情報として出力する。半導体回路12が高温環境下にある場合には、補正対象判定部25は、補正フィードバックの戦略としてリーク電流を増やさずに誤動作が起きにくくなるように動作条件を補正する。具体的には、補正対象判定部25は、半導体回路12に供給する電源電圧を高くし、半導体回路12の基板バイアスをより大きなバックバイアスにする補正をするように、又は半導体回路12の動作周波数を低くする補正をするように、目標電気的特性情報CIを生成する。高温環境下にあることは、温度センサーの出力から知ることができる。この戦略によって高温環境下でリーク電流が増大する問題を回避しつつ、レスポンスは悪くなるが半導体回路12をとりあえず動作させることができる。
(E4)システム情報モニタ部22は、半導体回路12(又はLSI10)の識別番号を読み出して、システム情報として出力する。識別番号は、例えば、製造時に書き込まれたシリアルナンバー、プロセッサID、ロット番号等であり、半導体回路12の製造時期に対応している。補正対象判定部25は、このシステム情報から半導体回路12の製造時期(製造年等)を推定し、それを使用開始時とみなす。製造時期から所定の期間が経過している場合には、補正フィードバックの戦略としては、性能は劣化させずに誤動作が起きにくくなるように動作条件を補正する。具体的には、補正対象判定部25は、半導体回路12に供給する電源電圧を高くするように、目標電気的特性情報CIを生成する。この戦略によって電池寿命は短くなるが、半導体回路12の性能を維持させることができる。
(E5)システム情報モニタ部22は、半導体回路12の電源電圧制御に関する情報をシステム情報として出力する。電源電圧を下げる制御を行った直後にセットアップエラーが検出された場合には、それまでにセットアップエラーを見逃した可能性があるので、補正対象判定部25は、電源電圧を再び変更する。
図14は、セットアップエラーの検出に関するタイミングチャートである。例(E5)について、図5及び図14を参照して説明する。例えば、図5のレジスタ36A〜36Cによりセットアップエラーが検出されるとする。レジスタ36A〜36Cには、信号PTA,PTB,PTCがそれぞれ入力されている。信号PTA,PTB,PTCは、それぞれパス35A,35B,35Cの出力である。
レジスタ36A〜36Cのエラー検出範囲は、図6の遅延素子138の遅延量DLに依存する。このため、図14に示されているように、信号PTBについてはセットアップエラーを検出可能であるが、信号PTCについてはセットアップエラーを検出することができない。
電源電圧を下げた場合には、組合せ論理34の遅延が増加し、セットアップエラーを検出することができなくなる可能性がある。そこで、セットアップエラーが検出された場合には、補正対象判定部25は、電源電圧を上昇させるための目標電気的特性情報CIを生成する。これにより、誤動作を未然に防ぐことができる。
なお、例(E5)は、ビルトインセルフテスト(BIST:built-in self test)と組み合せることにより、更に誤動作防止効果を高めることができる。図15は、BISTの実行毎に求められた電源電圧の制御範囲の例を示す説明図である。例えば図15のように、半導体回路12は、BISTを定期的に実施する。この際、半導体回路12は、パス35A〜35Cを活性化させ、電源電圧VDDを変化させながらレジスタ36A〜36Cにセットアップエラーの検出を行わせる。
補正対象判定部25は、BISTの実行毎に、BISTの結果に基づいて、パス35A〜35C(信号PTA,PTB,PTC)のそれぞれについて、セットアップエラーが検出されないような電源電圧の下限(図15の×)を求める。また、補正対象判定部25は、BISTの実行毎に、パス35A〜35Cのいずれについてもセットアップエラーが検出されないような、電源電圧の範囲を求め、この範囲を示す目標電気的特性情報CIを生成する。電気的特性制御部16は、電源電圧を下げた後にセットアップエラーが検出された場合には、求められた電源電圧の範囲内の値に、電源電圧を上昇させる。これにより、セットアップエラーが検出不可能にならないようにすることができる。
電気的特性制御部16による半導体回路12における補正対象について説明する。電気的特性制御部16は、目標電気的特性情報CIに従って、例えば以下の例(F1)〜(F9)のように、半導体回路12の補正を行う。
(F1)誤動作要因がノイズである場合に、電気的特性制御部16は、ノードの駆動能力を補正するために、そのノードを駆動する、並列に接続された複数の駆動トランジスタの数を、補正対象として変更する。この方法では基板電圧制御を行わず、回路構成を変更することで対応できる。
(F2)誤動作要因がノイズである場合に、電気的特性制御部16は、ノードの駆動能力を補正するために、基板電圧を補正対象として制御する。この方法ではトランジスタ特性自体を変更できる。
(F3)誤動作要因がノイズである場合に、電気的特性制御部16は、トランジスタの閾値電圧を補正するために、基板電圧を補正対象として制御する。この方法ではトランジスタ特性自体を変更できる。
(F4)誤動作要因がノイズである場合に、電気的特性制御部16は、配線間容量を補正するために、強誘電体にかけるバイアスを補正対象として制御する。この方法では配線容量の特性を変更できる。
(F5)誤動作要因が遅延である場合に、電気的特性制御部16は、論理ゲートの駆動能力を補正するために、基板電圧を補正対象として制御する。この方法ではトランジスタ特性自体を変更できる。
(F6)誤動作要因が遅延である場合に、電気的特性制御部16は、動作条件を補正するために、電源電圧を補正対象として制御する。この方法では基板電圧制御、回路変更を伴わずに対応できる。
(F7)誤動作要因がリテンション耐性の不足である場合に、電気的特性制御部16は、動作条件を補正するために、電源電圧を補正対象として制御する。この方法では基板電圧制御、回路変更を伴わずに対応できる。
(F8)誤動作要因がリテンション耐性の不足である場合に、電気的特性制御部16は、フリップフロップ(ラッチ)の閾値電圧を補正するために、基板電圧を補正対象として制御する。この方法ではトランジスタ特性自体を変更できる。
(F9)誤動作要因が遅延である場合に、クロック周期を補正するために、クロック信号を補正対象として制御する。例えばクロック周波数を変調して、一時的にクロック周期を伸長する。これにより、セットアップエラーを防ぐことができる。
以上の例(F1)〜(F4)は、例(A1)〜(A4)にそれぞれ対応している。
強誘電体にかけるバイアスを補正対象として制御する場合(例(F4))について説明する。図16(a)は、図1の半導体回路12の一部についての配線のレイアウト図である。図16(b)は、図16(a)の配線の容量を示す回路図である。図16(a)のように、半導体回路12は、配線541,542,543と、ダミーメタル544とを有している。
配線541は、他の配線からノイズの影響を受けている、又は他の配線にノイズの影響を与えている配線であるとし、これを補正対象配線とする。図16(a)のように、配線541に近接してダミーメタル544が配置されており、半導体回路12は、ダミーメタル544の上又は下に、強誘電体545を有している。電気的特性制御部16は、目標電気的特性情報CIに従って、ダミーメタル544に与えるバイアスBMを制御する。配線541とグラウンドGNDとの間の容量の値はC10であるとする。
電気的特性制御部16がバイアスBMによって強誘電体545に電荷をチャージすると、ダミーメタル544を所定の電位に固定することができる。例えばVDDレベルに固定しておくと、配線541がGNDレベルからVDDレベルに遷移するとき、配線541とダミーメタル544との間の容量547の値は、実効的に0となる。このとき、配線541の寄生容量の値は、C10となる。一方、配線541がVDDレベルからGNDレベルに遷移するとき、容量547の容量値はC12となる。このとき、配線541の寄生容量の値は、C10+C12となる(図16(b)参照)。
すなわち、ダミーメタル544の電位を適宜変更することにより、配線541の寄生容量を変更できる。これにより、他の配線との間のカップリング係数等を変更することが可能となる。また、ダミーメタル544をGNDレベルに固定するようにしてもよい。
例(F9)の具体例について説明する。図17は、パスの活性化率に関する説明図である。以下で説明する例の背景について、図17を参照して説明する。
一般に、論理ゲートの出力の活性化率(信号の値が変化する確率)は、その論理ゲートの各入力の活性化率の積として求められる。図17のように、各ANDゲートの入力信号の活性化率が活性化率P0,P1,P2,P3,P4であるとすると、論理段数が少ないパスPAS(図17の実線)の活性化率P(shortpath)は、
P(shortpath)=P0*P1
となり、論理段数が多いパスPAL(図17の破線)の活性化率P(longpath)は、
P(longpath)=P0*P1*P2*P3*P4
となる。ここで、パスの活性化率は、そのパスの最終段出力の活性化率である。
活性化率P0,P1,P2,P3,P4は、いずれも1以下であるので、
P(shortpath)≧P(longpath)
が成立する。つまり、一般に、遅延時間が大きい(論理段数が多い)パスの活性化率P(longpath)は、遅延時間が小さい(論理段数が少ない)パスの活性化率P(shortpath)よりも小さいと言える。通常、P(longpath)は比較的小さな値となる。
図18は、通常のレジスタを用いた回路の例を示すブロック図である。図18の回路は、レジスタ32A,32B,32Cと、論理回路71,72とを備えている。論理回路71は、遅延が小さいパスPT1と、このパスPT1よりも遅延が大きいパスPT2とを有している。論理回路72は、パスPT2よりも遅延が小さいパスPT3を有している。
図19は、図18の回路における信号のタイミングチャートである。パスPT2の出力信号SBに関して、レジスタ32Bにおいてセットアップエラーが生じないようにするためには、クロック信号CLKの周期を長めにする必要がある(図19のSYB参照)。このため、図18の回路では、クロック信号CLKの周期をパスPT2による遅延よりも常に大きくしている。
図20は、図6のレジスタを用いた回路の例を示すブロック図である。図20の回路は、半導体回路612と、ORゲート73と、デジタル逓倍器74とを備えている。回路612は、図18の回路において、レジスタ32Bに代えて図6のレジスタ36Aを備えたものである。半導体回路612は、半導体回路12の一例である。図20では、ORゲート73及びデジタル逓倍器74は、電気的特性制御部を構成している。
デジタル逓倍器74は、マスタークロック信号MCLKに基づいてクロック信号CLK1を生成し、レジスタ32A,32C,36Aに供給している。クロック信号CLK1の周期は、通常は、パスPT1による遅延及びパスPT3による遅延よりも大きく、パスPT2による遅延よりも小さい。
図21は、図20の回路における信号のタイミングチャートである。パスPT2による遅延に起因してセットアップエラーが発生すると、レジスタ36Aは、セットアップエラーを検出し、エラーが検出されたことを示すエラー信号をORゲート73に出力する。ORゲート73には、レジスタ36A以外からもエラー信号が入力されるようになっている。エラーが検出されると、ORゲート73は、そのことをデジタル逓倍器74に通知する。
レジスタ36Aは、クロック信号CLK1のエッジのタイミングから期間DLの間(図21のEDC)に、セットアップエラーを検出し、正常な値の出力を行う。デジタル逓倍器74は、エラーが検出されると、期間DLだけクロック信号CLK1の周期を伸長する。その後、デジタル逓倍器74は、クロック信号CLK1の周期を通常の長さに戻す。このため、セットアップエラーが検出されても、以降の動作に影響なく、図20の回路は、回路動作を継続することができる。
このように、図20の回路によると、セットアップエラーが検出された場合にはクロック信号の周期が伸長されるので、周波数が高いクロック信号を用いることができる。また、遅延時間が大きいパスPT2の最終段出力が変化しない場合には、セットアップエラーは検出されず、クロック信号CLK1の周期は伸長されない。図17を参照して説明したように、遅延時間が大きいパスPT2の最終段出力が変化する確率は小さいので、クロック信号CLK1の周期が伸長される確率は小さい。したがって、図20の回路は、図18の回路よりも、平均的なクロック周期を短くすることができる。
なお、図20ではクロック周波数を変調する手段としてデジタル逓倍器74を用いたが、これには限らず、例えば応答が速いPLL(phase locked loop)等を用いてもよい。
図22は、図20の回路の変形例のブロック図である。図22の回路は、図20の回路に、半導体回路712と、ORゲート78,82,87と、デジタル逓倍器79と、レジスタ81,86とを更に備えたものである。半導体回路712は、レジスタ32D,32E,36Bと、論理回路76,77とを備えており、図20の半導体回路612と同様に構成されている。レジスタ36Bは、レジスタ36Aと同様に、セットアップエラー検出機能を有している。
図22の半導体回路612及び712は、半導体回路12の一例である。また、ORゲート73,78,82,87、デジタル逓倍器74,79、及びレジスタ81,86は、電気的特性制御部を構成している。図23は、図22の回路における信号のタイミングチャートである。
一般に、クロック制御は速度的にクリティカルである。セットアップエラー検出を多数のレジスタで実施した場合には、多数のエラー信号の論理和をクロック信号制御に用いる必要があり、論理和を求める際の遅延が問題となる。そこで、図22の回路では、レジスタ81は、ORゲート73の出力を1サイクル遅らせて、同期信号SYN1としてORゲート87に出力する。ORゲート87は、同期信号SYN1及び他の回路からの同期信号の論理和を求め、デジタル逓倍器79に出力する。
ORゲート87から同期信号が入力されると、デジタル逓倍器79は、例えば図23のように、デジタル逓倍器74がクロック信号CLK1の周期を伸長したサイクルの次のサイクルにおいて、クロック信号CLK2の周期を伸長する。このため、その後、クロック信号CLK1とクロック信号CLK2との間の同期は維持される。
同様に、レジスタ86は、ORゲート78の出力を1サイクル遅らせて、同期信号SYN2としてORゲート82に出力する。ORゲート82は、同期信号SYN2及び他の回路からの同期信号の論理和を求め、デジタル逓倍器74に出力する。ORゲート82から同期信号が入力されると、デジタル逓倍器74は、デジタル逓倍器79がクロック信号CLK2の周期を伸長したサイクルの次のサイクルにおいて、クロック信号CLK1の周期を伸長する。
このように、図22の回路によると、論理和を求めるORゲート73の構成を簡略化することができ、論理和を求める際の遅延を小さくすることができる。
なお、図20及び図22の回路は、クロック周波数を高くすることだけではなく、遅延故障発生時において、不具合検出及び正常値の出力を実現することもできる。
次に、OSとアプリケーションプログラムとの間のアプリケーションインタフェース(API)について説明する。APIは、アプリケーションプログラムとOSとを結びつけるソフトウェアレイヤーである。システムの挙動からシステムの正常/異常を判定するためには、APIによってシステムの挙動を推定させる情報を得ることが不可欠である。
図24は、アプリケーションインタフェースの説明図である。OS820は、例えば図1のLSI20上で実行され、LSI20の機能を実現している。OS820は、OS820とアプリケーションプログラム814との間に、システム挙動を推定させる情報SEIを通知するためのAPI812を有している。図24には、関数APIF1,APIF2が、API812の例として示されている。情報SEIは、アプリケーションプログラム814の実行状況を示す情報であって、関数APIF1,APIF2には引数として定義されている。
関数APIF1には、引数として、ステータスレジスタを識別するためのポインタ$status_pointer、及びステータスレジスタのチェックポイント$status_checkpointが定義されている。これらの情報によって、OS820は、チェックすべきステータスレジスタの識別情報、及びチェックすべき時間を得ることができ、例えば前記例(C1)の方法によるシステムの正常/異常判定を実現することができる。
また、関数APIF2には、引数として、エラーリカバリールーチンを識別するためのポインタ$error_recovery_pointerが定義されている。この情報によって、OS820は、チェックすべきエラーリカバリールーチンの識別情報を得ることができ、前記例(C2)の方法によるシステムの正常/異常判定を実現することができる。
なお、以上の実施形態ではMOSトランジスタを用いた場合について説明したが、その他のトランジスタを用いるようにしてもよい。
以上説明したように、本発明は、常に正常な動作をさせるための過剰なマージンを排除することができるので、例えば、高速かつ低消費電力での動作が要求される半導体集積回路システム等について有用である。
本発明の実施形態に係る半導体集積回路システムの構成を示すブロック図である。 図1の半導体集積回路システムにおける処理の流れを示すフローチャートである。 (a)は、図1の半導体回路が正常に動作している場合における、システム情報の例を示す説明図である。(b)は、図1の半導体回路が正常に動作していない場合における、システム情報の例を示す説明図である。 (a)は、図1の半導体回路が正常に動作している場合について、システム情報の他の例を示す説明図である。(b)は、図1の半導体回路が正常に動作していない場合について、システム情報の他の例を示す説明図である。 図1の半導体回路の構成例を示すブロック図である。 図5のセットアップエラー検出機能を有するレジスタの構成例を示す回路図である。 図6のレジスタの動作の例を示すタイミングチャートである。 図1の回路特性モニタ部の構成の例を示す回路図である。 (a)は、正のパルスを検出する場合における、グリッチ(ノイズ)の検出レベルについての説明図である。(b)は、負のパルスを検出する場合における、グリッチの検出レベルについての説明図である。 図1の回路特性モニタ部の構成の第1の変形例を示す回路図である。 (a)は、検出対象信号TSが“L”から“H”に遷移する場合における、スリューの検出についての説明図である。(b)は、検出対象信号TSが“H”から“L”に遷移する場合における、スリューの検出についての説明図である。 図1の回路特性モニタ部の構成の第2の変形例を示す回路図である。 図1の回路特性モニタ部の構成の第3の変形例を示す回路図である。 セットアップエラーの検出に関するタイミングチャートである。 BISTの実行毎に求められた電源電圧の制御範囲の例を示す説明図である。 (a)は、図1の半導体回路の一部についての配線のレイアウト図である。(b)は、(a)の配線の容量を示す回路図である。 パスの活性化率に関する説明図である。 通常のレジスタを用いた回路の例を示すブロック図である。 図18の回路における信号のタイミングチャートである。 図6のレジスタを用いた回路の例を示すブロック図である。 図20の回路における信号のタイミングチャートである。 図20の回路の変形例のブロック図である。 図22の回路における信号のタイミングチャートである。 アプリケーションインタフェースの説明図である。
符号の説明
10,20 半導体集積回路
12,612,712 半導体回路(制御対象回路)
14,214,314,414 回路特性モニタ部
16 電気的特性制御部
21 基準回路特性保持部
22 システム情報モニタ部
23 誤動作判定部
24 誤動作要因判定部
25 補正対象判定部
26 補正履歴保持部
36A,36B,36C レジスタ
131,132 マスターラッチ
133 スレーブラッチ
134 エラー検出回路
135 クロック遅延回路
812 アプリケーションインタフェース(ソフトウェアレイヤー)
820 オペレーティングシステム

Claims (27)

  1. プログラムを実行する制御対象回路と、
    前記制御対象回路の状態を示すシステム情報を出力するシステム情報モニタ部と、
    前記制御対象回路の回路特性を求めて回路特性情報として出力する回路特性モニタ部と、
    前記システム情報に基づいて、前記制御対象回路が正常に動作しているか否かを判定する誤動作判定部と、
    前記制御対象回路が正常に動作している場合に、前記回路特性情報を基準回路特性情報として保持する基準回路特性保持部と、
    前記制御対象回路が正常に動作していない場合に、前記回路特性モニタ部で検出された回路特性情報と前記基準回路特性情報とに基づいて、誤動作要因を判定する誤動作要因判定部と、
    前記誤動作要因に基づいて、前記制御対象回路における補正対象を判定し、前記補正対象における目標電気的特性情報を生成して出力する補正対象判定部と、
    前記目標電気的特性情報に従って前記制御対象回路を制御する電気的特性制御部とを備える
    半導体集積回路システム。
  2. 請求項1に記載の半導体集積回路システムにおいて、
    前記システム情報モニタ部は、
    前記制御対象回路の状態を前記システム情報として出力するものであり、
    前記誤動作判定部は、
    所定の時間における前記制御対象回路の状態が所定の状態である場合には、前記制御対象回路が正常に動作していると判定し、その他の場合には、前記制御対象回路が正常に動作していないと判定するものである
    ことを特徴とする半導体集積回路システム。
  3. 請求項1に記載の半導体集積回路システムにおいて、
    前記システム情報モニタ部は、
    前記プログラム中のエラーリカバリールーチンがコールされたことを示す情報を前記システム情報として出力するものであり、
    前記誤動作判定部は、
    前記エラーリカバリールーチンが所定の回数以上コールされた場合には、前記制御対象回路が正常に動作していないと判定し、その他の場合には、前記制御対象回路が正常に動作していると判定するものである
    ことを特徴とする半導体集積回路システム。
  4. 請求項1に記載の半導体集積回路システムにおいて、
    前記システム情報モニタ部は、
    オペレーティングシステムが正常にシャットダウンしたことを示す情報をシステム情報として出力するものであり、
    前記誤動作判定部は、
    前記オペレーティングシステムが前回正常にシャットダウンしていなかった場合には、前記制御対象回路が正常に動作していないと判定し、その他の場合には、前記制御対象回路が正常に動作していると判定するものである
    ことを特徴とする半導体集積回路システム。
  5. 請求項1に記載の半導体集積回路システムにおいて、
    前記システム情報モニタ部は、
    前記プログラムの実行時にエラーが発生したことを示す情報をシステム情報として出力するものであり、
    前記誤動作判定部は、
    前記エラーが発生した場合には、前記制御対象回路が正常に動作していないと判定し、その他の場合には、前記制御対象回路が正常に動作していると判定するものである
    ことを特徴とする半導体集積回路システム。
  6. 請求項1に記載の半導体集積回路システムにおいて、
    前記回路特性モニタ部は、
    前記制御対象回路の所定の配線で生じるノイズの大きさを前記回路特性として求めるものである
    ことを特徴とする半導体集積回路システム。
  7. 請求項6に記載の半導体集積回路システムにおいて、
    前記回路特性モニタ部は、
    ゲートに前記所定の配線における信号である検出対象信号が与えられ、ソースに第1の参照電圧が与えられ、ドレインが第1のダイナミックノードに接続された第1のn形トランジスタと、
    ゲートに前記検出対象信号が与えられ、ソースに第2の参照電圧が与えられ、ドレインが第2のダイナミックノードに接続された第1のp形トランジスタと、
    ソースに電源電圧が与えられ、ドレインが前記第1のダイナミックノードに接続され、リセット信号に応じて前記第1のダイナミックノードを充電する第2のp形トランジスタと、
    ソースに接地電圧が与えられ、ドレインが前記第2のダイナミックノードに接続され、前記リセット信号に応じて前記第2のダイナミックノードを放電する第2のn形トランジスタと、
    前記第1のダイナミックノードと前記所定の配線において前記検出対象信号よりも当該配線を駆動する素子に近い部分の信号である基準信号とを入力とするNOR回路と、
    前記第2のダイナミックノードと前記基準信号とを入力とするNAND回路と、
    前記NOR回路の出力によってセットされる第1のラッチと、
    前記NAND回路の出力によってセットされる第2のラッチと、
    前記第1及び第2のラッチの出力の論理和を、前記第1又は第2の参照電圧に応じた大きさのノイズが検出されたことを示す検出信号として出力するOR回路とを備えるものである
    ことを特徴とする半導体集積回路システム。
  8. 請求項1に記載の半導体集積回路システムにおいて、
    前記回路特性モニタ部は、
    前記制御対象回路の所定の配線における信号のスリューの大きさを前記回路特性として求めるものである
    ことを特徴とする半導体集積回路システム。
  9. 請求項8に記載の半導体集積回路システムにおいて、
    前記回路特性モニタ部は、
    ゲートに前記所定の配線における信号である検出対象信号が与えられ、ソースに第1の参照電圧が与えられ、ドレインが第1のダイナミックノードに接続された第1のn形トランジスタと、
    ゲートに前記検出対象信号が与えられ、ソースに第2の参照電圧が与えられ、ドレインが第2のダイナミックノードに接続された第1のp形トランジスタと、
    ソースに電源電圧が与えられ、ドレインが前記第1のダイナミックノードに接続され、リセット信号に応じて前記第1のダイナミックノードを充電する第2のp形トランジスタと、
    ソースに接地電圧が与えられ、ドレインが前記第2のダイナミックノードに接続され、前記リセット信号に応じて前記第2のダイナミックノードを放電する第2のn形トランジスタと、
    第1の遅延制御信号に応じて前記検出対象信号を遅延させて出力する第1の可変遅延バッファと、
    第2の遅延制御信号に応じて前記検出対象信号を遅延させて出力する第2の可変遅延バッファと、
    前記第1のダイナミックノードと前記第1の可変遅延バッファの出力とを入力とするNOR回路と、
    前記第2のダイナミックノードと前記第2の可変遅延バッファの出力とを入力とするNAND回路と、
    前記NOR回路の出力によってセットされる第1のラッチと、
    前記NAND回路の出力によってセットされる第2のラッチと、
    前記第1及び第2のラッチの出力の論理和を、前記第1又は第2の可変遅延バッファの遅延に応じた大きさのスリューが検出されたことを示す検出信号として出力するOR回路とを備えるものである
    ことを特徴とする半導体集積回路システム。
  10. 請求項1に記載の半導体集積回路システムにおいて、
    前記回路特性モニタ部は、
    前記制御対象回路の所定のパスにおける信号の遅延を前記回路特性として求めるものである
    ことを特徴とする半導体集積回路システム。
  11. 請求項10に記載の半導体集積回路システムにおいて、
    前記回路特性モニタ部は、
    遅延制御信号に応じて前記所定のパスの始点の信号を遅延させて出力する可変遅延バッファと、
    前記所定のパスの終点の信号を前記可変遅延バッファから出力された信号に同期してラッチし、前記可変遅延バッファの遅延に応じた大きさの遅延が検出されたことを示す検出信号として出力するラッチとを備えるものである
    ことを特徴とする半導体集積回路システム。
  12. 請求項1に記載の半導体集積回路システムにおいて、
    前記回路特性モニタ部は、
    前記制御対象回路の電源電圧が低下した場合に、前記制御対象回路の所定の保持回路の出力に基づく信号が変化したことを前記回路特性として求めるものである
    ことを特徴とする半導体集積回路システム。
  13. 請求項12に記載の半導体集積回路システムにおいて、
    前記回路特性モニタ部は、
    所定の保持回路の出力に基づく信号である検出対象信号をキャプチャ信号に同期してラッチし、出力するラッチと、
    前記検出対象信号と前記ラッチの出力とを比較し、両者が異なっている場合には、前記検出対象信号が変化したことを示す検出信号を出力する比較回路とを備えるものである
    ことを特徴とする半導体集積回路システム。
  14. 請求項1に記載の半導体集積回路システムにおいて、
    前記回路特性モニタ部は、
    前記制御対象回路の電源電圧又は温度を前記回路特性として求めるものである
    ことを特徴とする半導体集積回路システム。
  15. 請求項1に記載の半導体集積回路システムにおいて、
    前記システム情報モニタ部は、
    電池残量を示すデータを前記システム情報として出力するものであり、
    前記補正対象判定部は、
    電池残量が少ない場合には、前記制御対象回路に供給する電源電圧を高くし、かつ、前記制御対象回路の動作周波数を低くする補正を行うように、前記目標電気的特性情報を生成するものである
    ことを特徴とする半導体集積回路システム。
  16. 請求項1に記載の半導体集積回路システムにおいて、
    前記補正対象判定部は、
    前記制御対象回路に供給する電源電圧を一時的に高くし、その後、定期的に前記電源電圧を低くし、前記電源電圧を低くした時に誤動作が発生しない場合には、電源電圧を高くする補正を終了するように、前記目標電気的特性情報を生成するものである
    ことを特徴とする半導体集積回路システム。
  17. 請求項1に記載の半導体集積回路システムにおいて、
    前記システム情報モニタ部は、
    前記制御対象回路の温度に関する情報を前記システム情報として出力するものであり、
    前記補正対象判定部は、
    前記制御対象回路に供給する電源電圧を高くし、前記制御対象回路の基板バイアスをより大きなバックバイアスにする補正をするように、又は前記制御対象回路の動作周波数を低くする補正をするように、前記目標電気的特性情報を生成するものである
    ことを特徴とする半導体集積回路システム。
  18. 請求項1に記載の半導体集積回路システムにおいて、
    前記システム情報モニタ部は、
    前記制御対象回路の識別番号を前記システム情報として出力するものであり、
    前記補正対象判定部は、
    前記システム情報から前記制御対象回路の製造時期を推定し、前記製造時期から所定の期間が経過している場合には、前記制御対象回路に供給する電源電圧を高くするように、前記目標電気的特性情報を生成するものである
    ことを特徴とする半導体集積回路システム。
  19. 請求項1に記載の半導体集積回路システムにおいて、
    前記制御対象回路は、
    ノードを駆動する、並列に接続された複数の駆動トランジスタを備えるものであり、
    前記電気的特性制御部は、
    誤動作要因がノイズである場合に、前記複数の駆動トランジスタのうち、前記ノードを駆動させる駆動トランジスタの数を制御するものである
    ことを特徴とする半導体集積回路システム。
  20. 請求項1に記載の半導体集積回路システムにおいて、
    前記電気的特性制御部は、
    誤動作要因がノイズである場合に、前記制御対象回路の基板電圧又は電源電圧を補正対象として制御するものである
    ことを特徴とする半導体集積回路システム。
  21. 請求項1に記載の半導体集積回路システムにおいて、
    前記制御対象回路は、
    メタル配線と、
    前記メタル配線に近接して配置されたダミーメタルと、
    前記ダミーメタルの上又は下に配置された強誘電体とを有するものである
    ことを特徴とする半導体集積回路システム。
  22. 請求項1に記載の半導体集積回路システムにおいて、
    オペレーティングシステムが、前記システム情報モニタ部、前記誤動作判定部、前記基準回路特性保持部、前記誤動作要因判定部、及び前記補正対象判定部として動作しており、
    前記オペレーティングシステムは、
    前記プログラムと前記オペレーティングシステムとを結びつけるソフトウェアレイヤーを有するものであり、
    前記ソフトウェアレイヤーは、
    前記プログラムの実行状況を示す情報が引数として定義されている関数である
    ことを特徴とする半導体集積回路システム。
  23. 請求項1に記載の半導体集積回路システムにおいて、
    前記制御対象回路は、
    セットアップエラーを検出し、その検出結果を出力するレジスタを備えるものであり、
    前記システム情報モニタ部は、
    前記検出結果を示す情報を前記システム情報として出力するものである
    ことを特徴とする半導体集積回路システム。
  24. 請求項23に記載の半導体集積回路システムにおいて、
    前記レジスタは、
    入力された値をラッチする第1のマスターラッチと、
    前記入力された値を、前記第1のマスターラッチより後でラッチする第2のマスターラッチとを備え、
    セットアップエラーを検出した場合には、前記第2のマスターラッチのノードの値を出力する
    ことを特徴とする半導体集積回路システム。
  25. 請求項23に記載の半導体集積回路システムにおいて、
    前記レジスタは、
    クロック信号を遅延させ、得られた遅延クロック信号を出力するクロック遅延回路と、
    前記入力された値を前記クロック信号に同期してラッチする第1のマスターラッチと、
    前記入力された値を前記遅延クロック信号に同期してラッチする第2のマスターラッチと、
    前記第1のマスターラッチ又は前記第2のマスターラッチの出力をラッチするスレーブラッチと、
    前記第1のマスターラッチのノードの値と前記第2のマスターラッチのノードの値とが一致しているか否かを、前記検出結果として出力するエラー検出回路とを備え、
    前記第1のマスターラッチは、
    一致していることを前記検出結果が示している場合には、前記第1のマスターラッチのノードの値に応じた値を前記スレーブラッチに出力し、
    前記第2のマスターラッチは、
    一致していないことを前記検出結果が示している場合には、前記第2のマスターラッチのノードの値に応じた値を前記スレーブラッチに出力する
    ことを特徴とする半導体集積回路システム。
  26. 請求項23に記載の半導体集積回路システムにおいて、
    前記制御対象回路は、
    ビルトインセルフテストを実行するものであり、
    前記補正対象判定部は、
    前記ビルトインセルフテストの結果に基づいて、前記制御対象回路においてセットアップエラーが検出されないような電源電圧の範囲を前記目標電気的特性情報として求めるものであり、
    前記電気的特性制御部は、
    前記電源電圧を下げた後にセットアップエラーが検出された場合には、前記電源電圧を前記範囲内の値に上昇させるものである
    ことを特徴とする半導体集積回路システム。
  27. 半導体集積回路内の制御対象回路を制御する半導体集積回路の制御方法であって、
    プログラムを実行する前記制御対象回路の状態を示すシステム情報に基づいて、前記制御対象回路が正常に動作しているか否かを判定する誤動作判定ステップと、
    前記制御対象回路が正常に動作している場合に、前記制御対象回路の回路特性情報を基準回路特性情報として保持する基準回路特性保持ステップと、
    前記制御対象回路が正常に動作していない場合に、前記制御対象回路の回路特性情報と前記基準回路特性情報とに基づいて、誤動作要因を判定する誤動作要因判定ステップと、
    前記誤動作要因に基づいて、前記制御対象回路における補正対象を判定する補正対象判定ステップと、
    前記補正対象における目標電気的特性情報を生成する補正ステップとを備える
    半導体集積回路の制御方法。
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