JP4071604B2 - クロック生成回路を備えた情報処理装置およびクロック遅延回路を備えた情報処理装置 - Google Patents
クロック生成回路を備えた情報処理装置およびクロック遅延回路を備えた情報処理装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、クロック生成回路を備えた情報処理装置およびクロック遅延回路を備えた情報処理装置に関し、特に、デジタルカウンタを制御することによって発振周波数および出力クロックの位相を制御するクロック生成回路を備えた情報処理装置、およびデジタルカウンタを制御することによって出力クロックの位相を制御するクロック遅延回路を備えた情報処理装置に関する。
【０００２】
【従来の技術】
近年の情報処理装置の高速化に伴い、基準クロックに同期した、基準クロックと同一または逓倍の周波数を有するクロックを生成するＰＬＬ（Phase Locked Loop）回路は、高速の同期処理を行なう情報処理装置におけるクロック生成回路として必須の回路となっている。
【０００３】
従来、ＰＬＬ回路は、電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillation circuit）の制御電圧を保持するキャパシタの電圧を制御することによって発振周波数を制御するアナログ型ＰＬＬ回路が広く用いられていた。しかしながら、アナログ型ＰＬＬ回路は、近年の情報処理装置に要求される低電圧下での制御が困難であり、その他ノイズに弱い、動作が安定化するまでの待ち時間（動作が安定化した状態は「ロック状態」とも称され、ロック状態になるまでの待ち時間は「ロック時間」とも称される。）が非常に長い、といった欠点を有していた。
【０００４】
そこで、アナログ型ＰＬＬ回路の欠点を解消するものとして、インバータを複数個直列に接続した遅延回路（以下、「ディレイライン」とも称する。）による遅延量をデジタルカウンタを用いて制御し、発振周波数および出力クロックの位相を制御するデジタル型ＰＬＬ回路が、本願発明者らによって提案されている（非特許文献１）。
【０００５】
このデジタル型ＰＬＬ回路においては、ロック動作前のデジタルカウンタのカウント値は０（ディレイラインによる遅延時間が最小）であり、基準クロックの２周期ごとに１ずつカウント値が加算される。カウント値に比例してディレイラインの遅延時間は大きくなり、それに応じて出力クロックのパルス幅が大きくなる。そして、出力クロックが基準クロックに対して所定の逓倍比となったとき、ＰＬＬ回路はロック状態となり、カウント値の加算が停止する。
【０００６】
このため、ロック時間に関しては、アナログ型ＰＬＬ回路と比較すれば改善されているものの、それでも多くの待ち時間が発生する。たとえば、デジタルカウンタが１０ビットで構成されている場合、最大で２×２10＝２０４８サイクルが必要となる。そして、ＰＬＬ回路の動作中に周波数が変更される場合、あるいは低電力モードにおいてＰＬＬ回路が停止され、その後低電力モードが解除されてＰＬＬ回路が再起動される場合などには、再びロック動作を行なう必要があり、その度にロック時間分の待ち時間が発生する。
【０００７】
そこで、デジタルＰＬＬ回路の内部に演算器を備え、この演算器によってロック動作時におけるカウント値を算出し、デジタルカウンタに設定することによってロック時間を短縮することができるクロック生成回路が特開２０００−２４４３０９号公報（特許文献１）に開示されている。
【０００８】
一方、デジタル型ＰＬＬ回路において、システムの評価時に何らかの動作不良が発生した場合、その原因がＰＬＬ回路によるものであるか否かを究明するため、デジタルカウンタの状態値すなわち位相調整値を外部の診断プロセッサからモニタすることができる情報処理装置が特開平１１−３４０８２３号公報（特許文献２）に開示されている。
【０００９】
また、デジタル型ＰＬＬ回路と類似する構成を有する回路として、ＤＬＬ（Delay Locked Loop）回路が一般に知られている。ＤＬＬ回路は、ＬＳＩがシステムに搭載される場合、ＬＳＩが搭載されるシステムのシステムクロックとＬＳＩの内部回路に供給されるクロックとの位相を合わせる回路であって、ＬＳＩ内部に備えられる。このＤＬＬ回路についても、上述したデジタル型ＰＬＬ回路と同様に、インバータを複数個直列に接続したディレイラインが設けられ、ディレイラインによる遅延量をデジタルカウンタを用いて制御することによって、クロックの位相調整が行なわれる。
【００１０】
【特許文献１】
特開２０００−２４４３０９号公報
【００１１】
【特許文献２】
特開平１１−３４０８２３号公報
【００１２】
【非特許文献１】
石見幸一、他２名，「低電圧化に向けたフルデジタルＰＬＬの開発」，信学技報，社団法人電子情報通信学会，１９９７年６月，Ｖｏｌ．９７，Ｎｏ．１０６，ｐ．２９−３６
【００１３】
【発明が解決しようとする課題】
ＰＬＬ回路においてロック時間が長いと、動作周波数が頻繁に変更されたり、頻繁に低電力モードに移行するなど、ＰＬＬ回路の動作状態が頻繁に変更される場合には、情報処理装置としての性能低下を招き、また、ロック状態になるまでの処理においても電力が消費されるため、低消費電力化が阻害される。
【００１４】
上述した特開２０００−２４４３０９号公報（特許文献１）に記載されたクロック生成回路（ＰＬＬ回路）は、上述した問題を解決するものであるが、一方、ＰＬＬ回路の動作状態の変更は、基準クロック周波数の変更、逓倍比の変更、電力モードの変更、電源電圧の変更、使用される温度環境の変更など、そのＰＬＬ回路が搭載される情報処理装置の動作仕様および動作環境によって様々な変更が考えられ、このような様々な動作状態の変更に対して、情報処理装置を利用するユーザが適切かつ柔軟にＰＬＬ回路の設定を行なうことができることは重要である。
【００１５】
また、ディレイラインによる遅延量の制御範囲は有限であるところ、必要な遅延量が制御範囲を越えると、ＰＬＬ回路は誤動作する。定常状態においては、遅延量が制御範囲を越える可能性は低いが、急激な温度変化や電圧変化などが発生した場合には、遅延量が制御範囲を越える可能性がある。そこで、このような誤動作が発生したときは、その誤動作を検出し、さらに検出した上でその誤動作に対して適切な処置を行なうことが重要である。
【００１６】
なお、上述した状況は、ディレイラインを備えるデジタル型のＤＬＬ回路においても同様である。
【００１７】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、クロック生成回路の動作を早期に安定化するための設定をユーザが適切かつ柔軟に行なうことができる情報処理装置を提供することである。
【００１８】
また、この発明の別の目的は、クロック遅延回路の外部からクロック遅延回路の動作を早期に安定化するための設定をユーザが適切かつ柔軟に行なうことができる情報処理装置を提供することである。
【００１９】
【課題を解決するための手段】
この発明によれば、情報処理装置は、発振したクロック信号の発振周期を変化させ、基準クロック信号と同一または逓倍の周波数を有する内部クロック信号を生成するクロック生成回路と、外部からの指示に基づいて第１の初期値をクロック生成回路に設定する制御回路とを備え、クロック生成回路は、逓倍回路を含み、逓倍回路は、制御回路から第１の初期値を受け、第１の初期値を初期カウント値としてクロック信号の発振周期を規定する第１のカウント値を調整して出力する第１のカウンタと、第１のカウンタから第１のカウント値を受け、第１のカウント値に基づいてクロック信号を発振する発振回路とからなる。
【００２０】
また、この発明によれば、情報処理装置は、第１のクロック信号を遅延して第１のクロック信号を第２のクロック信号と同期させるクロック遅延回路と、外部からの指示に基づいてクロック遅延回路に初期値を設定する制御回路とを備え、クロック遅延回路は、第１のクロック信号の位相を第２のクロック信号の位相と比較する位相比較器と、位相比較器および制御回路からそれぞれ位相比較結果および初期値を受け、初期値を初期カウント値として、第１のクロック信号の遅延量を規定するカウント値を位相比較結果に基づいて調整し出力するカウンタと、カウンタからカウント値を受け、カウント値に基づいて第１のクロック信号を遅延する可変遅延回路とを含む。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２２】
［実施の形態１］
図１は、この発明の実施の形態１による情報処理装置の要部を概略的に説明する機能ブロック図である。
【００２３】
図１を参照して、情報処理装置１は、デジタルＰＬＬ回路１０と、ＣＰＵ（Central Processing Unit）１２と、記憶部１３と、周辺回路１４と、選択回路１６と、内部バス１８とを備える。デジタルＰＬＬ回路１０は、逓倍回路２０と、位相同期回路２２とを含む。
【００２４】
逓倍回路２０は、基準クロックＲＥＦ．ＣＬＫを受け、基準クロックＲＥＦ．ＣＬＫの４倍の周波数からなる逓倍クロックＮ−ＯＵＴを発生する。位相同期回路２２は、逓倍クロックＮ−ＯＵＴ、基準クロックＲＥＦ．ＣＬＫ、ならびに周辺回路１４およびＣＰＵ１２に供給される出力クロックＰＨＩを受け、出力クロックＰＨＩが基準クロックＲＥＦ．ＣＬＫと同期するように、逓倍クロックＮ−ＯＵＴの位相を調整してＰＬＬクロックＰＬＬ−ＯＵＴを出力する。
【００２５】
選択回路１６は、ＣＰＵ１２からクロック選択信号ＳＥＬを受け、クロック選択信号ＳＥＬがＨ（論理ハイ）レベルのとき、デジタルＰＬＬ回路１０によって生成されたＰＬＬクロックＰＬＬ−ＯＵＴを出力クロックＰＨＩとして周辺回路１４およびＣＰＵ１２へ出力する。また、選択回路１６は、クロック選択信号ＳＥＬがＬ（論理ロー）レベルのとき、基準クロックＲＥＦ．ＣＬＫを出力クロックＰＨＩとして周辺回路１４およびＣＰＵ１２へ出力する。
【００２６】
周辺回路１４は、図１に示されるデジタルＰＬＬ回路１０、選択回路１６、ＣＰＵ１２および記憶部１３を除く、この情報処理装置１におけるその他の回路を総括的に示したものである。
【００２７】
記憶部１３は、不揮発性の読み書き可能な記憶素子で構成され、たとえば、フラッシュメモリで構成される。記憶部１３は、ＣＰＵ１２が逓倍回路２０および位相同期回路２２から読出したカウント値を記憶する。また、記憶部１３は、ＣＰＵ１２が算出するカウント値の演算式も記憶する。
【００２８】
ＣＰＵ１２は、内部バス１８を介して逓倍回路２０、位相同期回路２２、記憶部１３および周辺回路１４とデータのやり取りを行なう。ＣＰＵ１２は、所定のタイミングで逓倍回路２０および位相同期回路２２から内部バス１８を介してカウント値を読出し、読出したカウント値を必要に応じて内部バス１８を介して記憶部１３に書込む。そして、ＣＰＵ１２は、デジタルＰＬＬ回路１０のロック動作時、記憶部１３から内部バス１８を介して読出したカウント値もしくは記憶部１３から内部バス１８を介して読出した所定の演算式に基づいて算出されたカウント値を、内部バス１８を介して逓倍回路２０および位相同期回路２２に設定する。なお、ＣＰＵの動作タイミングおよび所定の演算式については、後ほど個別具体的な動作説明の際に説明する。
【００２９】
また、ＣＰＵ１２は、システム起動時、クロック選択信号ＳＥＬを選択回路１６へＬレベルで出力し、デジタルＰＬＬ回路１０の動作が安定したとき、すなわちロック状態となったとき、クロック選択信号ＳＥＬをＨレベルにする。
【００３０】
内部バス１８は、ＣＰＵ１２、記憶部１３、周辺回路１４、逓倍回路２０および位相同期回路２２に接続され、各回路間でやり取りするデータを伝送する。
【００３１】
図２は、図１に示した逓倍回路２０を機能的に説明する機能ブロック図である。
【００３２】
図２を参照して、逓倍回路２０は、ディレイライン３０と、デジタルカウンタ３２と、位相比較器３４と、ＯＲゲート３６と、ＡＮＤゲート３８と、インバータＩｖ１と、コントローラ４０とを含む。
【００３３】
ディレイライン３０は、インバータＩｖ１からの出力信号を受け、デジタルカウンタ３２から受ける遅延信号／ＷＬによって規定される遅延時間だけ遅延して遅延クロックＤＬ−ＯＵＴを出力する。ＯＲゲート３６は、遅延クロックＤＬ−ＯＵＴおよびコントローラ４０から出力される信号ＤＬ−ＳＥＴの論理和を演算する。ＡＮＤゲート３８は、ＯＲゲート３６からの出力信号およびコントローラ４０から出力される信号ＤＬ−ＡＣＴの論理積を演算し、その演算結果を逓倍クロックＮ−ＯＵＴとして出力する。インバータＩｖ１は、逓倍クロックＮ−ＯＵＴを反転した信号をディレイライン３０へ出力する。
【００３４】
ディレイライン３０、ＯＲゲート３６、ＡＮＤゲート３８およびインバータＩｖ１は、リングオシレータを構成する。すなわち、ディレイライン３０、ＯＲゲート３６、ＡＮＤゲート３８およびインバータＩｖ１で構成されるループを一巡する間にその論理レベルが反転するように負のフィードバックループが構成され、これによって、リングオシレータは、ディレイライン３０による遅延時間の２倍の周期で発振する。
【００３５】
デジタルカウンタ３２は、位相比較器３４の比較結果に応じてカウント値を増減し、ディレイライン３０の遅延時間を規定する遅延信号／ＷＬをディレイライン３０へ出力する。また、デジタルカウンタ３２は、内部バス１８と接続され、図示されないＣＰＵ１２からの指示に応じてカウント値を内部バス１８へ出力し、また、ＣＰＵ１２から内部バス１８を介して受けたカウント値を内部にセットする。
【００３６】
位相比較器３４は、遅延クロックＤＬ−ＯＵＴの位相を基準クロックＲＥＦ．ＣＬＫの位相と比較し、位相が進んでいれば、カウント値の加算指令をデジタルカウンタ３２へ出力し、一方、位相が遅れていれば、カウント値の減算指令をデジタルカウンタ３２へ出力する。
【００３７】
コントローラ４０は、基準クロックＲＥＦ．ＣＬＫが立上がると信号ＤＬ−ＡＣＴ，ＤＬ−ＳＥＴをいずれもＨレベルにする。そして、コントローラ４０は、基準クロックＲＥＦ．ＣＬＫの立下がりに応じて信号ＤＬ−ＳＥＴをＬレベルにし、遅延クロックＤＬ−ＯＵＴの４パルス目（逓倍比が４のとき）の立下がりに応じて信号ＤＬ−ＡＣＴをＬレベルにする。すなわち、基準クロックＲＥＦ．ＣＬＫの立上がりに同期して信号ＤＬ−ＳＥＴがＨレベルとなるので、リングオシレータは、そのタイミングで初期化される。そして、信号ＤＬ−ＡＣＴが立下がると、リングオシレータの発振が止まる。
【００３８】
図３は、図１に示した位相同期回路２２を機能的に説明する機能ブロック図である。
【００３９】
図３を参照して、位相同期回路２２は、ディレイライン４２と、デジタルカウンタ４４と、位相比較器４６とを含む。ディレイライン４２は、逓倍回路２０から逓倍クロックＮ−ＯＵＴを受け、デジタルカウンタ４４から受ける遅延信号／ＷＬによって規定される遅延時間だけ逓倍クロックＮ−ＯＵＴを遅延してＰＬＬクロックＰＬＬ−ＯＵＴを出力する。
【００４０】
デジタルカウンタ４４は、位相比較器４６の比較結果に応じてカウント値を増減し、ディレイライン４２の遅延時間を規定する遅延信号／ＷＬをディレイライン４２へ出力する。また、デジタルカウンタ４４は、内部バス１８と接続され、図示されないＣＰＵ１２からの指示に応じてカウント値を内部バス１８へ出力し、また、ＣＰＵ１２から内部バス１８を介して受けたカウント値を内部にセットする。
【００４１】
位相比較器４６は、出力クロックＰＨＩの位相を基準クロックＲＥＦ．ＣＬＫの位相と比較し、位相が進んでいれば、カウント値の加算指令をデジタルカウンタ４４へ出力し、一方、位相が遅れていれば、カウント値の減算指令をデジタルカウンタ４４へ出力する。
【００４２】
図４は、図２，図３に示したディレイライン３０，４２の構成を示す回路図である。
【００４３】
図４を参照して、ディレイライン３０（４２）は、直列接続されたｎ段（ｎは２以上の自然数）の遅延素子ＤＥ（０）〜ＤＥ（ｎ）からなる。各遅延素子ＤＥ（ｉ）は、図示されないデジタルカウンタ３２（４４）から受ける遅延信号／ＷＬ（ｉ）がＬレベルのとき、逓倍クロックＮ−ＯＵＴの反転クロック／Ｎ−ＯＵＴを次段の遅延素子ＤＥ（ｉ−１）へ出力し、遅延信号／ＷＬ（ｉ）がＨレベルのとき、前段の遅延素子ＤＥ（ｉ＋１）から受ける信号を次段の遅延素子ＤＥ（ｉ−１）へ出力する。なお、第１段目の遅延素子ＤＥ（ｎ）においては、常時Ｌレベルの信号が前段の遅延素子から受ける信号に対応する。
【００４４】
デジタルカウンタ３２（４４）は、カウント値に基づいて遅延信号／ＷＬ（０）〜／ＷＬ（ｎ）のいずれか１つをＬレベルにして出力する。そうすると、Ｌレベルの遅延信号／ＷＬ（ｉ）を受けた遅延素子ＤＥ（ｉ）においてのみ反転クロック／Ｎ−ＯＵＴが次段の遅延素子ＤＥ（ｉ−１）へ出力され、以降の遅延素子に伝達される。すなわち、Ｌレベルの遅延信号／ＷＬ（ｉ）を受けた遅延素子ＤＥ（ｉ）からディレイライン３０（４２）に反転クロック／Ｎ−ＯＵＴが取込まれるので、遅延信号／ＷＬ（０）〜／ＷＬ（ｎ）によって反転クロック／Ｎ−ＯＵＴの取込位置を変えることにより、ディレイライン３０（４２）の遅延量が調整される。
【００４５】
図５は、図４に示した遅延素子ＤＥの構成を示す回路図である。
図５を参照して、遅延素子ＤＥは、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４と、ＮチャネルＭＯＳトランジスタＮ１〜Ｎ４と、インバータＩｖ２，Ｉｖ３と、電源ノードＶｄｄと、接地ノードＧＮＤと、ノードＮＤとからなる。
【００４６】
ＰチャネルＭＯＳトランジスタＰ１は、電源ノードＶｄｄとＰチャネルＭＯＳトランジスタＰ２との間に接続され、インバータＩｖ２からの出力信号をゲートに受ける。ＰチャネルＭＯＳトランジスタＰ２は、ＰチャネルＭＯＳトランジスタＰ１とノードＮＤとの間に接続され、前段の遅延素子ＤＥからの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１は、ノードＮＤとＮチャネルＭＯＳトランジスタＮ２との間に接続され、逓倍クロックＮ−ＯＵＴの反転クロック／Ｎ−ＯＵＴをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２は、ＮチャネルＭＯＳトランジスタＮ１と接地ノードＧＮＤとの間に接続され、インバータＩｖ２からの出力信号をゲートに受ける。インバータＩｖ２は、遅延信号／ＷＬを反転した信号を出力する。
【００４７】
ＰチャネルＭＯＳトランジスタＰ３は、電源ノードＶｄｄとＰチャネルＭＯＳトランジスタＰ４との間に接続され、遅延信号／ＷＬをゲートに受ける。ＰチャネルＭＯＳトランジスタＰ４は、ＰチャネルＭＯＳトランジスタＰ３とノードＮＤとの間に接続され、反転クロック／Ｎ−ＯＵＴをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ３は、ノードＮＤとＮチャネルＭＯＳトランジスタＮ４との間に接続され、前段の遅延素子ＤＥからの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ４は、ＮチャネルＭＯＳトランジスタＮ３と接地ノードＧＮＤとの間に接続され、遅延信号／ＷＬをゲートに受ける。インバータＩｖ３は、ノードＮＤ上の信号を反転した信号を出力する。
【００４８】
遅延素子ＤＥは、遅延信号／ＷＬがＬレベルのとき、反転クロック／Ｎ−ＯＵＴを２段のインバータで遅延して出力する。一方、遅延素子ＤＥは、遅延信号／ＷＬがＨレベルのとき、前段の遅延素子からの出力信号を２段のインバータで遅延して出力する。
【００４９】
図６，７は、逓倍回路２０の動作を説明する動作波形図である。図６，７は、システム起動直後からの動作波形が示されており、図６は、比較のため、カウント値がＣＰＵ１２から設定されない場合の動作波形図を示し、図７は、カウント値がＣＰＵ１２から設定された場合の動作波形図を示す。
【００５０】
まず、図６を参照して、時刻Ｔ１前においては、逓倍回路２０は初期状態にあり、デジタルカウンタ３２のカウント値は０である。時刻Ｔ１において、基準クロックＲＥＦ．ＣＬＫが立上がるとリングオシレータが発振し、遅延クロックＤＬ−ＯＵＴおよび逓倍クロックＮ−ＯＵＴが出力される。ここで、カウント値０であるので、ディレイラインの遅延時間は最小であり、発振周期は最小である。
【００５１】
位相比較器３４は、遅延クロックＤＬ−ＯＵＴの４パルス目の立下がりと時刻Ｔ２における基準クロックＲＥＦ．ＣＬＫの立上がりとの位相を比較し、遅延クロックＤＬ−ＯＵＴの位相が進んでいるので、デジタルカウンタ３２へカウント値の加算指令を出力する。
【００５２】
時刻Ｔ２において、基準クロックＲＥＦ．ＣＬＫが立上がると、再びリングオシレータが発振し、前回よりも周期が長い遅延クロックＤＬ−ＯＵＴおよび逓倍クロックＮ−ＯＵＴが出力される。しかしながら、遅延クロックＤＬ−ＯＵＴの位相がまだ進んでいるので、位相比較器３４は、デジタルカウンタ３２へカウント値の加算指令をさらに出力する。
【００５３】
時刻Ｔ３において、基準クロックＲＥＦ．ＣＬＫが立上がると、再びリングオシレータが発振し、前回よりもさらに周期が長い遅延クロックＤＬ−ＯＵＴおよび逓倍クロックＮ−ＯＵＴが出力される。
【００５４】
そして、時刻Ｔ４において、遅延クロックＤＬ−ＯＵＴの４パルス目の立下がりが基準クロックＲＥＦ．ＣＬＫの立上がりと一致すると、逓倍回路２０はロック状態となり、デジタルカウンタ３２は、カウント値の加算を停止する。このとき、逓倍クロックＮ−ＯＵＴの周波数は、基準クロックＲＥＦ．ＣＬＫの周波数の丁度４倍となる。
【００５５】
一方、図７を参照して、システム起動直後の時刻Ｔ１において、たとえばシステム停止直前のカウント値がＣＰＵ１２から設定されると、逓倍クロックＮ−ＯＵＴは、時刻Ｔ１からほぼ所望通りの周波数で出力される。
【００５６】
そして、時刻Ｔ２において、遅延クロックＤＬ−ＯＵＴの４パルス目の立下がりが基準クロックＲＥＦ．ＣＬＫの立上がりと一致し、逓倍回路２０は、早期にロック状態となる。
【００５７】
図８，９は、位相同期回路２２の動作を説明する動作波形図である。図８，９も、システム起動直後からの動作波形が示されており、図８は、比較のため、カウント値がＣＰＵ１２から設定されない場合の動作波形図を示し、図９は、カウント値がＣＰＵ１２から設定された場合の動作波形図を示す。
【００５８】
まず、図８を参照して、矢印で結ばれる各クロックのパルスが逓倍回路２０において発生した同一のパルスに対応している。また、逓倍クロックＮ−ＯＵＴについては、所定の周波数で出力され始める時刻Ｔ１以降からの信号波形が示されており、ＰＬＬクロックＰＬＬ−ＯＵＴおよび出力クロックＰＨＩについては、図示される逓倍クロックＮ−ＯＵＴに対応する信号波形が示されている。
【００５９】
時刻Ｔ２において、位相比較器４６は、出力クロックＰＨＩの位相を基準クロックＲＥＦ．ＣＬＫの位相と比較し、出力クロックＰＨＩの位相が進んでいるので、カウント値の加算指令をデジタルカウンタ４４へ出力する。時刻Ｔ３においても、出力クロックＰＨＩの位相が基準クロックＲＥＦ．ＣＬＫの位相よりも進んでいるので、位相比較器４６は、カウント値の加算指令をデジタルカウンタ４４へさらに出力する。
【００６０】
そして、時刻Ｔ４において、出力クロックＰＨＩの位相が基準クロックＲＥＦ．ＣＬＫの位相と一致すると、位相同期回路２２はロック状態となり、デジタルカウンタ４４は、カウント値の加算を停止する。
【００６１】
一方、図９を参照して、時刻Ｔ１における位相同期回路２２の状態は、図８における時刻Ｔ１の状態に対応しており、時刻Ｔ１において、システム停止直前のカウント値がＣＰＵ１２から設定されると、ＰＬＬクロックＰＬＬ−ＯＵＴは、出力当初からほぼ所望通りの位相遅れで出力される。そして、時刻Ｔ２において、出力クロックＰＨＩの位相が基準クロックＲＥＦ．ＣＬＫの位相と一致し、位相同期回路２２は、早期にロック状態となる。
【００６２】
デジタルＰＬＬ回路１０が搭載される情報処理装置１の動作仕様が固定されており、予めロック状態におけるデジタルカウンタのカウント値がある程度分かっている場合には、そのカウント値を記憶部１３に記憶しておき、システム起動後やリセット後などにＣＰＵ１２が記憶部１３からそのカウント値を読出して、内部バス１８を介して逓倍回路２０および位相同期回路２２にカウント値を設定するようにしてもよい。
【００６３】
これによって、システム起動時やリセット時のロック時間を短くすることができ、特に、頻繁にリセットが行なわれるシステムにおいては、処理性能が向上し、ロック動作時に消費されていた電力も削減できる。
【００６４】
図１０，１１は、情報処理装置１が低電力モードに移行し、デジタルＰＬＬ回路１０が停止される場合のフローチャートである。図１０は、情報処理装置１が低電力モードに移行する際のフローチャートであり、図１１は、情報処理装置１が低電力モードから復帰する際のフローチャートである。
【００６５】
図１０を参照して、情報処理装置１において低電力モードが指示されると（ステップＳ１）、ＣＰＵ１２は、逓倍回路２０および位相同期回路２２それぞれのデジタルカウンタ３２，４４から内部バス１８を介してカウント値を読込む（ステップＳ２）。そして、ＣＰＵ１２は、読込んだカウント値を内部バス１８を介して記憶部１３に書込む（ステップＳ３）。
【００６６】
次いで、ＣＰＵ１２は、選択回路１６へ出力するクロック選択信号ＳＥＬをＬレベルで出力し、それに応じて、選択回路１６は、基準クロックＲＥＦ．ＣＬＫを出力クロックＰＨＩとして出力する（ステップＳ４）。そして、ＣＰＵ１２は、デジタルＰＬＬ回路１０に対して動作の停止指令を出力する（ステップＳ５）。
【００６７】
図１１を参照して、低電力モードの解除が指示されると（ステップＳ１１）、ＣＰＵ１２は、低電力モード移行時に記憶部１３に記憶したカウント値を記憶部１３から内部バス１８を介して読込む（ステップＳ１２）。そして、ＣＰＵ１２は、読込んだカウント値を内部バス１８を介して逓倍回路２０および位相同期回路２２それぞれのデジタルカウンタ３２，４４に書込む（ステップＳ１３）。
【００６８】
次いで、ＣＰＵ１２は、デジタルＰＬＬ回路１０に対して動作の開始指令を出力する（ステップＳ１４）。そして、ＣＰＵ１２は、選択回路１６へ出力するクロック選択信号ＳＥＬをＨレベルとし、選択回路１６は、ＰＬＬクロックＰＬＬ−ＯＵＴを出力クロックＰＨＩとして出力する（ステップＳ１５）。
【００６９】
このように、低電力モードでデジタルＰＬＬ回路１０が一旦停止し、再度動作するときにおいても、ロック時間が短くなることによって低電力モードからの復帰動作が速くなり、復帰動作に要する電力も削減できる。
【００７０】
図１２は、基準クロックＲＥＦ．ＣＬＫの周波数が変更される場合のフローチャートである。
【００７１】
図１２を参照して、基準クロックＲＥＦ．ＣＬＫの周波数が変更される前に、ＣＰＵ１２は、逓倍回路２０のデジタルカウンタ３２から内部バス１８を介してカウント値を読込む（ステップＳ２１）。そして、ＣＰＵ１２は、選択回路１６へ出力するクロック選択信号ＳＥＬをＬレベルで出力し、それに応じて、選択回路１６は、基準クロックＲＥＦ．ＣＬＫを出力クロックＰＨＩとして出力する（ステップＳ２２）。
【００７２】
ＣＰＵ１２は、基準クロックＲＥＦ．ＣＬＫの周波数を変更すると（ステップＳ２３）、周波数変更後のカウント値を算出するための演算式を記憶部１３から内部バス１８を介して読込み、その演算式を用いて周波数変更後のカウント値を算出する（ステップＳ２４）。この演算式は、下記（１）式にて示される。
【００７３】
ｘ１＝ｔ×ｉ／Δｄ−ｔ／Δｄ＋ｉ×ａ …（１）
ここで、「ｘ１」は周波数変更後のカウント値、「ｔ」はカウント値が０のときの逓倍クロックＮ−ＯＵＴの半周期、「ｉ」は周波数変更後の周期と周波数変更前の周期との比、「Δｄ」はカウント値が１増加したときのデジタルカウンタのディレイラインにおける遅延時間の増分、「ａ」はデジタルカウンタ３２から読込んだ周波数変更前のカウント値を表わす。
【００７４】
この式（１）は、次のようにして導かれる。周波数変更前および周波数変更後の逓倍クロックＮ−ＯＵＴの周期Ｔａ，Ｔｂは、それぞれ下記（２），（３）式にて示される。
【００７５】
Ｔａ＝２（ｔ＋ａΔｄ） …（２）
Ｔｂ＝２（ｔ＋ｘ１Δｄ） …（３）
ここで、ｉ＝Ｔｂ／Ｔａであるので、（１）式が導かれる。
【００７６】
この（１）式は、情報処理装置１を利用するユーザがプログラムすることができる。したがって、ユーザは、実際の使用状態において定数や式自体を調整することができ、柔軟かつ高精度なカウント値の設定が実現される。
【００７７】
ＣＰＵ１２は、ステップＳ２４においてカウント値を算出すると、内部バス１８を介して逓倍回路２０のデジタルカウンタ３２に算出したカウント値を書込む（ステップＳ２５）。そして、ＣＰＵ１２は、選択回路１６へ出力するクロック選択信号ＳＥＬをＨレベルとし、それに応じて、選択回路１６は、ＰＬＬクロックＰＬＬ−ＯＵＴを出力クロックＰＨＩとして出力する（ステップＳ２６）。
【００７８】
なお、上述したような厳密な演算をしなくても、たとえば、周波数が１／２に変更されるような場合には、ＣＰＵ１２は、変更前のカウント値を２倍して逓倍回路２０のデジタルカウンタ３２へ設定するようにしてもよい。
【００７９】
このように、基準クロックＲＥＦ．ＣＬＫの周波数が変更される場合においても、ロック時間が短くなることによって基準クロックＲＥＦ．ＣＬＫの変更が短時間で完了し、周波数変更動作に要する電力も削減される。
【００８０】
図１３は、逓倍比が変更される場合のフローチャートである。
図１３を参照して、逓倍比が変更される前に、ＣＰＵ１２は、逓倍回路２０のデジタルカウンタ３２から内部バス１８を介してカウント値を読込む（ステップＳ３１）。そして、ＣＰＵ１２は、選択回路１６へ出力するクロック選択信号ＳＥＬをＬレベルで出力し、それに応じて、選択回路１６は、基準クロックＲＥＦ．ＣＬＫを出力クロックＰＨＩとして出力する（ステップＳ３２）。
【００８１】
ＣＰＵ１２は、逓倍比を変更すると（ステップＳ３３）、逓倍比変更後のカウント値を算出するための演算式を記憶部１３から内部バス１８を介して読込み、その演算式を用いて逓倍比変更後のカウント値を算出する（ステップＳ３４）。この演算式は、下記（４）式にて示される。
【００８２】
ｘ２＝ｔ／（ｊΔｄ）−ｔ／Δｄ＋ａ／ｊ …（４）
ここで、「ｘ２」は逓倍比変更後のカウント値、「ｊ」は周波数変更後の逓倍比と周波数変更前の逓倍比との比、「ａ」はデジタルカウンタ３２から読込んだ逓倍比変更前のカウント値を表わす。
【００８３】
この式（４）は、次のようにして導かれる。逓倍比変更前および逓倍比変更後の逓倍クロックＮ−ＯＵＴの周期Ｔｃ，Ｔｄは、それぞれ下記（５），（６）式にて示される。
【００８４】
Ｔｃ＝２（ｔ＋ａΔｄ） …（５）
Ｔｄ＝２（ｔ＋ｘ２Δｄ） …（６）
ここで、変更前の逓倍比をｎ、変更後の逓倍比をＮとすると、ｊ＝Ｎ／ｎ、Ｔｃ×ｎ＝Ｔｄ×Ｎ（＝基準クロックＲＥＦ．ＣＬＫの周期）の関係があるので、（４）式が導かれる。
【００８５】
この（４）式も、（１）式と同様に、情報処理装置１を利用するユーザがプログラムすることができる。
【００８６】
ＣＰＵ１２は、ステップＳ３４においてカウント値を算出すると、内部バス１８を介して逓倍回路２０のデジタルカウンタ３２に算出したカウント値を書込む（ステップＳ３５）。そして、ＣＰＵ１２は、選択回路１６へ出力するクロック選択信号ＳＥＬをＨレベルとし、それに応じて、選択回路１６は、ＰＬＬクロックＰＬＬ−ＯＵＴを出力クロックＰＨＩとして出力する（ステップＳ３６）。
【００８７】
なお、上述したような厳密な演算をしなくても、たとえば、逓倍比が１／２に変更されるような場合には、ＣＰＵ１２は、変更前のカウント値を２倍して、逓倍回路２０のデジタルカウンタ３２へ設定するようにしてもよい。
【００８８】
このように、逓倍比が変更される場合においても、ロック時間が短くなることによって基準クロックＲＥＦ．ＣＬＫの変更が短時間で完了し、逓倍比変更動作に要する電力も削減される。
【００８９】
なお、上述した説明において、デジタルＰＬＬ回路１０は、クロック生成回路を構成し、ＣＰＵ１２は、制御回路を構成する。
【００９０】
また、記憶部１３は、不揮発性の読み書き可能な記憶素子とし、たとえば、フラッシュメモリで構成されるものとしたが、基準クロックの周波数および逓倍比の条件が一定のもとで情報処理装置１が使用される場合には、カウント値はほぼ安定した一定値となるので、記憶部１３をヒューズ回路によって構成し、ヒューズ回路をレーザトリミングすることによってカウント値を記憶させておくようにしてもよい。
【００９１】
また、上述した説明では、デジタルＰＬＬ回路１０は、基準クロックＲＥＦ．ＣＬＫの４倍の周波数からなるＰＬＬクロックＰＬＬ−ＯＵＴを生成したが、逓倍比は４に限られることはなく、それよりも小さな逓倍比または大きな逓倍比であってもよい。
【００９２】
以上のように、実施の形態１による情報処理装置１によれば、デジタルＰＬＬ回路１０におけるデジタルカウンタのカウント値をユーザからの指示に基づいてＣＰＵ１２から適切に設定できるようにしたので、デジタルＰＬＬ回路１０の動作状態の変更に応じて柔軟に適切な設定を行なうことができる。そして、その結果、デジタルＰＬＬ回路１０の動作を早期に安定化させることができる。
【００９３】
［実施の形態２］
図１４は、この発明の実施の形態２による情報処理装置の要部を概略的に説明するための機能ブロック図である。
【００９４】
図１４を参照して、情報処理装置１Ａは、実施の形態１による情報処理装置１の構成に加えて、デジタルＰＬＬ回路１１０と、ＣＰＵ１１２と、周辺回路１１４と、選択回路１１６とをさらに備える。デジタルＰＬＬ回路１１０は、逓倍回路１２０と、位相同期回路１２２とを含む。
【００９５】
この情報処理装置１Ａは、ＣＰＵが２個搭載されたマルチプロセッサシステムであり、ＣＰＵ１２，１１２に対応して、それぞれ独立したデジタルＰＬＬ回路１０，１１０が備えられている。ＣＰＵ１１２、選択回路１１６、逓倍回路１２０および位相同期回路１２２は、それぞれＣＰＵ１２、選択回路１６、逓倍回路２０および位相同期回路２２に対応して設けられ、その回路構成は同じである。そして、逓倍回路１２０、位相同期回路１２２、ＣＰＵ１１２および周辺回路１１４は、逓倍回路２０、位相同期回路２２、ＣＰＵ１２、周辺回路１４および記憶部１３とともに共通の内部バス１８に接続され、互いにデータのやり取りをすることができる。
【００９６】
デジタルＰＬＬ回路１０とデジタルＰＬＬ回路１１０とは、同一のシリコン基板上に形成され、また、同一の製造プロセスによって製造される。したがって、両回路の回路特性はほぼ一致し、両回路において逓倍比の設定が同じであるとき、両回路におけるカウント値はほぼ同じ値となる。
【００９７】
実施の形態２による情報処理装置１Ａにおいては、一方のＣＰＵから他方のＣＰＵ側のデジタルＰＬＬ回路のカウント値を読出したり、一方のＣＰＵから他方のＣＰＵ側のデジタルＰＬＬ回路に対してカウント値を設定することができる。たとえば、ＣＰＵ１２，１１２が異なる動作周波数で動作しているときであって、ＣＰＵ１１２の動作周波数をＣＰＵ１２の動作周波数に変更する場合、ＣＰＵ１２は、デジタルＰＬＬ回路１０のカウント値を読出し、読出したカウント値をデジタルＰＬＬ回路１１０へ設定する。
【００９８】
また、デジタルＰＬＬ回路１０は動作していて、停止していたデジタルＰＬＬ回路１１０が動作を開始する場合、ＣＰＵ１２は、デジタルＰＬＬ回路１０のカウント値を読出し、読出したカウント値をデジタルＰＬＬ回路１１０へ設定する。
【００９９】
なお、デジタルＰＬＬ回路１０のカウント値をＣＰＵ１１２が読出し、読出したカウント値をＣＰＵ１１２がデジタルＰＬＬ回路１１０に設定するようにしてもよい。
【０１００】
このように、実施の形態２による情報処理装置１Ａによれば、一方のデジタルＰＬＬ回路におけるデジタルカウンタのカウント値を他方のデジタルＰＬＬ回路におけるデジタルカウンタのカウント値に設定できるようにしたので、デジタルＰＬＬ回路の動作条件が変更されるとき、ロック時間が短縮され、処理性能の向上やロック動作に要していた消費電力が削減される。
【０１０１】
［実施の形態３］
実施の形態３による情報処理装置においては、デジタルＰＬＬ回路におけるデジタルカウンタのカウント値のオーバーフローまたはアンダーフローが検出され、異常を回避する適切な処置が実行される。
【０１０２】
図１５は、この発明の実施の形態３による情報処理措置の要部を概略的に説明するための機能ブロック図である。
【０１０３】
図１５を参照して、実施の形態３による情報処理装置１Ｂは、実施の形態１による情報処理装置１の構成において、検出回路２４をさらに備える。検出回路２４は、内部バス１８に接続され、逓倍回路２０におけるデジタルカウンタ３２のカウント値および位相同期回路２２におけるデジタルカウンタ４４のカウント値を内部バス１８を介してリアルタイムに受けて常時監視する。そして、検出回路２４は、カウント値がオーバーフローまたはアンダーフローしたことを検出すると、内部バス１８を介してＣＰＵ１２へ割込信号を出力し、さらに、図示されない外部端子へエラー信号ＥＲＲを出力する。
【０１０４】
ＣＰＵ１２は、検出回路２４から割込信号を受けると、様々な処置を実行することができる。たとえば、ＣＰＵ１２は、割込信号に応じてクロック選択信号ＳＥＬをＬレベルとし、出力クロックＰＨＩをＰＬＬクロックＰＬＬ−ＯＵＴから基準クロックＲＥＦ．ＣＬＫに切替えることができる。また、カウント値のオーバーフローまたはアンダーフローが解消するように逓倍比を変更することもできる。すなわち、オーバーフロー時は逓倍比を大きくし、アンダーフロー時は逓倍比を小さくする。
【０１０５】
さらに、ＣＰＵ１２は、内部電源発生装置や外部電源装置を制御し、電圧を安定もしくは変更させることによって正常状態に戻すこともできる。また、さらに、情報処理装置１Ｂの外部に冷却装置が備えられているときは、ＣＰＵ１２は、冷却装置を制御し、温度を正常範囲内に戻すことによって正常状態に戻すこともできる。また、さらに、ＣＰＵ１２は、周辺回路の一部を停止させることによって消費電力を制御し、正常状態に戻すこともできる。
【０１０６】
これらのＣＰＵ１２が行なう種々の処置は、ユーザによって組まれたプログラムに従って実行される。すなわち、この情報処理装置１Ｂを利用するユーザは、上述したＣＰＵ１２が行なう種々の処置に対応するプログラムを事前に作成し、記憶部１３に記憶しておく。したがって、実際の使用に際して発生する種々の異常に対してユーザが種々の対応策を立てることができ、汎用性の高いシステムが実現される。
【０１０７】
図１６は、図１５に示した情報処理措置の変形例を示す図である。
図１６を参照して、この情報処理装置１Ｃは、上述した情報処理装置１Ｂの構成において、検出回路２４に代えて検出回路２４Ａを備える。検出回路２４Ａは、逓倍回路２０、位相同期回路２２およびＣＰＵ１２と直接接続される。検出回路２４の機能は、情報処理装置１Ｂにおける検出回路２４と同じである。
【０１０８】
なお、情報処理装置１Ｂ，１Ｃでは、デジタルカウンタのカウント値を監視してカウント値のオーバーフローおよびアンダーフローを検出する専用の検出回路が備えられたが、そのような検出回路を備えず、ＣＰＵ１２が内部バス１８を介してカウント値をリアルタイムに取込み、ＣＰＵ１２がカウント値を常時監視してカウント値のオーバーフローおよびアンダーフローを検出するようにしてもよい。
【０１０９】
以上のように、実施の形態３による情報処理装置１Ｂ，１Ｃによれば、検出回路がデジタルＰＬＬ回路１０におけるデジタルカウンタのオーバーフローまたはアンダーフローを検出し、検出時は異常を回避するような処置をユーザからの指示に基づいてＣＰＵ１２が実行するようにしたので、デジタルＰＬＬ回路１０の誤動作が防止される。
【０１１０】
また、オーバーフローまたはアンダーフロー発生時は、外部へ通知するようにもしたので、当該情報処理装置１Ｂ，１Ｃを利用するユーザは、デジタルＰＬＬ回路１０の異常を検知することができ、適切な処置を施すことができる。
【０１１１】
［実施の形態４］
実施の形態４では、逓倍回路において生成される逓倍クロックのパルス数がカウントされ、そのパルス数からデジタルカウンタに設定する適切なカウント値が算出される。これによって、デジタルＰＬＬ回路の動作開始時に動作停止前のカウント値の記憶データがなくても、適切なカウント値がデジタルカウンタに設定される。
【０１１２】
図１７は、この発明の実施の形態４による情報処理装置の要部を概略的に説明する機能ブロック図である。
【０１１３】
図１７を参照して、情報処理装置１Ｄは、実施の形態１による情報処理装置１の構成に加えてパルスカウンタ６０をさらに備え、逓倍回路２０に代えて逓倍回路２０Ａを備える。
【０１１４】
逓倍回路２０Ａは、実施の形態１における逓倍回路２０が有する機能を備え、さらに、ＣＰＵ１２から内部バス１８を介してカウンタ固定信号ＦＩＸを受けると、デジタルカウンタのカウント値を固定して発振し、逓倍クロックＮ−ＯＵＴを出力する。
【０１１５】
パルスカウンタ６０は、逓倍回路２０Ａの出力ノードおよび内部バス１８に接続される。パルスカウンタ６０は、逓倍クロックＮ−ＯＵＴを受けてパルス数をカウントし、そのパルスカウント値を内部バス１８を介してＣＰＵ１２へ出力する。
【０１１６】
情報処理装置１Ｄにおいては、システム起動直後あるいはリセット直後でデジタルＰＬＬ回路の動作開始前、ＣＰＵ１２は、内部バス１８を介して逓倍回路２０Ａへカウンタ固定信号ＦＩＸをＨレベルで出力する。パルスカウンタ６０は、逓倍回路２０Ａにおいてカウント値が固定された状態で発振された逓倍クロックＮ−ＯＵＴを受け、基準クロックＲＥＦ．ＣＬＫ１周期における逓倍クロックＮ−ＯＵＴのパルス数をカウントする。そして、パルスカウンタ６０は、そのパルスカウント値を内部バス１８を介してＣＰＵ１２へ出力する。
【０１１７】
ＣＰＵ１２は、パルスカウント値を受けると、記憶部１３から内部バス１８を介して後述する演算式（７）を読込み、パルスカウント値を用いて逓倍回路２０Ａのデジタルカウンタに設定する初期カウント値を算出する。そして、ＣＰＵ１２は、算出した初期カウント値を内部バス１８を介して逓倍回路２０Ａへ出力し、併せてＨレベルで出力していたカウンタ固定信号ＦＩＸをＬレベルにする。
【０１１８】
初期カウント値を演算する演算式は、下記（７）式にて示される。
ｘ３＝ａ／ｎ×ｃ−ａ …（７）
ａ＝ｔ／Δｄ …（８）
ここで、「ｘ３」は初期カウント値、「ｃ」はカウントパルス数、「ｔ」はカウント値が０のときの逓倍クロックＮ−ＯＵＴの半周期、「Δｄ」はカウント値が１増加したときのデジタルカウンタのディレイラインにおける遅延時間の増分、「ｎ」は逓倍比を表わす。
【０１１９】
この（７）式は、次のようにして導かれる。基準クロックＲＥＦ．ＣＬＫの周期Ｔｅおよびロック後の逓倍クロックＮ−ＯＵＴの周期Ｔｆは、それぞれ下記（９），（１０）式にて示される。
【０１２０】
Ｔｅ＝２×ｔ×ｃ …（９）
Ｔｆ＝２（ｔ＋ｘ３Δｄ） …（１０）
ここで、Ｔｅ＝Ｔｆ×ｎの関係があるので、（７）式が導かれる。
【０１２１】
この（７）式も、情報処理装置１を利用するユーザがプログラムすることができる。したがって、ユーザは、実際の使用状態において定数や式自体を調整することができ、柔軟かつ高精度なカウント値の設定が実現される。
【０１２２】
なお、上述したような厳密な演算をしなくても、たとえば、逓倍比を４でデジタルＰＬＬ回路１０Ａを発振させるとき、基準クロックＲＥＦ．ＣＬＫ１周期における逓倍クロックＮ−ＯＵＴのパルス数が８パルスであったときは、カウント値を現在の２倍にして逓倍回路２０Ａのデジタルカウンタへ設定するようにしてもよい。
【０１２３】
図１８は、図１７に示した逓倍回路２０Ａを機能的に説明する機能ブロック図である。
【０１２４】
図１８を参照して、逓倍回路２０Ａは、図２に示した実施の形態１における逓倍回路２０の構成において、ＡＮＤゲート５２，５４と、ＯＲゲート５６と、インバータ５８とをさらに含む。
【０１２５】
ＡＮＤゲート５２は、インバータ５８および位相比較器３４からの出力信号の論理積を演算して出力する。ＡＮＤゲート５４は、インバータ５８およびコントローラ４０からの出力信号の論理積を演算し、その演算結果を信号ＤＬ−ＳＥＴとして出力する。ＯＲゲート５６は、コントローラ４０からの出力信号およびカウンタ固定信号ＦＩＸの論理和を演算し、その演算結果を信号ＤＬ−ＡＣＴとして出力する。インバータ５８は、カウンタ固定信号ＦＩＸを反転した信号を出力する。
【０１２６】
逓倍回路２０Ａにおいては、ＣＰＵ１２から内部バス１８を介して受けるカウンタ固定信号ＦＩＸがＨレベルになると、ＡＮＤゲート５２の出力信号は位相比較器３４からの出力信号に拘わらずＬレベルとなり、位相比較器３４からの出力信号がマスクされ、デジタルカウンタ３２のカウント値が固定される。また、ＡＮＤゲート５４およびＯＲゲート５６の出力信号である信号ＤＬ−ＳＥＴ，ＤＬ−ＡＣＴは、それぞれＬレベル，Ｈレベルとなり、ディレイライン３０、ＯＲゲート３６、ＡＮＤゲート３８およびインバータＩｖ１で構成されるリングオシレータが発振する。
【０１２７】
なお、上述した情報処理装置が同一システム内で同一周波数で使用されるときは、デジタルカウンタのカウント値はほぼ一定であると考えられる。そこで、パルスカウンタ６０で一度測定した値を記憶部１３で不揮発的に記憶しておけば、次に動作を開始するときはその値を使用すればよく、パルスカウンタ６０による新たな計測を行なう必要はない。
【０１２８】
そして、このような場合、記憶部１３については、上述したようにフラッシュメモリで構成するほか、ヒューズ回路によって構成し、ヒューズ回路内のヒューズ素子をレーザトリミングすることによって計測したカウント値を記憶させておくようにしてもよい。これによっても、パルスカウンタ６０で一度測定した値は不揮発的に記憶され、新たな計測を行なう必要はなくなる。
【０１２９】
以上のように、実施の形態４による情報処理装置１Ｄによれば、パルスカウンタ６０によって計測されたパルスカウント値を用いて適切なカウント値を演算するようにしたので、システム起動直後からデジタルＰＬＬ回路１０の動作を早期に安定化させることができ、ロック動作時に消費されていた電力も削減される。
【０１３０】
［実施の形態５］
図１９は、この発明の実施の形態５による情報処理装置の要部を概略的に説明する機能ブロック図である。
【０１３１】
図１９を参照して、情報処理装置１５０は、ＤＬＬ回路１５２と、ＣＰＵ１５４と、記憶部１５６と、周辺回路１５８と、バッファ１６０と、検出回路１６２と、内部バス１６４とを備える。ＤＬＬ回路１５２は、ディレイライン１６６と、デジタルカウンタ１６８と、位相比較器１７０とを含む。
【０１３２】
ＤＬＬ回路１５２は、実施の形態１で説明した位相同期回路２２と入出力信号が異なるのみで、その回路構成は同じである。すなわち、ディレイライン１６６は、内部クロックｉｎｔ．ＣＬＫを受け、デジタルカウンタ１６８から受ける遅延信号／ＷＬによって規定される遅延時間だけ内部クロックｉｎｔ．ＣＬＫを遅延してシステムクロックＳＹＳ．ＣＬＫを外部回路１８０へ出力する。
【０１３３】
また、デジタルカウンタ１６８は、位相比較器１７０の比較結果に応じてカウント値を増減し、ディレイライン１６６の遅延量を規定する遅延信号／ＷＬをディレイライン１６６へ出力する。また、デジタルカウンタ１６８は、内部バス１６４と接続され、ＣＰＵ１５４からの指示に応じてカウント値を内部バス１６４へ出力し、また、ＣＰＵ１５４から内部バス１６４を介して受けたカウント値を内部にセットする。
【０１３４】
また、位相比較器１７０は、外部回路１８０から受けるシステムクロックＳＹＳ．ＣＬＫの位相をＣＰＵ１５４および周辺回路１５８に供給される内部クロックの位相と比較し、位相が進んでいれば、カウント値の加算指令をデジタルカウンタ３２へ出力し、一方、位相が遅れていれば、カウント値の減算指令をデジタルカウンタ３２へ出力する。
【０１３５】
周辺回路１５８は、図１９に示されるＤＬＬ回路１５２、ＣＰＵ１５４、記憶部１５６、バッファ１６０および検出回路１６２を除く、この情報処理装置１５０におけるその他の回路を総括的に示したものである。
【０１３６】
記憶部１５６は、不揮発性の読み書き可能な記憶素子で構成され、たとえば、フラッシュメモリで構成される。記憶部１５６は、ＣＰＵ１５４がデジタルカウンタ１６８から読出したカウント値を記憶する。また、記憶部１５６は、ＣＰＵ１５４が算出するカウント値の演算式も記憶する。
【０１３７】
検出回路１６２は、デジタルカウンタ１６８のカウント値を内部バス１６４を介してリアルタイムに受けて常時監視する。そして、検出回路１６２は、カウント値がオーバーフローまたはアンダーフローしたことを検出すると、内部バス１６４を介してＣＰＵ１５４へ割込信号を出力し、さらに、外部回路１８０へエラー信号ＥＲＲを出力する。
【０１３８】
ＣＰＵ１５４は、内部バス１６４を介してデジタルカウンタ１６８、記憶部１５６および検出回路１６２とデータのやり取りを行なう。ＣＰＵ１５４は、所定のタイミングでデジタルカウンタ１６８から内部バス１６４を介してカウント値を読出し、読出したカウント値を必要に応じて内部バス１６４を介して記憶部１５６に書込む。そして、ＣＰＵ１５４は、ＤＬＬ回路１５２のロック動作時、記憶部１５６から内部バス１６４を介して読出したカウント値もしくは記憶部１５６から内部バス１６４を介して読出した所定の演算式に基づいて算出されたカウント値を、内部バス１６４を介してデジタルカウンタ１６８に設定する。
【０１３９】
また、ＣＰＵ１５４は、検出回路１６２から割込信号を受けると、様々な処置を実行することができる。たとえば、ＣＰＵ１５４は、内部電源発生装置や外部電源装置を制御し、電圧を安定もしくは変更させることによって正常状態に戻すことができる。また、情報処理装置１５０の外部に冷却装置が備えられているときは、ＣＰＵ１５４は、冷却装置を制御し、温度を正常範囲内に戻すことによって正常状態に戻すこともできる。さらに、ＣＰＵ１５４は、周辺回路１５８の一部を停止させることによって消費電力を制御し、正常状態に戻すこともできる。
【０１４０】
上述した所定の演算および種々の処置は、ユーザによって組まれたプログラムに従って実行される。すなわち、この情報処理装置１５０を利用するユーザは、上述したＣＰＵ１５４が行なう所定の演算および種々の処置に対応するプログラムを事前に作成し、記憶部１５６に記憶しておく。したがって、実際の使用状態に対応した設定や各種処置を行なうことができ、汎用性の高いシステムが実現される。
【０１４１】
内部バス１６４は、ＣＰＵ１５４、記憶部１５６、デジタルカウンタ１６８および検出回路１６２に接続され、各回路間でやり取りするデータを伝送する。
【０１４２】
情報処理装置１５０の動作仕様が固定されており、予めロック状態におけるデジタルカウンタのカウント値がある程度分かっている場合には、そのカウント値を記憶部１５６に記憶しておき、システム起動後やリセット後などにＣＰＵ１５４が記憶部１５６からそのカウント値を読出して、デジタルカウンタ１６８に設定するようにしてもよい。
【０１４３】
また、情報処理装置１５０が低電力モードに移行し、ＤＬＬ回路１５２が停止され、その後低電力モードから復帰する場合、あるいは内部クロックｉｎｔ．ＣＬＫの周波数が変更される場合、情報処理装置１５０は、それぞれ図１０，１１および図１２に示した実施の形態１におけるデジタルＰＬＬ回路１０の動作フローと同じ動作を実行する。
【０１４４】
また、情報処理装置１５０が搭載されるシステムが、たとえば、メモリカードを使用するシステムのような場合、メモリカードの装着有無によって外部回路１８０の容量が変化すると、システムクロックＳＹＳ．ＣＬＫの位相が変化するので、ＤＬＬ回路１５２を再度ロックさせる必要がある。
【０１４５】
この情報処理装置１５０においては、メモリカードの脱着があったときなど外部回路１８０の容量が大きく変化したとき、ＣＰＵ１５４は、デジタルカウンタ１６８から内部バス１６４を介して変化前のカウント値を読出し、そのカウント値を記憶部１５６に書込む。そして、再びメモリカードが脱着されて外部回路１８０の容量が元に戻るとき、ＣＰＵ１５４は、記憶部１５６から変化前に記憶したカウント値を読出し、そのカウント値を内部バス１６４を介してデジタルカウンタ１６８へ出力する。
【０１４６】
また、上述のメモリカードの脱着の場合のように、外部回路１８０の容量の変化がある程度決まっている場合には、外部回路１８０の容量が変化する前後のカウント値は、ある程度分かっていることが多い。そこで、メモリカードの脱着をＣＰＵ１５４によって検知し、予め記憶しておいたカウント値を記憶部１５６から読出してデジタルカウンタ１６８に設定するか、あるいは脱着による容量変化前のカウント値に基づいて所定の関数を用いて容量変化後のカウント値をＣＰＵ１５４によって算出し、デジタルカウンタ１６８に設定するようにしてもよい。
【０１４７】
こうすることで、頻繁にメモリカードの脱着がなされる場合などにおいて、メモリカード脱着後のロック動作による待ち時間が短縮され、処理性能の向上およびロック動作に要する消費電力が削減される。
【０１４８】
また、情報処理装置にＤＬＬ回路が複数存在する場合は、デジタルＰＬＬ回路における実施の形態２と同様に、ロック状態にあるＤＬＬ回路のカウント値をこれからロックする他方のＤＬＬ回路に設定するようにしてもよい。これによって、一方のＤＬＬ回路の動作条件が変更されるとき、ロック時間が短縮され、処理性能の向上やロック動作に要していた消費電力が削減される。
【０１４９】
なお、上述した実施の形態５では、ＤＬＬ回路は、システムクロックＳＹＳ．ＣＬＫに用いられているが、外部から供給されるシステムクロックＳＹＳ．ＣＬＫを基準として、ＣＰＵ１５４や周辺回路１５８において用いられる内部クロックをシステムクロックＳＹＳ．ＣＬＫに同期させるためにＤＬＬ回路が用いられる場合であっても、同様のことが実現できる。
【０１５０】
以上のように、実施の形態５による情報処理装置１５０によれば、ＤＬＬ回路１５２におけるデジタルカウンタのカウント値をユーザからの指示に基づいてＣＰＵ１５４から適切に設定できるようにしたので、ＤＬＬ回路１５２の動作状態の変更に応じて柔軟に適切な設定を行なうことができる。そして、その結果、ＤＬＬ回路１５２の動作を早期に安定化させることができる。
【０１５１】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５２】
【発明の効果】
この発明による情報処理装置によれば、クロック生成回路もしくはクロック遅延回路に対してクロック生成回路またはクロック遅延回路の動作を早期に安定化させる設定をユーザができるようにしたので、クロック生成回路またはクロック遅延回路の動作状態の変更に応じて適切かつ柔軟な設定を行なうことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による情報処理装置の要部を概略的に説明する機能ブロック図である。
【図２】 図１に示す逓倍回路を機能的に説明する機能ブロック図である。
【図３】 図１に示す位相同期回路を機能的に説明する機能ブロック図である。
【図４】 図２，図３に示すディレイラインの構成を示す回路図である。
【図５】 図４に示す遅延素子の構成を示す回路図である。
【図６】 カウント値がＣＰＵから設定されない場合の逓倍回路の動作を説明する動作波形図である。
【図７】 カウント値がＣＰＵから設定された場合の逓倍回路の動作を説明する動作波形図である。
【図８】 カウント値がＣＰＵから設定されない場合の位相同期回路の動作を説明する動作波形図である。
【図９】 カウント値がＣＰＵから設定された場合の位相同期回路の動作を説明する動作波形図である。
【図１０】 情報処理装置が低電力モードに移行する際のフローチャートである。
【図１１】 情報処理装置が低電力モードから復帰する際のフローチャートである。
【図１２】 基準クロックの周波数が変更される場合のフローチャートである。
【図１３】 逓倍比が変更される場合のフローチャートである。
【図１４】 この発明の実施の形態２による情報処理装置の要部を概略的に説明するための機能ブロック図である。
【図１５】 この発明の実施の形態３による情報処理措置の要部を概略的に説明するための機能ブロック図である。
【図１６】 図１５に示す情報処理措置の変形例を示す図である。
【図１７】 この発明の実施の形態４による情報処理装置の要部を概略的に説明する機能ブロック図である。
【図１８】 図１７に示す逓倍回路を機能的に説明する機能ブロック図である。
【図１９】 この発明の実施の形態５による情報処理装置の要部を概略的に説明する機能ブロック図である。
【符号の説明】
１，１Ａ〜１Ｄ，１５０ 情報処理装置、１０，１０Ａ，１１０ デジタルＰＬＬ回路、１２，１１２，１５４ ＣＰＵ、１３，１５６ 記憶部、１４，１１４，１５８ 周辺回路、１６，１１６ 選択回路、１８，１６４ 内部バス、２０，２０Ａ，１２０ 逓倍回路、２２，１２２ 位相同期回路、２４，２４Ａ，１６２ 検出回路、３０，４２，１６６ ディレイライン、３２，４４，１６８デジタルカウンタ、３４，４６，１７０ 位相比較器、３６，５６ ＯＲゲート、３８，５２，５４ ＡＮＤゲート、４０ コントローラ、５８，Ｉｖ１〜Ｉｖ３ インバータ、６０ パルスカウンタ、１５２ ＤＬＬ回路、１６０ バッファ、１８０ 外部回路、ＤＥ 遅延素子、ＮＤ ノード、Ｐ１〜Ｐ４ ＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ４ ＮチャネルＭＯＳトランジスタ。
【発明の属する技術分野】
この発明は、クロック生成回路を備えた情報処理装置およびクロック遅延回路を備えた情報処理装置に関し、特に、デジタルカウンタを制御することによって発振周波数および出力クロックの位相を制御するクロック生成回路を備えた情報処理装置、およびデジタルカウンタを制御することによって出力クロックの位相を制御するクロック遅延回路を備えた情報処理装置に関する。
【０００２】
【従来の技術】
近年の情報処理装置の高速化に伴い、基準クロックに同期した、基準クロックと同一または逓倍の周波数を有するクロックを生成するＰＬＬ（Phase Locked Loop）回路は、高速の同期処理を行なう情報処理装置におけるクロック生成回路として必須の回路となっている。
【０００３】
従来、ＰＬＬ回路は、電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillation circuit）の制御電圧を保持するキャパシタの電圧を制御することによって発振周波数を制御するアナログ型ＰＬＬ回路が広く用いられていた。しかしながら、アナログ型ＰＬＬ回路は、近年の情報処理装置に要求される低電圧下での制御が困難であり、その他ノイズに弱い、動作が安定化するまでの待ち時間（動作が安定化した状態は「ロック状態」とも称され、ロック状態になるまでの待ち時間は「ロック時間」とも称される。）が非常に長い、といった欠点を有していた。
【０００４】
そこで、アナログ型ＰＬＬ回路の欠点を解消するものとして、インバータを複数個直列に接続した遅延回路（以下、「ディレイライン」とも称する。）による遅延量をデジタルカウンタを用いて制御し、発振周波数および出力クロックの位相を制御するデジタル型ＰＬＬ回路が、本願発明者らによって提案されている（非特許文献１）。
【０００５】
このデジタル型ＰＬＬ回路においては、ロック動作前のデジタルカウンタのカウント値は０（ディレイラインによる遅延時間が最小）であり、基準クロックの２周期ごとに１ずつカウント値が加算される。カウント値に比例してディレイラインの遅延時間は大きくなり、それに応じて出力クロックのパルス幅が大きくなる。そして、出力クロックが基準クロックに対して所定の逓倍比となったとき、ＰＬＬ回路はロック状態となり、カウント値の加算が停止する。
【０００６】
このため、ロック時間に関しては、アナログ型ＰＬＬ回路と比較すれば改善されているものの、それでも多くの待ち時間が発生する。たとえば、デジタルカウンタが１０ビットで構成されている場合、最大で２×２10＝２０４８サイクルが必要となる。そして、ＰＬＬ回路の動作中に周波数が変更される場合、あるいは低電力モードにおいてＰＬＬ回路が停止され、その後低電力モードが解除されてＰＬＬ回路が再起動される場合などには、再びロック動作を行なう必要があり、その度にロック時間分の待ち時間が発生する。
【０００７】
そこで、デジタルＰＬＬ回路の内部に演算器を備え、この演算器によってロック動作時におけるカウント値を算出し、デジタルカウンタに設定することによってロック時間を短縮することができるクロック生成回路が特開２０００−２４４３０９号公報（特許文献１）に開示されている。
【０００８】
一方、デジタル型ＰＬＬ回路において、システムの評価時に何らかの動作不良が発生した場合、その原因がＰＬＬ回路によるものであるか否かを究明するため、デジタルカウンタの状態値すなわち位相調整値を外部の診断プロセッサからモニタすることができる情報処理装置が特開平１１−３４０８２３号公報（特許文献２）に開示されている。
【０００９】
また、デジタル型ＰＬＬ回路と類似する構成を有する回路として、ＤＬＬ（Delay Locked Loop）回路が一般に知られている。ＤＬＬ回路は、ＬＳＩがシステムに搭載される場合、ＬＳＩが搭載されるシステムのシステムクロックとＬＳＩの内部回路に供給されるクロックとの位相を合わせる回路であって、ＬＳＩ内部に備えられる。このＤＬＬ回路についても、上述したデジタル型ＰＬＬ回路と同様に、インバータを複数個直列に接続したディレイラインが設けられ、ディレイラインによる遅延量をデジタルカウンタを用いて制御することによって、クロックの位相調整が行なわれる。
【００１０】
【特許文献１】
特開２０００−２４４３０９号公報
【００１１】
【特許文献２】
特開平１１−３４０８２３号公報
【００１２】
【非特許文献１】
石見幸一、他２名，「低電圧化に向けたフルデジタルＰＬＬの開発」，信学技報，社団法人電子情報通信学会，１９９７年６月，Ｖｏｌ．９７，Ｎｏ．１０６，ｐ．２９−３６
【００１３】
【発明が解決しようとする課題】
ＰＬＬ回路においてロック時間が長いと、動作周波数が頻繁に変更されたり、頻繁に低電力モードに移行するなど、ＰＬＬ回路の動作状態が頻繁に変更される場合には、情報処理装置としての性能低下を招き、また、ロック状態になるまでの処理においても電力が消費されるため、低消費電力化が阻害される。
【００１４】
上述した特開２０００−２４４３０９号公報（特許文献１）に記載されたクロック生成回路（ＰＬＬ回路）は、上述した問題を解決するものであるが、一方、ＰＬＬ回路の動作状態の変更は、基準クロック周波数の変更、逓倍比の変更、電力モードの変更、電源電圧の変更、使用される温度環境の変更など、そのＰＬＬ回路が搭載される情報処理装置の動作仕様および動作環境によって様々な変更が考えられ、このような様々な動作状態の変更に対して、情報処理装置を利用するユーザが適切かつ柔軟にＰＬＬ回路の設定を行なうことができることは重要である。
【００１５】
また、ディレイラインによる遅延量の制御範囲は有限であるところ、必要な遅延量が制御範囲を越えると、ＰＬＬ回路は誤動作する。定常状態においては、遅延量が制御範囲を越える可能性は低いが、急激な温度変化や電圧変化などが発生した場合には、遅延量が制御範囲を越える可能性がある。そこで、このような誤動作が発生したときは、その誤動作を検出し、さらに検出した上でその誤動作に対して適切な処置を行なうことが重要である。
【００１６】
なお、上述した状況は、ディレイラインを備えるデジタル型のＤＬＬ回路においても同様である。
【００１７】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、クロック生成回路の動作を早期に安定化するための設定をユーザが適切かつ柔軟に行なうことができる情報処理装置を提供することである。
【００１８】
また、この発明の別の目的は、クロック遅延回路の外部からクロック遅延回路の動作を早期に安定化するための設定をユーザが適切かつ柔軟に行なうことができる情報処理装置を提供することである。
【００１９】
【課題を解決するための手段】
この発明によれば、情報処理装置は、発振したクロック信号の発振周期を変化させ、基準クロック信号と同一または逓倍の周波数を有する内部クロック信号を生成するクロック生成回路と、外部からの指示に基づいて第１の初期値をクロック生成回路に設定する制御回路とを備え、クロック生成回路は、逓倍回路を含み、逓倍回路は、制御回路から第１の初期値を受け、第１の初期値を初期カウント値としてクロック信号の発振周期を規定する第１のカウント値を調整して出力する第１のカウンタと、第１のカウンタから第１のカウント値を受け、第１のカウント値に基づいてクロック信号を発振する発振回路とからなる。
【００２０】
また、この発明によれば、情報処理装置は、第１のクロック信号を遅延して第１のクロック信号を第２のクロック信号と同期させるクロック遅延回路と、外部からの指示に基づいてクロック遅延回路に初期値を設定する制御回路とを備え、クロック遅延回路は、第１のクロック信号の位相を第２のクロック信号の位相と比較する位相比較器と、位相比較器および制御回路からそれぞれ位相比較結果および初期値を受け、初期値を初期カウント値として、第１のクロック信号の遅延量を規定するカウント値を位相比較結果に基づいて調整し出力するカウンタと、カウンタからカウント値を受け、カウント値に基づいて第１のクロック信号を遅延する可変遅延回路とを含む。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２２】
［実施の形態１］
図１は、この発明の実施の形態１による情報処理装置の要部を概略的に説明する機能ブロック図である。
【００２３】
図１を参照して、情報処理装置１は、デジタルＰＬＬ回路１０と、ＣＰＵ（Central Processing Unit）１２と、記憶部１３と、周辺回路１４と、選択回路１６と、内部バス１８とを備える。デジタルＰＬＬ回路１０は、逓倍回路２０と、位相同期回路２２とを含む。
【００２４】
逓倍回路２０は、基準クロックＲＥＦ．ＣＬＫを受け、基準クロックＲＥＦ．ＣＬＫの４倍の周波数からなる逓倍クロックＮ−ＯＵＴを発生する。位相同期回路２２は、逓倍クロックＮ−ＯＵＴ、基準クロックＲＥＦ．ＣＬＫ、ならびに周辺回路１４およびＣＰＵ１２に供給される出力クロックＰＨＩを受け、出力クロックＰＨＩが基準クロックＲＥＦ．ＣＬＫと同期するように、逓倍クロックＮ−ＯＵＴの位相を調整してＰＬＬクロックＰＬＬ−ＯＵＴを出力する。
【００２５】
選択回路１６は、ＣＰＵ１２からクロック選択信号ＳＥＬを受け、クロック選択信号ＳＥＬがＨ（論理ハイ）レベルのとき、デジタルＰＬＬ回路１０によって生成されたＰＬＬクロックＰＬＬ−ＯＵＴを出力クロックＰＨＩとして周辺回路１４およびＣＰＵ１２へ出力する。また、選択回路１６は、クロック選択信号ＳＥＬがＬ（論理ロー）レベルのとき、基準クロックＲＥＦ．ＣＬＫを出力クロックＰＨＩとして周辺回路１４およびＣＰＵ１２へ出力する。
【００２６】
周辺回路１４は、図１に示されるデジタルＰＬＬ回路１０、選択回路１６、ＣＰＵ１２および記憶部１３を除く、この情報処理装置１におけるその他の回路を総括的に示したものである。
【００２７】
記憶部１３は、不揮発性の読み書き可能な記憶素子で構成され、たとえば、フラッシュメモリで構成される。記憶部１３は、ＣＰＵ１２が逓倍回路２０および位相同期回路２２から読出したカウント値を記憶する。また、記憶部１３は、ＣＰＵ１２が算出するカウント値の演算式も記憶する。
【００２８】
ＣＰＵ１２は、内部バス１８を介して逓倍回路２０、位相同期回路２２、記憶部１３および周辺回路１４とデータのやり取りを行なう。ＣＰＵ１２は、所定のタイミングで逓倍回路２０および位相同期回路２２から内部バス１８を介してカウント値を読出し、読出したカウント値を必要に応じて内部バス１８を介して記憶部１３に書込む。そして、ＣＰＵ１２は、デジタルＰＬＬ回路１０のロック動作時、記憶部１３から内部バス１８を介して読出したカウント値もしくは記憶部１３から内部バス１８を介して読出した所定の演算式に基づいて算出されたカウント値を、内部バス１８を介して逓倍回路２０および位相同期回路２２に設定する。なお、ＣＰＵの動作タイミングおよび所定の演算式については、後ほど個別具体的な動作説明の際に説明する。
【００２９】
また、ＣＰＵ１２は、システム起動時、クロック選択信号ＳＥＬを選択回路１６へＬレベルで出力し、デジタルＰＬＬ回路１０の動作が安定したとき、すなわちロック状態となったとき、クロック選択信号ＳＥＬをＨレベルにする。
【００３０】
内部バス１８は、ＣＰＵ１２、記憶部１３、周辺回路１４、逓倍回路２０および位相同期回路２２に接続され、各回路間でやり取りするデータを伝送する。
【００３１】
図２は、図１に示した逓倍回路２０を機能的に説明する機能ブロック図である。
【００３２】
図２を参照して、逓倍回路２０は、ディレイライン３０と、デジタルカウンタ３２と、位相比較器３４と、ＯＲゲート３６と、ＡＮＤゲート３８と、インバータＩｖ１と、コントローラ４０とを含む。
【００３３】
ディレイライン３０は、インバータＩｖ１からの出力信号を受け、デジタルカウンタ３２から受ける遅延信号／ＷＬによって規定される遅延時間だけ遅延して遅延クロックＤＬ−ＯＵＴを出力する。ＯＲゲート３６は、遅延クロックＤＬ−ＯＵＴおよびコントローラ４０から出力される信号ＤＬ−ＳＥＴの論理和を演算する。ＡＮＤゲート３８は、ＯＲゲート３６からの出力信号およびコントローラ４０から出力される信号ＤＬ−ＡＣＴの論理積を演算し、その演算結果を逓倍クロックＮ−ＯＵＴとして出力する。インバータＩｖ１は、逓倍クロックＮ−ＯＵＴを反転した信号をディレイライン３０へ出力する。
【００３４】
ディレイライン３０、ＯＲゲート３６、ＡＮＤゲート３８およびインバータＩｖ１は、リングオシレータを構成する。すなわち、ディレイライン３０、ＯＲゲート３６、ＡＮＤゲート３８およびインバータＩｖ１で構成されるループを一巡する間にその論理レベルが反転するように負のフィードバックループが構成され、これによって、リングオシレータは、ディレイライン３０による遅延時間の２倍の周期で発振する。
【００３５】
デジタルカウンタ３２は、位相比較器３４の比較結果に応じてカウント値を増減し、ディレイライン３０の遅延時間を規定する遅延信号／ＷＬをディレイライン３０へ出力する。また、デジタルカウンタ３２は、内部バス１８と接続され、図示されないＣＰＵ１２からの指示に応じてカウント値を内部バス１８へ出力し、また、ＣＰＵ１２から内部バス１８を介して受けたカウント値を内部にセットする。
【００３６】
位相比較器３４は、遅延クロックＤＬ−ＯＵＴの位相を基準クロックＲＥＦ．ＣＬＫの位相と比較し、位相が進んでいれば、カウント値の加算指令をデジタルカウンタ３２へ出力し、一方、位相が遅れていれば、カウント値の減算指令をデジタルカウンタ３２へ出力する。
【００３７】
コントローラ４０は、基準クロックＲＥＦ．ＣＬＫが立上がると信号ＤＬ−ＡＣＴ，ＤＬ−ＳＥＴをいずれもＨレベルにする。そして、コントローラ４０は、基準クロックＲＥＦ．ＣＬＫの立下がりに応じて信号ＤＬ−ＳＥＴをＬレベルにし、遅延クロックＤＬ−ＯＵＴの４パルス目（逓倍比が４のとき）の立下がりに応じて信号ＤＬ−ＡＣＴをＬレベルにする。すなわち、基準クロックＲＥＦ．ＣＬＫの立上がりに同期して信号ＤＬ−ＳＥＴがＨレベルとなるので、リングオシレータは、そのタイミングで初期化される。そして、信号ＤＬ−ＡＣＴが立下がると、リングオシレータの発振が止まる。
【００３８】
図３は、図１に示した位相同期回路２２を機能的に説明する機能ブロック図である。
【００３９】
図３を参照して、位相同期回路２２は、ディレイライン４２と、デジタルカウンタ４４と、位相比較器４６とを含む。ディレイライン４２は、逓倍回路２０から逓倍クロックＮ−ＯＵＴを受け、デジタルカウンタ４４から受ける遅延信号／ＷＬによって規定される遅延時間だけ逓倍クロックＮ−ＯＵＴを遅延してＰＬＬクロックＰＬＬ−ＯＵＴを出力する。
【００４０】
デジタルカウンタ４４は、位相比較器４６の比較結果に応じてカウント値を増減し、ディレイライン４２の遅延時間を規定する遅延信号／ＷＬをディレイライン４２へ出力する。また、デジタルカウンタ４４は、内部バス１８と接続され、図示されないＣＰＵ１２からの指示に応じてカウント値を内部バス１８へ出力し、また、ＣＰＵ１２から内部バス１８を介して受けたカウント値を内部にセットする。
【００４１】
位相比較器４６は、出力クロックＰＨＩの位相を基準クロックＲＥＦ．ＣＬＫの位相と比較し、位相が進んでいれば、カウント値の加算指令をデジタルカウンタ４４へ出力し、一方、位相が遅れていれば、カウント値の減算指令をデジタルカウンタ４４へ出力する。
【００４２】
図４は、図２，図３に示したディレイライン３０，４２の構成を示す回路図である。
【００４３】
図４を参照して、ディレイライン３０（４２）は、直列接続されたｎ段（ｎは２以上の自然数）の遅延素子ＤＥ（０）〜ＤＥ（ｎ）からなる。各遅延素子ＤＥ（ｉ）は、図示されないデジタルカウンタ３２（４４）から受ける遅延信号／ＷＬ（ｉ）がＬレベルのとき、逓倍クロックＮ−ＯＵＴの反転クロック／Ｎ−ＯＵＴを次段の遅延素子ＤＥ（ｉ−１）へ出力し、遅延信号／ＷＬ（ｉ）がＨレベルのとき、前段の遅延素子ＤＥ（ｉ＋１）から受ける信号を次段の遅延素子ＤＥ（ｉ−１）へ出力する。なお、第１段目の遅延素子ＤＥ（ｎ）においては、常時Ｌレベルの信号が前段の遅延素子から受ける信号に対応する。
【００４４】
デジタルカウンタ３２（４４）は、カウント値に基づいて遅延信号／ＷＬ（０）〜／ＷＬ（ｎ）のいずれか１つをＬレベルにして出力する。そうすると、Ｌレベルの遅延信号／ＷＬ（ｉ）を受けた遅延素子ＤＥ（ｉ）においてのみ反転クロック／Ｎ−ＯＵＴが次段の遅延素子ＤＥ（ｉ−１）へ出力され、以降の遅延素子に伝達される。すなわち、Ｌレベルの遅延信号／ＷＬ（ｉ）を受けた遅延素子ＤＥ（ｉ）からディレイライン３０（４２）に反転クロック／Ｎ−ＯＵＴが取込まれるので、遅延信号／ＷＬ（０）〜／ＷＬ（ｎ）によって反転クロック／Ｎ−ＯＵＴの取込位置を変えることにより、ディレイライン３０（４２）の遅延量が調整される。
【００４５】
図５は、図４に示した遅延素子ＤＥの構成を示す回路図である。
図５を参照して、遅延素子ＤＥは、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４と、ＮチャネルＭＯＳトランジスタＮ１〜Ｎ４と、インバータＩｖ２，Ｉｖ３と、電源ノードＶｄｄと、接地ノードＧＮＤと、ノードＮＤとからなる。
【００４６】
ＰチャネルＭＯＳトランジスタＰ１は、電源ノードＶｄｄとＰチャネルＭＯＳトランジスタＰ２との間に接続され、インバータＩｖ２からの出力信号をゲートに受ける。ＰチャネルＭＯＳトランジスタＰ２は、ＰチャネルＭＯＳトランジスタＰ１とノードＮＤとの間に接続され、前段の遅延素子ＤＥからの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１は、ノードＮＤとＮチャネルＭＯＳトランジスタＮ２との間に接続され、逓倍クロックＮ−ＯＵＴの反転クロック／Ｎ−ＯＵＴをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２は、ＮチャネルＭＯＳトランジスタＮ１と接地ノードＧＮＤとの間に接続され、インバータＩｖ２からの出力信号をゲートに受ける。インバータＩｖ２は、遅延信号／ＷＬを反転した信号を出力する。
【００４７】
ＰチャネルＭＯＳトランジスタＰ３は、電源ノードＶｄｄとＰチャネルＭＯＳトランジスタＰ４との間に接続され、遅延信号／ＷＬをゲートに受ける。ＰチャネルＭＯＳトランジスタＰ４は、ＰチャネルＭＯＳトランジスタＰ３とノードＮＤとの間に接続され、反転クロック／Ｎ−ＯＵＴをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ３は、ノードＮＤとＮチャネルＭＯＳトランジスタＮ４との間に接続され、前段の遅延素子ＤＥからの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ４は、ＮチャネルＭＯＳトランジスタＮ３と接地ノードＧＮＤとの間に接続され、遅延信号／ＷＬをゲートに受ける。インバータＩｖ３は、ノードＮＤ上の信号を反転した信号を出力する。
【００４８】
遅延素子ＤＥは、遅延信号／ＷＬがＬレベルのとき、反転クロック／Ｎ−ＯＵＴを２段のインバータで遅延して出力する。一方、遅延素子ＤＥは、遅延信号／ＷＬがＨレベルのとき、前段の遅延素子からの出力信号を２段のインバータで遅延して出力する。
【００４９】
図６，７は、逓倍回路２０の動作を説明する動作波形図である。図６，７は、システム起動直後からの動作波形が示されており、図６は、比較のため、カウント値がＣＰＵ１２から設定されない場合の動作波形図を示し、図７は、カウント値がＣＰＵ１２から設定された場合の動作波形図を示す。
【００５０】
まず、図６を参照して、時刻Ｔ１前においては、逓倍回路２０は初期状態にあり、デジタルカウンタ３２のカウント値は０である。時刻Ｔ１において、基準クロックＲＥＦ．ＣＬＫが立上がるとリングオシレータが発振し、遅延クロックＤＬ−ＯＵＴおよび逓倍クロックＮ−ＯＵＴが出力される。ここで、カウント値０であるので、ディレイラインの遅延時間は最小であり、発振周期は最小である。
【００５１】
位相比較器３４は、遅延クロックＤＬ−ＯＵＴの４パルス目の立下がりと時刻Ｔ２における基準クロックＲＥＦ．ＣＬＫの立上がりとの位相を比較し、遅延クロックＤＬ−ＯＵＴの位相が進んでいるので、デジタルカウンタ３２へカウント値の加算指令を出力する。
【００５２】
時刻Ｔ２において、基準クロックＲＥＦ．ＣＬＫが立上がると、再びリングオシレータが発振し、前回よりも周期が長い遅延クロックＤＬ−ＯＵＴおよび逓倍クロックＮ−ＯＵＴが出力される。しかしながら、遅延クロックＤＬ−ＯＵＴの位相がまだ進んでいるので、位相比較器３４は、デジタルカウンタ３２へカウント値の加算指令をさらに出力する。
【００５３】
時刻Ｔ３において、基準クロックＲＥＦ．ＣＬＫが立上がると、再びリングオシレータが発振し、前回よりもさらに周期が長い遅延クロックＤＬ−ＯＵＴおよび逓倍クロックＮ−ＯＵＴが出力される。
【００５４】
そして、時刻Ｔ４において、遅延クロックＤＬ−ＯＵＴの４パルス目の立下がりが基準クロックＲＥＦ．ＣＬＫの立上がりと一致すると、逓倍回路２０はロック状態となり、デジタルカウンタ３２は、カウント値の加算を停止する。このとき、逓倍クロックＮ−ＯＵＴの周波数は、基準クロックＲＥＦ．ＣＬＫの周波数の丁度４倍となる。
【００５５】
一方、図７を参照して、システム起動直後の時刻Ｔ１において、たとえばシステム停止直前のカウント値がＣＰＵ１２から設定されると、逓倍クロックＮ−ＯＵＴは、時刻Ｔ１からほぼ所望通りの周波数で出力される。
【００５６】
そして、時刻Ｔ２において、遅延クロックＤＬ−ＯＵＴの４パルス目の立下がりが基準クロックＲＥＦ．ＣＬＫの立上がりと一致し、逓倍回路２０は、早期にロック状態となる。
【００５７】
図８，９は、位相同期回路２２の動作を説明する動作波形図である。図８，９も、システム起動直後からの動作波形が示されており、図８は、比較のため、カウント値がＣＰＵ１２から設定されない場合の動作波形図を示し、図９は、カウント値がＣＰＵ１２から設定された場合の動作波形図を示す。
【００５８】
まず、図８を参照して、矢印で結ばれる各クロックのパルスが逓倍回路２０において発生した同一のパルスに対応している。また、逓倍クロックＮ−ＯＵＴについては、所定の周波数で出力され始める時刻Ｔ１以降からの信号波形が示されており、ＰＬＬクロックＰＬＬ−ＯＵＴおよび出力クロックＰＨＩについては、図示される逓倍クロックＮ−ＯＵＴに対応する信号波形が示されている。
【００５９】
時刻Ｔ２において、位相比較器４６は、出力クロックＰＨＩの位相を基準クロックＲＥＦ．ＣＬＫの位相と比較し、出力クロックＰＨＩの位相が進んでいるので、カウント値の加算指令をデジタルカウンタ４４へ出力する。時刻Ｔ３においても、出力クロックＰＨＩの位相が基準クロックＲＥＦ．ＣＬＫの位相よりも進んでいるので、位相比較器４６は、カウント値の加算指令をデジタルカウンタ４４へさらに出力する。
【００６０】
そして、時刻Ｔ４において、出力クロックＰＨＩの位相が基準クロックＲＥＦ．ＣＬＫの位相と一致すると、位相同期回路２２はロック状態となり、デジタルカウンタ４４は、カウント値の加算を停止する。
【００６１】
一方、図９を参照して、時刻Ｔ１における位相同期回路２２の状態は、図８における時刻Ｔ１の状態に対応しており、時刻Ｔ１において、システム停止直前のカウント値がＣＰＵ１２から設定されると、ＰＬＬクロックＰＬＬ−ＯＵＴは、出力当初からほぼ所望通りの位相遅れで出力される。そして、時刻Ｔ２において、出力クロックＰＨＩの位相が基準クロックＲＥＦ．ＣＬＫの位相と一致し、位相同期回路２２は、早期にロック状態となる。
【００６２】
デジタルＰＬＬ回路１０が搭載される情報処理装置１の動作仕様が固定されており、予めロック状態におけるデジタルカウンタのカウント値がある程度分かっている場合には、そのカウント値を記憶部１３に記憶しておき、システム起動後やリセット後などにＣＰＵ１２が記憶部１３からそのカウント値を読出して、内部バス１８を介して逓倍回路２０および位相同期回路２２にカウント値を設定するようにしてもよい。
【００６３】
これによって、システム起動時やリセット時のロック時間を短くすることができ、特に、頻繁にリセットが行なわれるシステムにおいては、処理性能が向上し、ロック動作時に消費されていた電力も削減できる。
【００６４】
図１０，１１は、情報処理装置１が低電力モードに移行し、デジタルＰＬＬ回路１０が停止される場合のフローチャートである。図１０は、情報処理装置１が低電力モードに移行する際のフローチャートであり、図１１は、情報処理装置１が低電力モードから復帰する際のフローチャートである。
【００６５】
図１０を参照して、情報処理装置１において低電力モードが指示されると（ステップＳ１）、ＣＰＵ１２は、逓倍回路２０および位相同期回路２２それぞれのデジタルカウンタ３２，４４から内部バス１８を介してカウント値を読込む（ステップＳ２）。そして、ＣＰＵ１２は、読込んだカウント値を内部バス１８を介して記憶部１３に書込む（ステップＳ３）。
【００６６】
次いで、ＣＰＵ１２は、選択回路１６へ出力するクロック選択信号ＳＥＬをＬレベルで出力し、それに応じて、選択回路１６は、基準クロックＲＥＦ．ＣＬＫを出力クロックＰＨＩとして出力する（ステップＳ４）。そして、ＣＰＵ１２は、デジタルＰＬＬ回路１０に対して動作の停止指令を出力する（ステップＳ５）。
【００６７】
図１１を参照して、低電力モードの解除が指示されると（ステップＳ１１）、ＣＰＵ１２は、低電力モード移行時に記憶部１３に記憶したカウント値を記憶部１３から内部バス１８を介して読込む（ステップＳ１２）。そして、ＣＰＵ１２は、読込んだカウント値を内部バス１８を介して逓倍回路２０および位相同期回路２２それぞれのデジタルカウンタ３２，４４に書込む（ステップＳ１３）。
【００６８】
次いで、ＣＰＵ１２は、デジタルＰＬＬ回路１０に対して動作の開始指令を出力する（ステップＳ１４）。そして、ＣＰＵ１２は、選択回路１６へ出力するクロック選択信号ＳＥＬをＨレベルとし、選択回路１６は、ＰＬＬクロックＰＬＬ−ＯＵＴを出力クロックＰＨＩとして出力する（ステップＳ１５）。
【００６９】
このように、低電力モードでデジタルＰＬＬ回路１０が一旦停止し、再度動作するときにおいても、ロック時間が短くなることによって低電力モードからの復帰動作が速くなり、復帰動作に要する電力も削減できる。
【００７０】
図１２は、基準クロックＲＥＦ．ＣＬＫの周波数が変更される場合のフローチャートである。
【００７１】
図１２を参照して、基準クロックＲＥＦ．ＣＬＫの周波数が変更される前に、ＣＰＵ１２は、逓倍回路２０のデジタルカウンタ３２から内部バス１８を介してカウント値を読込む（ステップＳ２１）。そして、ＣＰＵ１２は、選択回路１６へ出力するクロック選択信号ＳＥＬをＬレベルで出力し、それに応じて、選択回路１６は、基準クロックＲＥＦ．ＣＬＫを出力クロックＰＨＩとして出力する（ステップＳ２２）。
【００７２】
ＣＰＵ１２は、基準クロックＲＥＦ．ＣＬＫの周波数を変更すると（ステップＳ２３）、周波数変更後のカウント値を算出するための演算式を記憶部１３から内部バス１８を介して読込み、その演算式を用いて周波数変更後のカウント値を算出する（ステップＳ２４）。この演算式は、下記（１）式にて示される。
【００７３】
ｘ１＝ｔ×ｉ／Δｄ−ｔ／Δｄ＋ｉ×ａ …（１）
ここで、「ｘ１」は周波数変更後のカウント値、「ｔ」はカウント値が０のときの逓倍クロックＮ−ＯＵＴの半周期、「ｉ」は周波数変更後の周期と周波数変更前の周期との比、「Δｄ」はカウント値が１増加したときのデジタルカウンタのディレイラインにおける遅延時間の増分、「ａ」はデジタルカウンタ３２から読込んだ周波数変更前のカウント値を表わす。
【００７４】
この式（１）は、次のようにして導かれる。周波数変更前および周波数変更後の逓倍クロックＮ−ＯＵＴの周期Ｔａ，Ｔｂは、それぞれ下記（２），（３）式にて示される。
【００７５】
Ｔａ＝２（ｔ＋ａΔｄ） …（２）
Ｔｂ＝２（ｔ＋ｘ１Δｄ） …（３）
ここで、ｉ＝Ｔｂ／Ｔａであるので、（１）式が導かれる。
【００７６】
この（１）式は、情報処理装置１を利用するユーザがプログラムすることができる。したがって、ユーザは、実際の使用状態において定数や式自体を調整することができ、柔軟かつ高精度なカウント値の設定が実現される。
【００７７】
ＣＰＵ１２は、ステップＳ２４においてカウント値を算出すると、内部バス１８を介して逓倍回路２０のデジタルカウンタ３２に算出したカウント値を書込む（ステップＳ２５）。そして、ＣＰＵ１２は、選択回路１６へ出力するクロック選択信号ＳＥＬをＨレベルとし、それに応じて、選択回路１６は、ＰＬＬクロックＰＬＬ−ＯＵＴを出力クロックＰＨＩとして出力する（ステップＳ２６）。
【００７８】
なお、上述したような厳密な演算をしなくても、たとえば、周波数が１／２に変更されるような場合には、ＣＰＵ１２は、変更前のカウント値を２倍して逓倍回路２０のデジタルカウンタ３２へ設定するようにしてもよい。
【００７９】
このように、基準クロックＲＥＦ．ＣＬＫの周波数が変更される場合においても、ロック時間が短くなることによって基準クロックＲＥＦ．ＣＬＫの変更が短時間で完了し、周波数変更動作に要する電力も削減される。
【００８０】
図１３は、逓倍比が変更される場合のフローチャートである。
図１３を参照して、逓倍比が変更される前に、ＣＰＵ１２は、逓倍回路２０のデジタルカウンタ３２から内部バス１８を介してカウント値を読込む（ステップＳ３１）。そして、ＣＰＵ１２は、選択回路１６へ出力するクロック選択信号ＳＥＬをＬレベルで出力し、それに応じて、選択回路１６は、基準クロックＲＥＦ．ＣＬＫを出力クロックＰＨＩとして出力する（ステップＳ３２）。
【００８１】
ＣＰＵ１２は、逓倍比を変更すると（ステップＳ３３）、逓倍比変更後のカウント値を算出するための演算式を記憶部１３から内部バス１８を介して読込み、その演算式を用いて逓倍比変更後のカウント値を算出する（ステップＳ３４）。この演算式は、下記（４）式にて示される。
【００８２】
ｘ２＝ｔ／（ｊΔｄ）−ｔ／Δｄ＋ａ／ｊ …（４）
ここで、「ｘ２」は逓倍比変更後のカウント値、「ｊ」は周波数変更後の逓倍比と周波数変更前の逓倍比との比、「ａ」はデジタルカウンタ３２から読込んだ逓倍比変更前のカウント値を表わす。
【００８３】
この式（４）は、次のようにして導かれる。逓倍比変更前および逓倍比変更後の逓倍クロックＮ−ＯＵＴの周期Ｔｃ，Ｔｄは、それぞれ下記（５），（６）式にて示される。
【００８４】
Ｔｃ＝２（ｔ＋ａΔｄ） …（５）
Ｔｄ＝２（ｔ＋ｘ２Δｄ） …（６）
ここで、変更前の逓倍比をｎ、変更後の逓倍比をＮとすると、ｊ＝Ｎ／ｎ、Ｔｃ×ｎ＝Ｔｄ×Ｎ（＝基準クロックＲＥＦ．ＣＬＫの周期）の関係があるので、（４）式が導かれる。
【００８５】
この（４）式も、（１）式と同様に、情報処理装置１を利用するユーザがプログラムすることができる。
【００８６】
ＣＰＵ１２は、ステップＳ３４においてカウント値を算出すると、内部バス１８を介して逓倍回路２０のデジタルカウンタ３２に算出したカウント値を書込む（ステップＳ３５）。そして、ＣＰＵ１２は、選択回路１６へ出力するクロック選択信号ＳＥＬをＨレベルとし、それに応じて、選択回路１６は、ＰＬＬクロックＰＬＬ−ＯＵＴを出力クロックＰＨＩとして出力する（ステップＳ３６）。
【００８７】
なお、上述したような厳密な演算をしなくても、たとえば、逓倍比が１／２に変更されるような場合には、ＣＰＵ１２は、変更前のカウント値を２倍して、逓倍回路２０のデジタルカウンタ３２へ設定するようにしてもよい。
【００８８】
このように、逓倍比が変更される場合においても、ロック時間が短くなることによって基準クロックＲＥＦ．ＣＬＫの変更が短時間で完了し、逓倍比変更動作に要する電力も削減される。
【００８９】
なお、上述した説明において、デジタルＰＬＬ回路１０は、クロック生成回路を構成し、ＣＰＵ１２は、制御回路を構成する。
【００９０】
また、記憶部１３は、不揮発性の読み書き可能な記憶素子とし、たとえば、フラッシュメモリで構成されるものとしたが、基準クロックの周波数および逓倍比の条件が一定のもとで情報処理装置１が使用される場合には、カウント値はほぼ安定した一定値となるので、記憶部１３をヒューズ回路によって構成し、ヒューズ回路をレーザトリミングすることによってカウント値を記憶させておくようにしてもよい。
【００９１】
また、上述した説明では、デジタルＰＬＬ回路１０は、基準クロックＲＥＦ．ＣＬＫの４倍の周波数からなるＰＬＬクロックＰＬＬ−ＯＵＴを生成したが、逓倍比は４に限られることはなく、それよりも小さな逓倍比または大きな逓倍比であってもよい。
【００９２】
以上のように、実施の形態１による情報処理装置１によれば、デジタルＰＬＬ回路１０におけるデジタルカウンタのカウント値をユーザからの指示に基づいてＣＰＵ１２から適切に設定できるようにしたので、デジタルＰＬＬ回路１０の動作状態の変更に応じて柔軟に適切な設定を行なうことができる。そして、その結果、デジタルＰＬＬ回路１０の動作を早期に安定化させることができる。
【００９３】
［実施の形態２］
図１４は、この発明の実施の形態２による情報処理装置の要部を概略的に説明するための機能ブロック図である。
【００９４】
図１４を参照して、情報処理装置１Ａは、実施の形態１による情報処理装置１の構成に加えて、デジタルＰＬＬ回路１１０と、ＣＰＵ１１２と、周辺回路１１４と、選択回路１１６とをさらに備える。デジタルＰＬＬ回路１１０は、逓倍回路１２０と、位相同期回路１２２とを含む。
【００９５】
この情報処理装置１Ａは、ＣＰＵが２個搭載されたマルチプロセッサシステムであり、ＣＰＵ１２，１１２に対応して、それぞれ独立したデジタルＰＬＬ回路１０，１１０が備えられている。ＣＰＵ１１２、選択回路１１６、逓倍回路１２０および位相同期回路１２２は、それぞれＣＰＵ１２、選択回路１６、逓倍回路２０および位相同期回路２２に対応して設けられ、その回路構成は同じである。そして、逓倍回路１２０、位相同期回路１２２、ＣＰＵ１１２および周辺回路１１４は、逓倍回路２０、位相同期回路２２、ＣＰＵ１２、周辺回路１４および記憶部１３とともに共通の内部バス１８に接続され、互いにデータのやり取りをすることができる。
【００９６】
デジタルＰＬＬ回路１０とデジタルＰＬＬ回路１１０とは、同一のシリコン基板上に形成され、また、同一の製造プロセスによって製造される。したがって、両回路の回路特性はほぼ一致し、両回路において逓倍比の設定が同じであるとき、両回路におけるカウント値はほぼ同じ値となる。
【００９７】
実施の形態２による情報処理装置１Ａにおいては、一方のＣＰＵから他方のＣＰＵ側のデジタルＰＬＬ回路のカウント値を読出したり、一方のＣＰＵから他方のＣＰＵ側のデジタルＰＬＬ回路に対してカウント値を設定することができる。たとえば、ＣＰＵ１２，１１２が異なる動作周波数で動作しているときであって、ＣＰＵ１１２の動作周波数をＣＰＵ１２の動作周波数に変更する場合、ＣＰＵ１２は、デジタルＰＬＬ回路１０のカウント値を読出し、読出したカウント値をデジタルＰＬＬ回路１１０へ設定する。
【００９８】
また、デジタルＰＬＬ回路１０は動作していて、停止していたデジタルＰＬＬ回路１１０が動作を開始する場合、ＣＰＵ１２は、デジタルＰＬＬ回路１０のカウント値を読出し、読出したカウント値をデジタルＰＬＬ回路１１０へ設定する。
【００９９】
なお、デジタルＰＬＬ回路１０のカウント値をＣＰＵ１１２が読出し、読出したカウント値をＣＰＵ１１２がデジタルＰＬＬ回路１１０に設定するようにしてもよい。
【０１００】
このように、実施の形態２による情報処理装置１Ａによれば、一方のデジタルＰＬＬ回路におけるデジタルカウンタのカウント値を他方のデジタルＰＬＬ回路におけるデジタルカウンタのカウント値に設定できるようにしたので、デジタルＰＬＬ回路の動作条件が変更されるとき、ロック時間が短縮され、処理性能の向上やロック動作に要していた消費電力が削減される。
【０１０１】
［実施の形態３］
実施の形態３による情報処理装置においては、デジタルＰＬＬ回路におけるデジタルカウンタのカウント値のオーバーフローまたはアンダーフローが検出され、異常を回避する適切な処置が実行される。
【０１０２】
図１５は、この発明の実施の形態３による情報処理措置の要部を概略的に説明するための機能ブロック図である。
【０１０３】
図１５を参照して、実施の形態３による情報処理装置１Ｂは、実施の形態１による情報処理装置１の構成において、検出回路２４をさらに備える。検出回路２４は、内部バス１８に接続され、逓倍回路２０におけるデジタルカウンタ３２のカウント値および位相同期回路２２におけるデジタルカウンタ４４のカウント値を内部バス１８を介してリアルタイムに受けて常時監視する。そして、検出回路２４は、カウント値がオーバーフローまたはアンダーフローしたことを検出すると、内部バス１８を介してＣＰＵ１２へ割込信号を出力し、さらに、図示されない外部端子へエラー信号ＥＲＲを出力する。
【０１０４】
ＣＰＵ１２は、検出回路２４から割込信号を受けると、様々な処置を実行することができる。たとえば、ＣＰＵ１２は、割込信号に応じてクロック選択信号ＳＥＬをＬレベルとし、出力クロックＰＨＩをＰＬＬクロックＰＬＬ−ＯＵＴから基準クロックＲＥＦ．ＣＬＫに切替えることができる。また、カウント値のオーバーフローまたはアンダーフローが解消するように逓倍比を変更することもできる。すなわち、オーバーフロー時は逓倍比を大きくし、アンダーフロー時は逓倍比を小さくする。
【０１０５】
さらに、ＣＰＵ１２は、内部電源発生装置や外部電源装置を制御し、電圧を安定もしくは変更させることによって正常状態に戻すこともできる。また、さらに、情報処理装置１Ｂの外部に冷却装置が備えられているときは、ＣＰＵ１２は、冷却装置を制御し、温度を正常範囲内に戻すことによって正常状態に戻すこともできる。また、さらに、ＣＰＵ１２は、周辺回路の一部を停止させることによって消費電力を制御し、正常状態に戻すこともできる。
【０１０６】
これらのＣＰＵ１２が行なう種々の処置は、ユーザによって組まれたプログラムに従って実行される。すなわち、この情報処理装置１Ｂを利用するユーザは、上述したＣＰＵ１２が行なう種々の処置に対応するプログラムを事前に作成し、記憶部１３に記憶しておく。したがって、実際の使用に際して発生する種々の異常に対してユーザが種々の対応策を立てることができ、汎用性の高いシステムが実現される。
【０１０７】
図１６は、図１５に示した情報処理措置の変形例を示す図である。
図１６を参照して、この情報処理装置１Ｃは、上述した情報処理装置１Ｂの構成において、検出回路２４に代えて検出回路２４Ａを備える。検出回路２４Ａは、逓倍回路２０、位相同期回路２２およびＣＰＵ１２と直接接続される。検出回路２４の機能は、情報処理装置１Ｂにおける検出回路２４と同じである。
【０１０８】
なお、情報処理装置１Ｂ，１Ｃでは、デジタルカウンタのカウント値を監視してカウント値のオーバーフローおよびアンダーフローを検出する専用の検出回路が備えられたが、そのような検出回路を備えず、ＣＰＵ１２が内部バス１８を介してカウント値をリアルタイムに取込み、ＣＰＵ１２がカウント値を常時監視してカウント値のオーバーフローおよびアンダーフローを検出するようにしてもよい。
【０１０９】
以上のように、実施の形態３による情報処理装置１Ｂ，１Ｃによれば、検出回路がデジタルＰＬＬ回路１０におけるデジタルカウンタのオーバーフローまたはアンダーフローを検出し、検出時は異常を回避するような処置をユーザからの指示に基づいてＣＰＵ１２が実行するようにしたので、デジタルＰＬＬ回路１０の誤動作が防止される。
【０１１０】
また、オーバーフローまたはアンダーフロー発生時は、外部へ通知するようにもしたので、当該情報処理装置１Ｂ，１Ｃを利用するユーザは、デジタルＰＬＬ回路１０の異常を検知することができ、適切な処置を施すことができる。
【０１１１】
［実施の形態４］
実施の形態４では、逓倍回路において生成される逓倍クロックのパルス数がカウントされ、そのパルス数からデジタルカウンタに設定する適切なカウント値が算出される。これによって、デジタルＰＬＬ回路の動作開始時に動作停止前のカウント値の記憶データがなくても、適切なカウント値がデジタルカウンタに設定される。
【０１１２】
図１７は、この発明の実施の形態４による情報処理装置の要部を概略的に説明する機能ブロック図である。
【０１１３】
図１７を参照して、情報処理装置１Ｄは、実施の形態１による情報処理装置１の構成に加えてパルスカウンタ６０をさらに備え、逓倍回路２０に代えて逓倍回路２０Ａを備える。
【０１１４】
逓倍回路２０Ａは、実施の形態１における逓倍回路２０が有する機能を備え、さらに、ＣＰＵ１２から内部バス１８を介してカウンタ固定信号ＦＩＸを受けると、デジタルカウンタのカウント値を固定して発振し、逓倍クロックＮ−ＯＵＴを出力する。
【０１１５】
パルスカウンタ６０は、逓倍回路２０Ａの出力ノードおよび内部バス１８に接続される。パルスカウンタ６０は、逓倍クロックＮ−ＯＵＴを受けてパルス数をカウントし、そのパルスカウント値を内部バス１８を介してＣＰＵ１２へ出力する。
【０１１６】
情報処理装置１Ｄにおいては、システム起動直後あるいはリセット直後でデジタルＰＬＬ回路の動作開始前、ＣＰＵ１２は、内部バス１８を介して逓倍回路２０Ａへカウンタ固定信号ＦＩＸをＨレベルで出力する。パルスカウンタ６０は、逓倍回路２０Ａにおいてカウント値が固定された状態で発振された逓倍クロックＮ−ＯＵＴを受け、基準クロックＲＥＦ．ＣＬＫ１周期における逓倍クロックＮ−ＯＵＴのパルス数をカウントする。そして、パルスカウンタ６０は、そのパルスカウント値を内部バス１８を介してＣＰＵ１２へ出力する。
【０１１７】
ＣＰＵ１２は、パルスカウント値を受けると、記憶部１３から内部バス１８を介して後述する演算式（７）を読込み、パルスカウント値を用いて逓倍回路２０Ａのデジタルカウンタに設定する初期カウント値を算出する。そして、ＣＰＵ１２は、算出した初期カウント値を内部バス１８を介して逓倍回路２０Ａへ出力し、併せてＨレベルで出力していたカウンタ固定信号ＦＩＸをＬレベルにする。
【０１１８】
初期カウント値を演算する演算式は、下記（７）式にて示される。
ｘ３＝ａ／ｎ×ｃ−ａ …（７）
ａ＝ｔ／Δｄ …（８）
ここで、「ｘ３」は初期カウント値、「ｃ」はカウントパルス数、「ｔ」はカウント値が０のときの逓倍クロックＮ−ＯＵＴの半周期、「Δｄ」はカウント値が１増加したときのデジタルカウンタのディレイラインにおける遅延時間の増分、「ｎ」は逓倍比を表わす。
【０１１９】
この（７）式は、次のようにして導かれる。基準クロックＲＥＦ．ＣＬＫの周期Ｔｅおよびロック後の逓倍クロックＮ−ＯＵＴの周期Ｔｆは、それぞれ下記（９），（１０）式にて示される。
【０１２０】
Ｔｅ＝２×ｔ×ｃ …（９）
Ｔｆ＝２（ｔ＋ｘ３Δｄ） …（１０）
ここで、Ｔｅ＝Ｔｆ×ｎの関係があるので、（７）式が導かれる。
【０１２１】
この（７）式も、情報処理装置１を利用するユーザがプログラムすることができる。したがって、ユーザは、実際の使用状態において定数や式自体を調整することができ、柔軟かつ高精度なカウント値の設定が実現される。
【０１２２】
なお、上述したような厳密な演算をしなくても、たとえば、逓倍比を４でデジタルＰＬＬ回路１０Ａを発振させるとき、基準クロックＲＥＦ．ＣＬＫ１周期における逓倍クロックＮ−ＯＵＴのパルス数が８パルスであったときは、カウント値を現在の２倍にして逓倍回路２０Ａのデジタルカウンタへ設定するようにしてもよい。
【０１２３】
図１８は、図１７に示した逓倍回路２０Ａを機能的に説明する機能ブロック図である。
【０１２４】
図１８を参照して、逓倍回路２０Ａは、図２に示した実施の形態１における逓倍回路２０の構成において、ＡＮＤゲート５２，５４と、ＯＲゲート５６と、インバータ５８とをさらに含む。
【０１２５】
ＡＮＤゲート５２は、インバータ５８および位相比較器３４からの出力信号の論理積を演算して出力する。ＡＮＤゲート５４は、インバータ５８およびコントローラ４０からの出力信号の論理積を演算し、その演算結果を信号ＤＬ−ＳＥＴとして出力する。ＯＲゲート５６は、コントローラ４０からの出力信号およびカウンタ固定信号ＦＩＸの論理和を演算し、その演算結果を信号ＤＬ−ＡＣＴとして出力する。インバータ５８は、カウンタ固定信号ＦＩＸを反転した信号を出力する。
【０１２６】
逓倍回路２０Ａにおいては、ＣＰＵ１２から内部バス１８を介して受けるカウンタ固定信号ＦＩＸがＨレベルになると、ＡＮＤゲート５２の出力信号は位相比較器３４からの出力信号に拘わらずＬレベルとなり、位相比較器３４からの出力信号がマスクされ、デジタルカウンタ３２のカウント値が固定される。また、ＡＮＤゲート５４およびＯＲゲート５６の出力信号である信号ＤＬ−ＳＥＴ，ＤＬ−ＡＣＴは、それぞれＬレベル，Ｈレベルとなり、ディレイライン３０、ＯＲゲート３６、ＡＮＤゲート３８およびインバータＩｖ１で構成されるリングオシレータが発振する。
【０１２７】
なお、上述した情報処理装置が同一システム内で同一周波数で使用されるときは、デジタルカウンタのカウント値はほぼ一定であると考えられる。そこで、パルスカウンタ６０で一度測定した値を記憶部１３で不揮発的に記憶しておけば、次に動作を開始するときはその値を使用すればよく、パルスカウンタ６０による新たな計測を行なう必要はない。
【０１２８】
そして、このような場合、記憶部１３については、上述したようにフラッシュメモリで構成するほか、ヒューズ回路によって構成し、ヒューズ回路内のヒューズ素子をレーザトリミングすることによって計測したカウント値を記憶させておくようにしてもよい。これによっても、パルスカウンタ６０で一度測定した値は不揮発的に記憶され、新たな計測を行なう必要はなくなる。
【０１２９】
以上のように、実施の形態４による情報処理装置１Ｄによれば、パルスカウンタ６０によって計測されたパルスカウント値を用いて適切なカウント値を演算するようにしたので、システム起動直後からデジタルＰＬＬ回路１０の動作を早期に安定化させることができ、ロック動作時に消費されていた電力も削減される。
【０１３０】
［実施の形態５］
図１９は、この発明の実施の形態５による情報処理装置の要部を概略的に説明する機能ブロック図である。
【０１３１】
図１９を参照して、情報処理装置１５０は、ＤＬＬ回路１５２と、ＣＰＵ１５４と、記憶部１５６と、周辺回路１５８と、バッファ１６０と、検出回路１６２と、内部バス１６４とを備える。ＤＬＬ回路１５２は、ディレイライン１６６と、デジタルカウンタ１６８と、位相比較器１７０とを含む。
【０１３２】
ＤＬＬ回路１５２は、実施の形態１で説明した位相同期回路２２と入出力信号が異なるのみで、その回路構成は同じである。すなわち、ディレイライン１６６は、内部クロックｉｎｔ．ＣＬＫを受け、デジタルカウンタ１６８から受ける遅延信号／ＷＬによって規定される遅延時間だけ内部クロックｉｎｔ．ＣＬＫを遅延してシステムクロックＳＹＳ．ＣＬＫを外部回路１８０へ出力する。
【０１３３】
また、デジタルカウンタ１６８は、位相比較器１７０の比較結果に応じてカウント値を増減し、ディレイライン１６６の遅延量を規定する遅延信号／ＷＬをディレイライン１６６へ出力する。また、デジタルカウンタ１６８は、内部バス１６４と接続され、ＣＰＵ１５４からの指示に応じてカウント値を内部バス１６４へ出力し、また、ＣＰＵ１５４から内部バス１６４を介して受けたカウント値を内部にセットする。
【０１３４】
また、位相比較器１７０は、外部回路１８０から受けるシステムクロックＳＹＳ．ＣＬＫの位相をＣＰＵ１５４および周辺回路１５８に供給される内部クロックの位相と比較し、位相が進んでいれば、カウント値の加算指令をデジタルカウンタ３２へ出力し、一方、位相が遅れていれば、カウント値の減算指令をデジタルカウンタ３２へ出力する。
【０１３５】
周辺回路１５８は、図１９に示されるＤＬＬ回路１５２、ＣＰＵ１５４、記憶部１５６、バッファ１６０および検出回路１６２を除く、この情報処理装置１５０におけるその他の回路を総括的に示したものである。
【０１３６】
記憶部１５６は、不揮発性の読み書き可能な記憶素子で構成され、たとえば、フラッシュメモリで構成される。記憶部１５６は、ＣＰＵ１５４がデジタルカウンタ１６８から読出したカウント値を記憶する。また、記憶部１５６は、ＣＰＵ１５４が算出するカウント値の演算式も記憶する。
【０１３７】
検出回路１６２は、デジタルカウンタ１６８のカウント値を内部バス１６４を介してリアルタイムに受けて常時監視する。そして、検出回路１６２は、カウント値がオーバーフローまたはアンダーフローしたことを検出すると、内部バス１６４を介してＣＰＵ１５４へ割込信号を出力し、さらに、外部回路１８０へエラー信号ＥＲＲを出力する。
【０１３８】
ＣＰＵ１５４は、内部バス１６４を介してデジタルカウンタ１６８、記憶部１５６および検出回路１６２とデータのやり取りを行なう。ＣＰＵ１５４は、所定のタイミングでデジタルカウンタ１６８から内部バス１６４を介してカウント値を読出し、読出したカウント値を必要に応じて内部バス１６４を介して記憶部１５６に書込む。そして、ＣＰＵ１５４は、ＤＬＬ回路１５２のロック動作時、記憶部１５６から内部バス１６４を介して読出したカウント値もしくは記憶部１５６から内部バス１６４を介して読出した所定の演算式に基づいて算出されたカウント値を、内部バス１６４を介してデジタルカウンタ１６８に設定する。
【０１３９】
また、ＣＰＵ１５４は、検出回路１６２から割込信号を受けると、様々な処置を実行することができる。たとえば、ＣＰＵ１５４は、内部電源発生装置や外部電源装置を制御し、電圧を安定もしくは変更させることによって正常状態に戻すことができる。また、情報処理装置１５０の外部に冷却装置が備えられているときは、ＣＰＵ１５４は、冷却装置を制御し、温度を正常範囲内に戻すことによって正常状態に戻すこともできる。さらに、ＣＰＵ１５４は、周辺回路１５８の一部を停止させることによって消費電力を制御し、正常状態に戻すこともできる。
【０１４０】
上述した所定の演算および種々の処置は、ユーザによって組まれたプログラムに従って実行される。すなわち、この情報処理装置１５０を利用するユーザは、上述したＣＰＵ１５４が行なう所定の演算および種々の処置に対応するプログラムを事前に作成し、記憶部１５６に記憶しておく。したがって、実際の使用状態に対応した設定や各種処置を行なうことができ、汎用性の高いシステムが実現される。
【０１４１】
内部バス１６４は、ＣＰＵ１５４、記憶部１５６、デジタルカウンタ１６８および検出回路１６２に接続され、各回路間でやり取りするデータを伝送する。
【０１４２】
情報処理装置１５０の動作仕様が固定されており、予めロック状態におけるデジタルカウンタのカウント値がある程度分かっている場合には、そのカウント値を記憶部１５６に記憶しておき、システム起動後やリセット後などにＣＰＵ１５４が記憶部１５６からそのカウント値を読出して、デジタルカウンタ１６８に設定するようにしてもよい。
【０１４３】
また、情報処理装置１５０が低電力モードに移行し、ＤＬＬ回路１５２が停止され、その後低電力モードから復帰する場合、あるいは内部クロックｉｎｔ．ＣＬＫの周波数が変更される場合、情報処理装置１５０は、それぞれ図１０，１１および図１２に示した実施の形態１におけるデジタルＰＬＬ回路１０の動作フローと同じ動作を実行する。
【０１４４】
また、情報処理装置１５０が搭載されるシステムが、たとえば、メモリカードを使用するシステムのような場合、メモリカードの装着有無によって外部回路１８０の容量が変化すると、システムクロックＳＹＳ．ＣＬＫの位相が変化するので、ＤＬＬ回路１５２を再度ロックさせる必要がある。
【０１４５】
この情報処理装置１５０においては、メモリカードの脱着があったときなど外部回路１８０の容量が大きく変化したとき、ＣＰＵ１５４は、デジタルカウンタ１６８から内部バス１６４を介して変化前のカウント値を読出し、そのカウント値を記憶部１５６に書込む。そして、再びメモリカードが脱着されて外部回路１８０の容量が元に戻るとき、ＣＰＵ１５４は、記憶部１５６から変化前に記憶したカウント値を読出し、そのカウント値を内部バス１６４を介してデジタルカウンタ１６８へ出力する。
【０１４６】
また、上述のメモリカードの脱着の場合のように、外部回路１８０の容量の変化がある程度決まっている場合には、外部回路１８０の容量が変化する前後のカウント値は、ある程度分かっていることが多い。そこで、メモリカードの脱着をＣＰＵ１５４によって検知し、予め記憶しておいたカウント値を記憶部１５６から読出してデジタルカウンタ１６８に設定するか、あるいは脱着による容量変化前のカウント値に基づいて所定の関数を用いて容量変化後のカウント値をＣＰＵ１５４によって算出し、デジタルカウンタ１６８に設定するようにしてもよい。
【０１４７】
こうすることで、頻繁にメモリカードの脱着がなされる場合などにおいて、メモリカード脱着後のロック動作による待ち時間が短縮され、処理性能の向上およびロック動作に要する消費電力が削減される。
【０１４８】
また、情報処理装置にＤＬＬ回路が複数存在する場合は、デジタルＰＬＬ回路における実施の形態２と同様に、ロック状態にあるＤＬＬ回路のカウント値をこれからロックする他方のＤＬＬ回路に設定するようにしてもよい。これによって、一方のＤＬＬ回路の動作条件が変更されるとき、ロック時間が短縮され、処理性能の向上やロック動作に要していた消費電力が削減される。
【０１４９】
なお、上述した実施の形態５では、ＤＬＬ回路は、システムクロックＳＹＳ．ＣＬＫに用いられているが、外部から供給されるシステムクロックＳＹＳ．ＣＬＫを基準として、ＣＰＵ１５４や周辺回路１５８において用いられる内部クロックをシステムクロックＳＹＳ．ＣＬＫに同期させるためにＤＬＬ回路が用いられる場合であっても、同様のことが実現できる。
【０１５０】
以上のように、実施の形態５による情報処理装置１５０によれば、ＤＬＬ回路１５２におけるデジタルカウンタのカウント値をユーザからの指示に基づいてＣＰＵ１５４から適切に設定できるようにしたので、ＤＬＬ回路１５２の動作状態の変更に応じて柔軟に適切な設定を行なうことができる。そして、その結果、ＤＬＬ回路１５２の動作を早期に安定化させることができる。
【０１５１】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５２】
【発明の効果】
この発明による情報処理装置によれば、クロック生成回路もしくはクロック遅延回路に対してクロック生成回路またはクロック遅延回路の動作を早期に安定化させる設定をユーザができるようにしたので、クロック生成回路またはクロック遅延回路の動作状態の変更に応じて適切かつ柔軟な設定を行なうことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による情報処理装置の要部を概略的に説明する機能ブロック図である。
【図２】 図１に示す逓倍回路を機能的に説明する機能ブロック図である。
【図３】 図１に示す位相同期回路を機能的に説明する機能ブロック図である。
【図４】 図２，図３に示すディレイラインの構成を示す回路図である。
【図５】 図４に示す遅延素子の構成を示す回路図である。
【図６】 カウント値がＣＰＵから設定されない場合の逓倍回路の動作を説明する動作波形図である。
【図７】 カウント値がＣＰＵから設定された場合の逓倍回路の動作を説明する動作波形図である。
【図８】 カウント値がＣＰＵから設定されない場合の位相同期回路の動作を説明する動作波形図である。
【図９】 カウント値がＣＰＵから設定された場合の位相同期回路の動作を説明する動作波形図である。
【図１０】 情報処理装置が低電力モードに移行する際のフローチャートである。
【図１１】 情報処理装置が低電力モードから復帰する際のフローチャートである。
【図１２】 基準クロックの周波数が変更される場合のフローチャートである。
【図１３】 逓倍比が変更される場合のフローチャートである。
【図１４】 この発明の実施の形態２による情報処理装置の要部を概略的に説明するための機能ブロック図である。
【図１５】 この発明の実施の形態３による情報処理措置の要部を概略的に説明するための機能ブロック図である。
【図１６】 図１５に示す情報処理措置の変形例を示す図である。
【図１７】 この発明の実施の形態４による情報処理装置の要部を概略的に説明する機能ブロック図である。
【図１８】 図１７に示す逓倍回路を機能的に説明する機能ブロック図である。
【図１９】 この発明の実施の形態５による情報処理装置の要部を概略的に説明する機能ブロック図である。
【符号の説明】
１，１Ａ〜１Ｄ，１５０ 情報処理装置、１０，１０Ａ，１１０ デジタルＰＬＬ回路、１２，１１２，１５４ ＣＰＵ、１３，１５６ 記憶部、１４，１１４，１５８ 周辺回路、１６，１１６ 選択回路、１８，１６４ 内部バス、２０，２０Ａ，１２０ 逓倍回路、２２，１２２ 位相同期回路、２４，２４Ａ，１６２ 検出回路、３０，４２，１６６ ディレイライン、３２，４４，１６８デジタルカウンタ、３４，４６，１７０ 位相比較器、３６，５６ ＯＲゲート、３８，５２，５４ ＡＮＤゲート、４０ コントローラ、５８，Ｉｖ１〜Ｉｖ３ インバータ、６０ パルスカウンタ、１５２ ＤＬＬ回路、１６０ バッファ、１８０ 外部回路、ＤＥ 遅延素子、ＮＤ ノード、Ｐ１〜Ｐ４ ＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ４ ＮチャネルＭＯＳトランジスタ。
Claims (17)
- 発振したクロック信号の発振周期を変化させ、基準クロック信号と同一または逓倍の周波数を有する内部クロック信号を生成するクロック生成回路と、
外部からの指示に基づいて第１の初期値を前記クロック生成回路に設定する制御回路とを備え、
前記クロック生成回路は、逓倍回路を含み、
前記逓倍回路は、
前記制御回路から前記第１の初期値を受け、前記第１の初期値を初期カウント値として前記クロック信号の発振周期を規定する第１のカウント値を調整して出力する第１のカウンタと、
前記第１のカウンタから前記第１のカウント値を受け、前記第１のカウント値に基づいて前記クロック信号を発振する発振回路とからなり、
前記第１のカウンタの第１のカウント値が所定範囲外になったことを検出し、その検出結果を前記制御回路へ通知する検出回路をさらに備え、
前記制御回路は、前記検出結果を受けると、さらに、当該情報処理装置の動作クロック信号を前記内部クロック信号に代えて前記基準クロック信号とする、情報処理装置。 - 前記制御回路は、システム起動時またはリセット時、予め保持する所定のカウント値を前記第１の初期値として前記第１のカウンタに設定する、請求項１に記載の情報処理装置。
- 前記制御回路は、前記クロック生成回路が停止し、その後、再度動作するとき、停止前に前記第１のカウンタから読込んだ第１のカウント値を前記第１の初期値として前記第１のカウンタに設定する、請求項１に記載の情報処理装置。
- 前記制御回路は、前記基準クロック信号の周波数が変更されるとき、変更前に前記第１のカウンタから読込んだ第１のカウント値と変更前後の前記基準クロック信号の周波数とに基づいて前記第１の初期値を算出し、前記算出した第１の初期値を前記第１のカウンタに設定する、請求項１に記載の情報処理装置。
- 前記制御回路は、前記基準クロック信号と前記内部クロック信号との逓倍比が変更されるとき、変更前に前記第１のカウンタから読込んだ第１のカウント値と変更前後の前記逓倍比とに基づいて前記第１の初期値を算出し、前記算出した第１の初期値を前記第１のカウンタに設定する、請求項１に記載の情報処理装置。
- 発振したクロック信号の発振周期を変化させ、基準クロック信号と同一または逓倍の周波数を有する内部クロック信号を生成するクロック生成回路と、
外部からの指示に基づいて第１の初期値を前記クロック生成回路に設定する制御回路とを備え、
前記クロック生成回路は、逓倍回路を含み、
前記逓倍回路は、
前記制御回路から前記第１の初期値を受け、前記第１の初期値を初期カウント値として前記クロック信号の発振周期を規定する第１のカウント値を調整して出力する第１のカウンタと、
前記第１のカウンタから前記第１のカウント値を受け、前記第１のカウント値に基づいて前記クロック信号を発振する発振回路とからなり、
前記第１のカウンタの第１のカウント値が所定範囲外になったことを検出し、その検出結果を前記制御回路へ通知する検出回路をさらに備え、
前記制御回路は、前記検出結果を受けると、さらに、前記第１のカウント値が前記所定範囲内に入る方向に前記基準クロック信号と前記内部クロック信号との逓倍比を変更する、情報処理装置。 - 前記検出回路は、前記検出結果を外部へさらに通知する、請求項１または請求項６に記載の情報処理装置。
- 発振したクロック信号の発振周期を変化させ、基準クロック信号と同一または逓倍の周波数を有する内部クロック信号を生成するクロック生成回路と、
外部からの指示に基づいて第１の初期値を前記クロック生成回路に設定する制御回路とを備え、
前記クロック生成回路は、逓倍回路を含み、
前記逓倍回路は、
前記制御回路から前記第１の初期値を受け、前記第１の初期値を初期カウント値として前記クロック信号の発振周期を規定する第１のカウント値を調整して出力する第１のカウンタと、
前記第１のカウンタから前記第１のカウント値を受け、前記第１のカウント値に基づいて前記クロック信号を発振する発振回路とからなり、
前記クロック信号のパルス数をカウントするパルスカウンタをさらに備え、
前記制御回路は、前記パルスカウンタによって所定期間にカウントされたパルスカウント値に基づいて前記第１の初期値を算出し、前記算出した第１の初期値を前記第１のカウンタに設定する、情報処理装置。 - データを記憶する記憶回路をさらに備え、
前記制御回路は、前記算出した第１の初期値を前記記憶回路へ書込み、システム起動時またはリセット時、前記記憶回路から読込んだ前記第１の初期値を前記第１のカウンタに設定する、請求項８に記載の情報処理装置。 - ヒューズ素子を含むヒューズ回路をさらに備え、
前記ヒューズ回路は、前記パルスカウント値に基づいて前記ヒューズ素子が切断され、
前記制御回路は、システム起動時またはリセット時、前記ヒューズ素子の切断状態に基づいて決定される前記パルスカウント値に基づいて前記第１の初期値を算出する、請求項８に記載の情報処理装置。 - 発振したクロック信号の発振周期を変化させ、基準クロック信号と同一または逓倍の周波数を有する内部クロック信号を生成するクロック生成回路と、
外部からの指示に基づいて第１の初期値を前記クロック生成回路に設定する制御回路とを備え、
前記クロック生成回路は、逓倍回路を含み、
前記逓倍回路は、
前記制御回路から前記第１の初期値を受け、前記第１の初期値を初期カウント値として前記クロック信号の発振周期を規定する第１のカウント値を調整して出力する第１のカウンタと、
前記第１のカウンタから前記第１のカウント値を受け、前記第１のカウント値に基づいて前記クロック信号を発振する発振回路とからなり、
前記クロック生成回路は、前記内部クロック信号の位相を前記基準クロック信号の位相と同期させる位相同期回路をさらに含み、
前記制御回路は、外部からの指示に基づいて第２の初期値を前記位相同期回路にさらに設定し、
前記位相同期回路は、
前記内部クロック信号の位相を前記基準クロック信号の位相と比較する位相比較器と、
前記位相比較器および前記制御回路からそれぞれ位相比較結果および前記第２の初期値を受け、前記第２の初期値を初期カウント値として、前記発振回路から受けるクロック信号の遅延量を規定する第２のカウント値を前記位相比較結果に基づいて調整し出力する第２のカウンタと、
前記第２のカウンタから前記第２のカウント値を受け、前記発振回路から受けるクロック信号を前記第２のカウント値に基づいて遅延して前記内部クロック信号を出力する可変遅延回路とからなり、
発振したもう１つのクロック信号の発振周期を変化させ、前記基準クロック信号と同一または逓倍の周波数を有するもう１つの内部クロック信号を生成するもう１つのクロック生成回路をさらに備え、
前記もう１つのクロック生成回路は、もう１つの逓倍回路を含み、
前記制御回路は、外部からの指示に基づいて第３の初期値を前記もう１つの逓倍回路にさらに設定し、
前記もう１つの逓倍回路は、
前記制御回路から前記第３の初期値を受け、前記第３の初期値を初期カウント値として前記もう１つのクロック信号の発振周期を規定する第３のカウント値を調整して出力する第３のカウンタと、
前記第３のカウンタから第３の前記カウント値を受け、前記第３のカウント値に基づいて前記もう１つのクロック信号を発振するもう１つの発振回路とからなり、
前記制御回路は、前記もう１つのクロック生成回路の動作設定が前記クロック生成回路と同じ条件に変更されるとき、変更前に前記第１のカウンタから読込んだ第１のカウント値に基づいて変更後の前記第３の初期値を算出し、前記算出した第３の初期値を前記第３のカウンタに設定する、情報処理装置。 - 前記制御回路は、システム起動時またはリセット時、予め保持する所定のカウント値を前記第２の初期値として前記第２のカウンタに設定する、請求項１１に記載の情報処理装置。
- 前記制御回路は、前記クロック生成回路が停止し、その後、再度動作するとき、停止前に前記第２のカウンタから読込んだ第２のカウント値を前記第２の初期値として前記第２のカウンタに設定する、請求項１１に記載の情報処理装置。
- 前記もう１つのクロック生成回路は、前記もう１つの内部クロック信号の位相を前記基準クロック信号の位相と同期させるもう１つの位相同期回路をさらに含み、
前記制御回路は、外部からの指示に基づいて第４の初期値を前記もう１つの位相同期回路にさらに設定し、
前記もう１つの位相同期回路は、
前記もう１つの内部クロック信号の位相を前記基準クロック信号の位相と比較するもう１つの位相比較器と、
前記もう１つの位相比較器および前記制御回路からそれぞれ位相比較結果および前記第４の初期値を受け、前記第４の初期値を初期カウント値として、前記もう１つの発振回路から受けるもう１つのクロック信号の遅延量を規定する第４のカウント値を前記位相比較結果に基づいて調整し出力する第４のカウンタと、
前記第４のカウンタから前記第４のカウント値を受け、前記もう１つの発振回路から受けるもう１つのクロック信号を前記第４のカウント値に基づいて遅延して前記もう１つの内部クロック信号を出力するもう１つの可変遅延回路とからなり、
前記制御回路は、前記もう１つのクロック生成回路の動作設定が前記クロック生成回路と同じ条件に変更されるとき、変更前に前記第２のカウンタから読込んだ第２のカウント値を前記第４の初期値として前記第４のカウンタに設定する、請求項１１に記載の情報処理装置。 - 第１のクロック信号を遅延して前記第１のクロック信号を第２のクロック信号と同期させるクロック遅延回路と、
外部からの指示に基づいて前記クロック遅延回路に初期値を設定する制御回路とを備え、
前記クロック遅延回路は、
前記第１のクロック信号の位相を前記第２のクロック信号の位相と比較する位相比較器と、
前記位相比較器および前記制御回路からそれぞれ位相比較結果および前記初期値を受け、前記初期値を初期カウント値として、前記第１のクロック信号の遅延量を規定するカウント値を前記位相比較結果に基づいて調整し出力するカウンタと、
前記カウンタから前記カウント値を受け、前記カウント値に基づいて前記第１のクロック信号を遅延する可変遅延回路とを含み、
第３のクロック信号を遅延して前記第３のクロック信号を第４のクロック信号と同期さ せるもう１つのクロック遅延回路をさらに備え、
前記制御回路は、外部からの指示に基づいてもう１つの初期値を前記もう１つのクロック遅延回路にさらに設定し、
前記もう１つのクロック遅延回路は、
前記第３のクロック信号の位相を前記第４のクロック信号の位相と比較するもう１つの位相比較器と、
前記もう１つの位相比較器および前記制御回路からそれぞれ位相比較結果および前記もう１つの初期値を受け、前記もう１つの初期値を初期カウント値として、前記第３のクロック信号の遅延量を規定するもう１つのカウント値を前記位相比較結果に基づいて調整し出力するもう１つのカウンタと、
前記もう１つのカウンタから前記もう１つのカウント値を受け、前記もう１つのカウント値に基づいて前記第３のクロック信号を遅延するもう１つの可変遅延回路とを含み、
前記制御回路は、前記もう１つのクロック遅延回路の動作設定が前記クロック遅延回路と同じ条件に変更されるとき、変更前に前記カウンタから読込んだカウント値を前記もう１つの初期値として前記もう１つのカウンタに設定する、情報処理装置。 - 前記制御回路は、前記クロック遅延回路が停止し、その後、再度動作するとき、停止前に前記カウンタから読込んだカウント値を前記初期値として前記カウンタに設定する、請求項１５に記載の情報処理装置。
- 前記制御回路は、前記負荷回路の負荷容量が変化し、その後、前記負荷容量が変化前の状態に復帰するとき、変化前に前記カウンタから読込んだカウント値を前記初期値として前記カウンタに設定する、請求項１５に記載の情報処理装置。
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