CN1266840C - 分别具备时钟生成电路和时钟延迟电路的信息处理装置 - Google Patents

分别具备时钟生成电路和时钟延迟电路的信息处理装置 Download PDF

Info

Publication number
CN1266840C
CN1266840C CNB2003101164000A CN200310116400A CN1266840C CN 1266840 C CN1266840 C CN 1266840C CN B2003101164000 A CNB2003101164000 A CN B2003101164000A CN 200310116400 A CN200310116400 A CN 200310116400A CN 1266840 C CN1266840 C CN 1266840C
Authority
CN
China
Prior art keywords
mentioned
circuit
count value
clock signal
counter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB2003101164000A
Other languages
English (en)
Other versions
CN1501583A (zh
Inventor
石见幸一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1501583A publication Critical patent/CN1501583A/zh
Application granted granted Critical
Publication of CN1266840C publication Critical patent/CN1266840C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Abstract

构成数字型PLL电路(10)的倍频电路(20)和相位同步电路(22)通过调整数字计数器的计数值分别调整倍频时钟(N-OUT)的振荡频率和相位。CPU(12)按照利用该信息处理装置的用户设置的程序，在倍频电路(20)的数字计数器中设定倍频电路(20)的振荡电路以与基准时钟(REF.CLK)为同一的或倍频的频率振荡用的计数值，在相位同步电路(22)的数字计数器中设定使输出时钟(PH1)的相位与基准时钟(REF.CLK)的相位同步用的计数值。

Description

分别具备时钟生成电路 和时钟延迟电路的信息处理装置
技术领域
本发明涉及具备时钟生成电路的信息处理装置和具备时钟延迟电路的信息处理装置，特别是涉及具备通过控制数字计数器来控制振荡频率和输出时钟的相位的时钟生成电路的信息处理装置和具备通过控制数字计数器来控制输出时钟的相位的时钟延迟电路的信息处理装置。
背景技术
伴随近年来的信息处理装置的高速化，生成与基准时钟同步的、具有与基准时钟为同一的或倍频的频率的时钟的PLL(相锁定环)电路成为作为进行高速的同步处理的信息处理装置中的时钟生成电路所必须的电路。
以往，对于PLL电路来说，广泛地使用了通过控制保持电压控制振荡电路(VCO)的控制电压的电容器的电压来控制振荡频率的模拟型PLL电路。但是，模拟型PLL电路进行近年来的信息处理装置中所要求的低电压下的控制是困难的，除此以外，还存在抗噪声的性能弱、到工作变得稳定为止的等待时间(也将工作变得稳定的状态称为「锁定状态」，将到成为锁定状态为止的等待时间称为「锁定时间」。)非常长等的缺点。
因此，作为消除模拟型PLL电路的缺点的电路，本申请的发明者门提出了使用数字计数器来控制以多个串联的方式连接了倒相器的延迟电路(以下也称为「延迟线」)的延迟量以控制振荡频率和输出时钟的相位的数字型PLL电路(石见幸一等，「适用于低电压下的全数字PLL的开发」，信学技报，社团法人电子信息通信学会，1997年6月，p.29-36)(ED97-45，SDM97-23，ICD97-35)。
在该数字型PLL电路中，锁定工作前的数字计数器的计数值为0(由延迟线得到的延迟时间为最小)，基准时钟的每2个周期，计数值加1。延迟线的延迟时间与计数值成比例地增大，与其相对应，输出时钟的脉冲宽度增大。而且，在输出时钟相对于基准时钟为规定的倍频比时，PLL电路成为锁定状态，停止计数值的加法运算。
因此，对于锁定时间来说，尽管与模拟型PLL电路相比得到了改善，但还是产生了较多的等待时间。例如，在以10位构成数字计数器的情况下，最大需要2×210＝2048循环。而且，在PLL电路的工作中变更频率的情况或在低功耗模式中停止PLL电路并在其后解除低功耗模式再次启动PLL电路等的情况下，必须再次进行锁定工作，每当进行锁定工作时，就发生锁定时间这部分的等待时间。
因此，在特开2000-244309号公报中公开了通过在数字型PLL电路的内部具备运算器、利用该运算器计算锁定工作时的计数值并在数字计数器中进行设定而能缩短锁定时间的时钟生成电路。
另一方面，在特开平11-340823号公报中公开了在数字型PLL电路中在系统的评价时发生了某种工作不良的情况下为了探明其原因是否由PLL电路引起而能从外部的诊断处理器监视数字计数器的状态值即相位调整值的信息处理装置。
此外，作为具有与数字型PLL电路类似的结构的电路，一般已知有DLL(延迟锁定环)电路。DLL电路是在系统中安装LSI的情况下使被安装LSI的系统的系统时钟与对LSI的内部电路供给的时钟的相位一致的电路，在LSI的内部具备该电路。对于该DLL电路来说，与上述的数字型PLL电路同样，通过设置以多个串联的方式连接了倒相器的延迟线并使用数字计数器控制延迟线的延迟量来进行时钟的相位调整。
在PLL电路中，如果锁定时间长，则工作频率频繁地被变更，或频繁地转移到低功耗模式等，PLL电路的工作状态频繁地被变更，在该情况下，导致作为信息处理装置的性能下降，此外，由于到成为锁定状态为止的处理中也消耗功率，故妨碍了低功耗化。
上述的特开2000-244309号公报中记载的时钟生成电路(PLL电路)解决了上述的问题，但另一方面，关于PLL电路的工作状态的变更，根据被安装该PLL电路的信息处理装置的工作规格和工作环境，可考虑各种各样的变更，诸如基准时钟频率的变更、倍频比的变更、功率模式的变更、电源电压的变更、所使用的温度环境的变更等，对于这样的各种各样的工作状态的变更，重要的是利用信息处理装置的用户能适当地且灵活地进行PLL电路的设定。
此外，因延迟线引起的延迟量的控制范围是有限的，如果必要的延迟量超过控制范围，则PLL电路发生误工作。在正常状态下，延迟量超过控制范围的可能性较低，但在发生了急剧的温度变化或电压变化等的情况下，存在延迟量超过控制范围的可能性。因此，在发生了这样的误工作时，重要的是检测出该误工作并进而在检测出的基础上对该误工作进行适当的处置。
再有，上述的状况在具备延迟线的数字型的DLL电路中也是同样的。
发明内容
因此，本发明是为了解决这样的课题而进行的，其目的在于提供用户能适当地且灵活地进行使时钟生成电路的工作早期地稳定用的设定的信息处理装置。
此外，本发明的另一目的在于提供用户能适当地且灵活地从时钟延迟电路的外部进行使时钟延迟电路的工作早期地稳定用的设定的信息处理装置。
按照本发明，信息处理装置具备：时钟生成电路，使已振荡的时钟信号的振荡周期变化，生成具有与基准时钟信号为同一的或倍频的频率的内部时钟信号；以及控制电路，根据来自外部的指示在时钟生成电路中设定第1初始值，时钟生成电路由下述部分构成：第1计数器，从控制电路接受第1初始值，将第1初始值作为第1初始计数值来调整并输出规定时钟信号的振荡周期的第1计数值；以及振荡电路，从第1计数器接受第1计数值，根据第1计数值使时钟信号振荡。
此外，按照本发明，信息处理装置具备：时钟延迟电路，延迟第1时钟信号，使第1时钟信号与第2时钟信号同步；以及控制电路，根据来自外部的指示在时钟延迟电路中设定初始值，时钟延迟电路包含：相位比较器，将第1时钟信号的相位与第2时钟信号的相位进行比较；计数器，从相位比较器和控制电路分别接受相位比较结果和初始值，将初始值作为第1初始计数值，根据相位比较结果调整并输出规定第1时钟信号的延迟量的计数值；以及可变延迟电路，从计数器接受第2计数值，根据计数值延迟第1时钟信号。
因而，按照本发明的信息处理装置，由于用户对于时钟生成电路或时钟延迟电路能进行使时钟生成电路或时钟延迟电路的工作早期地稳定用的设定，故根据时钟生成电路或时钟延迟电路的工作状态的变更能进行适当的且灵活的设定。
通过与附图关联地被理解的关于本发明的以下的详细的说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。
附图说明
图1是概略地说明本发明的实施例1的信息处理装置的主要部分的功能框图。
图2是功能性地说明图1中示出的倍频电路的功能框图。
图3是功能性地说明图1中示出的相位同步电路的功能框图。
图4是示出图2、图3中示出的延迟线的结构的电路图。
图5是示出图4中示出的延迟元件的结构的电路图。
图6是说明计数值不由CPU来设定的情况的倍频电路的工作的工作波形图。
图7是说明计数值由CPU设定了的情况的倍频电路的工作的工作波形图。
图8是说明计数值不由CPU来设定的情况的相位同步电路的工作的工作波形图。
图9是说明计数值由CPU设定了的情况的相位同步电路的工作的工作波形图。
图10是信息处理装置转移到低功率模式时的流程图。
图11是信息处理装置从低功率模式复归时的流程图。
图12是基准时钟的频率被变更的情况的流程图。
图13是倍频比被变更的情况的流程图。
图14是概略地说明本发明的实施例2的信息处理装置的主要部分用的功能框图。
图15是概略地说明本发明的实施例3的信息处理装置的主要部分用的功能框图。
图16是示出图15中示出的信息处理装置的变形例的图。
图17是概略地说明本发明的实施例4的信息处理装置的主要部分的功能框图。
图18是功能性地说明图17中示出的倍频电路的功能框图。
图19是概略地说明本发明的实施例5的信息处理装置的主要部分的功能框图。
具体实施方式
以下，一边参照附图，一边详细地说明本发明的实施例。再有，对于图中同一的或相当的部分附以同一符号，不重复其说明。
〔实施例1〕
图1是概略地说明本发明的实施例1的信息处理装置的主要部分的功能框图。
参照图1，信息处理装置1具备：数字型PLL电路10；CPU(中央处理单元)12；存储部13；外围电路14；选择电路16；以及内部总线18。数字型PLL电路10包含倍频电路20和相位同步电路22。
倍频电路20接受基准时钟REF.CLK，发生由基准时钟REF.CLK的4倍的频率构成的倍频时钟N-OUT。相位同步电路22接受倍频时钟N-OUT、基准时钟REF.CLK和对外围电路14和CPU12供给的输出时钟PH1，调整倍频时钟N-OUT的相位并输出PLL时钟PLL.OUT，使输出时钟PH1与基准时钟REF.CLK同步。
选择电路16从CPU12接受时钟选择信号SEL，在时钟选择信号SEL为H(逻辑高)电平时，将由数字型PLL电路10生成的PLL时钟PLL.OUT作为输出时钟PH1输出给外围电路14和CPU12。此外，选择电路16在时钟选择信号SEL为L(逻辑低)电平时，将基准时钟REF.CLK作为输出时钟PH1输出给外围电路14和CPU12。
外围电路14总括地示出了除数字型PLL电路10、选择电路16、CPU12和存储部13外的该信息处理装置1中的其它的电路。
存储部13由非易失性的可读写的存储元件构成，例如由闪速存储器构成。存储部13存储CPU12从倍频电路20和相位同步电路22读出的计数值。此外，存储部13也存储CPU12计算出的计数值的运算式。
CPU12经内部总线18与倍频电路20、相位同步电路22、存储部13和外围电路14进行数据的发送接受。CPU12在规定的时刻处经内部总线18从倍频电路20、相位同步电路22读出计数值，根据需要经内部总线18将已读出的计数值存储在存储部13中。而且，CPU12在数字型PLL电路10的锁定工作时，经内部总线18在倍频电路20和相位同步电路22中设定从存储部13经内部总线18读出的计数值或根据从存储部13经内部总线18读出的规定的运算式计算的计数值。再有，关于CPU的工作时序和规定的运算式，在以后个别具体的工作说明时来说明。
此外，CPU12在系统启动时，以L电平对选择电路16输出时钟选择信号SEL，在数字型PLL电路10的工作稳定了时，即成为锁定状态时，使时钟选择信号SEL成为H电平。
内部总线18连接到CPU12、存储部13、外围电路14、倍频电路20和相位同步电路22上，在各电路间传送所发送接受的数据。
图2是功能性地说明图1中示出的倍频电路20的功能框图。
参照图2，倍频电路20包含：延迟线30；数字计数器32；相位比较器34；或门36；与门38；倒相器Iv1；以及控制器40。
延迟线30接受来自倒相器Iv1的输出信号，延迟由从数字计数器32接受的延迟信号/WL规定的延迟时间，输出延迟时钟DL.OUT。或门36对延迟时钟DL.OUT与从控制器40输出的信号DL-SET的逻辑和进行运算。与门38对来自或门36的输出信号与从控制器40输出的信号DL-ACT的逻辑积进行运算，将该运算结果作为倍频时钟N-OUT输出。倒相器Iv1对延迟线30输出对倍频时钟N-OUT进行了倒相的信号。
延迟线30、或门36、与门38和倒相器Iv1构成环形振荡器。即，在用延迟线30、或门36、与门38和倒相器Iv1构成的环上循环一圈的期间内构成负反馈环，以使其逻辑电平倒相，由此，环形振荡器以延迟线30的延迟时间的2倍的周期振荡。
数字计数器32根据相位比较器34的比较结果对计数值进行增减，对延迟线30输出规定延迟线30的延迟时间的延迟信号/WL。此外，数字计数器32与内部总线18连接，根据来自未图示的CPU12的指示对内部总线18输出计数值，此外，在内部设置从CPU12经内部总线18接受的计数值。
相位比较器34将延迟时钟DL.OUT的相位与基准时钟REF.CLK的相位比较，如果相位超前，则对数字计数器32输出计数值的加法运算指令，另一方面，如果相位滞后，则对数字计数器32输出计数值的减法运算指令。
如果基准时钟REF.CLK上升，则控制器40将信号DL-ACT、DL-SET都设定为H电平。然后，控制器40与基准时钟REF.CLK的下降沿对应地使信号DL-SET为L电平，与延迟时钟DL.OUT的第4个脉冲(倍频比为4时)的下降沿对应地使信号DL-ACT为L电平。即，由于与基准时钟REF.CLK的上升沿同步地使DL-SET为H电平，环形振荡器在该时刻被初始化。然后，如果信号DL-ACT下降，则环形振荡器的振荡停止。
图3是功能性地说明图1中示出的相位同步电路22的功能框图。
参照图3，相位同步电路22包含：延迟线42；数字计数器44；以及相位比较器46。延迟线42从倍频电路20接受倍频时钟N-OUT，使倍频时钟N-OUT延迟由从数字计数器44接受的延迟信号/WL规定的延迟时间，输出PLL时钟PLL.OUT。
数字计数器44根据相位比较器46的比较结果对计数值进行增减，对延迟线42输出规定延迟线42的延迟时间的延迟信号/WL。此外数字计数器44与内部总线18连接，根据来自未图示的CPU12的指示对内部总线18输出计数值，此外，在内部设置从CPU12经内部总线18接受的计数值。
相位比较器46将输出时钟PH1延迟时钟DL.OUT的相位与基准时钟REF.CLK的相位比较，如果相位超前，则对数字计数器44输出计数值的加法运算指令，另一方面，如果相位滞后，则对数字计数器44输出计数值的减法运算指令。
图4是示出图2、图3中示出的延迟线30、42的结构的电路图。
参照图4，延迟线30(42)由串联连接的n级(n是2以上的自然数)的延迟元件DE(0)～DE(n)构成。各延迟元件DE(i)在从未图示的数字计数器32(44)接受的延迟信号/WL(i)为L电平时，对下一级的延迟元件DE(i-1)输出倍频时钟N-OUT的倒相时钟/N-OUT，在延迟信号/WL(i)为H电平时，对下一级的延迟元件DE(i-1)输出从前一级的延迟元件DE(i+1)接受的信号。再有，在第1级的延迟元件DE(n)中，L电平的信号常时地与从前一级的延迟元件接受的信号相对应。
数字计数器32(44)根据计数值使延迟信号/WL(0)～/WL(n)的某一个成为L电平而输出。如果这样做，则只在接受了L电平的延迟信号/WL(i)的延迟元件DE(i)中将倒相时钟/N-OUT输出给下一级的延迟元件DE(i-1)并传递给以后的延迟元件。即，由于从接受了L电平的延迟信号/WL(i)的延迟元件DE(i)将倒相时钟/N-OUT取入到数字计数器32(44)中，故通过利用延迟信号/WL(0)～/WL(n)改变倒相时钟/N-OUT的取入位置，调整了延迟线30(42)的延迟量。
图5是示出图4中示出的延迟元件DE的结构的电路图。
参照图5，延迟元件DE由下述部分构成：P沟道MOS晶体管P1～P4；N沟道MOS晶体管N1～N4；倒相器Iv2、Iv3；电源节点Vdd；接地节点GND；以及节点ND。
P沟道MOS晶体管P1连接在电源节点Vdd与P沟道MOS晶体管P2之间，在栅上接受来自倒相器Iv2的输出信号。P沟道MOS晶体管P2连接在P沟道MOS晶体管P1与节点ND之间，在栅上接受来自前一级的延迟元件DE的输出信号。N沟道MOS晶体管N1连接在节点ND与N沟道MOS晶体管N2之间，在栅上接受倍频时钟N-OUT的倒相时钟/N-OUT。N沟道MOS晶体管N2连接在N沟道MOS晶体管N1与接地节点GND之间，在栅上接受来自倒相器Iv2的输出信号。倒相器Iv2输出对延迟信号/WL进行了倒相的信号。
P沟道MOS晶体管P3连接在电源节点Vdd与P沟道MOS晶体管P4之间，在栅上接受延迟信号/WL。P沟道MOS晶体管P4连接在P沟道MOS晶体管P3与节点ND之间，在栅上接受倒相时钟/N-OUT。N沟道MOS晶体管N3连接在节点ND与N沟道MOS晶体管N4之间，在栅上接受来自前一级的延迟元件DE的输出信号。N沟道MOS晶体管N4连接在N沟道MOS晶体管N3与接地节点GND之间，在栅上接受延迟信号/WL。倒相器Iv3输出对节点ND上的信号进行了倒相的信号。
延迟元件DE在延迟信号/WL为L电平时，用2级倒相器延迟倒相时钟/N-OUT而输出。另一方面，延迟元件DE在延迟信号/WL为H电平时，用2级倒相器延迟来自前一级的延迟元件DE的输出信号而输出。
图6、7是说明倍频电路20的工作的工作波形图。图6、7示出了从系统启动之后起的工作波形，图6中为了比较起见示出计数值不由CPU12来设定的情况的工作波形图，图7中示出计数值由CPU12来设定的情况的工作波形图。
首先，参照图6，在时刻T1前，倍频电路20处于初始状态，数字计数器32的计数值为0。在时刻T1处，如果基准时钟REF.CLK上升，则环形振荡器振荡，输出延迟时钟DL.OUT和倍频时钟N-OUT。在此，由于计数值为0，故延迟线的延迟时间为最小，振荡周期为最小。
相位比较器34将延迟时钟DL.OUT的第4个脉冲的下降时刻与时刻T2中的基准时钟REF.CLK的上升时刻比较，由于延迟时钟DL.OUT的相位超前，故对数字计数器32输出计数值的加法运算指令。
如果在时刻T2处基准时钟REF.CLK上升，则环形振荡器再次振荡，输出周期比前一次长的延迟时钟DL.OUT和倍频时钟N-OUT。但是，由于延迟时钟DL.OUT的相位还是超前，故相位比较器34还是对数字计数器32输出计数值的加法运算指令。
如果在时刻T3处基准时钟REF.CLK上升，则环形振荡器再次振荡，输出周期比前一次更长的延迟时钟DL.OUT和倍频时钟N-OUT。
然后，如果在时刻T4处延迟时钟DL.OUT的第4个脉冲的下降沿与基准时钟REF.CLK的上升沿一致，则倍频电路20成为锁定状态，数字计数器32停止计数值的加法运算。此时，倍频时钟N-OUT的频率正好为基准时钟REF.CLK的频率的4倍。
另一方面，参照图7，如果在系统启动之后的时刻T1处，由CPU12设定例如系统停止之前的计数值，则从时刻T1起大致以所相位的频率输出倍频时钟N-OUT。
然后，在时刻T2处延迟时钟DL.OUT的第4个脉冲的下降沿与基准时钟REF.CLK的上升沿一致，倍频电路20早期地成为锁定状态。
图8、9是说明相位同步电路22的工作的工作波形图。图8、9示出了从系统启动之后起的工作波形，图8中为了比较起见示出计数值不由CPU12来设定的情况的工作波形图，图9中示出计数值由CPU12来设定的情况的工作波形图。
首先，参照图8，用箭头所指的各时钟的脉冲与倍频电路20中发生了的同一脉冲相对应。此外，关于倍频时钟N-OUT，示出了以规定的频率开始输出的时刻T1以后的信号波形，关于PLL时钟PLL.OUT和输出时钟PH1，示出了与图示的倍频时钟N-OUT对应的信号波形。
在时刻T2处，相位比较器46将输出时钟PH1的相位与基准时钟REF.CLK的相位比较，由于输出时钟PH1的相位超前，故对数字计数器44输出计数值的加法运算指令。在时刻T3处，由于输出时钟PH1的相位还比基准时钟REF.CLK的相位超前，故再对数字计数器44输出计数值的加法运算指令。
然后，如果在时刻T4处输出时钟PH1的相位与基准时钟REF.CLK的相位一致，则相位同步电路22成为锁定状态，数字计数器44停止计数值的加法运算。
另一方面，参照图9，在时刻T1处的相位同步电路22的状态与图8中的时刻T1的状态相对应，如果在时刻T1处从CPU12设定系统停止之前的计数值，则从输出开始起以大致所相位的相位延迟输出PLL时钟PLL.OUT。然后，在时刻T2处输出时钟PH1的相位与基准时钟REF.CLK的相位一致，相位同步电路22早期地成为锁定状态。
被安装数字型PLL电路10的信息处理装置1的工作规格是被固定的，在某种程度上预先了解锁定状态中的数字计数器的计数值的情况下，可预先在存储部13中存储该计数值，在系统启动后或复位后等后CPU12从存储部13读出该计数值，经内部总线18在倍频电路20和相位同步电路22中设定计数值。
由此，可缩短系统启动时或复位时的锁定时间，特别是在频繁地进行复位的系统中，也可提高处理性能，削减锁定工作时所消耗的功率。
图10、11是信息处理装置1转移到低功率模式并停止数字型PLL电路10时的流程图。图10是信息处理装置1转移到低功率模式时的流程图，图11是信息处理装置1从低功率模式复归时的流程图。
参照图10，如果在信息处理装置1中被指示低功率模式(步骤S1)，CPU12从倍频电路20和相位同步电路22各自的数字计数器32、44经内部总线18读入计数值(步骤S2)。然后，CPU12经内部总线18将已读入的计数值写入到存储部13中(步骤S3)。
其次，CPU12以L电平输出对选择电路16输出的时钟选择信号SEL，与其相对应，选择电路16将基准时钟REF.CLK作为输出时钟PH1输出(步骤S4)。然后，CPU12对数字型PLL电路10输出工作的停止指令(步骤S5)。
参照图11，如果解除低功率模式(步骤S11)，则CPU12从存储部13经内部总线18读入在低功率模式转移时在存储部13中已存储的计数值(步骤S12)。然后，CPU12经内部总线18将已读入的计数值写入到倍频电路20和相位同步电路22各自的数字计数器32、44中(步骤S13)。
其次，CPU12对数字型PLL电路10输出工作的开始指令(步骤S14)。然后，CPU12将对选择电路16输出的时钟选择信号SEL定为H电平，选择电路16将PLL时钟PLL.OUT作为输出时钟PH1输出(步骤S15)。
这样，即使在低功率模式下数字型PLL电路10一度停止并再次工作时，通过缩短锁定时间也可加快从低功率模式算起的复归工作，可削减复归工作中需要的时间。
图12是基准时钟REF.CLK的频率被变更的情况的流程图。
参照图12，在基准时钟REF.CLK的频率被变更之前，CPU12经内部总线18从倍频电路20的数字计数器32读入计数值(步骤S21)。然后，CPU12以L电平输出对选择电路16输出的时钟选择信号SEL，与其相对应，选择电路16将基准时钟REF.CLK作为输出时钟PH1输出(步骤S22)。
如果基准时钟REF.CLK的频率被变更(步骤S23)，则CPU12从存储部13经内部总线18读入计算频率变更后的计数值用的运算式，使用该运算式计算频率变更后的计数值(步骤S24)。该运算式如下述(1)式中所示。
X1＝t×i/Δd-t/Δd+i×a                 …(1)
在此，「x1」表示频率变更后的计数值，「t」表示计数值为0时的倍频时钟N-OUT的半周期，「i」表示频率变更后的周期与频率变更前的周期的比，「Δd」表示计数值增加了1时的数字计数器的延迟线中的延迟时间的增加部分，「a」表示从数字计数器32读入的频率变更前的计数值。
该式(1)如下述那样来导出。频率变更前和频率变更后的倍频时钟N-OUT的周期Ta、Tb分别如下述(2)、(3)中所示。
Ta＝2(t+aΔd)              …(2)
Tb＝2(t+x1Δd)             …(3)
在此，由于i＝Tb/Ta，故(1)式被导出。
利用信息处理装置1的用户可对该(1)式进行编程。因而，用户可在实际的使用状态中调整常数或式本身，实现了灵活且高精度的计数值的设定。
如果CPU12在步骤S24计算了计数值，则经内部总线18将以已计算的计数值写入到倍频电路20的数字计数器32中(步骤S25)。然后，CPU12将对选择电路16输出的时钟选择信号SEL定为H电平，与其相对应，选择电路16将PLL时钟PLL.OUT作为输出时钟PH1输出(步骤S26)。
再有，即使不进行上述那样的严格的计算，例如在频率被变更为1/2的情况下，CPU12也可将变更前的计数值乘以2而在倍频电路20的数字计数器32中进行设定。
这样，即使在基准时钟REF.CLK的频率被变更的情况下，通过缩短锁定时间，也可在短时间内结束基准时钟REF.CLK的变更，削减了频率变更工作中所需要的功率。
图13是倍频比被变更的情况的流程图。
参照图13，在倍频比被变更之前，CPU12经内部总线18从倍频电路20的数字计数器32读入计数值(步骤S31)。然后，CPU12以L电平输出对选择电路16输出的时钟选择信号SEL，与其相对应，选择电路16将基准时钟REF.CLK作为输出时钟PH1输出(步骤S32)。
如果变更倍频比(步骤S33)，则CPU12从存储部13经内部总线18读入计算倍频比变更后的计数值用的运算式，使用该运算式计算倍频比变更后的计数值(步骤S34)。该运算式如下述(4)式中所示。
x2＝t/(jΔd)-t/Δd+a/j                  …(4)
在此，「x2」表示倍频比变更后的计数值，「j」表示频率变更后的倍频比与频率变更前的倍频比的比，「a」表示从数字计数器32读入的倍频比变更前的计数值。
该式(4)如下述那样来导出。倍频比变更前和倍频比变更后的倍频时钟N-OUT的周期Tc、Td分别如下述(5)、(6)中所示。
Tc＝2(t+aΔd)              …(5)
Td＝2(t+x2Δd)             …(6)
在此，如果将变更前的倍频比定为n，变更后的倍频比定为N，则由于存在j＝N/n，Tc×n＝Td×N(＝基准时钟REF.CLK的周期)的关系，故(4)式被导出。
该(4)式也与(1)式同样，可利用信息处理装置1的用户可对其进行编程。
如果CPU12在步骤S34计算了计数值，则经内部总线18将以已计算的计数值写入到倍频电路20的数字计数器32中(步骤S35)。然后，CPU12将对选择电路16输出的时钟选择信号SEL定为H电平，与其相对应，选择电路16将PLL时钟PLL.OUT作为输出时钟PH1输出(步骤S36)。
再有，即使不进行上述那样的严格的计算，例如在倍频比被变更为1/2的情况下，CPU12也可将变更前的计数值乘以2而在倍频电路20的数字计数器32中进行设定。
这样，即使在倍频比被变更的情况下，通过缩短锁定时间，也可在短时间内结束基准时钟REF.CLK的变更，削减了倍频比变更工作中所需要的功率。
再有，在上述的说明中，数字型PLL电路10构成信息处理装置，CPU12构成控制电路。
此外，存储部13由非易失性的可读写的存储元件构成，例如由闪速存储器构成，但以基准时钟的频率和倍频比的条件为恒定的为基础使用信息处理装置1的情况下，由于计数值大致为稳定的恒定值，故可利用熔断电路来构成存储部13，通过对熔断电路进行激光修整来使其存储计数值。
此外，在上述的说明中，数字型PLL电路10生成了由基准时钟REF.CLK的4倍的频率构成的PLL时钟PLL.OUT，但倍频比不限于4，可以是比其小的倍频比或比其大的倍频比。
如上所述，按照实施例1的信息处理装置1，由于能根据来自用户的指示由CPU12适当地设定数字型PLL电路10中的数字计数器的计数值，故可根据数字型PLL电路10的工作状态的变更进行灵活且适当的设定。其结果，可使数字型PLL电路10的工作早期地稳定。
〔实施例2〕
图14是概略地说明本发明的实施例2的信息处理装置的主要部分用的功能框图。
参照图14，信息处理装置1A除了实施例1的信息处理装置1的结构外，还具备：数字型PLL电路110；CPU112；外围电路114；以及选择电路116。数字型PLL电路110包含倍频电路120和相位同步电路122。
该信息处理装置1A是安装了2个CPU的多处理器系统，与CPU12、112对应地分别具备独立的数字型PLL电路10、110。选择电路116、倍频电路120和相位同步电路122分别与CPU12、选择电路16、倍频电路20和相位同步电路22对应地设置，其电路结构是相同的。而且，倍频电路120、相位同步电路122、CPU112和外围电路114与倍频电路20、相位同步电路22、CPU12、外围电路14和存储部13一起连接到共同的内部总线18上，可互相进行数据的发送接受。
数字型PLL电路10和数字型PLL电路110在同一硅衬底上形成，此外，利用同一制造工艺来制造。因而，两电路的电路特性大致一致，在两电路中倍频比的设定为相同的时，两电路中的计数值为大致相同的值。
在实施例2的信息处理装置1A中，可利用一方的CPU读出另一方的CPU一侧的数字型PLL电路的计数值，或利用一方的CPU对另一方的CPU一侧的数字型PLL电路设定计数值。例如，在CPU12、112以不同的工作频率工作时，在将CPU112的工作频率变更为CPU12的工作频率的情况下，CPU12读出数字型PLL电路10的计数值，对数字型PLL电路110设定已读出的计数值。
此外，在数字型PLL电路10正在工作、已停止的数字型PLL电路110开始工作的情况下，CPU12读出数字型PLL电路10的计数值，对数字型PLL电路110设定已读出的计数值。
再有，也可CPU112读出数字型PLL电路10的计数值，CPU112在数字型PLL电路110中设定已读出的计数值。
这样，由于可将一方的数字型PLL电路中的数字计数器的计数值设定为另一方的数字型PLL电路中的数字计数器的计数值，故在数字型PLL电路的工作条件被变更时，缩短了锁定时间，提高了处理性能，削减了锁定工作中所需要的功耗。
〔实施例3〕
在实施例3的信息处理装置中，检测出数字型PLL电路中的数字计数器的计数值的上溢或下溢，进行避免异常的适当的处置。
图15是概略地说明本发明的实施例3的信息处理装置的主要部分用的功能框图。
参照图15，实施例3的信息处理装置1B在实施例1的信息处理装置1的结构中还具备检测电路24。检测电路24连接到内部总线18上，经内部总线18实时地接受并常时地监视倍频电路20中的数字计数器32的计数值和相位同步电路22中的数字计数器44的计数值。而且，如果检测电路24检测出计数值出现上溢或下溢的情况，则经内部总线18对CPU12输出中断信号，进而，对未图示的外部端子输出错误信号ERR。
如果CPU12从检测电路24接受中断信号，则可进行各种各样的处置。例如，CPU12根据中断信号将时钟选择信号SEL定为L电平，可将输出时钟PH1从PLL时钟PLL.OUT转换为基准时钟REF.CLK。此外，也可变更倍频比，以便消除计数值的上溢或下溢。即，在上溢时增加倍频比，在下溢时减小倍频比。
再者，CPU12也可控制内部电源发生装置或外部电源装置，通过使电压稳定或变更来返回到正常状态。此外，在信息处理装置1B的外部具备冷却装置时，CPU12也可控制冷却装置，通过使温度返回到正常范围内来返回到正常状态。此外，CPU12也可通过使外围电路的一部分停止工作来控制功耗以返回到正常状态。
按照由用户设置的程序来进行这些CPU12进行的各种各样的处置。即，利用该信息处理装置1B的用户在事先作成与上述CPU12进行的各种各样的处置对应的程序，使其存储在存储部13中。因而，对于在实际的使用时发生的各种各样的异常，用户可采取各种各样的对策，实现了通用性高的系统。
图16是示出图15中示出的信息处理装置的变形例的图。
参照图16，该信息处理装置1C在上述的信息处理装置1B的结构中具备检测电路24A来代替检测电路24。检测电路24A直接与倍频电路20、相位同步电路22和CPU12连接。检测电路24A的功能与信息处理装置1B中的检测电路24的功能相同。
再有，在信息处理装置1B、1C中，具备监视数字计数器的计数值以检测计数值的上溢和下溢的专用的检测电路，但也可不具备这样的检测电路，CPU12经内部总线18实时地取入计数值，CPU12常时地监视计数值以检测计数值的上溢和下溢。
如上所述，按照实施例3的信息处理装置1B、1C，由于检测电路检测数字型PLL电路10中的数字计数器的上溢或下溢，根据来自用户的指示，CPU12在检测时进行避免异常这样的处置，故防止了数字型PLL电路10的误工作。
此外，由于在上溢或下溢发生时也通知外部，故利用该信息处理装置1B、1C的用户可检测数字型PLL电路10的异常，可进行适当的处置。
〔实施例4〕
在实施例4中，对在倍频电路中生成的倍频时钟的脉冲数进行计数，从该脉冲数计算在数字计数器中设定的适当的计数值。由此，即使在数字型PLL电路的工作开始时没有工作停止前的计数值的存储数据，也可在数字计数器中设定适当的计数值。
图17是概略地说明本发明的实施例4的信息处理装置的主要部分的功能框图。
参照图17，信息处理装置1D除了实施例1的信息处理装置1的结构外，还具备脉冲计数器60并具备倍频电路20A来代替倍频电路20。
倍频电路20A具备实施例1中的倍频电路20具有的功能，再者，如果从CPU12经内部总线18接受计数器固定信号FIX，则固定了数字计数器的计数值来振荡并输出倍频时钟N-OUT。
脉冲计数器60连接到倍频电路20A的输出节点和内部总线18上。脉冲计数器60接受倍频时钟N-OUT并对脉冲数进行计数，经内部总线18将该脉冲计数值输出给CPU12。
在信息处理装置1D中，在相同启动之后或复位之后并在数字型PLL电路的工作开始前，CPU12经内部总线18对倍频电路20A以H电平输出计数器固定信号FIX。脉冲计数器60在倍频电路20A中在计数值被固定了的状态下振荡的倍频时钟N-OUT，对基准时钟REF.CLK1周期中的倍频时钟N-OUT的脉冲数进行计数。然后，脉冲计数器60经内部总线18将该脉冲计数值输出给CPU12。
如果CPU12接受脉冲计数值，则从存储部13经内部总线18读入后述的运算式(7)，使用脉冲计数值计算倍频电路20A的数字计数器中设定的初始计数值。然后，CPU12经内部总线18将已计算的初始计数值输出给倍频电路20A，同时使以H电平输出的计数器固定信号FIX成为L电平。
对初始计数值进行运算的运算式用下述(7)式来示出。
X3＝a/n×c-a                  …(7)
A＝t/Δd                      …(8)
在此，「x3」表示初始计数值，「c」表示计数的脉冲数，「t」表示计数值为0时的倍频时钟N-OUT的半周期，「Δd」表示计数值增加了1时的数字计数器的延迟线中的延迟时间的增加部分，「n」表示倍频比。
该(7)式如下述那样来导出。基准时钟REF.CLK的周期Te和锁定后的倍频时钟N-OUT的周期Tf分别用下述(9)、(10)式来示出。
Te＝2×t×c                …(9)
Tf＝2(t+x3Δd)                …(10)
在此，由于存在Te＝Tf×n的关系，故(7)式被导出。
利用信息处理装置1的用户也可对该(7)式进行编程。因而，用户可在实际的使用状态中调整常数或式本身，实现了灵活且高精度的计数值的设定。
再有，即使不进行上述那样的严格的计算，例如在使倍频比为4而使数字型PLL电路10A振荡时，在基准时钟REF.CLK1周期中的倍频时钟N-OUT的脉冲数为8个脉冲时，也可使计数值为现在的2倍而对倍频电路20A的数字计数器进行设定。
图18是功能性地说明图17中示出的倍频电路20A的功能框图。
参照图18，倍频电路20A在图2中示出的实施例1的倍频电路20的结构中还包含与门52、54、或门56和倒相器58。
与门52对来自倒相器58和相位比较器34的输出信号的逻辑积进行运算并输出。与门54对来自倒相器58和控制器40的输出信号的逻辑积进行运算，将该运算结果作为信号DL-SET输出。或门56对来自控制器40的输出信号和计数器固定信号FIX的逻辑和进行运算，将该运算结果作为信号DL-ACT输出。倒相器58输出对计数器固定信号FIX进行了倒相的信号。
如果在倍频电路20A中从CPU12经内部总线18接受的计数器固定信号FIX为H电平，则与门52的输出信号与来自相位比较器34的输出信号无关，成为L电平，来自相位比较器34的输出信号被掩蔽，数字计数器32的计数值被固定。此外，作为与门54和或门56的输出信号的信号DL-SET、DL-ACT分别成为L电平、H电平，由延迟线30、或门36、与门38和倒相器Iv1构成的环形振荡器发生振荡。
再有，在同一系统内以同一频率使用上述的信息处理装置时，可认为数字计数器的计数值大致为恒定。因此，如果在存储部13中以非易失性的方式存储了在脉冲计数器60中一度测定了的值，则在下一次开始工作时使用该值即可，没有必要进行脉冲计数器60的新的检测。
而且，在这样的情况下，对于存储部13来说，除了如上所述那样用闪速存储器来构成外，也可利用熔断电路来构成，通过对熔断电路内的熔断元件进行激光修整来使其存储已检测的计数值。由此，也以非易失性的方式存储在脉冲计数器60中一度测定了的值，没有必要进行新的检测。
如上所述，按照实施例4的信息处理装置1D，由于使用由脉冲计数器60检测的脉冲计数值来运算适当的计数值，故从系统启动之后起可使数字型PLL电路10的工作早期地稳定，也削减了锁定工作时消耗的功率。
〔实施例5〕
图19是概略地说明本发明的实施例5的信息处理装置的主要部分的功能框图。
参照图19，信息处理装置150具备：DLL电路152；CPU154；存储部156；外围电路158；缓冲电路160；检测电路162；以及内部总线164。DLL电路152包含延迟线166、数字计数器168和相位比较器170。
DLL电路152只是输入输出信号与实施例1中已说明的相位同步电路22不同，其电路结构是相同的。即，延迟线166接受内部时钟int.CLK，以由从数字计数器168接受的延迟信号/WL规定的延迟时间延迟内部时钟int.CLK，对外部电路180输出系统时钟SYS.CLK。
此外，数字计数器168根据相位比较器170的比较结果对计数值进行增减，对延迟线166输出规定延迟线166的延迟量的延迟信号/WL。此外数字计数器168与内部总线164连接，根据来自CPU154的指示对内部总线164输出计数值，此外，在内部设置从CPU154经内部总线164接受的计数值。
此外，相位比较器170将从外部电路180接受的系统时钟SYS.CLK的相位与对CPU154和外围电路158供给的内部时钟的相位，如果相位超前，则对数字计数器32输出计数值的加法运算指令，另一方面，如果相位滞后，则对数字计数器32输出计数值的减法运算指令。
外围电路158总括地示出了除DLL电路152、CPU154、存储部156、缓冲电路160和检测电路162外的该信息处理装置150中的其它的电路。
存储部156由非易失性的可读写的存储元件构成，例如由闪速存储器构成。存储部156存储CPU154从数字计数器168读出的计数值。此外，存储部156也存储CPU154计算出的计数值的运算式。
检测电路162经内部总线164实时地接受并常时地监视数字计数器168的计数值。而且，如果检测电路162检测出计数值出现上溢或下溢的情况，则经内部总线164对CPU154输出中断信号，进而，对外部电路180输出错误信号ERR。
CPU154经内部总线164与数字计数器168、存储部156和检测电路162进行数据的发送接受。CPU154在规定的时刻从数字计数器168经内部总线164读出计数值，根据需要经内部总线164将已读出的计数值写入到存储部156中。而且，CPU154在DLL电路152的锁定工作时，经内部总线164在数字计数器168中设定从存储部156经内部总线164读出的计数值或根据从存储部156经内部总线164读出的规定的运算式计算的计数值。
此外，如果CPU154从检测电路162接受中断信号，则可进行各种各样的处置。例如，CPU154可控制内部电源发生装置或外部电源装置，通过使电压稳定或变更来返回到正常状态。此外，在信息处理装置150的外部具备冷却装置时，CPU154也可控制冷却装置，通过使温度返回到正常范围内来返回到正常状态。此外，CPU154也可通过使外围电路的一部分停止工作来控制功耗以返回到正常状态。
按照由用户设置的程序来进行上述的规定的运算和各种各样的处置。即，利用该信息处理装置150的用户在事先作成与上述CPU154进行的规定的运算和各种各样的处置对应的程序，使其存储在存储部156中。因而，可进行与实际的使用状态对应的设定或各种处置，实现了通用性高的系统。
内部总线164连接到CPU154、存储部156、数字计数器168和检测电路162上，在各电路间传送所发送接受的数据。
信息处理装置150的工作规格是被固定的，在某种程度上预先了解锁定状态中的数字计数器的计数值的情况下，也可预先在存储部156中存储该计数值，在系统启动后或复位后等后存储部156从存储部156读出该计数值，在数字计数器168中进行设定。
此外，在信息处理装置150转移到低功率模式、停止DLL电路152的工作并在其后返回到低功率模式的情况下或内部时钟int.CLK的频率被变更的情况下，信息处理装置150分别进行与图10、11和图12中示出的实施例1中的数字型PLL电路10的工作流程相同的工作。
此外，在安装信息处理装置150的系统例如是使用存储卡的系统的情况下，如果外部电路180的电容根据是否安装存储卡而变化，则由于系统时钟SYS.CLK的相位发生变化，故必须再次锁定DLL电路152。
在该信息处理装置150中，在存在存储卡的装卸时等、外部电路180的电容较大地变化时，CPU154从数字计数器168经内部总线164读出变化前的计数值，在存储部156中写入该计数值。然后，在存储卡再次被装卸而外部电路180的电容返回到原来的值时，CPU154从存储部156读出变化前存储了的计数值，经内部总线164将该计数值输出给数字计数器168。
此外，在上述的存储卡的装卸的情况那样外部电路180的电容的变化在某种程度上决定了的情况下，大多在某种程度上了解外部电路180的电容变化的前后的计数值。因此，也可利用CPU154检测存储卡的装卸，从存储部156读出预先存储了的计数值并在数字计数器168中进行设定，或利用CPU154根据装卸的电容变化前的计数值使用规定的函数计算电容变化后的计数值并在数字计数器168中进行设定。
通过这样做，在频繁地进行存储卡的装卸等的情况下，可缩短因存储卡的装卸后的锁定工作引起的等待时间，可提高处理性能，削减锁定工作时所需要的功率。
此外，在信息处理装置中存在多个DLL电路的情况下，与数字型PLL电路中的实施例2同样，可在现在锁定的另一方的DLL电路中设定处于锁定状态的DLL电路的计数值。由此，在一方的DLL电路的工作条件被变更时，可缩短锁定时间，可提高处理性能，削减锁定工作时所需要的功耗。
再有，在上述的实施例5中，将DLL电路用于系统时钟SYS.CLK，但即使是以从外部供给的系统时钟SYS.CLK为基准、为了使在CPU154或外围电路158中使用的内部时钟与系统时钟SYS.CLK同步而使用DLL电路的情况，也可实现同样的效果。
以上所述，按照实施例5的信息处理装置150，由于可根据来自用户的指示从CPU154适当地设定DLL电路152中的数字计数器的计数值，故可根据DLL电路152的工作状态的变更灵活地进行适当的设定。其结果，可使DLL电路152的工作早期地稳定。
已详细地说明并示出了本发明，但这些说明只是例示性的，而不是限定本发明，本发明的精神和范围只由后附的权利要求书来限定，这一点是很容易理解的。

Claims (15)

1.一种信息处理装置，其特征在于，具备：
时钟生成电路，使已振荡的时钟信号的振荡周期变化，生成具有与基准时钟信号为同一的或倍频的频率的内部时钟信号；以及
控制电路，与上述时钟生成电路连接，并根据来自外部的第1指示在上述时钟生成电路中设定第1初始值，
上述时钟生成电路由下述部分构成：
第1计数器，从上述控制电路接受上述第1初始值，将上述第1初始值作为第1初始计数值来调整并输出规定上述时钟信号的振荡周期的第1计数值；以及
振荡电路，从上述第1计数器接受上述第1计数值，根据上述第1计数值使上述时钟信号振荡。
2.如权利要求1中所述的信息处理装置，其特征在于：
停止上述时钟生成电路，其后，当上述时钟生成电路再次工作时，上述控制电路在上述时钟生成电路停止前，将从上述第1计数器读入的第1计数值作为上述第1初始值设定在上述第1计数器中。
3.如权利要求1中所述的信息处理装置，其特征在于：
上述控制电路在变更了上述基准时钟信号的频率时，根据在变更前从上述第1计数器读入的第1计数值和变更前后的上述基准时钟信号的频率来计算上述第1初始值，在上述第1计数器中设定上述已计算的第1初始值。
4.如权利要求1中所述的信息处理装置，其特征在于：
上述控制电路在变更了上述基准时钟信号与上述内部时钟信号的倍频比时，根据在变更前从上述第1计数器读入的第1计数值和变更前后的上述倍频比来计算上述第1初始值，在上述第1计数器中设定上述已计算的第1初始值。
5.如权利要求1中所述的信息处理装置，其特征在于：
还具备检测出上述第1计数器的第1计数值处于规定的范围外的情况并将该检测结果通知上述控制电路的检测电路，
如果上述控制电路接受上述检测结果，则进而将上述基准时钟信号用作该信息处理装置的工作时钟信号来代替上述内部时钟信号。
6.如权利要求1中所述的信息处理装置，其特征在于：
还具备检测出上述第1计数器的第1计数值处于规定的范围外的情况并将该检测结果通知上述控制电路的检测电路，
如果上述控制电路接受上述检测结果，则进而在上述第1计数值进入上述规定的范围内的方向上变更上述基准时钟信号与上述内部时钟信号的倍频比。
7.如权利要求1中所述的信息处理装置，其特征在于：
还具备对上述时钟信号的脉冲数进行计数的脉冲计数器，
上述控制电路根据由上述脉冲计数器在规定的期间内进行了计数的脉冲计数值来计算上述第1初始值，在上述第1计数器中设定上述已计算的第1初始值。
8.如权利要求7中所述的信息处理装置，其特征在于：
还具备存储数据的存储电路，
上述控制电路在将上述已计算的第1初始值写入到上述存储电路、系统启动时或复位时，在上述第1计数器中设定从上述存储电路已读入的上述第1初始值。
9.如权利要求1中所述的信息处理装置，其特征在于：
上述时钟生成电路还包含使上述内部时钟信号的相位与上述基准时钟信号的相位同步的相位同步电路，
上述控制电路还根据来自外部的第2指示在上述相位同步电路中设定第2初始值，
上述相位同步电路由下述部分构成：
相位比较器，将上述内部时钟信号的相位与上述基准时钟信号的相位进行比较；
第2计数器，从上述相位比较器和上述控制电路分别接受相位比较结果和上述第2初始值，将上述第2初始值作为第2初始计数值，根据上述相位比较结果调整并输出规定了从上述振荡电路接受的时钟信号的延迟量的第2计数值；以及
可变延迟电路，从上述第2计数器接受上述第2计数值，根据上述第2计数值延迟从上述振荡电路接受的时钟信号并输出上述内部时钟信号。
10.如权利要求9中所述的信息处理装置，其特征在于：
停止上述时钟生成电路，其后，当上述时钟生成电路再次工作时，上述控制电路在上述时钟生成电路停止前，将从上述第2计数器读入的第2计数值作为上述第2初始值设定在上述第2计数器中。
11.如权利要求9中所述的信息处理装置，其特征在于：
还具备使已振荡的另一个时钟信号的振荡周期变化并生成具有与上述基准时钟信号为同一的或倍频的频率的另一个内部时钟信号的另一个时钟生成电路，
上述控制电路还根据来自外部的第3和第4指示分别在上述另一个时钟生成电路中设定第3和第4初始值，
上述另一个时钟生成电路还包含：
第3计数器，从上述控制电路接受上述第3初始值，将上述第3初始值作为第3初始计数值来调整并输出规定上述另一个时钟信号的振荡周期的第3计数值；
另一个振荡电路，从上述第3计数器接受上述第3计数值，根据上述第3计数值使上述另一个时钟信号振荡；以及
另一个相位同步电路，使上述另一个内部时钟信号的相位与上述基准时钟信号的相位同步，
上述另一个相位同步电路由下述部分构成：
另一个相位比较器，将上述另一个内部时钟信号的相位与上述基准时钟信号的相位进行比较；
第4计数器，从上述另一个相位比较器和上述控制电路分别接受相位比较结果和上述第4初始值，将上述第4初始值作为第4初始计数值，根据上述相位比较结果调整并输出规定了从上述另一个振荡电路接受的另一个时钟信号的延迟量的第4计数值；以及
另一个可变延迟电路，从上述第4计数器接受上述第4计数值，根据上述第4计数值延迟从上述另一个振荡电路接受的另一个时钟信号并输出上述另一个内部时钟信号，
上述控制电路在与上述时钟生成电路相同的条件下变更上述另一个时钟生成电路的工作设定时，根据在变更前从上述第1计数器读入的第1计数值来计算变更后的上述第3初始值，在上述第3计数器中设定上述已计算的第3初始值，在上述第4计数器中将在变更前从上述第2计数器读入的第2计数值设定为上述第4初始值。
12.如权利要求1中所述的信息处理装置，其特征在于：
还具备使已振荡的另一个时钟信号的振荡周期变化并生成具有与上述基准时钟信号为同一的或倍频的频率的另一个内部时钟信号的另一个时钟生成电路，
上述控制电路还根据来自外部的第2指示在上述另一个时钟生成电路中设定第2初始值，
上述另一个时钟生成电路由下述部分构成：
第2计数器，从上述控制电路接受上述第2初始值，将上述第2初始值作为第2初始计数值来调整并输出规定了上述另一个时钟信号的振荡周期的第2计数值；以及
另一个振荡电路，从上述第2计数器接受上述第2计数值，根据上述第2计数值使上述另一个时钟信号振荡，
上述控制电路在与上述时钟生成电路相同的条件下变更上述另一个时钟生成电路的工作设定时，根据在变更前从上述第1计数器读入的第1计数值来计算变更后的上述第2初始值，在上述第2计数器中设定上述已计算的第2初始值。
13.一种信息处理装置，其特征在于，具备：
时钟延迟电路，延迟第1时钟信号，使上述第1时钟信号与第2时钟信号同步；以及
控制电路，与上述时钟延迟电路连接，并根据来自外部的第1指示在上述时钟延迟电路中设定初始值，
上述时钟延迟电路包含：
相位比较器，将上述第1时钟信号的相位与上述第2时钟信号的相位进行比较；
计数器，从上述相位比较器和上述控制电路分别接受相位比较结果和上述初始值，将上述初始值作为第1初始计数值，根据上述相位比较结果调整并输出规定了上述第1时钟信号的延迟量的计数值；以及
可变延迟电路，从上述计数器接受上述计数值，根据上述计数值延迟上述第1时钟信号。
14.如权利要求13中所述的信息处理装置，其特征在于：
上述控制电路在上述负载电路的负载容量变化并在其后上述负载容量恢复到变化前的状态时，在上述计数器中将在变化前从上述计数器读入的计数值设定为上述初始值。
15.如权利要求13中所述的信息处理装置，其特征在于：
还具备延迟第3时钟信号并使上述第3时钟信号与第4时钟信号同步的另一个时钟延迟电路，
上述控制电路还根据来自外部的第2指示在上述另一个时钟延迟电路中设定另一个初始值，
上述另一个时钟延迟电路包含：
另一个相位比较器，将上述第3时钟信号的相位与上述第4时钟信号的相位进行比较；
另一个计数器，从上述另一个相位比较器和上述控制电路分别接受相位比较结果和上述另一个初始值，将上述另一个初始值作为第2初始计数值，根据上述相位比较结果调整并输出规定了上述第3时钟信号的延迟量的另一个计数值；以及
另一个可变延迟电路，从上述另一个计数器接受上述另一个计数值，根据上述另一个计数值延迟上述第3时钟信号，
上述控制电路在与上述时钟延迟电路相同的条件下变更上述另一个时钟延迟电路的工作设定时，在上述另一个计数器中将在变更前从上述计数器读入的计数值设定为上述另一个初始值。
CNB2003101164000A 2002-11-18 2003-11-18 分别具备时钟生成电路和时钟延迟电路的信息处理装置 Expired - Lifetime CN1266840C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP334116/02 2002-11-18
JP2002334116A JP4071604B2 (ja) 2002-11-18 2002-11-18 クロック生成回路を備えた情報処理装置およびクロック遅延回路を備えた情報処理装置
JP334116/2002 2002-11-18

Publications (2)

Publication Number Publication Date
CN1501583A CN1501583A (zh) 2004-06-02
CN1266840C true CN1266840C (zh) 2006-07-26

Family

ID=32290247

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003101164000A Expired - Lifetime CN1266840C (zh) 2002-11-18 2003-11-18 分别具备时钟生成电路和时钟延迟电路的信息处理装置

Country Status (6)

Country Link
US (1) US6937082B2 (zh)
JP (1) JP4071604B2 (zh)
KR (1) KR100632289B1 (zh)
CN (1) CN1266840C (zh)
DE (1) DE10351510A1 (zh)
TW (1) TW200409466A (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7321247B2 (en) * 2004-08-26 2008-01-22 International Business Machines Corporation Timer facility for high frequency processors with minimum dependency of processor frequency modes
US7457974B2 (en) * 2005-09-08 2008-11-25 International Business Machines Corporation Dynamically changing PCI clocks
DE112006003446T5 (de) * 2005-12-20 2008-10-02 Advantest Corp. Oszillationsschaltung, Prüfvorrichtung und elektronische Vorrichtung
US7602874B2 (en) * 2006-01-26 2009-10-13 International Business Machines Corporation Providing accurate time-based counters for scaling operating frequencies of microprocessors
KR100906998B1 (ko) * 2006-12-07 2009-07-08 주식회사 하이닉스반도체 Ｄｌｌ 회로의 동작 주파수 제어 장치 및 방법
JP5092794B2 (ja) * 2008-02-26 2012-12-05 日本電気株式会社 フレームパルス信号ラッチ回路および位相調整方法
CN102088279B (zh) * 2010-11-30 2013-03-27 清华大学 数字延时触发器
TWI444823B (zh) * 2011-03-31 2014-07-11 Phison Electronics Corp 參考頻率設定方法、記憶體控制器及快閃記憶體儲存裝置
JP2014090344A (ja) 2012-10-31 2014-05-15 Nec Corp クロック信号初期化回路およびその方法
TWI525415B (zh) * 2013-02-25 2016-03-11 群聯電子股份有限公司 參考頻率設定方法、記憶體控制器及記憶體儲存裝置
KR102002466B1 (ko) * 2013-05-20 2019-07-23 에스케이하이닉스 주식회사 디지털 카운터
KR102143109B1 (ko) * 2014-03-04 2020-08-10 삼성전자주식회사 지연 고정 루프, 및 그것의 동작 방법
CN110007712B (zh) * 2019-03-28 2020-12-01 深圳忆联信息系统有限公司 用于降低数字时钟频率误差的方法、装置、计算机设备及存储介质

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU577329B2 (en) 1983-11-07 1988-09-22 Motorola, Inc. Synthesized clock microcomputer with power saving
JP2771464B2 (ja) * 1994-09-29 1998-07-02 日本電気アイシーマイコンシステム株式会社 ディジタルｐｌｌ回路
US5687202A (en) * 1995-04-24 1997-11-11 Cyrix Corporation Programmable phase shift clock generator
US5771264A (en) * 1996-08-29 1998-06-23 Altera Corporation Digital delay lock loop for clock signal frequency multiplication
US6157226A (en) 1997-05-23 2000-12-05 Mitsubishi Denki Kabushiki Kaisha Clock generator
JPH11306757A (ja) * 1998-04-27 1999-11-05 Mitsubishi Electric Corp 同期型半導体記憶装置
US6049238A (en) * 1998-05-12 2000-04-11 Mitsubishi Denki Kabushiki Kaisha Clock generator and clock generating method capable of varying clock frequency without increasing the number of delay elements
JP3177963B2 (ja) 1998-05-29 2001-06-18 日本電気株式会社 情報処理装置
JP2000244309A (ja) 1999-02-18 2000-09-08 Mitsubishi Electric Corp クロック生成回路および半導体装置
DE19910885C2 (de) * 1999-03-11 2001-02-08 Siemens Ag Schaltungsanordnung zum störungsfreien Initialisieren von Delay-Locked-Loop-Schaltungen mit Fast-Lock
JP2000306399A (ja) * 1999-04-22 2000-11-02 Mitsubishi Electric Corp 半導体装置
TW451558B (en) * 1999-06-29 2001-08-21 Ind Tech Res Inst Digitally controlled oscillator circuit of digital phase lock loop
JP2001339294A (ja) * 2000-05-30 2001-12-07 Mitsubishi Electric Corp Ｄｌｌ回路
US6330197B1 (en) * 2000-07-31 2001-12-11 Credence Systems Corporation System for linearizing a programmable delay circuit
KR100385232B1 (ko) * 2000-08-07 2003-05-27 삼성전자주식회사 서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는회로
TW474464U (en) * 2000-10-31 2002-01-21 Hon Hai Prec Ind Co Ltd Optoelectronic connector assembly
US6690525B2 (en) * 2001-05-25 2004-02-10 Infineon Technologies Ag High-speed programmable synchronous counter for use in a phase locked loop
US6504408B1 (en) * 2001-07-09 2003-01-07 Broadcom Corporation Method and apparatus to ensure DLL locking at minimum delay
US6633190B1 (en) * 2002-04-26 2003-10-14 Intel Corporation Multi-phase clock generation and synchronization

Also Published As

Publication number Publication date
KR20040044152A (ko) 2004-05-27
JP4071604B2 (ja) 2008-04-02
KR100632289B1 (ko) 2006-10-11
US20040196086A1 (en) 2004-10-07
JP2004172763A (ja) 2004-06-17
US6937082B2 (en) 2005-08-30
TW200409466A (en) 2004-06-01
DE10351510A1 (de) 2004-06-03
CN1501583A (zh) 2004-06-02

Similar Documents

Publication Publication Date Title
CN1266840C (zh) 分别具备时钟生成电路和时钟延迟电路的信息处理装置
CN1172249C (zh) 数据传送控制装置和电子设备
CN1228916C (zh) 振荡器及使用该振荡器的电子仪器
CN1165850C (zh) 采样时钟生成电路、数据传送控制装置和电子设备
CN1269041C (zh) 半导体集成电路和存储器测试方法
CN1297069C (zh) 可设定或控制时钟信号的占空比的时钟生成电路及其系统
CN1164023C (zh) 温度补偿型振荡器及其控制方法和无线通信装置
CN1716782A (zh) 能够校正工作周期的数字延迟锁定回路及其方法
CN100336304C (zh) 时钟控制方法及其控制电路
CN1160634C (zh) 串行/并行转换电路、数据传送控制装置和电子设备
CN1700353A (zh) 具有延迟锁定回路的存储设备
CN1086521C (zh) 减小时钟信号和数据信号间失真的集成电路、系统和方法
CN1883116A (zh) 可变延迟电路
CN1767056A (zh) 读等待时间控制电路
CN1612266A (zh) 延迟锁定环及其控制方法
CN1619966A (zh) 延迟闭锁回路及其控制方法
CN1770329A (zh) 寄存器电路以及包括寄存器电路的同步集成电路
CN1655279A (zh) 在半导体存储器装置中的片内终结上的模式转移电路
CN1883153A (zh) 时钟恢复电路以及通讯装置
CN101039108A (zh) 延迟同步电路及半导体集成电路器件
CN1144117C (zh) 控制时钟信号的方法和电路
CN1941170A (zh) 延迟锁定环路电路
CN1212521A (zh) 数控振荡电路和锁相环电路
CN1237718C (zh) 振荡器电路及其控制方法和配备有该电路的器件和存储器件
CN1866815A (zh) 接收并行数据的装置及其方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20101019

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: TOKYO TO, JAPAN TO: KAWASAKI CITY, KANAGAWA PREFECTURE, JAPAN

TR01 Transfer of patent right

Effective date of registration: 20101019

Address after: Kawasaki, Kanagawa, Japan

Patentee after: Renesas Electronics Corp.

Address before: Tokyo, Japan

Patentee before: Renesas Technology Corp.

CP02 Change in the address of a patent holder
CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corp.

Address before: Kawasaki, Kanagawa, Japan

Patentee before: Renesas Electronics Corp.

CX01 Expiry of patent term

Granted publication date: 20060726

CX01 Expiry of patent term