CN1086521C - 减小时钟信号和数据信号间失真的集成电路、系统和方法 - Google Patents

Abstract

一种半导体集成电路包括：减少时钟信号和数据信号之间第一相差的相差减少电路；和接收减少了时钟信号和数据信号之间的第一相差的数据信号的电路。

Description

减小时钟信号和数据信号间失真的集成电路、系统和方法

本发明涉及半导体集成电路和能够减小时钟信号和数据信号之间相位差的系统，以及减小时钟信号和数据信号之间失真的方法。

多媒体应用的普及要求增加如基于个人计算机等的系统的工作速度。因为半导体器件在这种增强系统中起主要的作用，因此长期需要增加半导体器件的工作速度。

在包括多个半导体器件的系统中，需要在器件之间传输信号。为了进行快速传输，近来传输方法主要为同步系统，即提供一个时钟信号，其电平在预定的周期内重复地变化，以便其它信号与时钟信号同步。

图23A示出了常规的同步系统。形成在芯片705上的缓冲器703a输出数据信号Data。形成在芯片704上的缓冲器703b接收数据信号Data并将它输出到保持电路701。保持电路701保持数据信号Data与参考时钟信号SysCLK同步，并将数据信号Data传输到内部电路702。

在这种同步系统中获得较高操作速度的一个常用方法是增加参考时钟信号的频率。然而，在参考时钟信号和另一信号(例如数据信号)之间的定时存在偏差或差异。这种定时的差异称作失真。失真会导致保持电路工作失败。

图23B介绍了由参考时钟信号SysCLK的相位相对于数据信号Data(反之亦然)的相位偏移(以下称作“相移”)引起保持电路的工作失败导致的误锁存问题。

图24A到24C示出了随着参考时钟信号频率的增加相移T变得更严重的原因，虽然在参考时钟信号的频率足够低的情况下并不严重。

图24A示出了参考时钟信号SysCLK与数据信号相位完全配合的情况。

图24B示出了参考时钟信号SysCLK频率较低时，参考时钟信号SysCLK与数据信号之间有相移T的情况。在这种情况下，相移T并不是特别严重的问题，因为即使这样输出的数据依然是正确的。

图24C示出了参考时钟信号SysCLK频率较高时，参考时钟信号SysCLK与数据信号之间有相移T的情况。在这种情况下，相移T引起了严重的问题，因为没有输出正确的数据。

因此，当每个信号被更快地驱动时，相移产生了极大的影响；这成为实现整个系统高速工作的一个障碍。

减小相移通常采用的方法是保证使参考时钟信号的传输路径布置得与数据信号的传输路径尽可能的接近。但是，这种方法具有一些缺点，包括信号线的布局受限，以及由于电源的变化和/或温度的变化引起的无法调节的相移。

本发明的目的是提供克服上述缺点的集成电路、系统和方法，

根据本发明的半导体集成电路包括：减少时钟信号和数据信号之间第一相差的相差减少电路；和接收减少了时钟信号和数据信号之间的第一相差的数据信号的电路。

在本发明的第一实施例中，相差减少电路包括：确定减少时钟信号和虚拟图形信号之间的第二相差的第一延迟量的延迟量确定电路；和根据第一延迟量延迟时钟信号和数据信号中一个的可变延迟电路。

在本发明的另一实施例中，延迟量确定电路还确定减少时钟信号和数据信号之间第二相差的第二延迟量，并且可变延迟电路根据第二延迟量延迟时钟信号和数据信号中一个。

在本发明的又一实施例中，虚拟图形信号是进行由第一逻辑电平到第二逻辑电平的至少一个变化的信号。

在本发明的再一实施例中，通过数据线使数据信号输入到相差减少电路，在数据信号输入到相差减少电路之前，通过数据线使虚拟图形信号输入到相差减少电路。

根据本发明的系统包括第一半导体集成电路和第二半导体集成电路，其中第一半导体集成电路包括将数据信号输出到第二半导体集成电路的输出电路，第二半导体集成电路包括：接收由第一半导体集成电路输出的数据信号并减少时钟信号和数据信号之间第一相差的相差减少电路；和接收减少了时钟信号和数据信号之间的第一相差的数据信号的电路。

在本发明的一个实施例中，相差减少电路包括：确定减少时钟信号和虚拟图形信号之间的第二相差的第一延迟量的延迟量确定电路；和根据第一延迟量延迟时钟信号和数据信号中一个的可变延迟电路。

在本发明的另一实施例中，延迟量确定电路还确定减少时钟信号和数据信号之间第二相差的第二延迟量，并且可变延迟电路根据第二延迟量延迟时钟信号和数据信号中一个。

在本发明的又一实施例中，虚拟图形信号是进行由第一逻辑电平到第二逻辑电平的至少一个变化的信号。

在本发明的再一实施例中，通过数据线第一半导体集成电路和第二半导体集成电路互连，通过数据线数据信号由第一半导体集成电路传输到第二半导体集成电路，在数据信号由第一半导体集成电路传输到第二半导体集成电路之前，通过数据线虚拟图形信号由第一半导体集成电路传输到第二半导体集成电路。

根据本发明减少时钟信号和数据信号之间失真的方法包括步骤：(a)减少时钟信号和数据信号之间第一相位差；和(b)接收减少了时钟信号和数据信号之间的第一相差的数据信号。

在本发明的一个实施例中，步骤(a)包括以下步骤：(a-1)确定减少时钟信号和虚拟图形信号之间第二相差的第一延迟量；和(a-2)根据第一延迟量延迟时钟信号和数据信号中的一个。

在本发明的一个实施例中，步骤(a)包括以下步骤：(a-3)还确定减少时钟信号和数据信号之间第一相差的第二延迟量；以及(a-4)根据第二延迟量延迟时钟信号和数据信号中的一个。

在本发明的又一实施例中，虚拟图形信号是进行由第一逻辑电平到第二逻辑电平的至少一个变化的信号。

根据本发明在连接到数据线的半导体集成电路中减少时钟信号和数据信号之间失真的方法包括步骤：(a)在第一期间通过数据线接收虚拟图形信号；(b)在第二期间通过数据线接收数据信号；(c)在时钟信号和虚拟图形信号之间相差的基础上减少时钟信号和数据信号之间的相差。

因此，这里介绍的本发明具有以下优点：(1)提供一种能减少时钟信号和数据信号之间相差的半导体集成电路和系统；以及(2)提供一种减少时钟信号和数据信号之间失真的方法。

参考附图阅读和理解以下详细的说明后，对本领域的技术人员来说，本发明的这些和其它优点将很明显。

图1示出了根据本发明的例1系统1的示例性结构的方框图。

图2示出了输出电路32的示例性结构的方框图。

图3示出了根据本发明的例1相差减少电路22的示例性结构的方框图。

图4A示出了在初始化期间时钟信号CLK和虚拟图形信号Dummy如何同步的时序图。

图4B示出了在运作/传输期间时钟信号CLK和数据信号Data如何同步的时序图。

图5A示出了存储器系统100的示例性结构的方框图。

图5B示出了存储器系统100a的示例性结构的方框图。

图6示出了同步电路122的示例性结构的方框图。

图7示出了同步电路122的另一个示例性结构的方框图。

图8示出了同步电路125a的示例性结构的方框图。

图9示出了存储器系统200的示例性结构的方框图。

图10A示出了标识信号Flag波形的时序图。

图10B示出了标识信号发生电路222的示例性结构的方框图。

图11示出了根据本发明的例2系统2的示例性结构的方框图。

图12示出了相差减少电路320的示例性结构的方框图。

图13示出了在相差减少电路320中使用的不同信号波形的时序图。

图14示出了相差减少电路420的示例性结构的方框图。

图15A示出了示例性初始图形的时序图。

图15B示出了当时钟信号CLK的相位比虚拟图形信号Dummy滞后时不同信号波形的时序图。

图15C示出了当时钟信号CLK的相位比虚拟图形信号Dummy超前时不同信号波形的时序图。

图16示出了根据本发明的例3系统3的示例性结构的方框图。

图17示出了相差减少电路520的示例性结构的方框图。

图18示出了在相差减少电路520中使用的不同信号波形的时序图。

图19示出了相差减少电路620的示例性结构的方框图。

图20A示出了示例性初始图形的时序图。

图20B示出了时钟信号CLK’和虚拟图形信号Dummy如何匹配的方框图。

图21A示出了PD减少电路520a的示例性结构的方框图。

图21B示出了VCO524a和校正电路532的示例性结构的方框图。

图22A示出了在包括环行振荡器524c的多个(n)延迟电路中从Kth延迟电路输出的信号波形的时序图。

图22B示出了当时钟信号CLK’的周期短于数据信号Data的周期时的时序图。

图23A示出了常规同步系统的示例性结构的方框图。

图23B示出了相移时序图。

图24A示出了当参考时钟信号SysCLK和数据信号相位完全匹配时的时序图。

图24B示出了当参考时钟信号SysCLK和数据信号具有相位偏移T时的时序图。

图24C示出了当参考时钟信号SysCLK为高频并且参考时钟信号SysCLK和数据信号具有相位偏移T时的时序图。

下面参考附图说明本发明的实例。

(例1)

图1示出了根据本发明的例1系统1的示例性结构。系统1包括产生时钟信号CLK的时钟信号发生器10、根据时钟信号CLK工作的从电路20、和根据时钟信号CLK工作并将数据信号Data输出到从电路20的主电路30。主电路30和/或从电路20可以是半导体集成电路。

在本说明书中，在不同的cs之间传输的信号通常称做“数据信号Data”。“数据信号Data”包括在主电路30和从电路20之间传输的任何信号。

时钟信号CLK通过时钟信号线10a提供到从电路20。数据信号Data通过数据信号线10b提供到从电路20。通过这些不同的路径时钟信号CLK和数据信号Data提供到从电路20的结果，时钟信号CLK和数据信号Data之间发生失真(即，时钟信号CLK的相位与数据信号Data的相位不同)。由于电源变化、温度变化、与工艺有关的变化等引起的失真电平变化。

在从电路20中提供相差减少电路(以下称为“PD减少电路”)22，用于减小以上提到的原因引起的失真。PD减少电路22可减小时钟信号CLK和数据信号Data之间的相差。一旦通过PD减少电路22减小了相差，数据信号Data作为数据信号Data’提供到内部电路24。内部电路24接收并处理数据信号Data’。内部电路24可以是根据需要处理数据信号Data’的任何电路。

最好，PD减少电路22能基本上消除时钟信号CLK和数据信号Data之间的相差(以使时钟信号CLK和数据信号Data之间的相差基本上变为零)。因此，与时钟信号CLK和数据信号Data经过的路径无关，可以得到与时钟信号CLK同步的数据信号Data’。

主电路30包括将虚拟图形信号Dummy或数据信号Data选择性输出到数据线10b的输出电路32。具体地，输出电路32在初始化期间将虚拟图形信号Dummy输出到数据线10b，并在运作/传输期间将数据信号Data输出到数据线10b。

因此，在初始化期间，虚拟图形信号Dummy通过数据线10b输入到从电路20；在运作/传输期间，数据信号Data通过数据线10b输入到从电路20。信号初始化期间优于运作/传输期间。

这里，“虚拟图形信号Dummy”定义为在初始化期间逻辑电平经受至少一个变化的信号。换句话说，在初始化期间，虚拟图形信号Dummy由H(高)电平到L(低)电平，或从L电平到H电平。

虚拟图形信号Dummy用于确定对应于时钟信号CLK和数据信号Data之间的相差的延迟量，这将在以后进行介绍。为了确定所述延迟量，在初始化期间，虚拟图形信号Dummy必须具有至少一个沿(即上升沿或下降沿)，是由于必须确定出使时钟信号CLK的沿与虚拟图形信号Dummy的沿重合的延迟量的值。最好，虚拟图形信号Dummy是与时钟信号CLK具有相同周期的时钟信号。

图2示出了输出电路32的示例性结构。

输出电路32包括产生虚拟图形信号Dumy的虚拟图形信号发生器32a、产生数据信号Data的数据信号发生器32b、和用于选择输出来自虚拟图形信号发生器32a或数据信号发生器32b的选择器32c。在初始化期间，选择器32c选择虚拟图形信号Dummy，以使虚拟图形信号Dummy输出到数据信号线10b。在运作/传输期间，选择器32c选择数据信号Data，以使数据信号Data到数据信号线10b。

根据控制信号Mode1(限定初始化期间)或控制信号Mode2(限定运作/传输期间)进行选择器32c的切换。这些控制信号可以输出电路32的内部产生，或外部产生施加到输出电路32。

在与时钟信号CLK具有相同周期的时钟信号作为虚拟图形信号Dummy时，虚拟图形信号发生器32a可以省略。此时，设置时钟信号CLK(由时钟信号发生器10提供)，作为选择器32c的输入。

图3示出了相差减少电路22的示例性结构。

PD减少电路22包括确定延迟量以减少时钟信号CLK与虚拟图形信号Dummy之间相差的延迟量确定电路22a，和具有可调延迟量D的可变延迟电路22b。例如，当可变延迟电路22b包括多个串联连接的延迟元件，设置可变延迟电路22b以允许信号根据所需的延迟量D通过可变数量的延迟元件(多个延迟元件中)，由此可以在可变延迟电路22b中设置所需延迟量。

在初始化期间，延迟量确定电路22a确定延迟量D。确定延迟量以减少时钟信号CLK与虚拟图形信号Dummy之间的相差。例如，时钟信号CLK的沿与虚拟图形信号Dummy的沿相比较，以确定延迟量D使这些沿重合。由延迟量确定电路22a确定的延迟量D设定在可变延迟电路22b中。

在运作/传输期间，数据信号Data被延迟了延迟量D(在初始化期间设定在可变延迟电路22b中)。PD减少电路22将延迟的数据信号Data作为数据信号Data’输出到内部电路24。内部电路24根据时钟信号CLK工作。例如，内部电路24在时钟信号CLK的一个沿提取数据信号Data’。因此，与时钟信号CLK和数据信号Data之间的相差相比，可以减少时钟信号CLK和数据信号Data’之间的相差。

代替延迟数据信号Data，延迟时钟信号CLK延迟量D可得到类似的效果。此时，PD减少电路22将数据信号Data输出到内部电路24，并将延迟的时钟信号CLK作为时钟信号CLK’输出到内部电路24。内部电路24根据时钟信号CLK’工作。例如，内部电路24在时钟信号CLK’的一个沿提取数据信号Data。因此，与时钟信号CLK和数据信号Data之间的相差相比，可以减少时钟信号CLK’和数据信号Data之间的相差。当时钟信号CLK延迟了延迟量D时，不必向内部电路24提供时钟信号CLK。

在从主电路30向从电路20传输数据信号Data之前，在可变延迟电路22b中设置适当的延迟量D可以减少。其中的原因是由于数据信号Data和虚拟图形信号Dummy通过相同的数据信号线10b由主电路30传输到从电路20，因此等于时钟信号CLK和虚拟图形信号Dummy之间的相差。

最好，确定延迟量D，以使时钟信号CLK和虚拟图形信号Dummy之间的相差基本为零。此时，时钟信号CLK和数据信号Data之间的相差基本上为零。

然而，在某些情况中，即使在初始化期间时钟信号CLK和虚拟图形信号Dummy之间基本上消除了相差，但在运作/传输期间时钟信号CLK和数据信号Data之间的相差没有基本上为零。因此，在运作/传输期间，确定延迟量D’，以减少时钟信号CLK和数据信号Data之间的相差，在运作/传输期间，延迟量D’设定在可变延迟电路22b中。为了确定延迟量D’，在运作/传输期间，数据信号Data必须至少有一个沿(即上升沿或下降沿)，是因为必须确定延迟量D’，以使时钟信号CLK的一个沿与数据信号Data的一个沿重合。延迟了延迟量D’的数据信号Data作为数据信号Data’由PD减少电路22输出。因此，与时钟信号CLK和数据信号Data之间的相差相比，可以减少时钟信号CLK和数据信号Data’之间的相差。代替延迟数据信号Data，延迟时钟信号CLK延迟量D’可得到类似的效果。

图4A示出了在初始化期间时钟信号CLK和虚拟图形信号Dummy如何同步的图形。在图示的例子中，虚拟图形信号Dummy是与时钟信号CLK具有相同周期的时钟信号。从图4A中可以看出，在初始化期间的第一周期中，时钟信号CLK的上升沿没有与虚拟图形信号Dummy的上升沿重合，而在初始化期间随后周期中，时钟信号CLK的上升沿逐渐与虚拟图形信号Dummy的上升沿重合。

用于同步时钟信号CLK与虚拟图形信号Dummy的沿并不限于上升沿。上升沿、下降沿、或上升沿和下降沿可用于同步时钟信号CLK与虚拟图形信号Dummy。

图4B示出了在运作/传输期间时钟信号CLK和数据信号Data如何同步的图形。如果在时钟信号CLK和数据信号Data之间检测到相移α，那么在检测到相移α的周期之后的周期内调节相移α。

根据本发明，即使在时钟信号的传输路径和数据信号的传输路径没有靠近的设置的情况中，时钟信号和数据信号之间的相移可以最小化。同样根据本发明，可以调节由电源的变化和/或温度的变化引起的相移，而这是相互靠近设置时钟信号的传输路径和数据信号的传输路径的常规方法所不能调节的。

然而根据本发明优选相互靠近地设置时钟信号的传输路径和数据信号的传输路径，以将传输路径之间的长度差异引起的相移减到最小。

下面说明存储器系统形式的本发明应用实例。

图5A示出了存储器系统100的示例性结构。存储器系统100包括产生时钟信号CLK的时钟信号发生器110、根据时钟信号CLK工作的存储器120、根据时钟信号CLK工作的存储控制器130、和根据时钟信号CLK工作的处理器140。时钟信号发生器110、存储器120、存储控制器130、和处理器140可以形成在单个半导体芯片上，或可选择地形成在单独的半导体芯片上。

处理器140包括选择地将输出虚拟图形信号Dummy或数据信号Data输出到数据线110b的输出电路142，和通过数据线110d接收来自存储器120的输出信号Out并获得时钟信号CLK和输出信号Out之间同步的同步电路144。输出电路142和同步电路144的每个根据时钟信号CLK进行操作。

这里，数据信号Data包括控制信号、地址信号、和代表将写到存储器120的数据的信号。控制信号可以为例如RAS信号、CAS信号、读/写控制信号、或类似信号。

虚拟图形信号Dummy和数据信号Data通过存储控制器130传输到存储器120。输出信号Out通过存储控制器130传输到处理器140。

存储器120包括获得时钟信号CLK和数据信号Data之间同步的同步电路122、存储器芯124、和选择地将输出虚拟图形信号Dummy或输出信号Out输出到数据线110d的输出电路126。同步电路122和输出电路126接收时钟信号CLK。

存储器芯124包括多个存储单元(未表示)和访问存储单元的周边电路(未显示)。周边电路包括例如数据锁存器、地址锁存器、解码器、读出放大器等。存储器芯124通常为与时钟信号CLK同步工作的同步型存储器(例如SDRAM)，但并不限于这种同步型存储器。存储器芯124可以为不与时钟信号CLK同步的类型；此时，不必向存储器芯124提供时钟信号CLK。

时钟信号CLK通过时钟信号线110a提供到存储器120。数据信号Data通过数据信号线110b提供到存储器120。因此，时钟信号CLK和数据信号Data通过这些不同的路径提供到存储器120。在存储器120中提供同步电路122以减小时钟信号CLK和数据信号Data之间可能发生的失真。换句话说，同步电路122与图1所示的PD减少电路22的功能相同。

时钟信号CLK通过时钟信号线110c提供到处理器140。输出信号Out通过数据信号线110d提供到处理器140。因此，时钟信号CLK和输出信号Out通过这些不同的路径提供到处理器140。在处理器140中提供同步电路144以减小时钟信号CLK和输出信号Out之间可能发生的失真。换句话说，同步电路144与图1所示的PD减少电路22的功能相同。

图6示出了同步电路122的示例性结构。同步电路144也具有类似的结构。

在图6所示的示例性结构中，数据信号Data包括含有四个1位数据信号(Data(0)、Data(1)、Data(2)、Data(3))4位数据信号部分，和包含两个1位控制信号(Cont(0)、Cont(1))的2位控制信号部分。2位控制信号部分的控制信号可以为例如读/写控制信号或芯片启动信号。应该理解数据信号的位数和控制信号的位数并不限于图6中示例性的值。

同步电路122包括与数据信号Data相同数目的同步电路122a到122f，由此每个1位信号可获得时钟信号CLK的同步。

同步电路122a接收1位数据信号Data(0)和时钟信号CLK。同步电路122a对比数据信号Data(0)的相位和时钟信号CLK的相位，以确定基本上能消除相差(即以使相差基本为零)的数据信号Data(0)的延迟量。由此，可以确保数据信号Data(0)的沿与时钟信号CLK的沿重合。

同步电路122b到122f具有与同步同步电路122a相同的结构。

同步电路122a到122f的每一个连接到输入/输出线123。输入/输出线123可用于传输延迟量，该延迟量由同步电路122a到122f到其它同步电路中的一个接收到的信号电平中的一次转换确定的。例如，数据信号Data(0)的电平经历一次转换(从L电平到H电平，反之亦然)。此时，确定延迟量，以使数据信号Data(0)的沿与时钟信号CLK的沿重合。这样确定的延迟量传输到其它同步电路122b到122f。

因此，可以获得电平不改变的数据信号和时钟信号CLK之间的同步。在运作/传输期间，这种操作对同步电路122的同步操作特别有效，是由于与时钟信号CLK(可用做虚拟图形信号Dummy)不同，在给定期间内，数据信号Data不必经历一次转换。

下面再参考图5A，将介绍存储器系统100写数据到存储器120的操作。

处理器140将控制信号、地址信号、和代表将写到存储器120的数据的信号输出到存储控制器130。控制信号可以为例如RAS信号、CAS信号、读/写控制信号、或类似信号。

存储控制器130接收来自处理器140的地址信号并转换地址信号。转换的地址信号输出到存储器120。存储控制器130接收来自处理器140的控制信号和代表将写到存储器120的数据的信号，并将这些接收的信号不转换直接输出到存储器120。

在初始化期间，处理器140中的输出电路142将虚拟图形信号Dummy输出到数据信号线110b。虚拟图形信号Dummy通过存储控制器130转移到存储器120。虚拟图形信号Dummy可以是例如具有与时钟信号CLK相同周期的脉冲信号。存储器120中的同步电路122检测时钟信号CLK的沿和虚拟图形信号Dummy的沿，确定延迟量，以使这些沿重合。

在运作/传输期间，处理器140中的输出电路142将数据信号Data输出到数据信号线110b。数据信号Data通过存储控制器130传输到存储器120。数据信号Data包括控制信号、地址信号、和代表将写到存储器120的数据的信号。

在运作/传输期间，存储器120的操作会引起电源的变化和/或温度的变化。尽管已在初始化期间设置了延迟量，但这种变化会导致时钟信号CLK和数据信号Data的不同步。存储器120中的同步电路122检测时钟信号CLK的沿和数据信号Data的沿，并重新设置延迟量，以使这些沿重合。由此，可以得到与时钟信号CLK同步的数据信号Data’。数据信号Data’输出到存储器芯124。因此，与时钟信号CLK同步的数据信号Data’写入到存储器120。

因此，在运作/传输期间以及初始化期间，同步电路122发挥同步的功能，以增强这个存储器系统100操作的精度；然而，在运作/传输期间，同步电路122进行的同步操作是可选的。如果仅在初始化期间同步电路122进行的同步操作提供了足够的存储器系统100操作的精度，那么在运作/传输期间不必进行同步操作。

接下来介绍由存储器120读取数据的存储器系统100的操作。

输出电路126和同步电路144的操作分别与输出电路142和同步电路122的操作相同。在同步电路144中设置延迟量，以使时钟信号CLK的沿与输出信号Out的沿重合。

当由输出电路142到同步电路122的数据信号线110b的长度基本上等于由输出电路126到同步电路144的长度时，可以省略在同步电路144中得到延迟量的过程，并在同步电路144中设置与同步电路122相同的延迟量，是由于时钟信号CLK和数据信号Data之间的失真与时钟信号CLK和输出信号Out之间的失真可以认为基本上相等，其中数据信号线110b与数据信号线110d具有基本上相等的长度。这样有助于简化同步电路144。

图5B示出了存储器系统100a的示例性结构，其中延迟时钟信号CLK而不是数据信号Data，可以获得数据信号Data和时钟信号CLK之间的同步。在图5B中，也出现在图5A中的组成元件由图5A中相同的参考数字表示，在这里省略了对它们的说明。

存储器120a包括同步电路122a、存储器芯124和输出电路126。

同步电路122a通过延迟时钟信号CLK获得数据信号Data和时钟信号CLK之间的同步。同步电路122a将数据信号Data输出到存储器芯124，并将延迟的时钟信号CLK作为时钟信号CLK’输出到存储器芯124。存储器芯124接收与时钟信号CLK’同步的数据信号Data。输出电路126接收时钟信号CLK’。

图7示出了同步电路122a的示例性结构。同步电路122a包括获得时钟信号CLK和数据信号Data之间同步的同步电路125a到125f、锁存器电路127a到127f和保持电路125g。

保持电路125g可用于传输由同步电路122a到122f到所有同步电路中的一个接收到的信号电平中的一次转换确定的延迟量。保持电路125g由控制信号Mode2驱动。

图8示出了同步电路125a的示例性结构。同步电路125b到125f与同步电路125a结构相同。

同步电路125a包括确定延迟量以减少时钟信号CLK和数据信号Data之间相差的延迟量确定电路1260，和根据延迟量延迟时钟信号CLK的可变延迟电路1250。同步电路125a由控制信号Mode1和Mode2驱动。

可变延迟电路1250包括延迟元件1252-1到1252-n、AND元件1254-1到1254-n、和保持电路1256(其中n为整数)。

保持电路1256保持输入到保持电路1256的控制信号CTRL(1)到CTRL(n)的电平。控制信号CTRL(1)到CTRL(n)中仅有一个设置为H电平。例如，假定控制信号CTRL(1)设置为H电平并且控制信号CTRL(2)到CTRL(n)设置为L电平，那么时钟信号CLK经过AND元件1254-1通过延迟元件1252-1到1252-n。因此，使用控制信号CTRL(1)到CTRL(n)，可以控制时钟信号CLK通过的延迟元件的数量和由此要施加的控制时钟信号CLK的延迟量。已在可变延迟电路1250中延迟的时钟信号CLK作为时钟信号CLK’(0)从可变延迟电路1250输出。

延迟量确定电路1260接收控制信号Mode1和Mode2。控制信号Mode1定义为初始化期间。例如，初始化期间可以定义为控制信号Mode1设置在H电平的期间。控制信号Mode1定义为运作/传输期间。例如，运作/传输期间可以定义为控制信号Mode2设置在H电平的期间。这些控制信号经过存储控制器130由处理器140施加。

延迟量确定电路1260包括相位比较器1262和1266以及增/减计数器1264。

在初始化期间，相位比较器1262由控制信号Mode1驱动。相位比较器1262比较时钟信号CLK’(0)的相位和数据信号Data的相位。如果数据信号Data的相位比时钟信号CLK’(0)的相位超前，那么相位比较器1262向增/减计数器1264输出“增”信号up1。如果数据信号Data的相位比时钟信号CLK’(0)的相位滞后，那么相位比较器1262向增/减计数器1264输出“减”信号down1。

响应于“增”信号up1，增/减计数器1264将改变它的输出，以减少施加到时钟信号CLK的延迟量。例如，响应于“增”信号up1，增/减计数器1264将它的输出由“CTRL(1)＝H”变为“CTRL(2)＝H”。响应于“减”信号down1，增/减计数器1264将改变它的输出，以增加施加到时钟信号CLK的延迟量。例如，响应于“减”信号down1，增/减计数器1264将它的输出由“CTRL(2)＝H”变为“CTRL(1)＝H”。

在运作/传输期间，相位比较器1266由控制信号Mode2驱动。相位比较器1266比较时钟信号CLK’(0)的相位和数据信号Data的相位。如果数据信号Data的相位比时钟信号CLK’(0)的相位超前，那么相位比较器1266向保持电路125g输出“增”信号up2。如果数据信号Data的相位比时钟信号CLK’(0)的相位滞后，那么相位比较器1262向保持电路125g输出“减”信号down2。

响应于“增”信号up1或“减”信号down1，保持电路125g向每个同步电路125a到125f输出“增”信号up3或“减”信号down3。因此，可以同时控制同步电路125a到125f。

因此，同步电路125a输出与数据信号Data同步的时钟信号CLK’(0)。锁存器电路127a响应于时钟信号CLK’(0)的沿锁存数据信号Data。时钟信号CLK’(0)和数据信号Data(0)由锁存器电路127a输出到存储器芯124。

类似地，时钟信号CLK’(1)到CLK’(5)、数据信号Data(1)到Data(3)、和控制信号Cont(0)到Cont(1)输出到存储器芯124。存储器芯124根据时钟信号CLK’(1)到CLK’(5)中的一个操作。

下面介绍存储器系统形式的的本发明的另一应用例。图9示出了存储器系统200的示例性结构。存储器系统200包括多个存储器220。每个存储器220包括同步电路122、存储器芯124、输出电路126、和标识信号发生电路222。在图9中，也出现在图5A显示的存储器系统100的组成元件由图5A中相同的参考数字表示，在这里省略了对它们的说明。

当存储控制器130控制多个存储器220时，这会妨碍存储器系统200每次在传输数据信号Data时在初始化期间进行同步过程时提高操作速度，是由于这样会导致初始化期间变长。因此，根据存储器系统200控制同步电路122，以便如果在运作/传输期间同步电路122进行同步过程，那么在该运作/传输期间随后的初始化期间，同步电路122不进行同步过程。

标识信号发生电路222产生仅在同步电路122进行同步过程后的预定为周期内为H电平(即时钟信号CLK的沿与数据信号Data’的沿重合时)时产生标识信号Flag(见图10A)。标识信号Flag为H电平的周期最好在约十纳秒(ns)到约几ns的范围内。特别是，当时钟信号CLK为高频时，最好标识信号Flag为H电平的周期为20ns以下。

图10B示出了标识信号发生电路222的示例性结构。标识信号发生电路222包括检测数据信号Data’电平变化的检测器222a、RS触发器(以下称“RS-FF”)222b、和计数器222c。

检测器222a产生响应于数据信号Data’电平变化的脉冲信号set。脉冲信号set施加到RS-FF222b和计数器222c。检测器222a包括例如延迟元件222e和异或元件222f。

RS-FF222b响应于脉冲信号set，使标识信号Flag由L电平到H电平。

计数器222c响应于脉冲信号set重新设置它的计数值。此后，计数器222c响应于时钟信号CLK的沿增加计数值。一旦计数器222c的计数值达到预定的值，计数器222c将脉冲信号set输出到RS-FF222b。

RS-FF222b响应于脉冲信号set，使标识信号Flag由H电平到L电平。

因此，产生使数据信号Data’经历电平变化的时间后的预定期间为H电平的标识信号Flag。

标识信号Flag传输到处理器140。处理器140根据标识信号Flag的电平确定是否进行同步过程。

根据以上的过程，可以避免对于具有足够高同步精度的期间在初始化期间进行同步过程。由于，可以减少在初始化期间需要进行同步过程的器件(例如存储器)数量，由此优化同步过程。因此，可以增强存储器系统200的操作速度。

以上提供的例子是以下面的方式工作的：当标识信号Flag为H电平时，在与标识信号Flag有关的存储器220的随后的初始化期间内不进行同步过程；当标识信号Flag为L电平时，在与标识信号Flag有关的存储器220的随后的初始化期间内进行同步过程。此外，与L电平的标识信号Flag有关的存储器220的操作立即被迫中止，由此使存储器220从运作/传输期间转换成初始化期间，以便在初始化期间进行同步过程。

(例2)

图11示出了根据本发明的例2系统2的示例性结构。系统2包括时钟信号发生器10、从电路20a、主电路30a。在图11中，也出现在图1中的组成元件由图1中相同的参考数字表示，在这里省略了对它们的说明。

主电路30a包括输出电路32a。输出电路32a在初始化期间将虚拟图形信号Dummy输出到数据信号线10b，并在运作/传输期间将数据信号Data输出到数据信号线10b。输出电路32a将控制信号Mode1(定义初始化期间)输出到控制信号线10c。输出电路32a通过控制信号线10d接收控制信号REFOUT。控制信号REFOUT为指示初始化期间结束的控制信号。例如，控制信号REFOUT由H电平到L电平指示出初始化期间完成。

从电路20a包括PD减少电路320和内部电路24。

图12示出了PD减少电路320的示例性结构。PD减少电路320通过时钟信号线10a接收时钟信号CLK，通过数据信号线10b接收虚拟图形信号Dummy和数据信号Data。PD减少电路320还通过控制信号线10c接收控制信号Mode1(定义初始化期间)。

PD减少电路320延迟时钟信号CLK，以减小时钟信号CLK和虚拟图形信号Dummy之间的相差。下面将已延迟的时钟信号CLK称做时钟信号CLK’。

PD减少电路320将指示虚拟图形信号Dummy的相位和时钟信号CLK’的相位之间对比结果的控制信号REFOUT输出到控制信号线10d。

下面参考图12介绍PD减少电路320的操作。

首先，主电路30a(图11)使控制信号Mode1由L电平变为H电平，由此开始初始化期间。初始化期间定义为控制信号Mode1为H电平的期间。

在初始化期间，虚拟图形信号Dummy通过数据信号线10b输入到PD减少电路320。这里假设虚拟图形信号Dummy是与时钟信号CLK具有相同周期的时钟信号。

在初始化期间，由控制信号Mode1驱动相位比较器322。相位比较器322比较时钟信号CLK的相位与虚拟图形信号Dummy的相位。如果时钟信号CLK的相位比虚拟图形信号Dummy的相位超前，那么相位比较器322将脉冲信号Back(具有与相移相对应的脉冲宽度)输出到可变延迟电路324。如果时钟信号CLK的相位比虚拟图形信号Dummy的相位滞后，那么相位比较器322将脉冲信号Front(具有与相移相对应的脉冲宽度)输入到可变延迟电路324。

可变延迟电路324根据脉冲信号Back增加延迟量，或根据脉冲信号Front减少延迟量。时钟信号CLK延迟已在可变延迟电路324中设置的延迟量。因此，可以确定可变延迟电路324的延迟量，以使时钟信号CLK的沿与虚拟图形信号Dummy的沿重合。

相位比较器326将比较时钟信号CLK’的相位和虚拟图形信号Dummy的相位。如果时钟信号CLK’和虚拟图形信号Dummy之间的相位差大于预定值，那么控制信号REFOUT在L电平。如果时钟信号CLK’和虚拟图形信号Dummy之间的相位差等于或小于预定值，那么控制信号REFOUT在H电平。理想的预定值为零，但实际上仅需要足够接近零的值。根据由L电平到H电平时控制信号REFOUT的电平锁定可变延迟电路324中的延迟量。

当控制信号Mode1为L电平时，开关328将通过数据信号线10b输入的信号输出到保持电路330，但当控制信号Mode1为H电平时，不将通过数据信号线10b输入的信号输出到保持电路330。

保持电路330保持由开关328输出的信号，并根据时钟信号CLK’将信号输出到内部电路24(图11)。

确认控制信号REFOUT的电平由L电平变化到H电平后，主电路30a(图11)使控制信号Mode1由H电平变为L电平，由此结束初始化期间。

随后开始运作/传输周期。在运作/传输期间，数据信号Data通过数据信号线10b输入到PD减少电路320。

在可以预知锁定时间，即从初始化开始到锁定可变延迟电路324中的延迟量所需的时间的情况下，不必输出控制信号REFOUT。此时，锁定时间结束后就可以开始数据信号Data的传输操作。

图13示出了在相差减少电路320中使用的不同信号波形。

在时间T1，控制信号Mode1由L电平变为H电平，由此开始初始化期间。由于在时间T1处时钟信号CLK的相位比虚拟图形信号Dummy的相位超前，可变延迟电路324中的延迟量增加脉冲信号Back。因此，时钟信号CLK延迟已在可变延迟电路324中设置的延迟量。

在时间T2，时钟信号CLK’和虚拟图形信号Dummy的相位匹配。在图13中，空圈0)表示时钟信号CLK’的沿与虚拟图形信号Dummy的沿重合。

在时间T3，由于时钟信号CLK’和虚拟图形信号Dummy之间的不存在相移，控制信号REFOUT由L电平到H电平。

在时间T4，控制信号Mode1由H电平变为L电平，由此结束初始化期间。

图14示出了PD减少电路420的示例性结构。PD减少电路420与图12所示的PD减少电路320可互换。

PD减少电路420通过检测预定的初始化图形，而不是使用控制信号Mode1，检测初始化期间的开始。因此，控制信号Mode1没有输入到PD减少电路420。

PD减少电路420通过时钟信号线10a接收时钟信号CLK，通过数据信号线10b接收虚拟图形信号Dummy和数据信号Data。

PD减少电路420延迟时钟信号CLK，以减少时钟信号CLK和虚拟图形信号Dummy之间的相差。下面将已延迟的时钟信号CLK称做时钟信号CLK’。

PD减少电路420输出指示虚拟图形信号Dummy的相位和时钟信号CLK’的相位之间对比结果的控制信号REFOUT。

下面参考图14介绍PD减少电路420的操作。

解码器421确定预定的初始化图形是否包括在通过数据信号线10b输入的信号中。预定的初始化图形可以为例如，具有图形HLHHLL的信号(见图15A)。

当检测初始化图形时，解码器421识别初始化期间将开始。在初始化期间，虚拟图形信号Dummy通过数据信号线10b输入到PD减少电路420。这里，假设虚拟图形信号Dummy是与时钟信号CLK具有相同周期的时钟信号。解码器421开关选择器428，将通过数据信号线10b输入的信号输出到相位比较器422。

相位比较器422和可变延迟电路424的功能和操作与图12所示的相位比较器322和可变延迟电路324的功能和操作相同。因此，省略了对它们详细的介绍。

相位比较器426以相位比较器326(图12)中相同的方式产生控制信号REFOUT。根据控制信号REFOUT由L电平到H电平，相位比较器426将指示初始化期间结束的信号输出到解码器421。

解码器421开关选择器428，将通过数据信号线10b输入的信号输出到保持电路430。解码器421锁定在可变延迟电路424中施加的延迟量。

保持电路430保持由选择器428输出的信号，并根据时钟信号CLK’将信号输出到内部电路24(图11)。

确认控制信号REFOUT的电平由L电平变化到H电平后，主电路30a(图11)开始数据信号Data的传输操作。

在可以预知锁定时间，即从初始化开始到锁定可变延迟电路324中的延迟量所需的时间的情况下，不必输出控制信号REFOUT。此时，锁定时间结束后就可以开始数据信号Data的传输操作。

图15B示出了当时钟信号CLK的相位比虚拟图形信号Dummy滞后时不同信号波形的时序图。

具有对应于时钟信号CLK和虚拟图形信号Dummy之间相差的脉冲宽度的脉冲信号Front输出到可变延迟电路424。因此，延迟时钟信号CLK，以使时钟信号CLK’和虚拟图形信号Dummy相位匹配。在图15B中，两个空圈(0)表示时钟信号CLK的沿和时钟信号CLK’的对应沿。

图15C示出了当时钟信号CLK的相位比虚拟图形信号Dummy超前时不同信号波形。

具有对应于时钟信号CLK和虚拟图形信号Dummy之间相差的脉冲宽度的脉冲信号Back输出到可变延迟电路424。因此，延迟时钟信号CLK，以使时钟信号CLK’和虚拟图形信号Dummy相位匹配。在图15C中，两个空圈(0)表示时钟信号CLK的沿和时钟信号CLK’的对应沿。

如上所述，PD减少电路320和420可以通过延迟时钟信号CLK减少时钟信号CLK和数据信号Data之间相差。此外，可以修改PD减少电路320和420通过延迟数据信号Data减少时钟信号CLK和数据信号Data之间相差。PD减少电路320和420的这种修改也包含在本发明中。

(例3)

图16示出了根据本发明的例3系统3的示例性结构。系统3包括时钟信号发生器10、从电路20b和主电路30a。在图16中，也出现在图11中的组成元件由图11中相同的参考数字表示，在这里省略了对它们的说明。

主电路30a根据时钟信号CLK接收并操作。从电路20b不接收时钟信号CLK。从电路20b内部产生时钟信号CLK’并根据时钟信号CLK’操作。

根据系统3，不必将施加到发送电路的时钟信号CLK传输到接收电路。当发送电路和接收电路之间的距离非常大时，这种系统配置特别有效。

从电路20b包括PD减少电路520和内部电路24。内部电路24根据时钟信号CLK’操作。

图17示出了PD减少电路520的示例性结构。PD减少电路520通过数据信号线10b接收虚拟图形信号Dummy和数据信号Data。PD减少电路520通过控制信号线10c还接收控制信号Mode1(定义初始化周期)。

PD减少电路520产生时钟信号CLK’，以减少虚拟图形信号Dummy和时钟信号CLK’之间的相差。

PD减少电路520将指示虚拟图形信号Dummy的相位和时钟信号CLK’的相位之间对比结果的控制信号REFOUT输出到控制信号线10d。

下面参考图17介绍PD减少电路520的操作。

首先，主电路30a(图16)使控制信号Mode1由L电平变为H电平，由此开始初始化期间。初始化期间定义为控制信号Mode1为H电平的期间。

在初始化期间，虚拟图形信号Dummy通过数据信号线10b输入到PD减少电路520。这里，假设虚拟图形信号Dummy是与时钟信号CLK具有相同周期的时钟信号。

在初始化期间，由控制信号Mode1驱动相位比较器522。相位比较器522比较时钟信号CLK’的相位与虚拟图形信号Dummy的相位。时钟信号CLK’由电压控制振荡器(VCO)524产生。如果时钟信号CLK’的相位比虚拟图形信号Dumy的相位超前，那么相位比较器522将脉冲信号Back(具有与相移相对应的脉冲宽度)输出到VCO控制电路523。如果时钟信号CLK’的相位比虚拟图形信号Dummy的相位滞后，那么相位比较器522将脉冲信号Front(具有与相移相对应的脉冲宽度)输入到VCO控制电路523。

VCO控制电路523控制VCO524，以根据脉冲信号Back减少它的振荡频率，或根据脉冲信号Front增加振荡频率。通过VCO524调节时钟信号CLK’的相位。因此，确定VCO524的振荡频率，以使时钟信号CLK’的沿与虚拟图形信号Dummy的沿重合。

相位比较器522产生控制信号REFOUT。如果时钟信号CLK’和虚拟图形信号Dummy之间的相位差大于预定值，那么控制信号REFOUT为L电平。如果时钟信号CLK’和虚拟图形信号Dummy之间的相位差等于或小于预定值，那么控制信号REFOUT为H电平。理想的预定值为零，但实际上仅需要足够接近零的值。

根据控制信号REFOUT由L电平到H电平时的电平，电位保持电路526保持由相位比较器522提供的电位。由电位保持电路526保持的电位施加到VCO控制电路523，由此锁定VCO524的振荡。

当控制信号Mode1为L电平时，开关528将通过数据信号线10b输入的信号输出到保持电路530，但当控制信号Mode1为H电平时，不将通过数据信号线10b输入的信号输出到保持电路530。

保持电路530保持由开关528输出的信号，并根据时钟信号CLK’将信号输出到内部电路24(图16)。

确认控制信号REFOUT的电平由L电平变化到H电平后，主电路30a(图16)使控制信号Mode1由H电平变为L电平，由此结束初始化期间。

随后开始运作/传输周期。在运作/传输期间，数据信号Data通过数据信号线10b输入到PD减少电路520。

在可以预知锁定时间，即从初始化开始到锁定VCO524的振荡所需的时间的情况下，不必输出控制信号REFOUT。此时，锁定时间结束后就可以开始数据信号Data的传输操作。

图18示出了在相差减少电路520中使用的不同信号的波形。

在时间T1，控制信号Mode1由L电平变为H电平，由此开始初始化期间。由于在时间T1处时钟信号CLK’的相位比虚拟图形信号Dummy的相位超前，VCO524的振荡频率脉冲信号Back。随后，根据脉冲信号Front和脉冲信号Back调节VCO524的振荡频率。

在时间T2，时钟信号CLK’和虚拟图形信号Dummy的相位匹配。在图18中，空圈(0)表示时钟信号CLK’的沿与虚拟图形信号Dummy的沿重合。

在时间T3，由于时钟信号CLK’和虚拟图形信号Dummy之间的不存在相移，控制信号REFOUT由L电平到H电平。

在时间T4，控制信号Mode1由H电平变为L电平，由此结束初始化期间。

图19示出了PD减少电路620的示例性结构。PD减少电路620与图17所示的PD减少电路520可互换。

PD减少电路620通过检测预定的初始化图形，而不是使用控制信号Mode1，检测初始化期间的开始。因此，控制信号Mode1没有输入到PD减少电路620。

PD减少电路620通过数据信号线10b接收虚拟图形信号Dummy和数据信号Data。

PD减少电路620产生时钟信号CLK’，以减少虚拟图形信号Dummy和时钟信号CLK’之间的相差。

PD减少电路620输出指示虚拟图形信号Dumy的相位和时钟信号CLK’的相位之间对比结果的控制信号REFOUT。

下面参考图19介绍PD减少电路620的操作。

解码器621确定预定的初始化图形是否包括在通过数据信号线10b输入的信号中。预定的初始化图形可以为例如，具有图形HLHHLL的信号(见图20A)。

当检测初始化图形时，解码器621识别初始化期间将开始。在初始化期间，虚拟图形信号Dummy通过数据信号线10b输入到PD减少电路620。这里，假设虚拟图形信号Dummy是与时钟信号CLK具有相同周期的时钟信号。解码器621开关选择器628，将通过数据信号线10b输入的信号输出到相位比较器622。

相位比较器622、VCO控制电路623和VCO624的功能和操作与图17所示的相位比较器522、VCO控制电路523和VCO524的功能和操作相同。因此，省略了对它们详细的介绍。

相位比较器622以相位比较器522(图17)中相同的方式产生控制信号REFOUT。

根据控制信号REFOUT由L电平到H电平时的电平，电位保持电路626保持由相位比较器622提供的电位。由电位保持电路626保持的电位施加到VCO控制电路623。

根据控制信号REFOUT由L电平到H电平时的电平，解码器621开关选择器628，将通过数据信号线10b输入的信号输出到保持电路630。

保持电路630保持由选择器628输出的信号，并根据时钟信号CLK’将信号输出到内部电路24(图16)。

确认控制信号REFOUT的电平由L电平变化到H电平后，主电路30a(图16)开始数据信号Data的传输操作。

在可以预知锁定时间，即从初始化开始到锁定VCO624的振荡所需的时间的情况下，不必输出控制信号REFOUT。此时，锁定时间结束后就可以开始数据信号Data的传输操作。

图20B示出了时钟信号CLK’和虚拟图形信号Dummy相位如何匹配的方框图。

如上所述，PD减少电路520和620可以通过分别调节VCO524和624的振荡频率，减少时钟信号CLK’和数据信号Data之间相差。此外，可以修改PD减少电路520和620通过延迟数据信号Data减少时钟信号CLK’和数据信号Data之间相差。PD减少电路520和620的这种修改也包含在本发明中。

在以上介绍的系统3中，在初始化期间锁定的VCO524(或624)的相同振荡状态中，VCO524(或624)在运作/传输期间(传输数据信号Data)继续振荡。因此，在运作/传输期间，时钟信号CLK’和数据信号Data之间有相移。

下面介绍使以上提到的在运作/传输期间发生的相移最小化的校正过程。在数据信号Data的周期为时钟信号CLK’的多倍(预定因子)的前提下进行该校正过程。

图21A示出了进行校正过程的PD减少电路520a的示例性结构。用VCO524a代替在PD减少电路520中的VCO524，并进一步附加进行校正过程的校正电路532得到PD减少电路520a。在图21A中，也出现在图17中的组成元件由图17中相同的参考数字表示，在这里省略了对它们的说明。

图21B示出了VCO524a和校正电路532的示例性结构。

VCO524a包括环行振荡器524c(包括相互连接成一个环的n个反相器)和在n个反相器中Kth个反相器输出中选择一个信号的选择器524b，其中n为等于或大于2的整数；K为1≤K≤n的整数。为简明起见，下面假设环行振荡器524c包括三个反相器(即n＝3)。

环行振荡器524c包括相互连接成环行的反相器524c1、反相器524c2、和反相器524c3。节点N1、N2和N3分别连接到反相器524c1、反相器524c2、和反相器524c3的输出。

由节点N1的电压电平、节点N2的电压电平和节点N3的电压电平的组合表示环行振荡器524c的状态。环行振荡器524c具有表示如下的状态1到6：

状态1：(H，L，H)

状态2：(L，L，H)

状态3：(L，H，H)

状态4：(L，H，L)

状态5：(H，H，L)

状态6：(H，L，L)

环行振荡器524c以该顺序由状态1到6转换，在状态6后返回到状态1。

这里，表达式(x，y，z)表示状态，其中节点N1为x的电压电平；节点N2为y的电压电平；以及节点N3为z的电压电平。

每个节点N1、N2和N3的电压电平在H电平和L电平之间交替。因此，由节点N1输出的信号SN1、由节点N2输出的信号SN2、和由节点N3输出的信号SN3变为在预定的期间内震动的时钟信号。

选择器524b根据选择信号Se1选择信号SN1、信号SN2、和信号SN3中的一个。由选择器524b选择的信号作为时钟信号CLK’由VCO524a输出。

校正电路532包括：保持环行振荡器524c状态的保持电路534a和534b；计算环行振荡器524c已经经过多少圈六个状态的计数器536；保持计数器536的计数值的保持电路538a和538b；检测保持电路534a保持的状态和保持电路534b保持的状态之间变化的变化检测电路540a；和检测保持电路538a内保持的计数值和保持电路538b内保持的计数值之间变化的变化检测电路540b；将变化检测电路540a检测的变化与变化检测电路540b检测的变化相除得到商的除法电路542；根据商产生控制信号Sv的控制电路544；根据变化检测电路540a检测到的变化产生选择信号Se1的控制电路546。

由控制信号Mode2驱动每个保持电路534a和534b、计数器536、保持电路538a和538b、变化检测电路540a和540b、除法电路542、和控制电路544和546。

下面介绍校正电路532的操作。

根据数据信号Data的电平变化，环行振荡器524c的当前状态保持在保持电路534a和534b的一个中。环行振荡器524c的最近的一状态保持在保持电路534a和534b的另一个中。

变化检测电路540a检测环行振荡器524c的当前状态和环行振荡器524c的最近的一状态之间的变化。例如如果环行振荡器524c的当前状态为“状态3”并且环行振荡器524c的最近的一状态为“状态1”，那么变化为2(＝3-1)。变化检测电路540a将指示变化(在该例中值为2)的信号输出到除法电路542。

计数器536计算环行振荡器524c已经经过多少圈六个状态。具体地，每次环行振荡器524c的状态由状态1到6并返回到状态1时，计数器536的计数值增加1。

根据数据信号Data的电平变化，计数器536的当前计数值保持在保持电路538a和538b的一个中。计数器536的最近的一计数值保持在保持电路538a和538b的另一个中。

变化检测电路540b检测计数器536的当前计数值和计数器536的最近的一计数值之间的变化。变化指示在数据信号Data的一个电平变化和数据信号Data的下一个电平变化之间环行振荡器524c经过六个状态的圈数。例如，如果计数器536的计数值为“5”，计数器536的最近的一计数值为“2”，那么变化为3(＝5-2)。变化检测电路540b将指示变化(该例中为3)的信号输出到除法电路542。

除法电路542将由变化检测电路540a检测出的变化除以由变化检测电路540b检测出的变化。商表示在环行振荡器524c的一圈六个状态期间发生的相移，其中相移用环行振荡器524c的状态数表示。例如，在以上提到的情况中，得到的商为2/3(＝2÷3)，表示在环行振荡器524c的一圈六个状态期间，数据信号Data已延迟对应环行振荡器524c的2/3状态的量。

控制电路544根据商产生控制信号Sv。控制信号Sv提供到VCO控制电路523。由此，根据商调节VCO524a的振荡频率。例如，如果商为2/3，控制电路544产生控制信号Sv，以增加时钟信号CLK’对应环行振荡器524c的2/3状态的长度。

控制电路546根据变化检测电路540a检测的变化改变选择信号Se1的值。例如，如果变化检测电路540a检测的变化为2，这表示数据信号Data已延迟对应数据信号Data电平的最近的一变化和数据信号Data电平的当前变化之间，环行振荡器524c的两个状态的量。此时，控制电路546改变选择信号Se1的值，以便信号由比输出信号的节点滞后两个节点的节点输出。

因此，校正电路532计算数据信号Data电平的最近的一变化和数据信号Data电平的当前变化之间数据信号Data发生的延迟量，VCO524a将时钟信号CLK’延迟计算的延迟量。校正电路532计算环行振荡器524c的每圈六个状态数据信号Data发生的延迟量，VCO524a产生时钟信号CLK’，以具有减少计算的延迟量的频率。由此，调节时钟信号CLK’的相位，以使数据信号Data的沿与时钟信号CLK’的沿重合。

图22A示出了分别从振荡器524c的节点N1、N2和N3输出的信号SN1、信号SN2和信号SN3的波形。如图22A所示，信号SN2的相位滞后信号SN1的相位对应一个反相器的延迟量，并且信号SN3的相位滞后信号SN2的相位对应一个反相器的延迟量。

图22B示出了通过校正电路532进行的示例校正过程。

在图22B所示的例子中，假设在时间T1数据信号Data由L电平变为H电平，在时间T2由H电平变为L电平。还可以进一步假设在时间T1和时间T2之间的期间，数据信号Data延迟对应于环行振荡器524c的两个状态的量，在时间T1和时间T2之间的期间，环行振荡器524c经历六个状态的三圈。

此时，通过以上介绍的校正过程，时钟信号CLK’延迟了延迟量α。延迟量α为对应于环行振荡器524c的两个状态的量。因此，数据信号Data的沿与时钟信号CLK’的沿在时间T2重合。此外，以上介绍的校正过程调节时钟信号CLK’的周期，以使在时间T2及以后周期为(T’+β)。这里，T’表示在时间T1和时间T2之间的期间，时钟信号CLK’的周期；β表示对应于环行振荡器524c的2/3状态的长度。

进一步假设在图22B所示的例子中，在时间T3时数据信号Data由H电平变为L电平。此外，可以假设数据信号Data在时间T2和时间T3之间的期间，延迟对应于环行振荡器524c的一个状态的量，在时间T2和时间T3之间的期间，环行振荡器524c经历六个状态的二圈。

此时，通过以上介绍的校正过程，时钟信号CLK’延迟了延迟量γ。延迟量γ为对应于环行振荡器524c的一个状态的量。因此，数据信号Data的沿与时钟信号CLK’的沿在时间T3重合。此外，以上介绍的校正过程调节时钟信号CLK’的周期，以使在时间T3及以后周期为(T+δ)。这里，T表示在时间T2和时间T3期间，时钟信号CLK’的周期；δ表示对应于环行振荡器524c的1/2状态的长度。

如上所述，根据本发明，介绍了半导体集成电路、系统和防止通过不同路径传输时钟信号和数据信号时发生失真的方法。

对本领域的技术人员来说，各种其它的修改是很显然和容易的，并不脱离本发明的范围和精神。因此，附带的权利要求书的范围并不限于这里介绍的内容，而是最宽地意义解释权利要求书。

Claims (13)

1.一种半导体集成电路，包括：

减少时钟信号和数据信号之间第一相差的相差减少电路；以及

接收减少了时钟信号和数据信号之间的第一相差的数据信号的电路；

其中相差减少电路包括：

确定减少时钟信号和虚拟图形信号之间的第二相差的第一延迟量的延迟量确定电路；以及

根据第一延迟量延迟时钟信号和数据信号中一个的可变延迟电路。

2.根据权利要求1的半导体集成电路，其中

延迟量确定电路还确定减少时钟信号和数据信号之间第一相差的第二延迟量，并且

可变延迟电路根据第二延迟量延迟时钟信号和数据信号中的一个。

3.根据权利要求1的半导体集成电路，其中虚拟图形信号是进行由第一逻辑电平到第二逻辑电平的至少一个变化的信号。

4.根据权利要求1的半导体集成电路，其中数据信号通过数据线输入到相差减少电路，在数据信号输入到相差减少电路之前，虚拟图形信号通过数据线输入到相差减少电路。

5.一种系统，包括第一半导体集成电路和第二半导体集成电路，

其中第一半导体集成电路包括输出数据信号到第二半导体集成电路的输出电路，并且

第二半导体集成电路包括：

接收从第一半导体集成电路输出的数据信号并减少时钟信号和数据信号之间的第一相差的相差减少电路；以及

接收减少了时钟信号和数据信号之间第一相差的数据信号的电路；

其中相差减少电路包括：

确定减少时钟信号和虚拟图形信号之间的第二相差的第一延迟量的延迟量确定电路；以及

根据第一延迟量延迟时钟信号和数据信号中一个的可变延迟电路。

6.根据权利要求5的系统，

其中延迟量确定电路还确定减少时钟信号和数据信号之间第一相差的第二延迟量，并且

可变延迟电路根据第二延迟量延迟时钟信号和数据信号中的一个。

7.根据权利要求5的系统，其中虚拟图形信号是进行由第一逻辑电平到第二逻辑电平的至少一个变化的信号。

8.根据权利要求5的系统，

其中第一半导体集成电路和第二半导体集成电路通过数据线互连，以及

数据信号通过数据线由第一半导体集成电路传输到第二半导体集成电路，在数据信号由第一半导体集成电路传输到第二半导体集成电路之前，虚拟图形信号通过数据线由第一半导体集成电路传输到第二半导体集成电路。

9.一种减少时钟信号和数据信号之间失真的方法，包括步骤：

(a)减少时钟信号和数据信号之间第一相位差；以及

(b)接收减少了时钟信号和数据信号之间的第一相差的数据信号；

其中，步骤(a)还包括以下步骤：

(a-1)确定减少时钟信号和虚拟图形信号之间第二相差的第一延迟量；和

(a-2)根据第一延迟量延迟时钟信号和虚拟图形信号中的一个。

10.根据权利要求9的方法，其中步骤(a)包括还以下步骤：

(a-3)还确定减少时钟信号和数据信号之间第一相差的第二延迟量；以及

(a-4)根据第二延迟量延迟时钟信号和数据信号中的一个。

11.根据权利要求9的方法，其中虚拟图形信号是进行由第一逻辑电平到第二逻辑电平的至少一个变化的信号。

12.一种减少连接到数据线的半导体集成电路中时钟信号和数据信号之间失真的方法，该方法包括步骤：

(a)在第一期间通过数据线接收虚拟图形信号；

(b)在第二期间通过数据线接收数据信号；

(c)在时钟信号和虚拟图形信号之间的第二相差的基础上减少时钟信号和数据信号之间的第一相差；

其中，步骤(c)包括：

确定减少时钟信号和虚拟图形信号之间第二相差的第一延迟量；以及

根据第一延迟量延迟时钟信号和虚拟图形信号中的一个；

确定减少时钟信号和数据信号之间第一相差的第二延迟量；以及

根据第二延迟量延迟时钟信号和数据信号中的一个。

13.一种减少连接到数据线的半导体集成电路中时钟信号和数据信号之间失真的方法，该方法包括步骤：

(a)在第一期间通过数据线接收虚拟图形信号；

(b)在第二期间利用减少的时钟信号和数据信号之间的第一相差通过数据线接收数据信号；

(c)减少时钟信号和数据信号之间的第一相差；

其中，步骤(c)还包括：

确定减少时钟信号和虚拟图形信号之间第二相差的第一延迟量；以及

根据第一延迟量延迟时钟信号和虚拟图形信号中的一个。

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