CN1402259A - 校准方法和存储系统 - Google Patents

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Abstract

在具有一个存储控制器20和至少一个DRAM 30的存储系统中，存储控制器20从DRAM 30接收一个作为伪时钟信号的连续和交替的反相信号，并且根据该连续交替的反相信号和一个基准时钟信号产生一个用于DQ信号的内部接收时钟信号。然后，存储控制器20计算从发出OUT1指令给DRAM 30的时刻起直到从DRAM 30接收到一个作为的DQ数据信号的高电平数据信号为止的接收内部时钟的数目，并将该计算结果保持为延迟时钟的数目。因此，在发出该读取指令之后，经过等同于该延迟时钟的数目的时间之后，存储控制器20可以根据该内部接收时钟信号接收读出的数据(DQ信号)。

Description

校准方法和存储系统
发明领域
本发明涉及一种存储系统，尤其是涉及一种即使在高频下也能够抑制信号接收端的接收余量降低的存储系统。
背景技术
众所周知，在一个DRAM系统中，存储控制器和每个DRAM之间的总线上进行的信号传输不可避免地产生延迟，这种延迟归因于总线、基底等等上的影响，诸如线绕电容、寄生电容。
近来，随着DRAM的数据传输速率变得越来越高，在操作周期中的信号传播延迟的比例也不断提高。为了解决这种趋势，已经提出了抑制由传播延迟造成的信号接收余量降低的方案。例如，运行在400MHz时钟下的系统的周期为2.5纳秒，而存储控制器DRAM之间DQ信号的传播延迟达到1.6纳秒。
实际上，对既在时钟信号的前沿和也在时钟信号的后沿发送和接收数据的DRAM系统已经有所了解。在这种情况下，一位的周期时间实际上短到1.25纳秒，这样仅利用一个单向时钟信号来匹配或者调整一个DRAM和一个存储控制器之间双向数据是不可能的。
因此，已经提出了一种具有独立的写入时钟和读取时钟的存储系统。  在这种存储系统中，在从存储控制器将数据写入DRAM中时，调整或匹配写入时钟的数据定时。另一方面，如图22所示(以下将简称为“相关技术1”)，在从DRAM中读出数据给存储控制器时，匹配读取时钟的数据定时。
如上所述，依照相关技术1的存储系统需要二个时钟信号相位来进行读出和写入操作。
在该相关技术1中，DQ的配置等同于离散DRAM的位组合，并且具有4/8/16等等的位宽度。将来可能需要更高的数据传输速度。为了满足这一需要，将需要一个进一步扩展的位宽度。
图23显示了一种存储系统，其中已经扩展了相关技术1中的DQ位宽度(以下简称为“相关技术2”)。相关技术2涉及一种存储系统，配备了多个存储模块的，其上装有多个储存装置。但是，在这个相关技术2中，写入时钟和读取时钟的数目必须随着并联的DRAM的数目的增加而增加。该存储系统具有一个缺点，整个系统时钟线路的数目增加，使系统的成本更高。
系统中存在的另一个问题是，由于一个DQ信号和一个时钟信号之间在信号传播时间上的差值，导致接收端上定时余量减小，在一个系统中，这种差值归因于线路布置、信号操纵性能、电气终端方法上的差别等等。
发明概述
本发明的一个目的是提出一种为解决如上所述问题而改进的的存储系统。
依照本发明，为了解决如上所述问题，当在系统的一个预定的信号通路上发送或者接收一个信号的时候，其中发送装置和接收装置根据一个单个参考或基准时钟信号来运行，产生一个考虑了接收装置中的一个预定信号通道上的信号传播延迟的用于接收的内部时钟信号，通过该预定的信号通道，根据该内部接收时钟信号来接收信号。特别是，首先通过该预定的信号发射路径，向接收装置发送一个作为参考或基准时钟信号的具有相同周期的连续和交替的反相信号(伪时钟信号)。响应于该连续和交替的反相信号，接收装置产生一个内部时钟信号。通过其传播，该连续和交替的反相信号将在通向接收装置的信号传输路径上隐含地产生一个传播延迟，使得由此产生的内部时钟信号将考虑该信号传输路径上的传播延迟。这样解决了接收装置中接收信号的定时余量降低的问题。对于该存储系统，这一概念适合于发送装置为一个存储控制器，而接收装置为一个存储设备的情况，也适用于发送装置为一个存储设备，而接收装置为一个存储控制器的情况。
更具体地，作为解决上述问题的装置，本发明提供了在下面列举的校准方法和存储系统。
依照本发明，提供了用于存储控制器的第一个校准方法，用来从存储系统的半导体存储设备中正确地接收DQ信号，适于根据一个基准时钟信号在半导体存储设备和存储控制器之间进行信号传输，包括：
第一个步骤，其中半导体存储器设备通过根据基准时钟信号调整一个预定的基准时钟信号相位，将一个连续的和交替的反相信号(可以简单地称作连续反相信号)作为一个初始化DQ的信号传输给DQ总线；和
第二个步骤，其中存储控制器产生一个用于接收的内部时钟信号，使其相对于已经接收的该初始化DQ信号具有预先确定的相位差，
其中根据用于接收的内部时钟信号，该存储控制器从该半导体存储器设备接收DQ信号。
依照本发明，提供了第二个校准方法其中第一个校准方法中的第二个步骤是利用DLL电路实现的，并且在存储控制器中，在用于接收的内部时钟信号和基准时钟信号之间的相位差被保持在DLL电路中，由此，通过DLL电路维持产生用于接收的内部时钟信号。
依照本发明，提供了第三个校准方法  其中第一或第二个校准方法中的第一个步骤使用构成DQ总线的DQ线路中的一个特定单DQ线路来相互传送连续反相信号给该特定DQ线路，并且第二个步骤根据连续反相信号产生用于接收的内部时钟信号。
依照本发明，提供了第四个校准方法  其中第三个校准方法中的第一个步骤发送连续反相信号给一个特定的DQ线路，并且驱动除了该特定DQ线路以外的构成DQ总线的DQ线路，使发送到邻近DQ线路的信号相互反转。
依照本发明，提供了第五个校准方法其中在第一个或者第二个校准方法中的第一个步骤使用在构成DQ总线的DQ线路之中两个特定的DQ线路传输相互补充的连续反相信号给该特定的两个DQ线路，第二个步骤根据该互补的连续反相信号产生用于接收的内部时钟信号。
依照本发明，提供了第六个校准方法其中第五个校准方法中的第二个步骤传送互补的连续反相信号给构成DQ总线的DQ线路中的两个特定DQ线路，并且驱动除该两个特定的DQ线路以外的DQ线路，使得传送到邻近DQ线路的信号彼此反向。
依照本发明，提供了第七个校准方法，进一步包括，第一个校准方法中的：
第三个步骤，其中存储控制器发出一个参考DQ数据发送指令给半导体存储器设备；
第四个步骤，其中半导体存储器设备发送一个与该参考DQ数据输出指令相关的参考DQ数据信号给DQ总线；和
第五个步骤，其中存储控制器计算时钟数目，直至存储控制器通过用于接收的内部时钟信号接收该基准DQ数据信号，并且将计数结果保持为延迟时钟的数目为止。
依照本发明，提供了第八个校准方法，其中
根据在第七个校准方法中的延迟时钟的数目，存储控制器通过用于接收的内部时钟信号从半导体存储器装置接收传送到DQ总线的DQ信号。
依照本发明，提供了第九个校准方法，用于半导体存储器设备从存储系统的存储控制器中正确从接收DQ信号，适用于根据基准时钟信号进行半导体存储器设备和存储控制器之间的信号传输，包括：
第一个步骤，其中存储控制器通过调节预定的基准时钟信号相位，将一个连续反相信号作为一个初始化DQ的信号发送给DQ总线；和
第二个步骤，其中半导体存储器设备产生一个用于接收的内部时钟信号，使其相对于已经接收的初始化DQ的信号具有一个预定的相位差，
其中半导体存储器设备根据用于接收的内部时钟信号从存储控制器接收DQ信号。
依照本发明，提供了第十个校准方法，其中第九个校准方法中的第二个步骤是利用一个DLL电路实现的，并且在半导体存储器设备中，用于接收的内部时钟信号和基准时钟信号之间的相位差被保持在DLL电路中，从而通过该DLL电路维持产生用于接收的内部时钟信号。
依照本发明，提供了第十一个校准方法，其中第九个或者第十校准方法的第一个步骤使用构成DQ总线的DQ线路之中的一个特定DQ线路来相互传送连续反相信号给该特定的DQ线路，第二个步骤为根据该连续反相信号产生用于接收的内部时钟信号。
依照本发明，提供了第十二个校准方法，其中第十一个校准方法中的第一个步骤为将连续反相信号传送给一个特定的单一DQ线路，并驱动除了该特定单一DQ线路以外的构成DQ总线的DQ线路，使得发送到邻近DQ线路的信号彼此反相。
依照本发明，提供了第十三个校准方法，其中第九个或者第十个校准方法的第一个步骤使用构成DQ总线的DQ线路中的两个特定DQ线路，来传送相互补充的连续反相信号给该两个特定DQ线路，第二个步骤是根据该互补的连续反相信号产生内部接收时钟信号。
依照本发明，提供了第十四个校准方法，其中第十三个校准方法的第二个步骤为传送互补的连续反相信号给构成DQ总线的DQ线路中的两个特定的DQ线路，并且驱动除该两个特定DQ线路以外的DQ线路，使得发送到邻近DQ线路的信号彼此反相。
依照本发明，提供了第十五个校准方法，进一步包括，第九个校准方法的：
第三个步骤，其中存储控制器发出一个参考DQ数据输出指令给半导体存储器设备；
第四个步骤，其中半导体存储器设备发送一个与该参考DQ数据输出指令有关的参考DQ数据信号给DQ总线；和
第五个步骤，其中存储控制器计算时钟的数目，直到存储控制器根据基准时钟信号接收参考DQ数据信号，并且将计数结果保持为延迟时钟的数目为止，
其中存储控制器在发出一个读取指令之后，根据延迟时钟的数目，按照基准时钟信号从半导体存储器装置中读取与作为一个DQ信号的读取指令相关的数据。
依照本发明，提供了第十六个校准方法，包括，第九个校准方法的：
第三个步骤，其中存储控制器通过一个调节预定的基准时钟信号相位，将一个连续反相信号作为一个初始化指令/地址信号传送送给指令/地址总线；和
第四个步骤，其中半导体存储装置产生一个指令/地址信号的内部接收时钟信号，使其相对于已经接收的初始化指令信号或者初始化地址信号具有一个预定的相位差。
其中半导体存储装置根据指令/地址信号的内部接收时钟信号从存储控制器接收一个指令/地址信号。
依照本发明，提供了第十七个校准方法，其中第四个步骤是通过使用DLL电路实现的，并且在半导体存储装置中，指令/地址信号的内部接收时钟信号和基准时钟信号之间的相位差被保持在DLL电路中，由此维持产生用于指令/地址信号的内部接收时钟信号。
依照本发明，提供了第十八个校准方法，其中第十六个校准方法的第三个步骤使用在构成指令/地址总线的指令/地址信号线路中的两个特定的指令/地址信号线路，来传送互补的连续反相信号给该两个指令/地址信号线路，第四个步骤是根据该互补的连续反相信号产生用于指令/地址信号线路接收的内部时钟信号。
依照本发明，提供了第十九个校准方法，进一步包括，第十六个校准方法的：
第五个步骤，其中存储控制器发出一个参考DQ数据输出指令给半导体存储设备；
第六个步骤，其中该半导体存储设备发送一个与该参考DQ数据输出指令相关的参考DQ数据信号给DQ总线；和
第七个步骤，其中存储控制器计算时钟的数目，直至存储控制器根据基准时钟信号接收该基准DQ数据信号，并且将计数结果保持为延迟时钟的数目为止。
其中该存储控制器发出一个读出指令，然后根据延迟时钟数目，按照基准时钟信号从半导体存储器装置中读取与作为DQ信号的该读取指令相关的数据。
依照本发明，提供了下面显示的存储系统，作为允许实施前述的校准方法的存储系统。
依照本发明，提供了基于基准时钟信号适于在半导体存储器设备和存储控制器之间实施信号传输的第一个存储系统，其中
该半导体存储器设备包括一个初始化DQ信号传送的装置，用于根据一个基准时钟信号，通过调节一个预定的基准时钟信号的相位，将一个连续反相信号作为一个初始化DQ信号传送给给DQ总线，和
该存储控制器包括一个接收内部时钟信号产生装置，用于产生一个内部接收时钟信号，使其相对于已经接收的初始化DQ信号具有一个预定的相位差，并且根据该内部接收时钟信号，从半导体存储器设备接收一个DQ信号。
依照本发明，提供了第二个存储系统，其中内部接收时钟信号产生装置包括一个相位差保持装置，用于在存储控制器中保持内部接收时钟信号和基准时钟信号之间的相位差，并且能够根据第一个存储系统中的相位差保持装置中保持的相位差，继续从基准时钟信号产生该内部接收时钟信号。
依照本发明，提供了第三个存储系统，其中第一个或者第二个存储系统中的：
初始化DQ信号传送装置使用构成DQ总线的DQ线路中的两个特定DQ线路来传送作为初始化DQ信号的互补连续反相信号，和
接收内部时钟产生装置通过该两个特定DQ线路接收作为互补连续反相信号的初始化DQ信号，并且根据初始化DQ信号产生内部接收时钟信号。
依照本发明，提供了第四个存储系统，其中第一个存储系统中的：
存储控制器进一步包括一个DQ数据输出指令装置，用于在产生了内部接收时钟信号之后发出一个参考DQ数据输出指令给半导体存储器装置，和一个延迟时钟数目保持装置，用于计算时钟的数目，直到按照内部接收时钟信号从半导体存储器装置接收了对应于参考DQ数据输出指令的参考DQ数据信号，并且将该计数结果保持为延迟时钟的数目为止，和
半导体存储器装置进一步包括一个数据输出装置，用于将参考DQ数据信号传送给DQ总线，作为该参考DQ数据输出指令的响应。
依照本发明，提供了第五个存储系统，其中
第四个存储系统中的存储控制器根据延迟时钟的数目，基于内部接收时钟信号，从半导体存储器设备中接收传送到DQ总线的DQ信号。
依照本发明，提供了第六个存储系统，其中在第一个至第五个存储系统中任意一个系统中，针对每个字节或字的每个DQ线路，提供了用于传送一个基准时钟信号的时钟信号线路。
依照本发明，提供了第七个存储系统，在第六个存储系统中包括每个字节的奇偶DQ位线。
依照本发明，提供了第八个存储系统，适于根据基准时钟信号进行半导体存储器设备和存储控制器之间信号传输，其中
存储控制器包括一个初始化DQ信号传送装置，通过调节一个预定的基准时钟信号相位，传送一个作为初始化DQ信号的连续反相信号给DQ总线，和
半导体存储器设备包括一个内部接收时钟信号产生装置，用于产生一个内部接收时钟信号，使其相对于已经接收的该初始化DQ信号具有一个预定的相位差，并且根据该内部接收时钟信号从半导体存储器设备中接收一个DQ信号。
依照本发明，提供了第九个存储系统，其中第八个存储系统中的内部接收时钟信号产生装置包括一个相位差保持装置，用于在半导体存储器设备中保持内部接收时钟信号和基准时钟信号之间的相位差，并且能够根据保持该保持装置中的相位差，继续从基准时钟信号产生内部接收时钟信号。
依照本发明，提供了第十个存储系统，其中第八个或者第九个存储系统中的：
初始化DQ信号发射装置使用构成DQ总线的DQ线路中的两个特定DQ线路来传送作为初始化DQ信号的互补的连续反相信号，和
接收内部时钟产生装置通过该两个特定的DQ线路接收作为互补的连续反相信号的初始化DQ信号，并且根据该初始化DQ信号产生内部接收时钟信号。
依照本发明，提供了第十一个存储系统，其中第八个存储系统中的：
存储控制器进一步包括一个DQ数据输出指令装置，用于发出一个参考DQ数据输出指令给半导体存储器装置，以及一个延迟时钟数目保持装置，用于计算时钟的数目，直到利用基准时钟信号从半导体存储器装置中接收了对应于参考DQ数据输出指令的参考DQ数据信号，并且作为延迟时钟的数目保持该计算结果为止，和
半导体存储器装置进一步包括一个数据输出装置，用于传送参考DQ数据信号给DQ总线，作为对该参考DQ数据输出指令的响应。
依照本发明，提供了第十二个存储系统，其中第八个存储系统中的：
存储控制器包括一个初始化CA信号传送装置，用于通过调节一个预定的基准时钟信号相位，发送一个作为初始化指令/地址信号的连续反相信号给指令/地址总线；和
半导体存储器设备包括一个CA内部接收时钟信号产生装置，用于产生一个指令/地址信号的内部接收时钟信号，使其相对于已经接收的初始化指令信号或者初始化地址信号具有一个预定的相位差，并且根据由CA内部接收时钟信号产生装置产生的指令/地址信号的内部接收时钟信号从存储控制器接收一个指令/地址信号。
依照本发明，提供了第十三个存储系统，其中第十二个存储系统中的
CA内部接收时钟信号产生装置包括一个附加相位差保持装置，用于在半导体存储器设备中保持指令/地址信号的内部接收时钟信号和基准时钟信号之间的相位差，并且能够根据保持在附加相位差保持装置中的相位差，继续从基准时钟信号产生指令/地址信号的内部接收时钟信号。
依照本发明，提供了第十四个存储系统，其中第十二个或者第十三个存储系统中的
初始化CA信号发射装置使用构成指令/地址总线的指令/地址信号线路中的两个特定的指令/地址信号线路来传送作为初始化指令/地址信号的互补的连续交替反相信号，和
CA内部接收时钟信号产生装置通过该两个特定的指令/地址信号线路接收作为互补的连续交替反相时钟的初始化指令/地址信号，并且根据该初始化指令/地址信号产生该指令/地址信号线路的内部接收时钟信号。
依照本发明，提供了第十五个存储系统，其中第十二个存储系统中的
存储控制器进一步包括一个DQ数据输出指令装置，用于发出一个参考DQ数据输出指令给半导体存储器装置，以及一个延迟时钟数目保留装置，用于计算时钟的数目，直到按照基准时钟信号从半导体存储器装置接收了对应于参考DQ数据输出指令的参考DQ数据信号，并且作为延迟时钟的数目保持计算结果位置，和
半导体存储器装置进一步包括一个数据输出装置，用于将参考DQ数据信号传送给DQ总线，作为对该参考DQ数据输出指令的响应。
依照本发明，提供了第十六个存储系统，其中
考虑到延迟时钟的数目，第十五个存储系统中的存储控制器根据基准时钟信号从半导体存储器设备接收发送到DQ总线的DQ信号。
依照本发明，提供了第十七个存储系统，其中在第八个至第十六个存储系统中的任何一个系统中，针对每个字节或字的每个DQ线路，提供了用于传送一个基准时钟信号的时钟信号线路。
依照本发明，提供了第十八个存储系统，在第十七个存储系统中包括每个字节的奇偶DQ位线。
附图的简要说明
图1是一个依照本发明的第一个实施方案的存储系统的简略配置的示意图。
图2是一个依照本发明第一个实施方案的校准方法中的第一个初始化过程的时间图。
图3是一个用于解释依照本发明第一个实施方案的产生连续和交替的反相信号(伪时钟信号)的示意图。
图4是一个显示依照本发明第一个实施方案的校准方法中的第二个初始化过程的时间图。
图5是一个显示允许实施依照本发明第一个实施方案的校准方法的DRAM配置的示意图。
图6是一个显示允许实施依照本发明第一个实施方案的校准方法的存储控制器的配置的示意图。
图7是一个显示依照本发明第二个实施方案的存储系统的简略配置的示意图。
图8是一个显示依照本发明第二个实施方案的存储系统的修改例子示意图。
图9是一个显示依照本发明第三个实施方案的存储系统的简略配置的示意图。
图10是一个显示在依照本发明第三个实施方案的校准方法中的第一个初始化过程的时间图。
图11是一个时间图，举例说明在依照本发明第三个实施方案的校准方法中，用于产生一个适合于指令/地址信号的内部接收时钟信号的初始化过程。
图12是一个时间图，显示在依照本发明第三个实施方案的校准方法中的第二个初始化过程。
图13是一个示意图，显示允许实施依照本发明第三个实施方案的校准方法的DRAM的配置。
图14是一个示意图，显示允许实施依照本发明第三个实施方案的校准方法的存储控制器的配置。
图15是一个方框图，显示一个在图13中示出的DRAM修改的例子，并且显示能够产生用于指令/地址信号的内部接收时钟信号的DRAM的配置。
图16是一个示意图，显示依照本发明第四个实施方案的存储系统的简略配置。
图17是一个示意图，显示依照本发明第四个实施方案的存储系统的修改例子。
图18是一个示意图，显示依照本发明第五个实施方案的存储系统的简略配置。
图19是一个时间图，显示在依照本发明第五个实施方案的校准方法中的初始化过程。
图20是一个示意图，显示允许实施依照本发明第五个实施方案的校准方法DRAM的配置。
图21是一个示意图，显示允许实施依照本发明第五个实施方案的校准方法的存储控制器的配置。
图22是一个示意图，显示依照相关技术1的存储系统的简略配置。
图23是一个示意图，显示依照相关技术2的存储系统的简略配置。
优选实施方案的详细说明
现在将参考附图详细描述依照发明的优选实施方案的存储系统。例如，下面的描述将采用配备有DRAM设备的存储系统作为半导体存储器设备。
(例子1)
与如上所述的相关技术相比，依照本发明的第一个实施方案的存储系统是用来实现较少的读取时钟，并通过它的实现技术(在下文中讨论)来改善读取的定时余量。
如图1所示，按照这个实施方案的存储系统装备有一个时钟发生器10、一个存储控制器(MC)20以及DRAM301和302。假定在存储控制器20和DRAM301和302之间有一个指令/地址总线101，用于从存储控制器20向DRAM301和302发送一个指令，一个DQ总线102，用于在存储控制器20和DRAM301和302之间传送一个DQ信号，以及一个时钟信号线路103，用于从存储控制器20发送一个基准时钟信号给DRAM301和302。
从图1中显而易见，在这个实施方案中，存储控制器20以及DRAM301和302是根据单一的基准时钟信号来运行的。该基准时钟信号是由存储控制器20依照时钟产生器10提供的时钟产生的，并且经时钟信号线路103输入给DRAM301和302。按照基准时钟信号相同的方向传送写入数据，以便将其与该基准时钟信号相配，并且经DQ总线102从存储控制器20发送到DRAM301和302。DRAM301和302利用基准时钟信号接收写入数据(DQ信号)。
将从DRAM301和302读出的读出数据与基准时钟信号同步，并且从DRAM301和302输出。但是，基准时钟信号的传播方向与从DRAM301和302读取的读出数据的传播方向相反，在从DRAM301和302到存储控制器20的过程中，在DQ总线102等等之上产生一个传播延迟。因此，仅依照该基准时钟信号，存储控制器20不能正确地接收读出数据(DQ信号)。
由此，在这个实施方案中，依照如下所述第一个初始化过程，在存储控制器20中产生存储控制器20端的一个内部接收时钟信号，并且采用产生的内部接收时钟信号接收来自于DRAM301和302的读出数据。在第一个初始化过程中，根据DQ信号本身来进行传播延迟调整。因此，这个实施方案不会产生由读取时钟和DQ信号之间传播时间差值导致的接收定时裕量降低，这是先前描述的相关技术中的一个问题。
同样参考图2，将给出产生存储控制器20的内部接收时钟信号的过程描述。针对每个DRAM301和302都产生内部接收时钟信号。下面，将给出DRAM302的情况；但是，该情况同样也适用于DRAM301。
首先，该存储控制器20发出第一初始化指令给DRAM302。一旦经指令/地址总线101从存储控制器20收到第一初始化指令，DRAM302开始第一初始化操作。在第一初始化操作中，DRAM302输出一个与基准时钟信号的边缘相配的连续和交替的反相信号(通常可以简称为连续反相信号)给一个特定的DQ终端(在图2中指的是基准时钟@DRAM和DQ_out@DRAM)。从图2中显而易见，在这个实施方案中，连续反相信号的输出时序与在常规操作中DRAM302301输出DQ信号的时序相同。尤其是，DRAM302在基准时钟信号的上升和/或下降时输出该连续反相信号。存储控制器20按照伪时钟信号(参见图2中的DQ_in@MC)接收该连续反相信号，该接收的伪时钟信号(连续反相信号)倒退90度相位，以便在存储控制器产生内部接收时钟信号(参见图2中的接收内部时钟@MC)。因此，在常规操作期间，存储控制器20产生一个具有接收读出数据(DQ信号)最佳相位的内部接收时钟信号。存储控制器20保存内部接收时钟信号和基准时钟信号之间的相位差，使得在第一个初始化过程被终止之后(在该内部接收时钟信号产生之后)，可以维持产生内部接收时钟信号。
在这个实施方案中，利用构成该DQ总线102的多个DQ线路之中的二个DQ线路，将连续反相信号作为伪时钟信号从DRAM302发送到存储控制器20。通过这两个DQ线路发送的连续反相信号是互补的。采用这样两个连续反相信号作为伪时钟信号允许根据其交叉点检测时钟，因此可以改善产生该内部接收时钟信号的定时精度。可以利用一个单一DQ线路和一个单一连续反相信号产生该内部接收时钟信号。在这种情况下，需要将该连续反相信号和一个参考电位(Vngp)相比较，以识别作为伪时钟信号的该连续反相信号的H/L。在这种情况下，在上面提出的采用两个DQ线路的情况相比，如果在参考电位VREF中出现噪声波动等等，那么在时钟检测中出现导致定时精度恶化的偏移。由此，对于连续反相信号的传送，最好是采用两个DQ线路来发送彼此互补的连续反相信号。
在第一个初始化过程中，连续反相信号被发送给构成DQ总线102的DQ线路中的二个或者一个特定的DQ线路，并据此在存储控制器20产生用于接收DQ信号的内部时钟信号。但是，在常规操作期间，DQ信号的传播常遭受来自其他DQ线路的交扰，因此，还希望考虑该交扰。例如，在DRAM属于8位结构并且按如图3所示来布置DQ线路的情况下，该DRAM最好向二个特定的DQ线路(DQ3、DQ4)输出互补的连续反相信号，同时向其余的DQ线路(DQ0、DQ1、DQ2、DQ5、DQ6以及DQ7)输出一个补偿交扰的信号。通过预先检查、仿真等等，获得补偿交扰的信号，以确定DQ线路(DQ3和DQ4)上引起传输迟延的数据组合，用于发送连续反相信号，来获得正常操作中的平均值。当输出连续反相信号的时候，通过向除同时发送连续反相信号的DQ线路以外的DQ线路输出补偿交扰的信号，可以改进存储控制器20侧接收DQ信号的定时余量。如图3所示，在该实施方案中，0或者1是交替地组合的，并以此输出得到一个平掉交扰的状态。尤其是，在该实施方案中，驱动除该二个特定的DQ线路以外的DQ线路被驱动，使得发送到邻近DQ线路的信号被彼此反相。
在第一个初始化过程中产生如上所述的用于接收DQ信号的内部接收时钟信号之后，存储控制器20执行如图4所示的第二个初始化过程，以获得一个从发出读取指令到接收该读取数据的延迟时间。
在第二个初始化过程中，存储控制器20使用一个参考DQ数据输出指令(OUT0指令或者OUT1指令)。该参考DQ数据输出指令(OUT0指令或者OUT1指令)是一个伪读取指令，用低电平数据输出或者高电平数据输出表示基准DQ数据。该DRAM302输出由相同的时钟等待时间指定的参考DQ数据，与依照参考DQ数据输出指令的常规读取操作中的参考DQ数据。换句话说，在该实施方案中，从提供给DRAM302参考DQ数据输出指令时刻到输出相关的参考DQ数据时刻所需的时钟数目与正常操作中所需的数目是相同的。
更确切地讲，存储控制器20首先利用指令/地址总线101发出第二个初始化指令给DRAM302，然后发出OUT0指令(参见图4中的指令@MC)。发出第二个初始化指令和OUT0指令，使得基准时钟信号的上升沿成为指令有效宽度的中心。一旦收到第二个初始化指令，DRAM302进入执行第二个初始化过程的模式，并且在接收OUT0指令(在图4中指的是指令@DRAM和DQ_out@DRAM)后，将低电平数据输出到DQ线路上。同时，在输出OUT0指令之后，该存储控制器20经指令/地址总线101(参见图4中的指令@MC)输出OUT1指令。也发送OUT1指令，使得基准时钟信号的上升沿将是该指令有效宽度的中心。响应于OUT1指令，DRAM302输出高电平数据到DQ线路上(参见图4中的指令@DRAM和DQ_out@DRAM)。存储控制器20监视发送到DQ线路上数据的电平，来检测电平从低到高转换的点，由此确定与OUT1指令相关的参考DQ数据到达(图4中的DQ_in@MC)的时刻。因此，存储控制器20计算经DQ线路从发出OUT1指令到接收高电平数据之间用于接收的内部时钟信号的时钟数目，并且将计算结果作为延迟时钟数目来保存(参见图4中的接收内在的时钟@MC)。
在上述的第一个和第二个初始化过程完成时，存储控制器20将维持DRAM302的内部接收时钟信号和基准时钟信号之间的相位，以及延迟时钟数目。因此，为了从DRAM302读出数据，可以在发出该读出指令之后到达该延迟时钟数目时，通过调节由前述的相位差产生的内部接收时钟信号来正确地接收与读出指令有关的读出数据。
此外，存储控制器20执行上述结合连接到DQ总线102上所有的DRAM(301)上的DRAM302说明的第一个和第二个初始化过程，并且保存内部接收时钟信号和基准时钟信号之间的相位差，以及每个DRAM的延迟时钟的数目。这允许从所有的DRAM正确地接收读出数据。
在上面讨论的初始化的过程中，如果可以通过诸如仿真等事先精确获得从存储控制器发出读取指令到存储控制器接收与该指令相关的读取数据之间所需的时间，则第二初始化是不必要的。尤其是，在此情况下，通过模拟等等方式事先获得传播延迟或对应于上面延迟时钟数的时钟数，并将其保存在存储控制器中。在第一初始化过程完成之后，根据内部接收时钟信号，在发出读取指令之后到达该事先获得的传播延迟或时钟数的时刻，接收一个DQ信号。这就能够正确读取一个DRAM的数据。
图5和图6是显示了能够实现上述的第一和第二初始化过程的DRAM(301或302)和存储控制器20的概要配置的示意图。
参考图5，DRAM(301或302)配备了一个DLL电路301，一个输出电路的复制302，一个输出电路303，一个初始化信号发生电路304，一个连续反相数据发生电路305，一个0/1数据发生电路306，一个数据闭锁电路307，和一个输出数据开关电路308。
输出电路复制302是在输出电路303中具有一个延迟量的一个延迟复制，DLL电路301利用输出电路复制302来产生一个输出控制时钟信号和将产生的输出控制时钟信号提供给输出电路303。更详细地，通过在输出电路303中利用该延迟量前移基准时钟信号的相位，来获得由DLL电路301产生的输出控制时钟信号，以便将从输出电路303输出到DQ总线的DQ信号调整到基准时钟信号。
根据经指令/地址总线101从存储控制器20接收的第一初始化指令或第二初始化指令，初始化信号发生电路304产生第一初始化信号或第二初始化信号，并敬爱你跟该信号输出到连续反相数据发生电路305，0/1数据产生电路306，输出数据开关电路308，和输出电路303，以便进行第一和第二初始化操作。根据经指令/地址总线101接收的OUT0指令或OUT1指令，初始化信号发生电路304将OUT0指令或OUT1指令发送到0/1数据产生电路306。
连续反相数据发生电路305响应于第一初始化信号，产生连续反相信号，病将其输出到输出数据开关电路308。0/1数据发生电路根据接收的第二初始化信号，开始第二初始化操作，根据接收的OUT0指令产生低电平数据，或根据接收的OUT1指令产生高电平数据。数据闭锁电路307是一个在正常操作期间中闭锁从一个存储器单元阵列中读取的数据的电路。
输出数据开关电路308在第一初始化操作中选择在一个连续反相数据发生电路305的一个输出，在第二初始化操作中选择一个0/1数据发生电路306的一个输出，或选择一个数据闭锁电路307的一个输出，并在正常操作中将选择的输出数据输出到输出电路303。输出电路303根据从DLL电路301提供的输出控制时钟来运行，并将从输出数据开关电路308接收的数据作为一个DQ信号发送到DQ总线102。
如上所述，构成的DRAM大在多数情况下按下面的描述运行。在任何运行中，由DLL电路301和输出电路复制302产生输出控制时钟，并提供给输出电路303。输出电路303根据输出控制时钟来运行。
根据经指令/地址总线101接收的作为来自存储控制器20的一个指令信号的第一初始化指令，初始化信号发生电路304产生第一初始化信号并将该第一初始化信号输出到连续反相数据发生电路305，0/1数据产生电路306，输出数据开关电路308，和输出电路303。第一初始化信号用于产生前述的第一初始化的运行，对于0/1数据产生电路306意味着一个禁止信号到。
连续反相数据发生电路305响应于第一初始化信号，产生连续反相数据，提供前述的连续反相信号的基础，并在第一初始化操作中通过输出数据开关电路308的中转将产生的连续反相数据提供给输出电路303。
输出电路303将连续反相数据提供给一个特殊的DQ终端，作为与一个输出控制时钟同步的连续反相信号。因此，如上所述，将该连续反相信号(经一个DQ线路提供的伪时钟信号)经DQ总线(特殊的DQ线路)102发射到存储控制器20。
同时，根据经指令/地址总线101接收的作为来自存储控制器20的一个指令信号的第二初始化指令，初始化信号发生电路304产生第二初始化信号并将该第二初始化信号输出到连续反相数据发生电路305，0/1数据产生电路306，输出数据开关电路308，和输出电路303。第二初始化信号用于引起执行前述的第二初始化运行，对于连续反相数据产生电路305意味着一个禁止信号。
然后，根据接收的作为一个数据输出指令的OUT0指令，该初始化信号发生电路304将该OUT0发送到0/1数据产生电路306。响应于该OUT0指令，0/1数据发生电路306产生低电平数据，并通过输出数据开关电路308的中转将该低电平数据提供给输出电路303。
输出电路303通过与一个输出控制时钟同步的一个DQ线路将该低电平数据发送到存储控制器20。
另外，根据接收的作为一个数据输出指令的OUT1指令，初始化信号发生电路304将OUT1指令发送到0/1数据产生电路306。响应于该OUT1指令，0/1数据发生电路306产生高电平数据，并通过输出数据开关电路308的中转将高电平数据提供给输出电路303。
输出电路303通过与一个输出控制时钟同步的一个DQ线路将该高电平数据发送到存储控制器20。
参考图6，存储控制器20配备一个基准时钟发生电路201，一个DLL电路202，一个相位比较器电路203，一个DQ数据闭锁电路204，一个读取控制单元205，和一个指令发送器207，读取控制单元205配备了一个用于第二初始化操作的计数器206。基准时钟发生电路201根据时钟发生器10提供的一个时钟信号产生一个基准时钟信号。该基准时钟产生信号被传播到时钟信号线103，并被提供给DLL电路202和指令发送器207。根据从基准时钟产生电路201提供的时钟信号，DLL电路202控制从基准时钟产生电路201提供的基准时钟信号的相位，并产生相位比较器电路203中的一个用于比较的内部接收时钟信号，和存储控制器20中的一个内部接收时钟信号。对于DLL电路202，通常使用一个具有一个时钟周期的1/500-1/1000的分辨率。相位比较器电路203产生一个用于相位调节的相位调节信号，以便使得DLL电路202输出的内部接收时钟信号和经DQ总线102接收的伪时钟信号(连续倒置信号)之间的相位差为零，和将产生的相位调节信号提供给DLL电路202。例如，相位调节信号具有一个逻辑值1，将相位调节该到“+”，同时具有一个逻辑值0，将相位调节到“-”。根据由DLL电路202产生的内部接收时钟信号，DQ数据闭锁电路204闭锁通过DQ总线102传播的DQ数据，并作为一个内部DQ信号输出该闭锁的数据。读取控制单元205的计数器206计数用于接收的内部时钟信号的时钟数，直到经DQ总线102在整个第二初始化操作过程中从指令发送器207发出OUT1指令之后接收了一个高电平数据信号为止。更确切地讲，读取控制单元205的计数器206计数用于接收的内部时钟信号的上升沿，直到作为一个从指令发送器207接收的伪读取指令的指令OUT1之后内部DQ信号被转换到高电平为止。如上所述，读取控制单元205保存由计数器206计数的时钟数(延迟时钟数)，并使用延迟时钟数控制此后接收读取数据(DQ数据)的定时。指令发送器207输出指令，如第一初始化指令，第二初始化指令，OUT0指令，和OUT1指令。发送每个指令，使得基准时钟信号的上升边为如上所述指令的有效宽度的中心。
大多数情况下，如前所述构成的存储控制器20操作如下。
基准时钟产生电路201时钟产生器10的一个时钟来产生一个基准时钟信号。指令发送器207发送一个指令信号，使得基准时钟信号的上升边为指令信号有效宽度的中心。更确切地讲，首先，指令发送器207将第一初始化指令作为一个指令信号发送到指令/地址总线101上。DLL电路202控制产生电路201的基准时钟的基准时钟信号的相位，和产生一个内部接收时钟信号。
当响应于第一初始化指令，DRAM发送一个连续反相信号到DQ总线102时，相位比较器电路203接收该连续反相信号，作为一个伪时钟信号，并比较该伪时钟信号的相位和内部接收时钟信号的相位以产生一个相位调节信号，使相位差为零，接着将产生的相位调节信号输出到DLL电路202。DLL电路202将内部接收时钟信号的相位延迟90度，使伪时钟信号的相位差为零，由此产生内部接收时钟信号。此时，在DLL电路202中提供的一个寄存器中，DLL电路202在该寄存器中保存所产生的内部接收时钟信号和基准时钟信号之间的相位差，作为用于维持产生内部接收时钟信号的相位值。通过使用保存留在寄存器中的相位值控制时钟相位，使得即使在第一初始化操作之后，启动DLL电路202能够维持产生内部接收时钟信号。
指令发送器207发出第二初始化指令之后发出OUT0指令，当经过一个预定的时间时，将低电平数据从DRAM发送到DQ总线102上。接着，指令发送器207发出OUT1指令，当经过一个预定时间时，已从DRAM发送的高电平数据出现在DQ总线102上。同时，DQ数据闭锁电路204根据由DLL电路202产生的内部接收时钟信号，闭锁通过DQ总线传播的数据，并将闭锁的数据输出到读取控制单元205，作为一个内部DQ信号。由OUT1指令触发计数器206，以开始计数用于接收的内部时钟信号的上升沿，并在一个内部DQ信号从低电平转换到高电平的边缘处终止计数。因此，计数器206能够获得用于接收的内部时钟信号的时钟数(延迟时钟数)，直到在从指令发送器207发出OUT1指令之后内部DQ信号移位到高电平。延迟时钟数据要充分等于从指令发送器207发出读取指令到接收到读取指令相关的数据之间所需的用于接收的内部时钟信号的时钟数据。因此，通过利用延迟时钟数据，可以进行正确的数据读取。延迟时钟数目被保存在读取控制单元205中。
在第二初始化操作之后，读取控制单元205利用如上所述获得的延迟时钟的数来完成数据读取。更确切地讲，读取控制单元205接收与一个读取指令相关的读取数据(DQ信号)，当达到该延迟时钟数时，调节到DLL电路202中产生的内部接收时钟信号，因为指令发送器207发出了读取指令。
(例子2)
依照上述的第一实施方案的存储器系统的概念还可以应用于一种情况，其中针对每个字节或字提供了一个DQ线路(一束DQ线)，并对应于每个DQ线(一束DQ线)提供了一个用于发送一个基准时钟信号的时钟信号线。
依照第二实施方案的存储器系统是一个这样的例子，其中按照第一实施方案的存储器系统中的DQ总线的全部的位宽度已经被扩展，和一个具有通用模块结构的DRAM系统相关联。
参考图7，在该实施方案中，在模块401上提供了DRAM301-304，在模块402上提供了DRAM305-308。为每对DRAM301和305，DRAM302和306，DRAM303和307，以及DRAM304和308提供一束构成一个DQ总线的DQ线(也称作“DQ航线”)1021-1024。关于DQ线束1021-1024还提供了用于发送基准时钟信号的时钟信号线1031-1034。并联配置的DRAM301-304和305-308共享一个指令/地址总线101。
在如上所述构成的存储器系统中，存储器控制器20在所有DRAM301-308上完成前述的第一和第二初始化过程，并保存产生的初始化数据(内部接收时钟信号和基准时钟信号之间的相位差，和延迟时钟数)。在该存储器系统中，通过使用相应的DQ线和时钟信号线，可以在并联配置的DRAM301-308上同时进行前述的第一和第二初始化过程。类似地，可以在并联配置的DRAM305-308上同时进行第一和第二初始化过程。
该实施方案也适用于一个缓冲类型的DRAM系统，如图8所示。在此情况下，经指令/地址总线101提供的指令/地址信号由模块401和402上的缓冲器501和502暂时保存，而后由此分配到相应的模块401和402上的DRAM301-304和305-308。
此外，在上述的DRAM系统中，对每个字节可以提供一个奇偶DQ位线。例如，在图7或图8所示的DRAM系统中，如果一个D8位或16位的DQ路线包括一个奇偶较验，则将分别为9位或18位。
不必说，可以为具有如上所述的通用模块结构的存储器系统中的每个存储器设备也提供一个时钟信号线。
可配置为，在前述的DRAM系统中，可以将数据写入定时到基准时钟信号，并且通过上面讨论的第一和第二初始化过程进行正确的数据读取。如果如第一个实施方案所述，已经通过仿真等事先获得了有关每个DRAM的传播延迟等，则可以省略第二初始化过程。此外，如在第一实施方案中解释的，在该实施方案中，可以在一个伪时钟信号的传播中进行交扰补偿。
(例子3)
依照本发明的第三实施方案，与与上面讨论的有关技术相比，一个存储器系统用于减少写入时钟的数，特点在于，通过使用一种用于实现前述较少的写入时钟的技术(后面讨论)来改进一个写入模式的定时余量。
按照该实施方案的存储器系统配备一个时钟发生器10，一个存储控制器21，和DRAM311和312，如图9所示。在存储控制器21和DRAM311和312之间提供的是一个指令/地址总线101，用于从存储控制器21发送一个指令/地址信号到DRAM311和312，一个DQ总线102，用于在存储控制器21和DRAM311和312之间传送一个DQ信号，和一个时钟信号线103，用于从时钟发生器10发送一个基准时钟信号到存储控制器21和DRAM311和312。其中，指令/地址总线101也被用作一个信号线，用于从存储控制器21发送初始化信号到DRAM311和312。
从图9显而易见，在该实施方案中，存储控制器21和DRAM311和312是根据一个单一的基准时钟信号来工作。通过时钟发生器10产生基准时钟信号，并将其输入到DRAM311和312和存储控制器21。将读取数据调节到基准时钟信号，并从DRAM311和312经DQ总线102发送到存储控制器21。存储控制器21根据基准时钟信号来接收读数据(DQ信号)。
当从存储控制器21输出时，写入到DRAM311和312的写数据被定时到基准时钟信号。然而，从存储控制器21到DRAM311和312的过程中，在DQ总线102上产生传播延迟，使得DRAM311和312将不能仅利用基准时钟信号来接收写数据(DQ信号)。
因此，在该实施方案中，按照如下所述的第一初始化过程，在DRAM311和312中产生用于接收的内部时钟，并且利用内部接收时钟信号来接收存储控制器21的写数据。在第一初始化过程中，根据DQ信号本身进行传播延迟的调节。因而，该实施方案不受一个写时钟和DQ信号之间的一个传播时间差引起的的影响，而该接收定时余量的减少会在前述相关技术中造成问题。
在该实施方案中，一个指令/地址信号还包括传播延迟，使DRAM311和312不能仅利用基准时钟信号来接收指令/地址信号。为此，在该实施方案中，利用依照第一初始化过程产生的内部接收时钟信号来接收指令/地址信号。
通过指令/地址总线101将触发第一初始化过程的初始化信号从存储控制器21发送到DRAM311和312，将在下面对该初始化信号进行详细描述。然而，在第一初始化过程完成之前，DRAM311和312还没有产生内部接收时钟信号。这意味着不能以一个基于该基准时钟信号的正常操作的中的定时和速率来进行一个初始化信号的传送。因此，在该实施方案中，只能以低于基准时钟信号的速率来进行初始化信号的传送。尤其是，在该实施方案中，初始化信号以低于基准时钟速率的速率传送，而此后按照基准时钟相同的速率来完成第一初始化过程。例如，存储控制器21和DRAM311和312配备了分频器，用于划分时钟发生器10的基础信号的频率。当系统被启动时，打开分频器以产生慢于基准时钟的时钟。存储控制器21发送初始化信号和关闭分频器，接着在基准时钟信号的速率下开始执行第一初始化操作。同时，依照根据较慢的时钟的接收的初始化信号，DRAM311和312关闭分频器并开始在基准时钟信号的速率上进行第一初始化操作。例如，如果，在一个初始化模式中设置DRAM设置在什么时候打开电源，或者在一预定的条件下自动地开始第一初始化操作，或者如果可以依照与前述较低的速率下传送初始化信号的方式不同的方式将一个用于第一初始化操作的指令从一个存储控制器发送到一个DRAM设备，则可以实现这些过程，来执行下面解释的第一初始化操作。
参考图10，将解释在DRAM311和312上用于产生内部接收时钟信号的过程。在每个DRAM311和312中产生内部接收时钟信号。在下面，将给出DRAM312的情况的描述；然而，这适用于DRAM311相同的情况。
首先，存储控制器21在低于基准时钟信号的速率上将一个初始化信号经指令/地址总线101发送到DRAM312，并开始第一初始化操作。根据接收的初始化信号，DRAM312开始第一初始化操作和将其自身设置为处于一个备用状态，以便接收一个连续的反相信号(伪时钟信号)。第一初始化操作的瞬间开始时，存储控制器21输出一个与基准时钟信号中心匹配的连续反相信号到一个特殊的DQ终端(参见图10中的基准时钟@MC和 DQ_out(@MC)。如图10中显而易见的，在该实施方案中，连续反相信号的输出定时与在正常操作中存储控制器21输出的DQ信号上的定时是相同的。尤其是，存储控制器21在基准时钟信号的上升和/或下降沿处输出连续的反相信号。DRAM312接收作为一个伪时钟信号的连续的反相信号(参见图10中的DQ_in@DRAM)，并将接收的伪时钟信号(连续的反相信号)倒退90度，以便在DRAM312上产生内部接收时钟信号(参见图10中的接收内部时钟@DRAM)。因此，DRAM312产生一个内部接收时钟，在正常操作过程中具有一个接收写数据(DQ信号)的最佳相位。DRAM312保存该内部接收时钟信号和基准时钟信号之间的相位差，以便在第一初始化过程被终止之后(产生内部接收时钟信号之后)能够维持产生产生内部接收时钟信号。因此，当第一初始化过程结束时，DRAM能够利用该内部接收时钟信号正确接收写入数据。
在该实施方案中，利用构成DQ总线102的多个DQ线路中的两个DQ线路将作为伪时钟信号的连续的反相信号从存储控制器21发送到DRAM312。经两个DQ线路发送的连续的反相信号是互补的。采用这样的作为伪时钟信号的两个连续的反相信号允许根据其交叉点来检测时钟，这样可以在DRAM312上产生内部接收时钟信号的定时精度。利用一个单一的DQ线路和一个单一的连续的相信号能够产生内部接收时钟信号。在此情况下，为了确定作为伪时钟信号的连续的反相信号的H/L，需要将连续的反相信号和一个参考电势(VREF)相比较。在此情况下，如果在参考电势(VREF)中出现噪声波动等，则在时钟检测中出现一个偏移，与前述的使用两个DQ线路的情况相比较，会导致恶化的定时精度。由此，对于传输连续的反相信号，最好是使用两个DQ线路来发送彼此互补的连续反相信号。此外，在该实施方案中，可以采用第一实施方案中所述的用于补偿传输连续反相信号中交扰的技术。尤其是，在该实施方案中，如在第一实施方案中所解释的，通过驱动两个特殊的线路以外的DQ线路，可以实现整个传输连续反相信号中交扰的补偿，以便使得发送到邻接的DQ线路的信号彼此相互反相。
如果指令/地址总线101与DQ总线102共享相同的总线拓扑结构，则利用一个基于DQ信号产生的用于接收的DRAM内部时钟，可以正确接收一个指令/地址信号。然而，如果指令/地址总线101和DQ总线102之间的总线拓扑结构不同，则信号传播延迟将是不同的。因此，需要进行接收指令/地址信号的初始化过程，如图11所示。然而，如图11和图10之间的比较所示，除了以下的方面以外，该处理过程实质上与产生用于接收上述的DQ信号的内部时钟信号的过程是相同的，。
特别是，为了产生用于接收指令/地址信号的内部时钟信号，存储控制器21将连续的反相信号发送到一个特殊的地址线路或指令线路，而不是一个特殊的DQ线(参见图11中的Address_out@MC)。因此，DRAM312还通过一个特殊的地址线或指令线接收连续的反相信号(参见图11中的Address_in@DRAM)。DRAM312根据接收的连续反相信号产生一个内部时钟信号和一个地址/指令信号(参见图11中的地址接收内部时钟@DRAM)。
通过在产生用于接收一个地址/指令信号的内部接收时钟信号时，将互补的连续反相信号发送到地址线和指令线中的两个特殊的地址线和/或指令线(两个地址线和两个指令线或一个地址线和一个指令线)，能够进一步改进定时精度。用于补偿连续反相信号传输到上述DQ信号线过程中交扰的技术也适用于产生用于接收一个地址/指令信号的内部接收时钟信号。尤其是，为了产生用于接收一个地址/指令信号的内部接收时钟信号，驱动两个特殊地址线和/或指令线以外的地址线和指令线，以便使发送到邻近地址线、邻近指令线以及邻接地址线和指令线的信号彼此反相。这允许在传输用于产生接收地址/指令信号的内部时钟的连续反相信号的过程中，有效地补偿交扰。
在该实施方案中，在DRAM312上产生用于接收一个DQ信号(和一个指令/地址信号，如果需要)的内部接收时钟信号，如上所述，因而允许DRAM312正确接收DQ信号(和指令/地址信号，如果需要)。在DRAM312的基准时钟信号的定时下，将读取数据从DRAM312输出到存储控制器21。然而，存储控制器21不知道在DQ总线102上的信号传播延迟；因此，不能正确地有效接收读取的数据。为此，在该实施方案中，在初始化过程完成之后，进行下述的第二初始化过程，由此使存储控制器21能够获得从读取指令的发出到读取数据的接收之间的延迟时间。
在第二初始化过程中，存储控制器21使用参考DQ数据输出指令(OUT0指令或OUT1指令)。参考dQ数据输出指令(OUT0指令或OUT1指令)具有与在上述第一实施方案中参考DQ数据输出指令(OUT0或OUT1指令)相同的功能。DRAM312利用与根据参考DQ数据输出指令的正常读操作中相同的时钟等待时间来输出指定的参考DQ数据。换句话说，在该实施方案中，在参考DQ数据输出指令被输入到DRAM312之后输出参考DQ数据所需的时钟数与正常操作时是相同的。
更确切地讲，存储控制器21利用指令/地址总线101首先发出第二初始化指令到DRAM312，接着它发出OUT0指令(参见图12中的指令@MC)。发出第二初始化指令和OUT0指令，以便使基准时钟信号的上升边为指令有效宽度的中心。根据接收的第二初始化指令，DRAM312转入一个进行第二初始化过程的模式，并在按照第一初始化过程中产生的内部接收时钟信号接收到OUT0指令(指参见图12中的接收内部时钟@DRAM和指令@DRAM)时，在DRAM312中的基准时钟信号的定时下，将低电平数据输出到一个DQ线上(参见基准时钟@DRAM和DQ_out@DRAM)。同时，在输出了OUT0指令之后，存储控制器20经指令/地址总线101输出OUT1指令(参见图12中的指令@MC)。此外，发出OUT1指令以便基准时钟信号的上升边为指令有效宽度的中心。根据接收的OUT1指令，通过使用内部接收时钟信号(参见图12中的用于接收@DRAM和指令@DRAM的内部接收时钟信号)，DRAM312在一个DQ线路上输出高电平数据(参见图12中的基准时钟@DRAM和DQ_out@DRAM)来匹配DRAM312中的基准时钟信号。存储控制器20监视发送到DQ线路的数据的电平，以检测电平从低转换到高的点，由此确定OUT1指令相关的参考DQ数据到达的瞬间(参见是图12中的DQ_输入MC)。这样，在经一个DQ线路从发出的OUT1指令到接收的高电平数据之间，存储控制器20在存储控制器21上计数基准时钟信号的时钟数，并将该计数结果保存延迟时钟数(指的是图12中的基准时钟@MC)。
当完成了上述的第二初始化过程时，存储控制器21将保持DRAM312的延迟时钟数。因此，为了从DRAM312中读数据，可以在发出读指令之后到达延迟时钟数的瞬间，在存储控制器21的基准时钟信号的定时下，正确与接收读取指令相关的读数据。
在该实施方案中，结合DRAM312解释的第一和第二初始化过程必须在所有连接到DQ总线102的DRAM(311)被完成。每个DRAM自身都产生用于接收DQ信号的内部接收时钟信号(和用于接收指令/地址信号的内部接收时钟信号，如果需要)，并且存储控制器21保存每个DRAM的延迟时钟数。这能够使所有DRAM从存储控制器21正确接收写入数据和从存储控制器21的所有DRAM中正确接收读数据。
此外，在该实施方案中，如在第一实施方案中所解释的，上述的初始化过程中的第二初始化过程在一种情况下是不必要的，即可以通过仿真等手段事先精确获得从存储控制器发出读指令的瞬间到由存储控制器接收该指令相关的读数据的瞬间所需的时间的情况。
图13和图14是显示能够实现前述第一和第二初始化过程的DRAM(311或312)和存储控制器21的概要结构配置的方框图，。
参考图13，DRAM(311或312)配备了一个输出DLL电路311，一个输出电路复制312，一个输出电路313，一个接收DLL电路314，一个相位比较电路315，一个初始化信号发生电路316，一个0/1数据发生电路317，一个数据闭锁电路318，和一个输出数据开关电路319。
输出电路复制312是具有输出电路313中一个延迟量的一个延迟复制，输出DLL电路311利用输出电路复制312产生一个输出控制时钟信号并将产生的输出控制时钟信号提供给输出电路313。更详细地，通过根据输出电路313中的延迟量前移基准时钟信号的相位来获得由输出DLL电路311产生的输出控制时钟信号，以便将从输出电路313输出到DQ总线102的DQ信号调节到基准时钟信号。
同时，基于相位比较器电路315的一个相位调节信号，接收DLL电路312控制基准时钟信号的相位，以产生一个用于相位比较器电路315中的比较的内部接收时钟信号和用于在DRAM上接收写数据(DQ信号)的一个内部接收时钟信号。相位比较器电路315产生一个用于调节相位的相位调节信号，以便从接收DLL电路314输出的内部接收时钟信号和经DQ总线102接收的伪时钟信号(连续反相信号)之间的相位差为零，并将产生的相位调节信号提供给接收DLL电路314。例如，由相位比较器电路315产生的相位调节信号与在第一实施方案中由相位比较器电路203(参考图6)产生的信号相同。在该实施方案中，响应于一个初始化信号，相位比较器电路315开通。
根据经指令/地址总线101从存储控制器21接收的第二初始化指令，初始化信号发生电路316产生第二初始化信号并将产生的信号输出到0/1数据发生电路317、输出数据开关电路319、和输出电路313，以便执行第二初始化操作。根据经指令/地址总线101接收的OUT0指令或OUT1指令，初始化信号产生电路316将OUT0指令或OUT1指令发送到0/1数据发生电路317。
根据接收的第二初始化信号，0/1数据产生电路317开始第二初始化操作，根据接收的OUT0指令产生低电平数据，或根据接收的OUT1指令产生高电平数据。数据闭锁电路318是一个用于在一个正常操作过程中闭锁从一个存储单元阵列读取的数据的电路。
输出数据开关电路319选择在第二初始化操作中0/1数据发生电路317的一个输出，或选择数据闭锁电路318的一个输出，并将选定的输出数据输出到正常操作中的输出电路313。输出电路313是根据输出DLL电路313提供的输出控制时钟运行的，和将从输出数据开关电路319接收的数据作为一个DQ信号发送到DQ总线。
大多数情况下，上述构成的DRAM运行如下。
首先，根据在一个比经指令/地址总线101的存储控制器21的基准时钟信号低的速率下接收初始化信号，打开相位比较器电路315，设置到接收一个伪时钟信号的备用模式(第一初始化操作)。此时，接收DLL电路314控制基准时钟信号的相位并产生一个内部接收时钟信号，但由于还没有发出相位调节信号，因此此时没有按其预定目的运行。
接着，当存储控制器21发送一个伪时钟信号(连续反相信号)到DQ总线102时，相位比较器电路315接收一个作为伪时钟信号的连续反相信号，并将内部接收时钟信号的相位与伪时钟信号的相位比较，以产生一个相位调节信号，使该相位差为零，然后将产生的相位调节信号输出到接收DLL电路314。接收DLL电路314将内部接收时钟信号的相位延迟90度，使得与伪时钟信号的相位差为零，由此产生内部接收时钟信号。此时，接收DLL电路314在接收DLL电路314提供的一个寄存器中保存产生的内部接收时钟信号和基准时钟信号之间的相位差，用作维持产生内部接收时钟信号的相位值。利用保存在寄存器中的相位值控制时钟相位，使接收DLL电路314即使是在第一初始化操作之后仍能够维持以维持产生内部接收时钟信号。
此后，根据经指令/地址总线101接收的作为存储控制器21的一个指令信号的第二初始化指令，初始化信号发生电路316产生第二初始化信号，并将该第二初始化信号输出到0/1数据发生电路317、输出数据开关电路319、和输出电路313。
随后，根据接收的作为一个数据输出指令的OUT0指令，初始化信号发生电路316将其发送到0/1数据发生电路317。0/1数据发生电路316产生低电平数据以响应OUT0指令，并通过输出数据开关电路319的中转将该低电平数据提供给输出电路313。
输出电路313经一个DQ线与一个输出控制时钟同步发送低电平数据到存储控制器21。
根据接收的作为一个数据输出指令的OUT1指令，初始化信号发生电路316将其发送到0/1数据发生电路317。0/1数据发生电路317产生高电平数据以响应OUT1指令，并通过输出数据开关电路319的中转将该高电平数据送到输出电路313。
输出电路313经一个DQ线与一个输出控制时钟同步发送高电平数据到存储控制器21。
参考图14，存储控制器21配备了一个DLL电路211、一个输出电路复制212、一个输出电路213、一个初始化信号发生电路214、一个连续反相数据发生电路217、一个数据闭锁电路216、一个输出数据开关电路217、一个指令发送器218、一个读取控制单元219和一个DQ数据闭锁电路221。读控制单元219配备了一个用于第二初始化操作的计数器220。
输出电路复制212是一个具有输出电路213的一个延迟量的延迟复制，DLL电路211利用输出电路复制212产生一个输出控制时钟信号并将产生的输出控制时钟信号送到输出电路213。更详细地，通过根据输出电路213中的延迟量将基准时钟信号的相位前移，而获得由DLL电路211产生的输出控制时钟信号，以便将从输出电路213到DQ总线102输出的DQ信号调节到基准时钟信号。
响应于由指令发送器218发出的初始化信号，初始化产生电路214产生一个内部初始化信号用于把存储控制器21移位成一个初始的状态，并输出产生的初始化信号到连续反相数据产生电路215，输出数据开关217，和输出电路213以便执行第二初始化操作。
响应于来自初始化信号产生电路214的初始化信号，连续反相数据发生电路215产生一个连续反相信号并将其输出到输出数据开关电路217。数据闭锁电路216闭锁正常操作中的写数据并将其输出到输出数据开关电路217。
输出数据开关电路217在第一初始化操作中选择连续反相数据产生电路215的一个输出，或选择数据闭锁电路216的一个输出，并将选定的输出数据输出到正常操作中的输出电路213。输出电路213是根据DLL电路211提供的输出控制时钟来运行的，并将从输出数据开关电路217接收的数据作为一个DQ信号发送到DQ总线102。
指令发送器218输出包括OUT0指令和OUT1指令的指令，比如第二初始化指令和数据输出指令。发出每个指令以便使基准时钟信号的上升边成为指令有效宽度的中心。为此，基准时钟信号也输出到指令发送器218。在该实施方案中，指令发送器218在低于基准时钟信号的速率下发出一个初始化信号，表明进入到第一初始化操作。
读控制单元219的计数器220计数用于接收的内部时钟信号的时钟数，直到在第二初始化操作过程中，在从指令发送器218发出OUT1指令之后经DQ总线102接收一个高电平数据信号为止。更具体地讲，读控制单元219的计数器计数用于接收的内部时钟信号的上升边，直到在作为一个从指令发送器218接收的伪读取指令的指令OUT1之后内部DQ信号(此后讨论)被转换到高电平为止。如前所述，读控制单元219保存由计数器220计数的时钟数，并使用该延迟时钟数控制此后的接收读取数据(DQ数据)的定时。
DQ数据闭锁电路221按照基准时钟信号闭锁通过DQ总线102传播的DQ数据，并将作为一个内部DQ信号该闭锁的数据输出。
多数情况下，上述构成的存储控制器21操作如下。
首先，指令发送器218在低于基准时钟信号的速率下将把初始化信号发送到指令/地址总线101上，并将其提供给初始化信号产生电路214。当通过一个DRAM接收初始化信号时，DRAM开始第一初始化操作。
初始化信号产生电路214产生一个内部初始化信号，以响应来自于指令发送器218的初始化信号，并将该内部初始化信号输出到连续反相数据发生电路215、输出数据开关电路217和输出电路213。
响应于初始化信号，连续反相数据发生电路215产生连续的反相数据，其中前述的连续反相信号将以该数据为基础，并通过第一初始化操作中的输出数据开关电路217的中转将产生的连续反相信号提供给输出电路213。
输出电路213将作为一个连续反相信号的连续反相数据提供给一个与由DLL电路211产生的一个输出控制时钟同步的特殊DQ终端。这样，如上所述，经该DQ总线(特定的DQ线路)102将该连续反相信号(经一个DQ线路提供的伪时钟信号)发送到DRAM。该连续反相信号被用于产生一个在DRAM中接收写数据等操作的内部接收时钟信号。
此后，指令发送器218发出第二初始化指令，接着发出OUT0指令。因此，当一个预定的时间之后，从DRAM通过DQ总线102发送低电平数据。随后，指令发送器218发出OUT1指令，一个预定的时间之后，已经从DRAM被发送的高电平数据出现在DQ总线102上。同时，DQ数据闭锁电路221依照基准时钟信号闭锁通过DQ总线102传播的数据，并将闭锁的数据输出到读控制单元219，作为一个内部DQ信号。通过OUT1触发读控制单元的计数器220，以开始计数基准时钟信号的上升边，并在内部DQ信号从低电平转换到高电平的边缘上中止计数。这样，计数器220能够获得基准时钟信号的时钟数(延迟时钟数)，直到在从指令发送器218发出OUT1指令之后内部DQ信号转换到高电平为止。延迟时钟数实质上等于从指令发送器218发出读指令的瞬间到接收有关读指令的数据的瞬间所需的基准时钟信号的时钟数。因此，利用该延迟时钟数，能够正确进行数据读取。延迟时钟数被保存在读控制单元219中。
在第二初始化操作之后，读控制单元219利用上述获得的延迟时钟数来进行数据读取。更具体地，因为指令发送器218发出了读指令，读控制单元219接收一个与读指令相关的读数据(DQ信号)，当到达该延迟时钟数时，调节到基准时钟信号。
图15显示了能够产生内部时钟信号的一个DRAM的结构，用于除产生用于接收DQ数据的内部时钟信号之外接收指令/地址信号。在下列描述中，用于接收指令/地址信号的内部接收时钟信号被称是作用于接收CA的一个内部接收时钟信号。用于接收DQ数据的内部接收时钟信号有时被称作一个DQ接收内部时钟。图13和图15的比较表明图15中的DRAM和图13中的DRAM不同，因为图13中的DRAM另外配备了一个CA接收DLL电路321和一个相位比较器电路322。图15中所示的用于接收DQ的一个DLL电路314’具有一个完全不同于CA接收DLL电路321的用途，并具有与图13所示的接收DLL电路314相同的配置。因此，图15中所示的DQ接收DLL电路314’结合接收DLL电路314来执行上述的操作。
根据来自相位比较器电路322的一个相位调节信号，一个用于接收CA的DLL电路321控制一个基准时钟信号的相位，来产生一个在相位比较器电路322中用于比较的内部接收时钟信号和一个用于在DRAM中接收CA的内部接收时钟信号。相位比较器电路322产生用于调节相位的一个相位调节信号，以便使用于接收CA的从DLL电路321输出的内部接收时钟信号和经指令/地址总线101接收的伪时钟信号(连续反相信号)之间的相位差为0，并将产生的相位调节信号提供给用于接收的DLL电路321。由相位比较器电路322产生的相位调节信号与例如第一实施方案中的相位比较器电路203产生的是相同的(参考图6)。在该实施方案中，响应于该初始化信号，相位比较器电路322打开。
(例子4)
按照上述第三实施方案的存储系统的理念还可应用于这样的情况，即针对每个字节或字提供一个DQ线路，并对应于每个DQ线路(一束DQ线路)提供一个用于发送一个基准时钟信号的时钟信号线路，。
按照第四实施方案的存储系统是一个例子，其中扩展了按照上述第三实施方案的存储系统中的DQ总线的总的位宽度，并且涉及到一个具有一个普通模块结构的DRAM系统。
参考图16，在该实施方案中，在一个模块411上提供DRAM311-314，和在一个模块412上提供DRAM315-318。针对每对DRAM311和315，DRAM312和316，DRAM313和317，和DRAM314和318，提供构成一个DQ总线的DQ线路束1021-1024。还提供了与DQ线路束021-1024相关的用于发送基准时钟信号的时钟信号1031-1034。提供了与DQ线路束1021-1024相结合的用于发送初始化信号的信号线路1041-1044。并联配置的DRAM311-314和315-318共享一个指令/地址总线101。
在如上所述构建的存储系统中，前述的第一和第二初始化过程是在所有的DRAM311-318上完成的。结果是，在DRAM311-318中产生的用于接收的内部时钟信号和DRAM311-318中作为初始化数据的基准时钟信号之间的相位差被保存在DRAM311-318中。同时，与DRAM311-318的读数据相关的延迟时钟数被保存在存储控制器21中。在该存储器系统中，利用相应的DQ线路和时钟信号线，前述的第一和第二初始化过程可以在并联配置的DRAM311-314上同时完成。类似地，第一和第二初始化过程在并联配置的DRAM315-318上同时完成。
如图17所示，该实施方案也适用于一个缓冲类型的DRAM系统。在此情况下，经指令/地址总线101提供的指令/地址信号暂时由模块411和412上提供的缓冲器501和502保存，而后分配到对应的模块411和412的DRAM311-314和DRAM315-318。在DRAM311-318中，利用用于接收指令/地址信号的内部时钟接收从缓冲器501和502接收分配的指令/地址信号。
而且，在前述的DRAM系统中，可以为每个字节提供一个奇偶DQ位线。例如，在图16和图17中所示的DRAM系统中，如果一个8位或16位的DQ路线包括一个奇偶性，则将分别有9位或18位。
在该实施方案中，也可以在每个DRAM中产生用于接收CA的内部时钟信号，利用产生的该内部时钟信号接收指令/地址信号。
毋庸质疑，也可以在上述的具有普通模块结构的存储器系统中为每个存储设备一个时钟信号线。
在图16或图17所示的DRAM系统中，可以通过前述的第一初始化过程，将数据写入定时到基准时钟信号，并通过第二初始化过程进行适当的数据读取。如果通过第三实施方案中所述的仿真等提前精确地获得了有关每个DRAM传播延迟等，则可以省略第二初始化过程。在该实施方案中，如在第三实施方案中所解释的，还可以在一个伪时钟信号的传播中(对于DQ信号和/或指令/地址信号)进行交扰补偿。
(例子5)
在上述的第一实施方案中，可以解决由读取时钟和DQ信号之间的不同的传播时间引起的接收定时余量的问题。按照本发明的第五实施方案组合了前述第三实施方案和第一实施方案的原理，以便改进在从存储控制器20到DRAM311-302的数据传输中一个时钟信号和一个DQ信号在写入数据的时间上的差指引起的接收定时余量。如图18所示，按照该实施方案的存储器系统的概要配置与第一实施方案中的概要配置是类似的。然而，为了执行依照该实施方案的独特操作，DRAM331或332和一个存储控制器23具有不同于第一实施方案中所示的结构(后面讨论)。
在第五实施方案中，存储控制器23在一个写模式中发送DQ数据，以使其中心定时到一个基准时钟。然而，由于一个DQ信号和一个时钟信号在信号传播时间上的差异，在一个接收侧上的定时余量减少，这是由布线、信号操纵性能、系统中在电气终端方法中的不同等等引起的。因此，通过在初始化过程中在DRAM上产生用于接收DQ信号的一个内部接收时钟信号，DRAM校正来自基准时钟的定时的偏差。
在DRAM中产生用于接收DQ信号的内部接收时钟信号的过程实际上与上述的第三实施方案相同。
更具体地，存储控制器23首先经一个指令/地址总线101在低于基准时钟信号的速率下发出一个初始化指令到DRAM332，同时也还开始本身的第一初始化操作。根据接收的初始化信号，DRAM332将自身设定为一个接收一个连续反相信号(伪时钟信号)备用状态。第一初始化操作开始时，存储控制器23将一个与基准时钟信号的中心匹配的连续反相信号输出到一个特定的DQ终端(参见图19中的基准时钟@MC和DQ@MC)。从图19显而易见，在该实施方案中，连续反相信号的输出定时与在正常操作中存储控制器23输出DQ信号上的定时是相同的。更具体地，存储控制器23在基准时钟信号的上升和/或下降沿处输出连续反相信号。当DRAM332接收作为一个伪时钟信号的连续反相信号时(指的是图19中的 DQ@DRAM)，将接收的伪时钟信号的相位倒退90度，以便在DRAM332上产生内部接收时钟信号(参见图19中的接收内部时钟@DRAM)。这样，DRAM332产生一个内部接收时钟信号，在正常操作中对于接收写入数据(DQ信号)具有一个最佳相位。DRAM332保存内部接收时钟信号和基准时钟信号之间的相位差，以便在第一初始化过程结束之后，能够维持产生内部接收时钟信号(在产生内部接收时钟信号之后)。
特别是，在该实施方案中，利用构成DQ总线102的多个DQ线路中的两个特定的DQ线，将作为伪时钟信号的连续反相信号从存储控制器23发送到DRAM332。经两个DQ线发送的连续反相信号彼此互补。这样可以在DRAM332上改进用于产生内部接收时钟信号的定时精度。
图20和图21显示的是DRAM和存储控制器的概要结构的模块图，能够实现在前述第一实施方案中的所述的第一和第二初始化过程和上述本实施方案中的初始化过程(在DRAM上产生一个用于接收DQ信号的内部接收时钟信号的过程)。
参考图20，DRAM(331或332)配备了一个输出DLL电路331、一个输出电路复制322、一个输出电路333、一个初始化信号发生电路334、一个连续反相数据发生电路335、一个0/1数据发生电路336、一个数据闭锁电路337、一个输出数据开关电路338、一个接收DLL电路339和一个相位比较器电路340。在这些部件中，输出DLL电路331、输出电路复制322、输出电路333、初始化信号发生电路334、连续反相数据发生电路335、0/1数据发生电路336、数据闭锁电路337和输出数据开关电路338具有与第一实施方案中的输出DLL电路301、输出电路复制302、输出电路303、初始化信号发生电路304、连续反相数据产生电路305、0/1数据产生电路306、数据闭锁电路307和输出数据开关电路308相同的结构(参考图5)。因此，在这些部件上，将执行第一实施方案中所解释的相同的操作。接收DLL电路339和相位比较器电路340具有与第三实施方案中的接收DLL电路314和相位比较器电路315相同的结构(参考图13)。因此，在这些部件上，将执行第三实施方案中所解释的相同的操作。DRAM331或332可以进一步配备用于接收CA的DLL电路321和图15中所示的相位比较器电路322，来接收指令/地址信号。
现在参考图21，存储控制器23配备一个基准时钟发生电路231、一个DLL电路232、一个相位比较器电路233、一个DQ数据闭锁电路234、一个读控制单元235，一个指令发送器237、一个DLL电路238、一个输出电路复制239，一个输出电路240、一个初始化信号发生电路241、一个连续反相数据发生电路242、一个数据闭锁电路243和一个输出数据开关电路244。读取控制单元235配备了一个用于第二初始化操作的计数器236。
在上面的部件中，基准时钟发生电路231、DLL电路232、相位比较器电路233，DQ数据闭锁电路234、读控制单元235和计数器236具有与第一实施方案中的基准时钟产生电路201、DLL电路202、相位比较器电路203、DQ数据闭锁电路204、读控制单元205和计数器206相同的结构(参考图6)。因此，在这些部件上，将执行第一实施方案中所解释的相同的操作。DLL电路238、输出电路复制239、输出电路240、初始化信号发生电路241、连续反相数据发生电路242、数据闭锁电路243和输出数据开关电路244具有与第三实施方案中的DLL电路211、输出电路复制品212、输出电路213、初始化信号发生电路214、连续反相数据产生电路215、数据闭锁电路216和输出数据开关电路217相同的结构(参考图14)。因此，在这些部件上，将执行第三实施方案中的所解释的相同的操作。指令发送器237组合第一实施方案中指令发送器218的功能和第三实施方案中的指令发送器237的功能，并发出第三实施方案中所述的第一初始化信号，接着发出如第一实施方案中所述的第一和第二初始化指令等等。
在该实施方案中，在DRAM中调节的相位差只是基准时钟和DQ信号之间在传播时间上的不同，这一相位差是很小的，如图19所示。然而，占用一个频率的小的相位差随时钟频率变高而增加，可能引起接收定时余量减少的问题。在这方面，最好采用依照该实施方案的存储器系统。
如上所述，按照本发明，当在一个系统中的一个预定的信号路径上发送或接收一个信号时，其中一个发送装置和一个接收装置是根据一个单一的基准时钟信号工作的，产生一个用于接收一个信号的内部接收时钟信号，该信号考虑了在接收装置中的一个预定信号路径上的一个信号传播延迟，并且根据用于接收信号的内部时钟，通过预定的信号路径接收信号。这就抑制了接收装置中的接收信号的定时余量减少的问题。
而且，按照本发明，与相关的技术相比，可以减少时钟信号数目。特别是在一个多字节系统的情况下，其中DRAM被并联装配在一个模块上，可以减少模块的针脚数，使得系统的成本降低。
而且，按照本发明，仅利用DQ信号或地址/指令信号，产生用于接收一个DQ信号的内部接收时钟信号或用于接收一个地址/指令信号的内部接收时钟信号，并利用产生的内部时钟信号接收DQ信号或地址/指令信号。因此，可以校正因拓扑结构和时钟信号线、DQ总线以及地址/指令总线之间物理配置的不同所导致的时钟信号、DQ信号和地址/指令信号之间在定时上的差别，能够构成一个具有较宽接收定时余量的系统。
此外，为了产生用于接收DQ信号的内部接收时钟信号，将互补的的连续反相信号作为初始化DQ信号发送到两个DQ信号线。这允许能够更精确地处理作为一个伪时钟信号的连续反相信号。因此，与采用一个单一的DQ信号线路(一个单一的连续反相信号)来产生内部接收时钟信号的情况相比，可以被避免由一个参考电势的波动引起的定时的变化，这样允许产生更高精度的内部接收时钟信号。

Claims (49)

1.一种用于存储系统的校准方法，该存储系统包括一个存储控制器和一个半导体存储器设备，根据基准时钟信号在半导体存储器设备和存储控制器之间进行信号传输，以及利用该存储控制器从半导体存储器设备适当地接收一个DQ信号，包括：
第一个步骤，依照一个具有调节的参考时钟相位的参考时钟信号，从半导体存储器设备将一个作为初始化DQ信号的连续交替反相信号发送给DQ总线；和
第二个步骤，响应于初始化DQ信号，在存储控制器中产生一个内部接收时钟信号，相对于由存储控制器接收的初始化DQ信号具有一个保持的相位差，
其中根据该内部接收时钟信号，存储控制器从半导体存储器设备接收DQ信号。
2.依照权利要求1的校准方法，其中该第二个步骤是通过使用DLL电路实现的，将内部接收时钟信号和基准时钟信号之间的相位差保存存储控制器中，以便维持由DLL电路产生内部接收时钟信号。
3.依照权利要求1的校准方法，其中第一个步骤包括通过在构成DQ总线的DQ线路之中选定的一个特定的DQ线路来发送连续交替的反相信号的步骤，第二个步骤包括根据通过该特定的DQ线路接收的连续交替的反相信号产生内部接收时钟信号的步骤。
4.依照权利要求2的校准方法，其中该第一个步骤包括通过在构成DQ总线的DQ线路之中选择的一个特定DQ线路发送连续交替的反相信号的步骤，第二个步骤包括根据通过该特定DQ线路接收的连续交替的反相信号产生内部接收时钟信号的步骤。
5.依照权利要求3的校准方法，其中第一个步骤包括在将连续交替的反相信号传送给该特定的DQ线路之后，驱动该特定DQ线路以外的DQ线路，以便使发送到邻近DQ线路的信号彼此反相的步骤。
6.依照权利要求1的校准方法，其中第一个步骤包括在构成DQ总线的DQ线路之中选择两个特定的DQ线路，并且发送互补的连续交替反相信号给该两个特定的DQ线路的步骤，第二个步骤包括根据该互补的连续交替反相信号产生内部接收时钟信号的步骤。
7.依照权利要求2的校准方法，其中第一个步骤包括在构成DQ总线的DQ线路之中选择两个特定的DQ线路，以及发送互补的连续交替反相信号给该两个特定DQ线路的步骤，第二个步骤包括根据该互补的连续交替反相信号产生内部接收时钟信号的步骤。
8.依照权利要求6的校准方法，其中第二个步骤包括发送互补的连续交替反相信号给构成DQ总线的DQ线路中的两个特定的DQ线路，以及驱动该两个特定DQ线路以外的DQ线路，以便使发送到邻近DQ线路的信号彼此反相的步骤。
9.依照权利要求7的校准方法，其中第二个步骤包括发送互补的连续交替反相信号给构成DQ总线的DQ线路中两个特定的DQ线路，以及驱动该两个特定的DQ线路以外的DQ线路，以便使发送到邻近DQ线路的信号彼此反相的步骤。
10.依照权利要求1的校准方法，进一步包括：
第三个步骤，从半导体存储器设备的存储控制器发出一个基准DQ数据输出指令；
第四个步骤，从半导体存储器设备向DQ总线发送一个与该基准DQ数据输出指令相关的基准DQ数据信号；和
第五个步骤，在存储控制器中计算时钟的数目，直至内部接收时钟信号接收到基准DQ数据信号，将该计算结果保存为延迟时钟的数目。
11.依照权利要求10的校准方法，其中考虑到该延迟时钟的数目，通过该内部接收时钟信号，存储控制器从半导体存储器设备接收发送到DQ总线的DQ信号。
12.一种存储系统，用于依照一个参考时钟信号在半导体存储器设备和存储控制器之间自适应地进行信号传输，其中：
半导体存储器装置包括一个初始化DQ信号发送装置，响应于该基准时钟信号，发送一个作为初始化DQ信号的连续交替反相信号给DQ总线，连续交替反相信号的相位被调节到该基准时钟信号的相位，和
存储控制器包括一个内部接收时钟信号产生装置，用于产生一个内部接收时钟信号，使得其相对于由存储控制器接收的初始化DQ信号具有一个预先确定的相位差；
，存储控制器根据该内部接收时钟信号从半导体存储器装置接收DQ信号。
13.依照权利要求12的存储系统，其中该内部接收时钟信号发生装置包括一个相位差保存装置，用于在存储控制器中保存内部接收时钟信号和基准时钟信号之间的相位差；
存储控制器根据相位差保持装置中保持的相位差，参考该基准时钟信号连续地产生内部接收时钟信号。
14.依照权利要求12的存储系统，其中初始化DQ信号发送装置利用构成DQ总线的DQ线路之中的两个特定的DQ线路发送作为初始化DQ信号的互补的连续交替反相信号，和
接收内部时钟发生装置通过该两个特定的DQ线路接收作为互补的连续交替反相信号的初始化DQ信号，并且根据该初始化DQ信号产生内部接收时钟信号。
15.依照权利要求13的存储系统，其中初始化DQ信号发送装置利用构成DQ总线的DQ线路之中的两个特定的DQ线路发送作为初始化DQ信号的互补的连续交替反相信号，和
接收内时钟产生装置通过该两个特定的DQ线路接收作为互补的连续交替反相时钟信号的初始化DQ时钟信号，并且根据该初始化DQ时钟信号产生内部接收时钟时钟信号。
16.依照权利要求12的存储系统，其中存储控制器进一步包括一个DQ数据输出指令装置，用于在产生内部接收时钟信号之后发出一个参考DQ数据输出指令给半导体存储器装置，一个延迟时钟数目保持装置，用于计算时钟的数目，直至根据内部接收时钟信号从半导体存储器装置接收到对应于该参考DQ数据输出指令的基准DQ数据为止，将该计算结果保持为延迟时钟数目，和
其中该半导体存储器装置进一步包括一个数据输出装置，用于响应于该参考DQ数据输出指令，发送参考DQ数据信号给DQ总线。
17.依照权利要求16的存储系统，其中考虑到延迟时钟的数目，通过内部接收时钟信号，存储控制器从半导体存储器设备接收通过DQ总线发送的DQ信号。
18.依照权利要求12的存储系统，其中为每个字节或字的DQ线路提供用于发送参考时钟信号的时钟信号线路。
19.依照权利要求18的存储系统，针对每个字节都包括一个奇偶DQ位线。
20.一种用于存储系统的校准方法，依照一个参考时钟信号在存储控制器和半导体存储器装置之间自适应地进行信号传输，该校准方法通过存储控制器从半导体存储器装置正确接收DQ信号，其中：
该存储控制器执行：
第一初始化步骤，由半导体存储装置的一个连续交替反相信号形成一个初始化DQ信号，作为一个伪时钟信号，从该初始化DQ信号产生一个内部接收时钟信号；和
第二初始化步骤，计算从发出基准DQ数据输出指令给半导体存储器装置的时刻到从半导体存储器装置接收到一个参考DQ数据信号作为对应于基准DQ数据输出指令的DQ数据信号的时刻之间的内部接收时钟信号的数目，将该计算结果保持为延迟时钟的数目；
第二初始化步骤之后，考虑到该延迟时钟的数目，接收一个利用内部接收时钟信号通过DQ总线从半导体存储器装置发送的DQ信号。
21.一种用于存储系统的校准方法，依照一个参考时钟信号在存储控制器和半导体存储器装置之间自适应地进行信号传输，该校准方法通过存储控制器从半导体存储器装置正确接收DQ信号，包括：
第一步骤，通过一个DQ总线从存储控制器发送一个作为初始化DQ信号的连续交替反相信号，将该连续交替反相信号的相位调节到基准时钟信号的相位，；和
第二步骤，在半导体存储器装置中产生一个内部接收时钟信号，使其相对于该接收的该初始化DQ信号其具有一个预定的相位差，
其中根据该内部接收时钟信号，半导体存储器装置从半导体存储器装置接收DQ信号。
22.依照权利要求21的校准方法，其中第二步骤是利用DLL电路实现的，并且在半导体存储器装置中，内部接收时钟信号和基准时钟信号之间的相位差被保持在DLL电路中，由此通过该DLL电路维持产生内部接收时钟信号。
23.依照权利要求21的校准方法，其中第一步骤通过构成该DQ总线的DQ线路之中选定的一个特定的DQ线路发送连续交替的反相信号，第二步骤根据该连续反相信号产生内部接收时钟信号。
24.依照权利要求22的校准方法，其中第一步骤通过构成该DQ总线的DQ线路之中选定的一个特定DQ线路发送连续交替反相信号，第二步骤根据该连续反相信号产生内部接收时钟信号。
25.依照权利要求23的校准方法，其中第一步骤包括在将连续交替的反相信号发送给一个特定的DQ线路之后，驱动该特定DQ线路以外的构成DQ总线的DQ线路的步骤，以便使发送到邻近DQ线路的信号彼此反相。
26.依照权利要求24的校准方法，其中第一步骤包括在将连续交替的反相信号发送给一个特定的DQ线路之后，驱动该特定DQ线路以外的构成DQ总线的DQ线路的步骤，以便使发送到邻近DQ线路的信号彼此反相。
27.依照权利要求21的校准方法，其中第一步骤发送互补的连续交替反相信号给在构成该DQ总线的DQ线路之中选定的两个特定的DQ线路，第二步骤根据该互补的连续交替反相信号产生内部接收时钟信号。
28.依照权利要求22的校准方法，其中第一步骤发送互补的连续交替反相信号给在构成该DQ总线的DQ线路之中选定的两个特定的DQ线路，第二步骤根据该互补的连续交替反相信号产生内部接收时钟信号。
29.依照权利要求27的校准方法，其中第二步骤在发送互补的连续交替反相信号给在构成DQ总线的DQ线路之中的两个特定的DQ线路以后，驱动该特定DQ线路以外的构成DQ总线的DQ线路的步骤，以便使发送到邻近DQ线路的信号彼此反相。
30.依照权利要求28的校准方法，其中第二步骤在发送互补的连续交替反相信号给在构成DQ总线的DQ线路之中的两个特定的DQ线路以后，驱动该特定DQ线路以外的构成DQ总线的DQ线路的步骤，以便使发送到邻近DQ线路的信号彼此反相。
31.依照权利要求21的校准方法，其中该存储控制器进一步包括：
第三步骤，从存储控制器发出一个参考DQ数据输出指令到半导体存储器装置；
第四步骤，从半导体存储器装置发送一个与该参考DQ数据输出指令有关的参考DQ数据信号到DQ总线；和
第五步骤，在存储控制器中计算时钟的数目，直至依照内部接收时钟信号接收到该参考DQ数据信号，将该计算结果保持为延迟时钟的数目，和
其中该存储控制器发出一个读出指令，然后考虑到延迟时钟的数目，根据参考时钟信号从半导体存储器装置接收与该读出指令相关的读出数据，作为一个DQ信号。
32.依照权利要求21的校准方法，包括：
第三步骤，从存储控制器发送一个作为初始化指令/地址信号的连续交替反相信号给指令/地址总线，该初始化指令/地址信号的相位被调节到基准时钟信号的相位；和
第四步骤，在该半导体存储器装置中产生一个指令/地址信号的内部接收时钟信号，使其相对于由半导体存储器装置接收的初始化指令信号或者初始化地址信号具有预先确定的相位差，
其中半导体存储器装置基于指令/地址信号的内部接收时钟信号从存储控制器接收一个指令/地址信号。
33.依照权利要求32的校准方法，其中第四步骤是通过使用DLL电路实现的，半导体存储器装置中的指令/地址信号的内部接收时钟信号和基准时钟信号之间的相位差被保持在DLL电路中，维持产生用于指令/地址信号的内部接收时钟信号。
34.依照权利要求32的校准方法，其中第三步骤使用在构成该指令/地址总线的指令/地址信号线路之中的两个特定的指令/地址信号线路来发送互补的连续交替反相信号给两个指令/地址信号线路，第四步骤根据该互补的连续反相信号产生指令/地址信号线路的内部接收时钟信号。
35.依照权利要求32的校准方法，其中存储控制器进一步包括：
第五步骤，在存储控制器中发出一个参考DQ数据输出指令给半导体存储器装置；
第六步骤，在半导体存储器装置中发送一个与该参考DQ数据输出指令相关的参考DQ数据信号给DQ总线；和
第七步骤，在存储控制器中计算时钟的数目，直至依照基准时钟信号接收到该参考DQ数据信号为止，将该计算结果保持为延迟时钟的数目，和
其中该存储控制器发出一个读取指令，然后考虑到延迟时钟的数目，从半导体存储器装置接收与该读取指令相关的读出数据，作为一个DQ信号。
36.一种存储系统，用于依照一个参考时钟信号在半导体存储器装置和存储控制器之间自适应地进行信号传输，其中存储控制器包括：
一个初始化DQ信号发送装置，用于通过DQ总线发送一个作为初始化DQ信号的连续交替的反相信号，该初始化DQ信号的相位被调节到参考时钟信号的相位，和
其中半导体存储器装置包括：
一个内部接收时钟信号产生装置，用于产生一个内部接收时钟信号，相对应接收的初始化DQ信号保持一个相位差，根据该内部接收时钟信号接收一个DQ信号。
37.依照权利要求36的存储系统，其中内部接收时钟信号发生装置包括一个相位差保持装置，用于在半导体存储器装置中保持内部接收时钟信号和基准时钟信号之间的相位差，以便根据在相位差保持装置中保持的相位差从参考时钟信号连续地产生内部接收时钟信号。
38.依照权利要求36的存储系统，其中
初始化DQ信号发送装置使用在构成DQ总线的DQ线路之中的两个特定的DQ线路来发送作为初始化DQ信号的互补的连续交替反相信号，和
该内部接收时钟信号发生装置通过二个特定的DQ线路接收作为互补的连续交替反相时钟信号的初始化DQ信号，并且根据该初始化DQ信号产生内部接收时钟信号。
39.依照权利要求37的存储系统，其中
初始化DQ信号发送装置使用在构成DQ总线的DQ线路之中的两个特定的DQ线路来发送作为初始化DQ信号的互补的连续交替反相信号，和
该内部接收时钟信号发生装置通过二个特定的DQ线路接收作为互补的连续交替反相时钟信号的初始化DQ信号，并且根据该初始化DQ信号产生内部接收时钟信号。
40.依照权利要求36的存储系统，其中该存储控制器进一步包括一个DQ数据输出指令装置，用于发出一个参考DQ数据输出指令给半导体存储器装置，一个延迟时钟数目保留装置，用于计算时钟的数目，直到从半导体存储器装置接收到对应于基准DQ数据输出指令的基准DQ数据信号为止，将该计算结果保持作为延迟时钟数目，和
其中该半导体存储器装置进一步包括一个数据输出装置，用于响应于该参考DQ数据输出指令，发送基准DQ数据信号给DQ总线。
41.依照权利要求36的存储系统，其中该存储控制器包括一个初始化CA信号发送装置，用于发送作为初始化指令/地址(CA)信号的连续交替的反相信号给指令/地址总线，初始化CA信号的相位被调节到基准时钟信号的相位；和其中
半导体存储器装置包括一个CA内部接收时钟信号发生装置，用于产生一个用于指令/地址信号的内部接收时钟信号，使其相对于由半导体存储器装置接收的初始化指令信号或者初始化地址信号具有一个预先确定的相位差，
半导体存储器装置根据由CA内部接收时钟信号发生装置产生的用于指令/地址信号的内部接收时钟信号，从存储控制器接收一个指令/地址(CA)信号。
42.依照权利要求41的存储系统，其中CA内部接收时钟信号发生装置包括一个附加相位差保持装置，用于在半导体存储器装置中保持用于指令/地址信号的内部接收时钟信号和基准时钟信号之间的相位差，
半导体存储器装置基于在附加相位差保持装置中保持的相位差，根据基准时钟信号连续地产生用于指令/地址信号的内部接收时钟信号。
43.依照权利要求41的存储系统，其中初始化CA信号发送装置使用构成指令/地址总线的指令/地址信号线路中的两个特定的指令/地址信号线路，来发送作为初始化指令/地址信号的互补的连续交替的反相信号，和其中
CA内部接收时钟信号产生装置通过该两个特定的指令/地址信号线路接收互补的连续交替的反相信号的初始化指令/地址信号，并且根据该初始化指令/地址信号产生用于该指令/地址信号线路的内部接收时钟信号。
44.依照权利要求42的存储系统，其中初始化CA信号发送装置使用构成指令/地址总线的指令/地址信号线路中的两个特定的指令/地址信号线路，来发送作为初始化指令/地址信号的互补的连续交替的反相信号，和其中
CA内部接收时钟信号产生装置通过该两个特定的指令/地址信号线路接收互补的连续交替的反相信号的初始化指令/地址信号，并且根据该初始化指令/地址信号产生用于该指令/地址信号线路的内部接收时钟信号。
45.依照权利要求41的存储系统，其中
存储控制器进一步包括一个DQ数据输出指令装置，用于发出一个参考DQ数据输出指令给半导体存储器装置，和一个延迟时钟数目保持装置，用于计算时钟的数目，直到依照参考时钟信号从半导体存储器装置接收了对应于参考DQ数据输出指令的参考DQ数据信号为止，将该计算结果保持为延迟时钟数目，以及其中
半导体存储器装置进一步包括一个数据输出装置，用于响应于该基准DQ数据输出指令，通过该DQ总线发送基准DQ数据信号。
46.依照权利要求45的存储系统，其中考虑到延迟时钟的数目，存储控制器依照参考时钟信号从半导体存储器装置接收通过DQ总线发送的DQ信号。
47.依照权利要求36的存储系统，其中为每个字节或者字的DQ线路提供一个用于发送基准时钟信号的时钟信号线路。
48.依照权利要求47的存储系统，包括每个字节的奇偶DQ位线路。
49.一种用于自适应地进行信号传输的存储系统的校准方法，该存储系统具有半导体存储器装置和存储控制器，其中均可用作发射装置或者接收装置，而另一个用作接收装置或者发射装置，信号传输是利用一个参考时钟信号进行的，该校准方法被用于校准发射装置和接收装置之间的信号传输，包括：
第一步骤，在发射装置中发送一个与基准时钟信号同步的连续交替的反相信号；和
第二步骤，根据该连续交替反相信号在接收装置中产生一个内部接收时钟信号，
接收装置根据该内部接收时钟信号接收从发射装置发送的信号。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100370409C (zh) * 2004-11-18 2008-02-20 国际商业机器公司 用于校准随机存取存储器的方法和存储器接口单元
CN102422360A (zh) * 2009-05-13 2012-04-18 飞思卡尔半导体公司 校准存储器系统中的写平整的起始值的方法
CN101788898B (zh) * 2006-03-21 2012-07-04 联发科技股份有限公司 存储器装置
CN101840725B (zh) * 2009-03-20 2013-05-08 南亚科技股份有限公司 信号调整系统与信号调整方法
CN105261398A (zh) * 2015-10-08 2016-01-20 联发科技（新加坡）私人有限公司 动态随机存取存储器的校准方法及装置
CN105933622A (zh) * 2015-02-27 2016-09-07 佳能株式会社 电子电路和照相机
WO2021134221A1 (zh) * 2019-12-30 2021-07-08 成都海光集成电路设计有限公司 调节存储器系统的读取速度方法、比较电路及存储器系统

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4159415B2 (ja) 2002-08-23 2008-10-01 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
KR100583951B1 (ko) 2003-07-11 2006-05-26 삼성전자주식회사 메모리 시스템 및 이 시스템의 타이밍 조절 방법
US20050083095A1 (en) * 2003-10-16 2005-04-21 Tsvika Kurts Adaptive input/output buffer and methods thereof
KR100585136B1 (ko) * 2004-03-04 2006-05-30 삼성전자주식회사 메모리 시스템의 데이터 채널 초기화 방법
US7180821B2 (en) * 2004-09-30 2007-02-20 Infineon Technologies Ag Memory device, memory controller and memory system having bidirectional clock lines
US7555670B2 (en) * 2005-10-26 2009-06-30 Intel Corporation Clocking architecture using a bidirectional clock port
US7505332B1 (en) 2006-03-06 2009-03-17 Advanced Micro Devices, Inc. Input offset correction for asymmetric control of high-speed bidirectional signaling
US7729465B2 (en) * 2006-03-06 2010-06-01 Globalfoundries Inc. Asymmetric control of high-speed bidirectional signaling
US7506222B1 (en) * 2006-03-06 2009-03-17 Advanced Micro Devices, Inc. System for phase tracking and equalization across a byte group for asymmetric control of high-speed bidirectional signaling
KR100903367B1 (ko) 2007-11-02 2009-06-23 주식회사 하이닉스반도체 고속으로 데이터 송신할 수 있는 반도체 메모리 장치 및 그를 포함하는 시스템
CN101925885A (zh) * 2008-01-29 2010-12-22 松下电器产业株式会社 存储器存取定时调整装置以及存储器存取定时调整方法
US8661285B2 (en) 2008-06-06 2014-02-25 Uniquify, Incorporated Dynamically calibrated DDR memory controller
US9431091B2 (en) 2008-06-06 2016-08-30 Uniquify, Inc. Multiple gating modes and half-frequency dynamic calibration for DDR memory controllers
TWI421694B (zh) * 2009-08-26 2014-01-01 Asustek Comp Inc 記憶體控制方法
US8533538B2 (en) * 2010-06-28 2013-09-10 Intel Corporation Method and apparatus for training a memory signal via an error signal of a memory
JP5600049B2 (ja) * 2010-11-11 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5598551B2 (ja) * 2010-12-21 2014-10-01 富士通株式会社 データ受信回路、情報処理装置、データ受信プログラムおよびデータ受信方法
DE202012013708U1 (de) * 2011-03-28 2020-01-07 Samsung Electronics Co., Ltd. Speichereinrichtungen und -systeme unter Verwendung einer Befehls/Adressenkalibrierung
US8760945B2 (en) * 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
JP5568057B2 (ja) * 2011-05-30 2014-08-06 株式会社東芝 メモリアクセス回路及びメモリシステム
US9026725B2 (en) * 2012-12-27 2015-05-05 Intel Corporation Training for command/address/control/clock delays under uncertain initial conditions and for mapping swizzled data to command/address signals
US8947140B2 (en) 2013-03-12 2015-02-03 Uniquify, Inc. Continuous adaptive training for data interface timing calibration
US20140281662A1 (en) 2013-03-12 2014-09-18 Uniquify, Inc. Dynamically adaptive bit-leveling for data interfaces
US9025364B2 (en) * 2013-03-14 2015-05-05 Micron Technology, Inc. Selective self-reference read
KR102130171B1 (ko) 2014-01-13 2020-07-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102207110B1 (ko) 2014-02-19 2021-01-25 삼성전자주식회사 메모리 초기화 방법 및 이를 지원하는 전자 장치
WO2020117700A1 (en) 2018-12-03 2020-06-11 Rambus Inc. Dram interface mode with improved channel integrity and efficiency at high signaling rates

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349612A (en) * 1992-06-19 1994-09-20 Advanced Micro Devices, Inc. Digital serializer and time delay regulator
US5457719A (en) * 1993-08-11 1995-10-10 Advanced Micro Devices Inc. All digital on-the-fly time delay calibrator
US5463337A (en) * 1993-11-30 1995-10-31 At&T Corp. Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein
JP4090088B2 (ja) * 1996-09-17 2008-05-28 富士通株式会社 半導体装置システム及び半導体装置
US5892719A (en) * 1996-12-27 1999-04-06 Kabushiki Kaisha Toshiba Redundancy circuit technique applied DRAM of multi-bit I/O having overlaid-DQ bus
JP3719808B2 (ja) * 1997-02-21 2005-11-24 株式会社東芝 半導体記憶装置
JP2935694B2 (ja) 1997-04-25 1999-08-16 松下電器産業株式会社 半導体集積回路およびシステム、並びにクロック信号とデータ信号との間のスキューを低減する方法
JP4040140B2 (ja) * 1997-05-14 2008-01-30 富士通株式会社 半導体装置及びそのアクセスタイム調整方法
JP3922765B2 (ja) 1997-07-22 2007-05-30 富士通株式会社 半導体装置システム及び半導体装置
JP3244033B2 (ja) * 1997-08-08 2002-01-07 日本電気株式会社 同期型半導体記憶装置
JPH11167515A (ja) 1997-10-03 1999-06-22 Matsushita Electric Ind Co Ltd データ伝送装置及びデータ伝送方法
JP3497710B2 (ja) * 1997-11-07 2004-02-16 富士通株式会社 半導体装置
JP3789628B2 (ja) * 1998-01-16 2006-06-28 富士通株式会社 半導体装置
US5923613A (en) * 1998-03-18 1999-07-13 Etron Technology, Inc. Latched type clock synchronizer with additional 180°-phase shift clock
US6417682B1 (en) * 1998-05-19 2002-07-09 Advantest Corporation Semiconductor device testing apparatus and its calibration method
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
KR100304195B1 (ko) * 1998-09-18 2001-11-22 윤종용 외부클럭신호를가지는동기형반도체메모리장치
JP2000148656A (ja) 1998-11-09 2000-05-30 Mitsubishi Electric Corp メモリシステム
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6081477A (en) * 1998-12-03 2000-06-27 Micron Technology, Inc. Write scheme for a double data rate SDRAM
JP2002082830A (ja) 2000-02-14 2002-03-22 Mitsubishi Electric Corp インターフェイス回路
US6760856B1 (en) * 2000-07-17 2004-07-06 International Business Machines Corporation Programmable compensated delay for DDR SDRAM interface using programmable delay loop for reference calibration
US6691214B1 (en) * 2000-08-29 2004-02-10 Micron Technology, Inc. DDR II write data capture calibration
US6704881B1 (en) * 2000-08-31 2004-03-09 Micron Technology, Inc. Method and apparatus for providing symmetrical output data for a double data rate DRAM
US6735709B1 (en) * 2000-11-09 2004-05-11 Micron Technology, Inc. Method of timing calibration using slower data rate pattern
US6889336B2 (en) * 2001-01-05 2005-05-03 Micron Technology, Inc. Apparatus for improving output skew for synchronous integrate circuits has delay circuit for generating unique clock signal by applying programmable delay to delayed clock signal
US6877079B2 (en) * 2001-03-06 2005-04-05 Samsung Electronics Co., Ltd. Memory system having point-to-point bus configuration
US6442102B1 (en) * 2001-04-04 2002-08-27 International Business Machines Corporation Method and apparatus for implementing high speed DDR SDRAM read interface with reduced ACLV effects

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100370409C (zh) * 2004-11-18 2008-02-20 国际商业机器公司 用于校准随机存取存储器的方法和存储器接口单元
CN101788898B (zh) * 2006-03-21 2012-07-04 联发科技股份有限公司 存储器装置
CN101840725B (zh) * 2009-03-20 2013-05-08 南亚科技股份有限公司 信号调整系统与信号调整方法
CN102422360A (zh) * 2009-05-13 2012-04-18 飞思卡尔半导体公司 校准存储器系统中的写平整的起始值的方法
CN102422360B (zh) * 2009-05-13 2014-09-17 飞思卡尔半导体公司 校准存储器系统中的写平整的起始值的方法
CN105933622A (zh) * 2015-02-27 2016-09-07 佳能株式会社 电子电路和照相机
CN105933622B (zh) * 2015-02-27 2019-07-09 佳能株式会社 电子电路和照相机
US10504831B2 (en) 2015-02-27 2019-12-10 Canon Kabushiki Kaisha Electronic circuit and camera
CN105261398A (zh) * 2015-10-08 2016-01-20 联发科技（新加坡）私人有限公司 动态随机存取存储器的校准方法及装置
WO2021134221A1 (zh) * 2019-12-30 2021-07-08 成都海光集成电路设计有限公司 调节存储器系统的读取速度方法、比较电路及存储器系统
CN113228178A (zh) * 2019-12-30 2021-08-06 成都海光集成电路设计有限公司 调节存储器系统的读取速度方法、比较电路及存储器系统

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