DE202012013708U1 - Speichereinrichtungen und -systeme unter Verwendung einer Befehls/Adressenkalibrierung - Google Patents

Speichereinrichtungen und -systeme unter Verwendung einer Befehls/Adressenkalibrierung Download PDF

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Abstract

Speichersystem, umfassend:eine Speichersteuerung; undeine Speichereinrichtung, die über eine Taktsignalleitung, einen Befehls/Adressenbus und einen bidirektionalen Datenbus mit der Speichersteuerung verbunden ist,wobei die Speichersteuerung enthält:einen Taktgenerator, der dazu ausgebildet ist, ein Taktsignal zu erzeugen und das Taktsignal über die Taktsignalleitung der Speichereinrichtung zuzuführen;einen Befehls/Adressengenerator, der dazu ausgebildet ist, ein anfängliches Befehls/Adressensignal zu erzeugen;einen Befehls/Adressensender, der dazu ausgebildet ist, das anfängliche Befehls/Adressensignal zu empfangen, ein Befehls/Adressensignal basierend auf dem anfänglichen Befehls/Adressensignal zu erzeugen, und das Befehls/Adressensignal über den Befehls/Adressenbus der Speichereinrichtung zuzuführen;ein Register, das dazu ausgebildet ist, Informationen des Befehls/Adressensignals zu speichern;einen Komparator, der dazu ausgebildet ist, die Informationen des Befehls/Adressensignals zu empfangen und die Informationen des Befehls/Adressensignals mit Informationen eines Befehls/Adressenkalibriersignals zu vergleichen;eine Phasen/Zeitsteuerung, die dazu ausgebildet ist, ein Steuersignal zu erzeugen und das Steuersignal dem Befehls/Adressensender zuzuführen; undeine Eingabe/Ausgabeschaltung, die dazu ausgebildet ist, die Informationen des Befehls/Adressenkalibriersignals über den bidirektionalen Datenbus von der Speichereinrichtung zu empfangen.

Description

  • Hintergrund
  • Das erfindungsgemäße Konzept betrifft Speichereinrichtungen und -systeme und betrifft insbesondere Speichereinrichtungen und -systeme unter Verwendung einer Befehls/Adressenkalibrierung.
  • In einem Speichersystem, beispielsweise einem System mit einem dynamischen Speicher mit wahlfreiem Zugriff (DRAM) erfährt ein Signal, das über einen Bus zwischen einer Speichersteuerung und einem DRAM übertragen und empfangen wird, Ausbreitungsverzögerungen. Die Ausbreitungsverzögerungen können durch diverse Faktoren beeinflusst werden, etwa Kopplungskondensatoren oder parasitären Kapazitäten, die auf dem Bus vorhanden sind, durch ein Substrat, oder dergleichen. Wenn die Datenrate der DRAM-Einrichtungen ansteigt, verursachen eine Ausbreitungsverzögerung und/oder Schwankungen der Ausbreitungsverzögerungen eine Beeinträchtigung der Signalintegrität. Es ist wünschenswert, ein optimales Signalfenster zu ermitteln oder einen Signalversatz zwischen Signalen zu kompensieren, etwa zwischen einem Datensignal und einem Taktsignal, einem Befehlssignal und einem Taktsignal und/oder zwischen einem Adressensignal und einem Taktsignal.
  • Überblick
  • Es werden Speichereinrichtungen und Speichersysteme, in denen eine Befehls/Adressierkalibrierung verwendet ist, offenbart.
  • Die Aufgabe der Erfindung wird gelöst durch Systeme und Einrichtungen nach den beigefügten Schutzansprüchen. In einer beispielhaften Ausführungsform umfasst ein Halbleiterbauelement einen Taktgenerator, der ausgebildet ist, ein Taktsignal zu erzeugen; einen Taktausgangsanschluss, der mit dem Taktgenerator verbunden und ausgebildet ist, das Taktsignal auszugeben; eine Befehlsgeneratorschaltung, die ausgebildet ist, Befehle zu erzeugen; eine Adressengeneratorschaltung, die ausgebildet ist, Adressen zu erzeugen; mehrere Befehls/Adressenanschlüsse, einen Befehls/Adressenpuffer mit einem Ausgang, der mit den Befehls/Adressenanschlüssen verbunden ist, wobei der Befehls/Adressenpuffer mit der Befehlsgeneratorschaltung und der Adressengeneratorschaltung derart verbunden ist, dass Befehls- und Adressensignale von dem Halbleiterbauelement nach außen über die Befehls-Adressenanschlüsse gesendet werden; eine Phasensteuerung, die ausgebildet ist, den Befehls/Adressenpuffer so zu steuern, dass eine Sequenz aus n Übungsmustern über den Befehls/Adressenbus übertragen wird, wobei n eine Ganzzahl größer 2 ist, und wobei die Phasensteuerung ausgebildet ist, eine Phase zumindest einiger der n Übungsmuster in Bezug auf das Taktsignal einzustellen; Datenanschlüsse; und einen Datenpuffer, der mit den Datenanschlüssen verbunden ist, wobei die Phasensteuerung ausgebildet ist, eine Phase von Befehls- und Adressensignalen in Bezug auf das Taktsignal in Reaktion auf eine erste Information einzustellen, die über den Datenpuffer über die Datenanschlüsse empfangen wird. Systeme können derartige Einrichtungen enthalten und/oder können derartige Verfahren einrichten. Die Erfindung ist nicht auf die Merkmale beschränkt, die in diesem Überblick beschrieben sind, und der Schutzbereich und die Anwendbarkeit ergeben sich aus der folgenden detaillierten Beschreibung.
  • Figurenliste
  • Beispielhafte Ausführungsformen des erfindungsgemäßen Konzepts können besser verstanden werden aus der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Zeichnungen, in denen:
    • 1 und 2 Zeitablaufdiagramme sind, um das Konzept der Befehls/Adressenkalibrierung zu beschreiben;
    • 3 eine Blockansicht ist, um ein Speichersystem zu beschreiben, das eine Befehls/Adressenkalibrierung ausführt;
    • 4A und 4B Diagramme zu beschreiben der Befehls/Adressenkalibrierung sind, wie sie etwa von dem in 3 gezeigten Speichersystem ausgeführt wird;
    • 5 eine Blockansicht eines ersten anschaulichen Speichersystems ist, das verwendet werden kann, um eine oder mehrere Befehls/Adressenkalibrierausführungsformen zu implementieren, wie sie hierin beschrieben sind;
    • 6 eine Tabelle ist, um ein in einer Einrichtung oder einem System eingesetztes Befehls/Adressenkalibrierverfahren gemäß einer ersten Ausführungsform zu beschreiben;
    • 7 eine Ansicht ist, um ein in einer Einrichtung oder einem System eingesetztes Modusregisterbefehlseinstellungsverfahren gemäß einer ersten Ausführungsform zu beschreiben;
    • 8 eine Ansicht ist, in der ein Beispiel zum Beschreiben der Zuordnung zwischen Befehls/Adressensignalen und DQ-Anschlussflächen bzw. Anschlussbereichen gemäß einer Ausführungsform gezeigt ist;
    • 9 eine Ansicht ist, in der ein weiteres Beispiel zum Beschreiben der Zuordnung zwischen Befehls/Adressensignalen und DQ-Anschlussflächen gemäß einer Ausführungsform gezeigt ist;
    • 10 eine Ansicht ist, um ein in einer Einrichtung oder einem System eingesetztes Befehls/Adressenkalibrierverfahren gemäß einer weiteren Ausführungsform zu beschreiben;
    • 11 eine Ansicht ist, in der ein Beispiel zum Beschreiben der Zuordnung zwischen Befehls/Adressensignalen und DQ-Anschlussflächen gemäß einer weiteren Ausführungsform gezeigt ist;
    • 12 eine Ansicht ist, in der ein weiteres Beispiel zum Beschreiben der Zuordnung zwischen Befehls/Adressensignalen und DC-Anschlussflächen gemäß einer weiteren Ausführungsform gezeigt ist;
    • 13 eine Ansicht ist, um ein in einer Einrichtung oder einem System eingesetztes Befehls/Adressenkalibrierverfahren gemäß einer weiteren Ausführungsform zu beschreiben;
    • 14 eine Ansicht ist, um ein in einer Einrichtung oder einem System eingesetztes Modusregisterbefehlseinstellverfahren gemäß einer weiteren anschaulichen Ausführungsform zu beschreiben;
    • 15 eine Ansicht ist, in der ein Beispiel zum Beschreiben der Zuordnung zwischen Befehls/Adressensignalen und DQ-Anschlussflächen gemäß einer weiteren Ausführungsform gezeigt ist;
    • 16 eine Ansicht ist, in der ein weiteres Beispiel zum Beschreiben der Zuordnung zwischen Befehls/Adressensignalen und DQ-Anschlussflächen gemäß einer weiteren Ausführungsform gezeigt ist;
    • 17 eine Ansicht ist, in der ein weiteres Beispiel zum Beschreiben der Zuordnung zwischen Befehls/Adressensignalen und DQ-Anschlussflächen gemäß einer weiteren Ausführungsform gezeigt ist;
    • 18 eine Ansicht für ein in einer Einrichtung oder einem System eingesetztes Befehls/Adressenkalibrierverfahren gemäß einer weiteren Ausführungsform ist;
    • 19 eine Ansicht ist, in der ein Beispiel zum Beschreiben der Zuordnung zwischen Befehls/Adressensignalen und DQ-Anschlussflächen gemäß einer weiteren Ausführungsform gezeigt ist;
    • 20 eine Ansicht ist, in der ein weiteres Beispiel zum Beschreiben der Zuordnung zwischen Befehls/Adressensignalen und DQ-Anschlussflächen gemäß einer weiteren Ausführungsform gezeigt ist;
    • 21 eine Blockansicht ist, in der ein weiteres Beispiel eines Speichersystems gezeigt ist, das verwendet werden kann, um eine oder mehrere Befehls/Adressenkalibrierausführungsformen, wie sie hierin beschrieben sind, zu implementieren; und
    • 22 eine Blockansicht ist, in der ein weiteres Beispiel eines Speichersystems gezeigt ist, das verwendet werden kann, um eines oder mehrere Befehls/Adressenkalibrierausführungsformen, wie sie hierin beschrieben sind, einzurichten.
  • Detaillierte Beschreibung der Ausführungsformen
  • Im Folgenden werden beispielhafte Ausführungsformen des erfindungsgemäßen Konzepts detailliert mit Bezug zu den begleitenden Zeichnungen beschrieben, in denen bevorzugte Ausführungsformen der Erfindung gezeigt sind. Die beispielhaften Ausführungsformen des erfindungsgemäßen Konzepts werden bereitgestellt, um für den Fachmann das erfindungsgemäße Konzept detaillierter zu beschreiben. Diese Erfindung kann jedoch in unterschiedlichen Formen umgesetzt werden und sollte nicht so verstanden werden, dass die Erfindung auf die beispielhaften Ausführungsformen, wie sie hierin beschrieben sind, beschränkt ist. D. h., die anschaulichen Ausführungsformen sind nur als solche zu verstehen - also als Beispiele - wobei viele Implementierungen und Variationen möglich sind, die die diversen hierin offenbarten Details nicht benötigen. Diverse Änderungen können an dem erfindungsgemäßen Konzept vorgenommen werden und das erfindungsgemäße Konzept kann diverse Ausprägungen haben. Jedoch sollen derartige Ausführungsformen das erfindungsgemäße Konzept nicht auf die offenbarten speziellen Ausführungsformen beschränken und es sollte beachtet werden, dass die Ausführungsformen alle Änderungen, Äquivalente und Substitutionen mit einschließen, die innerhalb des Grundgedankens und des Schutzbereichs des erfindungsgemäßen Konzepts liegen. In den Zeichnungen bezeichnen durchgängig gleiche Bezugszeichen die gleichen Komponenten. In den begleitenden Zeichnungen sind der Klarheit halber gewisse Strukturen übertrieben dargestellt.
  • Die hierin verwendete Terminologie dient ausschließlich dem Zweck der Beschreibung von Ausführungsformen und soll anschauliche Ausführungsformen nicht beschränken. Im hierin verwendeten Sinne soll die Singularform bedeuten, dass auch die Pluralform mit eingeschlossen ist, sofern dies nicht deutlich aus dem Zusammenhang anders hervorgeht. Des weiteren ist zu beachten, dass die Begriffe „umfassen bzw. mit“, „enthalten bzw. einschließlich“ und „besitzt“ (und verwandte Begriffe) die Anwesenheit eines angegebenen Merkmals, einer Anzahl, eines Schrittes, einer Operation, einer Komponente, eines Elements oder einer Kombination davon angeben, aber die Anwesenheit und das Hinzufügen eines oder mehrerer anderer Merkmale, Anzahlen, Schritte, Operationen, Komponente, Elemente oder Kombinationen davon, nicht ausschließt, sofern dies nicht anderweitig angegeben ist.
  • Zu beachten ist, dass, wenn ein Element als „verbunden“ oder „gekoppelt“ mit einem weiteren Element bezeichnet ist, dieses Element direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder dass dazwischenliegende Elemente vorhanden sein können. Wenn andererseits ein Element als „direkt verbunden“ oder „direkt gekoppelt“ mit einem weiteren Element bezeichnet ist, sind keine dazwischen liegenden Elemente vorhanden. Im hierin verwendeten Sinne bezeichnet der Begriff „und/oder“ alle möglichen Kombinationen eines oder mehrerer der zugehörigen aufgelisteten Elemente und kann abgekürzt sein als „/“.
  • Zu beachten ist, dass, obwohl die Begriffe erstes, zweites, etc., wie sie hierin verwendet sind, um diverse Elemente zu beschreiben, diese Elemente nicht durch diese Begriffe beschränkt sind. Diese Begriffe werden lediglich verwendet, um ein Element von einem weiteren Element zu unterscheiden. Beispielsweise könnte ein erstes Signal auch als ein zweites Signal bezeichnet werden, und in ähnlicher Weise könnte ein zweites Signal auch als ein erstes Signal bezeichnet werden, ohne dabei von der Lehre der Offenbarung abzuweichen.
  • Alle hierin verwendeten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) besitzen die gleiche Bedeutung, wie sie üblicherweise vom Fachmann auf dem Gebiet, zu welchem beispielhafte Ausführungsformen gehören, verstanden werden, sofern dies nicht anderweitig definiert ist. Des weiteren ist zu beachten, dass Begriffe, etwa jene, wie sie in üblichen Wörterbüchern verwendet sind, so interpretiert werden sollen, dass sie eine Bedeutung besitzen, die konsistent ist mit ihrer Bedeutung im Zusammenhang mit dem zugehörigen Stand der Technik und derartige Begriffe sind nicht in idealisierter oder formaler Weise zu verstehen, sofern dies nicht explizit hierin so definiert ist.
  • Für ein Halbleiterspeicherbauelement ist eine Funktionsweise mit hoher Geschwindigkeit sowie bei geringem Leistungsbedarf gewünscht. Beispielsweise ist ein dynamischer Speicher mit wahlfreiem Zugriff (DRAM), der die Spezifikationen für eine doppelte Datenrate bei geringer Leistung (LPDDR) erfüllt, gewünscht. Ein LPDDR-DRAM-System sendet und empfängt in bidirektionaler Weise Daten zwischen einem DRAM und einer externen Einrichtung, etwa einer Speichersteuerung, wobei dies sowohl bei der ansteigenden als auch der abfallenden Flanke eines Taktsignals erfolgt.
  • Als Möglichkeit zur Beschleunigung der Speicheroperationen können Befehle und Adressen zur Speichereinrichtung (beispielsweise zu einem Speicherchip, etwa einem DRAM- oder NAND-Flash-Chip) sowohl bei der ansteigenden als auch der abfallenden Flanke eines Taktsignals übertragen werden. Die Speichereinrichtung ist ausgebildet, Befehlsinformation und/oder Adresseninformation sowohl bei der ansteigenden Flanke bzw. Flanken und der abfallenden Flanke bzw. Flanken des Taktsignals zwischenzuspeichern bzw. zu latchen. Ein gemeinsames Signal, das zum Übertragen sowohl eines Befehlssignals als auch eines Adressensignals verwendet wird, wird als ein Befehls/Adressensignal CMD/ADDR oder CA bezeichnet. Anschlussstifte, Anschlüsse, Busleitungen, interne Leiter oder andere Signalpfade, die das Befehls/Adressensignal übertragen, werden hierin auch unter Anwendung der Abkürzung CA bezeichnet.
  • 1 und 2 sind Zeitablaufdiagramme zum Beschreiben eines Beispiels einer Befehls/Adressenkalibrierung.
  • Gemäß 1 kann der relative Zeitablauf bzw. die zeitliche Zuordnung zueinander eines Paares aus Taktsignalen (Taktsignalpaar CK und CKB) und mehreren Befehls/Adressensignalen CMD/ADDR eingestellt werden (zusammen oder individuell) durch Kalibrieren derart, dass die Mitte jedes Befehls/Adressen-CMD/ADD-Fensters so positioniert ist, dass in optimaler Weise eine Eingabeoperation, etwa eine Zwischenspeicheroperation bzw. Latch-Operation, der Speichereinrichtung zeitlich gesteuert ist. 1 repräsentiert die Befehls/Adressensignale CMD/ADDR dar, die so eingestellt sind, dass der mittlere Bereich jedes Befehls/Adressen-CMD-ADDR-Fensters zeitlich so im Ablauf angeordnet ist, dass eine ansteigende Flanke eines Taktsignals CK die abfallende Flanke des Taktsignals CKB schneidet (oder umgekehrt - wenn eine ansteigende Flanke des Taktsignals CKB die abfallende Flanke des Taktsignals CK schneidet). Die Schnittpunkt entsprechen einem Zeitpunkt, an dem die Taktsignale CK und CKB gleich zueinander sind (beispielsweise den gleichen Spannungspegel aufweisen). Obwohl 1 lediglich Befehls/Adressen-CMD/ADD-Fenster eines einzelnen Befehls/Adressen-CMD/ADDR-Signals zeigt (beispielsweise ein Signal auf einem Leitungsdraht eines CMD/ADDR-Busses mit mehreren Leitern), können mehrere Befehls/Adressen-CMD-ADDR-Signale (beispielsweise mehrere Befehls/Adressen-CMD/ADD-Signale, die über jeweilige unterschiedliche Befehls/Adressen-CMD/ADDR-Signalpfade empfangen werden) jeweils so ausgerichtet sein, wie in 1 gezeigt ist, und die folgende Erläuterung gilt für jedes derartige Befehls/Adressen-CMD/ADDR-Signal. Die Befehls/Adressen-Signalzeitgebung ist auf ansteigend/abfallende Flanken der Taktsignale CK und CKB eingestellt oder mit diesem identisch. Da die Mitte des Befehls/Adressen-CMD/ADDR-Fensters an einer Position liegt, die einem Schnittpunkt zwischen der ansteigenden und der abfallenden Flanke der Taktsignale CK und CKB entspricht, wird der Toleranzbereich für die Zeitsteuerung des Befehls/Adressen-CMD/ADDR maximal oder wird ansonsten entsprechend verbessert. 1 repräsentiert einen relativen Zeitablauf bzw. eine Zeitsteuerung der Taktsignale CK und CKB und der Befehls/Adressensignale CMD/ADDR, wie sie von einer Speichereinrichtung aus gesehen werden, die diese Signale empfängt. Die Taktsignale CK und CKB und die Befehls/Adressensignale CMD/ADDR können durch eine externe Quelle (beispielsweise eine Speichersteuerung, eine CPU, einen Leitrechner, etc.) erzeugt werden, und der relative Zeitablauf zwischen den Taktsignalen CK und CKB und dem Befehls/Adressensignalen CMD/ADDR, wie sie durch die externe Quelle erzeugt werden, kann sich während der Übertragung ändern, und somit kann die relative Zeitsteuerung bzw. der Zeitablauf zueinander, wie sie erzeugt ist, sich von jener unterscheiden, wie sie durch die Speichereinrichtung gesehen wird (beispielsweise kann die relative Zeitsteuerung, wie sie durch die externe Quelle erzeugt ist, unterschiedlich sein zu jener, die in 1 gezeigt ist).
  • Auf Grund von Schwankungen bzw. Unterschieden zwischen den Signalpfaden, etwa Unterschiede in der geometrischen Gestaltung, der Signaltreiberfähigkeit, etc., kann ein Unterschied in der Ausbreitungszeit zwischen den Taktsignalen CK und CKB und dem Befehls/Adressensignal CMD/ADDR während der Übertragung dieser Signale von einer externen Quelle zur Speichereinrichtung auftreten. Wie in 2 gezeigt ist, kann die Mitte des Befehls/Adressen-CMD/ADD-Fensters der ansteigenden und abfallenden Flanke der Taktsignale CK und CKB vorauseilen oder nachfolgen, wodurch der Spielraum in der Zeitsteuerung bzw. im Zeitablauf des Befehls/Adressen-CMD/ADDR verringert wird.
  • Von vier Befehls/Adressensignalen CMD/ADDR (CA1, CA2, CA3 und CA4), die in 2 gezeigt sind, ist für das erste und das zweite Befehls/Adressensignal CMD/ADDR CA1 und CA2 der Zeitablauf der Taktsignale CK und CKB nacheilend in Bezug auf die Mitte der Fenster der Signale CA1 und CA2. Wenn der Zeitablauf des ersten und des zweiten Befehls/Adressensignals CMD/ADDR CA1 und CA2 durch Kalibrierung verzögert wird, kann der mittlere Bereich jedes Befehls/Adressen-CDM/ADDR-Fensters der Signale CA1 und CA2 so positioniert werden, dass er im Schnittpunkt zwischen der ansteigenden Flanke und der abfallenden Flanke der Taktsignale CK und CKB liegt. Der mittlere Bereich jedes Befehls/Adressen-CMD/ADDR-Fensters der Signale CA1 und CA2 kann zusammen mit der ansteigenden/abfallenden Flanke der Signale CK und CKB auftreten, wenn diese von der Speichereinrichtung nach einer derartigen Verzögerung empfangen werden. Für das vierte Befehls/Adressensignal CMD/ADDR CA4 kann der Zeitverlauf der Taktsignale CK und CKB verzögert werden oder der Zeitablauf des vierten Befehls/Adressensignals CMD/ADDR CA4 kann durch Kalibrierung nach vorne geholt werden, so dass die Mitte jedes Befehls/Adressen-CMD-ADDR-Fensters an einer Position liegt, die einem Schnittpunkt zwischen der ansteigenden Flanke und der abfallenden Flanke der Taktsignale CK und CKB entspricht.
  • 3 ist eine Blockansicht eines anschaulichen Speichersystems 10, das eine Befehls/Adressenkalibrierung ausführt.
  • Gemäß 3 umfasst das Speichersystem 10 eine Speichersteuerung 20 und eine Speichereinrichtung 30, zwischen denen eine Taktsignalleitung 11, ein Befehls/Adressenbus 12 und ein DQ-Bus 13 angeschlossen sind. Ein Taktsignal CK, das von der Speichersteuerung 20 erzeugt ist, wird der Speichereinrichtung 30 über die Taktsignalleitung 11 zugeführt. Das Taktsignal CK kann als ein kontinuierliches invertiertes Wechselsignal zusammen mit einem invertierten Taktsignal CKB bereitgestellt werden. Das invertierte Taktsignal CKB kann mit dem Taktsignal CK bereitgestellt werden, d. h., es kann durch die Speichersteuerung 20 erzeugt und der Speichereinrichtung 30 (in 3 nicht gezeigt) zur Verfügung gestellt werden. Ansteigende und abfallende Flanken eines Paares der Taktsignale CK und CKB können auf der Grundlage von Schnittpunkten zwischen den Taktsignalen CK und CKB erfasst werden, wodurch die Zeitsteuergenauigkeit bzw. die Zeitablaufgenauigkeit verbessert wird.
  • Das einzelne Taktsignal CK (ohne Aussendung des Taktsignals CKB) kann auch als ein kontinuierliches invertiertes Wechselsignal auf der Taktsignalleitung 11 bereitgestellt werden. Diese Implementierung verringert die Anzahl der Signalleitungen (und Anschlüsse) zwischen der Speichereinrichtung 30 und der Speichersteuerung 20. In diesem Falle kann zur Erkennung von ansteigenden und abfallenden Flanken des Taktsignals CK das Taktsignal CK mit einer Referenzspannung Vref verglichen werden. Wenn durch Rauschen bedingte Schwankungen in der Referenzspannung Vref auftreten, ergibt sich eine Verschiebung bei der Erkennung des Taktsignals CK, wodurch die Zeitsteuerungsgenauigkeit im Vergleich zur Verwendung des Paares aus Taktsignalen CK und CKB verringert wird. Daher kann es vorteilhaft sein, kontinuierliche invertierte Wechselsignale zu übertragen, die zueinander komplementär sind, indem das Paar aus Taktsignalen CK und CKB verwendet wird. In diesem Falle kann die Taktsignalleitung 11 zwei Signalleitungen enthalten, die das Taktsignal CK und das Taktsignal CKB übertragen. Das Taktsignal CK, das in den Ausführungsformen des erfindungsgemäßen Konzepts beschrieben ist, kann als das Paar aus Taktsignalen CK und CKB beschrieben werden. Der Einfachheit halber wird das Paar aus Taktsignalen CK und CKB als das Taktsignal CK beschrieben bzw. bezeichnet.
  • Das Befehls/Adressensignal CA, das von der Speichersteuerung 20 erzeugt wird, wird der Speichersteuerung 30 über den Befehls/Adressenbus 12 zugeführt. Der Befehls/Adressenbus 12 kann ein Befehlssignal oder ein Adressensignal zur Speichereinrichtung 30 übertragen (ausschließlich zu einem jeweiligen Zeitpunkt) und/oder der Befehls/Adressenbus 12 kann ein Befehlssignal und ein Adressensignal gleichzeitig der Speichereinrichtung 30 zuführen. Die Speichersteuerung 20 kann einen Modusregistersetz- bzw. Einstell- (MRS) Befehl, der einen Befehls/Adressenkalibriermodus angibt, über den Befehls/Adressenbus 12 übertragen. Der MRS-Befehl kann einen Kalibriermoduseintrittsbefehl bzw. einen Befehl zum Übergang in den Kalibriermodus und einen Kalibriermodusaustrittsbefehl bzw. einen Befehla zum Verlassen des Kalibriermodus enthalten. Ein Kalibrierstartsignal, das den Kalibriermoduseintrittsbefehl kennzeichnet, oder ein Kalibrierendsignal, das dem Kalibrieraustrittsmodusbefehl kennzeichnet, kann über den Befehls/Adressenbus 12 übertragen werden.
  • Wenn der Befehls/Adressenbus 12 aus Befehls/Adressensignalen CA aus n-Signalleitungen (beispielsweise Leiter) aufgebaut ist, wobei n eine natürliche Zahl ist, und wenn die Befehls/Adressensignale CA bei ansteigenden und abfallenden Flanken des Taktsignals CK eingespeist werden (beispielsweise werden die Befehls/Adressensignale CA mit einer doppelten Datenrate (DDR) übertragen), dann werden 2n Bits an Befehls/Adressen-CA-Information über den Befehls/Adressenbus 12 bei jedem Taktzyklus zur Speichereinrichtung 30 ausgehend von der Speichersteuerung 20 bereitgestellt. Ein Befehls/Adressensignal CA, das an der ansteigenden Flanke des Taktsignals CK eingespeist wird, und ein Befehls/Adressensignal CA, das an der abfallenden Flanke des Taktsignals CK eingespeist wird, können jeweils unterschiedliche Gruppen aus n Bits einer Befehls/Adressen-CA-Information bilden.
  • Während des normalen Betriebs überträgt der DQ-Bus 13 Datensignale DQ zwischen der Speichersteuerung 20 und der Speichereinrichtung 30 (beispielsweise werden bei einem Schreibvorgang Datensignale DQ zu der Speichereinrichtung 30 von der Steuerung übertragen, und während einer Leseoperation werden Datensignale DQ von der Speichereinrichtung 30 zur Speichersteuerung 20 übertragen). Information im Hinblick auf die Befehls/Adressenkalibrierung (dies ist nachfolgend detaillierter beschrieben) kann auf den DQ-Bus 13 ausgegeben werden, so dass diese Information der Speichersteuerung 20 zur Verfügung gestellt wird. Der DQ-Bus 13 ist mit DQ-Anschlussflächen (und/oder anderen Bauelementanschlüssen, etwa Lothöckern) sowohl der Speichersteuerung 20 als auch der Speichereinrichtung 30 verbunden. Das Zuordnen der Kalibrierbefehls/Adresseninformationssignalen zu den DQ-Anschlussflächen kann auf diverse Arten festgelegt sein.
  • Wenn beispielsweise die Bitorganisation des Datensignals DQ der Speichereinrichtung 30 x32 (DQ[31:0]) ist, beträgt die Anzahl der DQ-Busleitungen 32. Wenn der Befehls/Adressenbus aus 10 Leitern besteht und das Befehls/Adressensignal CA 10 Bits sowohl bei der ansteigenden als auch bei der abfallenden Flanke des Taktsignals CK überträgt, gibt es 20 Bits an Befehls/Adressensignalen CA, die von der Speichereinrichtung 30 pro Taktzyklus des Taktsignals CK empfangen werden. Da die Anzahl an DQ-Busleitungen 32 größer ist als die Anzahl an Befehls/Adressensignalen 20, entspricht jede DQ-Busleitung einem einzelnen Befehls/Adressensignalbit CA, so dass Information dieses entsprechenden einzelnen Befehls/Adressensignalbits bereitgestellt wird (beispielsweise können zwei DQ-Busleitungen eine Befehls/Adresseninformation im Hinblick auf die Befehls/Adressenkalibrierung einer einzelnen Leitung des Befehls/Adressenbusses 12 übertragen). Somit kann die Zuordnung so erfolgen, dass für jeden Zyklus des Taktsignals CK ein Wert der Befehls/Adressensignale, die an den ansteigenden Flanken des Taktsignals CK eingespeist werden, an die 10 DQ-Anschlussflächen [9:0] ausgegeben werden, und ein Wert der 10-Bit-Befehls/Adressen-Signale, die an den abfallenden Flanken des Taktsignals CK eingespeist werden, werden auf die anderen 10 DQ-Anschlussflächen [19:10] ausgegeben. Obwohl daher Befehls/Adressen-CA-Signale der Speichereinrichtung 30 mit einer doppelten Datenrate (DDR) zugeleitet werden können (zwei Gruppen aus Bits für jeden Zyklus des Taktsignals CK), kann die Information im Hinblick auf die Befehls/Adressenkalibrierung von der Speichereinrichtung 30 zurück zur Speichersteuerung 20 mit einer Einzeldatenrate (SDR) übertragen werden (eine einzelne Gruppe aus Bits für jeden Zyklus des Taktsignals CK). Zu beachten ist, dass der DQ-Bus Daten in Bezug auf ein Taktsignal übertragen kann, das sich von dem Taktsignal CK unterscheidet. 5 zeigt, wie nachfolgend weiter erläutert ist, eine Ausführungsform, in der Daten relativ zu einem Datenabtastsignal DQS übertragen werden.
  • Wenn die Bitorganisation des Datensignals DQ der Speichereinrichtung 30 x16 (DQ [15:0]) ist, beträgt die Anzahl der DQ-Busleitungen 16. Da die Anzahl der DQ-Busleitungen, 16, kleiner ist, als die Anzahl an Befehls/Adressensignalbits (die pro Taktzyklus CK empfangen werden) 20, sind die DQ-Busleitungen unter Umständen nicht ausreichend, um Information im Hinblick auf die Befehls/Adressenkalibrierung als eine einzelne Gruppe aus Bits während eines einzelnen Zyklus des Taktsignals CK zu übertragen. Daher kann der DQ-Bus 13 ggf. Information im Hinblick auf die Befehls/Adressenkalibrierung in sequenzieller Weise übertragen. Beispielsweise überträgt der DQ-Bus eine Befehls/Adressenkalibrierinformation im Hinblick auf die 10 Bit-Befehls/Adressensignale, die in die Speichereinrichtung 30 bei den ansteigenden Flanken des Taktsignals CK zu einer gegebenen Zeit eingespeist wurden (beispielsweise auf den DQ-Busleitungen DQ [0:9]) und überträgt zu einer späteren Zeit eine Befehlsadressenkalibrierinformation im Hinblick auf die 10 Bit-Befehlsadressensignale, die bei den abfallenden Flanken des Taktsignals CK eingespeist wurden (beispielsweise wiederum auf den DQ-Busleitungen DQ [0:9]).
  • 4A und 4B sind Diagramme zur Beschreibung der Befehls/Adressenkalibrierung, die von dem Speichesystem 10, das in 3 gezeigt ist, ausgeführt werden kann.
  • Gemäß den 4A und 4B in Verbindung mit der 3 erkennt die Speichersteuerung 20, ob eine relative Position (oder ein Zeitverhalten) des Befehls/Adressensignal-CA-Fensters zur Position der Flanke des Taktsignals CK, wie es von der Speichereinrichtung 30 empfangen wird (und das von der Speichersteuerung 20 bereitgestellt wird) derart ist, dass die Speichereinrichtung 30 das Befehls/Adressensignal erfolgreich interpretiert. 4A und 4B zeigen diverse erfolgreiche Interpretationen des Befehls/Adressensignals als erfolgreicher Durchlauf (oder P) und nicht erfolgreiche Interpretationen des Befehls/Adressensignals als einen Fehler (F). 4Aa repräsentiert mehrere Zyklen der Übertragung eines Befehls/Adressensignals auf einer einzelnen Befehls/Adressenleitung des Befehls/Adressenbusses 12. Jeder Zyklus der Übertragung eines Kalibriertestmusters wird durch die Steuerung so eingestellt, dass die relative Phase des Taktsignals CK und des Befehlsadressensignals sich ändert im Vergleich zu dem vorhergehenden Übertragungszyklus. Das Beispiel aus 4A und 4B zeigt die relative Phase, wenn sie um 1/20 eines Zyklus des Taktsignals CK (beispielsweise 18 Grad) für jeden aufeinanderfolgenden Übertragungszyklus geändert wird. Die relative Phase kann bei jedem Übertragungszyklus in Abhängigkeit von der gewünschten Genauigkeit mehr oder weniger stark geändert werden. Zu beachten ist, dass die relative Phase des Taktsignals CK und des Befehls/Adressensignals, wie sie von der Speichereinrichtung 30 für einen speziellen Übertragungszyklus empfangen werden, nicht gleich sein muss zur relativen Phase des Taktsignals CK und des Befehls/Adressensignals, wie sie von der Steuerung ausgesendet werden. Auf Grund der unterschiedlichen Eigenschaften der Übertragung des Taktsignals CK und der Signalleitung des Befehlsadressenbusses 12 kann sich die Zeitdauer von der Übertragung von der Steuerung 20 bis zum Empfang in der Speichereinrichtung 30 unterscheiden. Derartige unterschiedliche Eigenschaften können eine Differenz in der Signalpfadlänge, eine Differenz der Leitfähigkeit (beispielsweise auf Grund der Leitergröße) des Signalpfades, parasitäre Kapazitäten des Signalpfades (beispielsweise durch benachbarte Leitungen), die Temperatur, etc. mit einschließen. Die Speichersteuerung 20 überträgt das Taktsignal CK zur Speichereinrichtung 30 über die Taktsignalleitung 11 und überträgt das Befehls/Adressensignal CA zu der Speichereinrichtung 30 über eine Signalleitung des Befehls/Adressenbusses 12. Die Speichereinrichtung 30 überträgt nach dem Empfang des phasenjustierten Befehls/Adressensignals CA das Befehls/Adressensignal CA, wie es von der Speichereinrichtung 30 interpretiert wird, zu der Speichersteuerung 20 über den DQ-Bus 13. Die Speichersteuerung 20 erfasst, welche Übertragungszyklen des Befehls/Adressensignals erfolgreich für die zugehörige Information zur Speichereinrichtung 30 übertragen haben (erfolgreicher Durchlauf oder P) und welche Übertragungszyklen nicht erfolgreich waren (Fehler oder F).
  • 4A zeigt ein Taktsignal (CK@Memory) und mehrere Befehls/Adressensigale, die von der Speichereinrichtung 30 über eine Leitung des Befehls/Adressenbusses empfangen werden, wobei der Empfang über mehrere Übertragungszyklen erfolgt. Zur Vereinfachung der Beschreibung und zur besseren Hervorhebung der Verschiebung der relativen Phase des Befehls/Adressensignals in Bezug auf das Taktsignal CK sind die Befehls/Adressensignale in 4A vertikal übereinander angeordnet gezeigt, anstatt dass ein kontinuierliches Zeitablaufdiagramm dargestellt ist, wobei jedoch zu beachten ist, dass jedes der CA@Memory-Signale, die in 4A gezeigt sind, zeitlich sequenziell (beispielsweise über die gleiche Signalleitung des Befehls/Adressenbusses CA) in diesem Beispiel empfangen wird. In 4B ist, wenn die Flanke des Taktsignals CK an einer Position S1 oder S2 des Befehls/Adressensignals CA auftritt, die Speichereinrichtung 30 nicht in der Lage, das Befehls/Adressensignal CA erfolgreich zu interpretieren (beispielsweise ist sie nicht in der Lage, den korrekten hohen oder tiefen Logikpegel des Befehls/Adressensignals CA in dem Fenster zwischenzuspeichern), und die Speichersteuerung 20 stuft dann den Übertragungszyklus, der mit S1 und S2 verknüpft ist, als Fehler F ein. Wenn die Flanke des Taktsignals CK an einer Position S3, S4, S5, S6, S7, S8, S9, S10 oder S11 auftritt, kann die Speichereinrichtung das Befehls/Adressensignal CA erfolgreich interpretieren (beispielsweise kann sie erfolgreich den korrekten hohen oder tiefen Logikpegel des Befehls/Adressensignals zwischenspeichern), und die Speichersteuerung 20 kann die Übertragungszyklen, die mit S3, S4, S5, S6, S7, S8, S9, S10 oder S11 verknüpft sind, als erfolgreiche Durchgänge P einstufen. Wenn die Flanke des Taktsignals CK an einer Position S12 oder S13 des Befehls/Adressensignals CA auftritt, kann die Speichersteuerung 20 die Übertragungszyklen, die mit S12 und S13 verknüpf sind, als Fehler F einstufen.
  • Die Beschreibung der 4A und 4B zeigt, dass ein Zeitablauf bzw. eine Zeitsteuerung des Taktsignals CK, das von der Speichereinrichtung 30 empfangen wird (CK@Memory) den Zeitverlauf haben sollte derart, dass eine Flanke des Taktsignals CK zur gleichen Zeit auftritt, bei der der Logikpegel des Befehls/Adressensignals CA zwischenzuspeichern ist (beispielsweise soll sie beim korrekten Logikfenster des Befehls/Adressensignals CA auftreten). Jedoch ist diese Darstellung nur für eine einfache Beschreibung gedacht und ist nicht notwendig. Der zeitliche Verlauf der Flanke des Taktsignals CK muss nicht zur gleichen Zeit auftreten, bei der der Logikpegel zwischenzuspeichern ist, sondern kann beispielsweise zeitlich verschoben sein. Z. B. kann ein anderes Taktsignal als das Signal CK für das Auslösen bzw. Triggern der Zwischenspeicherung des Befehls/Adressensignals CA durch die Speichereinrichtung 30 verantwortlich sein. Beispielsweise kann ein internes Taktsignal ICK von der Speichereinrichtung 30 in Reaktion auf das Taktsignal CK erzeugt werden, und dieses interne Taktsignal ICK kann von einem Puffer (beispielsweise CA-Empfänger 304 in 5) der Speichereinrichtung 30 verwendet werden, um den Logikpegel des Befehls/Adressensignals CA auf dem CA-Bus 12 zum Zeitpunkt einer ansteigenden Flanke oder einer abfallenden Flanke von ICK zwischenzuspeichern. Selbst wenn das extern empfangene Taktsignal CK und das intern erzeugte Taktsignal ICK die gleiche Frequenz und den gleichen Tastgrad (was nicht unbedingt der Fall sein muss) aufweisen, können CK und ICK zeitlich zueinander verschoben sein. Somit treten Flanken des externen Taktsignals CK ggf. nicht an dem Zeitpunkt auf, an welchem der Logikegel des Befehls/Adressensignals CA zwischenzuspeichern ist (beispielsweise liegen die Flanken außerhalb (vor oder nach) des Fensters des hohen Logikpegels „1“ des Befehls/Adressensignals CA, das von der Speichereinrichtung 30 zwischengespeichert wird). Als ein weiteres Beispiel sei angegeben, dass selbst wenn die Flanken des Taktsignals CK direkt einem Puffer der Speichereinrichtung 30 eingespeist werden, um das Zwischenspeichern des der Speichereinrichtung eingespeisten Signals auszulösen, es eine gewisse Verzögerung geben kann, bevor der Zwischenspeichervorgang ausreichend in Gang ist, um den Logikpegel des Eingangssignals zwischenzuspeichern.
  • Die Speichereinrichtung 30 kann Information im Hinblick auf die Befehls/Adressenkalibrierung an die Steuerung 20 auf dem Datenbus DQ übertragen, wie dies zuvor beschrieben ist. Beispielsweise kann die Speichereinrichtung 30 das Signal auf der Befehls/Adressensignalleitung des CA-Befehls/Adressenbusses 12 übertragen, wie es von der Speichereinrichtung 30 interpretiert (beispielsweise zwischengespeichert) ist. Wenn somit während eines Kalibrierübertragungszyklus die Speichersteuerung eine „1“ (beispielsweise einen hohen Logikpegel) zu der Speichereinrichtung auf einer Signalleitung des Befehls/Adressenbusses 12 überträgt, aber die relative Phase des Taktsignals CK und diese Übertragung derart sind, dass die Speichereinrichtung 30 angesteuert wird, das Signal auf dieser Signalleitung außerhalb des geeigneten Signalfensters zwischenzuspeichern, kann ggf. die Speicherreinrichtung das übertragene Signal fälschlicherweise als eine „0“ interpretieren. Daraufhin kann die Speichereinrichtung den Wert „0“ über eine Signalleitung des DQ-Datenbusses 13 übertragen. Die Speichersteuerung 20 bestimmt dann ggf., dass die Übertragung, die mit dem Übertragungszyklus verknüpft ist, nicht erfolgreich war und entscheidet, dass die Übertragung ein Fehler F war. In einem nachfolgenden Übertragungszyklus während der Befehls/Adressenkalibrierung ist die relative Phase des Taktsignals CK und der Übertragung des Befehls/Adressenkalibriersignals (beispielsweise die „1“) möglicherweise so verschoben, dass die Speicherreinrichtung 30 angesteuert wird, die Signalleitung in dem Signalfenster zwischenspeichern, das die „1“ repräsentiert, und dieser Wert „1“ wird an die Speichersteuerung 20 (als die Befehls/Adressenkalibrierinformation) übertragen. Die Speichersteuerung 20 kann somit durch Vergleich feststellen, dass das an die Speichereinrichtung 30 übertragene Befehls/Adressenkalibriersignal und die aus der Speichereinrichtung 30 empfangene Befehls/Adressenkalibrierinformation (der Wert „1“) gleich sind und kann den nachfolgenden Übertragungszyklus als erfolgreich (erfolgreicher Durchlauf P einstufen).
  • Die Speichersteuerung 20 kann die Gruppe aus Übertragungszyklen der Befehls/Adressenkalibrierung analysieren, um eine relative Phase zwischen dem Taktsignal CK und dem Befehls/Adressensignalen zu bestimmen, die auf der Befehls/Adressensignalleitung des Befehls/Adressen-CA-Signals während des normalen Betriebs des Speichersystems 10 zu senden sind. Diese optimale relative Phase kann durch die Speichersteuerung 20 beim Übertragen von Befehlsinformation und Adresseninformation an die Speichereinrichtung 30 während des normalen Betriebs eingerichtet werden. Beispielsweise wird die optimale relative Phase ermittelt, indem alle Übertragungszyklen, die als erfolgreicher Durchlauf P erkannt werden, bestimmt werden und indem eine relative Phase des Übertragungszyklus in der Mitte dieser Gruppe ausgewählt wird. Wenn beispielsweise die Übertragungszyklen, die mit S3, S4, S5, S6, S7, S8, S9, S10 und S11 verknüpft sind, erfolgreich waren (erfolgreicher Durchlauf P) in den 4A und 4B, kann die Speichersteuerung 20 die relative Phase (zwischen dem Taktsignal CK und dem Befehls/Adressenkalibriersignal) des Übertragungszyklus, der mit S7 verknüpft ist, als die optimale Phase auswählen. Alternativ kann die Speichersteuerung 20 die optimale Phase als einen Mittelwert der relativen Phase, die mit dem ersten und dem letzten erfolgreichen Übertragungszyklus verknüpft ist, auswählen (wenn die relativen Phasen jedes Übertragungszyklus der Reihe nach auftreten (beispielsweise 0 Grad, 15 Grad, 30 Grad, etc.) - in dem Beispiel der 4A und 4B wäre dies ein Mittelwert der relativen Phase der Übertragungszyklen, die mit S3 und S11 verknüpft sind. Alternativ kann die Speichersteuerung 20 die optimale Phase als einen Mittelwert der relativen Phase, die mit dem letzten und dem ersten nicht erfolgreichen Übertragungszyklus verknüpft ist, auswählen (wenn die relativen Phasen jedes Übertragungszyklus in einer Reihenfolge auftreten), die die erfolgreichen Übertragungszyklen einschließen - in dem Beispiel der 4A und 4B wäre dieser Durchschnitt der relativen Phasen der Übertragungszyklen, die mit S2 und S12 verknüpft sind. Auf diese Weise kann eine Befehls/Adressenkalibrierung ausgeführt werden.
  • Obwohl die Kalibrierung an einem einzelnen Befehls/Adressensignal CA (an einer einzelnen Leitung des Befehls/Adressen-CA-Busses 12) in der aktuellen Ausführungsform beschrieben ist, kann diese Befehls/Adressenkalibrierung für mehrere Befehls/Adressensignale CA, die über den Befehls/Adressenbus 12 übertragen werden, ausgeführt werden. Diese Kalibrierung kann gleichzeitig für alle Signalleitungen des Befehls/Adressenbusses 12 ausgeführt werden. Die Speichersteuerung 20 kann eine optimale relative Phase (wie dies beispielsweise zuvor beschrieben ist) für jede der Signalleitungen des Befehls/Adressenbusses 20 festlegen und kann die relative Phase für jede der Signalleitungen des Befehls/Adressenbusses 20 individuell einstellen.
  • Alternativ kann die Speichersteuerung 20 eine optimale relative Phase für die gesamte Gruppe aus Signalleitungen festlegen und kann die gleiche optimale Phase für alle Leitungen der Gruppe aus Signalleitungen des Befehls/Adressenbusses 12 auswählen. Durch die Auswahl der gleichen optimalen relativen Phase für die gesamte Gruppe aus Signalleitungen kann die Speichersteuerung 20 einen erfolgreichen Übertragungszyklus (erfolgreicher Durchlauf P) als einen Zyklus bestimmen, in welchem alle Bits des Befehls/Adressenkalibriersignals erfolgreich von der Speichereinrichtung 30 interpretiert werden und kann als einen nicht erfolgreichen Übertragungszyklus (Fehler F) einen Zyklus bestimmen, in welchem mindestens eines der Bits des Befehls/Adressenkalibriersignals von der Speichereinrichtung 30 nicht erfolgreich interpretiert wird. Die optimale relative Phase für die gesamte Gruppe aus Signalleitungen kann in ähnlicher Weise bestimmt werden, wie dies zuvor mit Bezug auf eine einzelne Signalleitung des Befehls/Adressenbusses 12 beschrieben ist, indem die Zuordnungen für erfolgreiche Durchläufe P und Fehler F der Übertragungszyklen analysiert werden.
  • In einer weiteren Alternative kann die Speichersteuerung 20 eine optimale relative Phase für mehrere Gruppen aus Signalleitungen, die den Befehls/Adressenbus 12 bilden, bestimmen. Die optimale relative Phase für jede der mehreren Gruppen aus Signalleitungen kann bestimmt werden, wie dies hierin für die Bestimmung einer optimalen relativen Phase für die gesamte Gruppe aus Signalleitungen, die den Befehls/Adressenbus 12 bilden, beschrieben ist. Die Gruppen aus Signalleitungen des Befehls/Adressenbusses 12 können eine Gruppe aus benachbarten Signalleitungen (beispielsweise ohne dazwischenlegende andere Signalleitungen des Befehls-Adressenbusses 12) enthalten.
  • In einer weiteren Alternative kann die optimale relative Phase für lediglich eine Teilgruppe der Signalleitungen des Befehls/Adressenbusses 12, wie dies zuvor beschrieben ist, bestimmt werden. D. h., Befehls/Adressenkalibiersignale werden von der Steuerung lediglich auf einer Teilgruppe der Signalleitungen des Befehls/Adressenbusses 12 übertragen, und/oder die Speichereinrichtung 30 überträgt die Befehls/Adressenkalibrierinformation im Hinblick auf lediglich eine Teilgruppe der Signalleitungen des Befehls/Adressenbusses. Die optimale relative Phase kann für diese Teilgruppe an Signalleitungen des Befehls/Adressenbusses 12 sodann bestimmt werden. Der Rest der Signalleitungen des Befehls/Adressenbusses 12 kann eine optimale Phase haben, die auf der Grundlage der optimalen relativen Phase ermittelt wird, die für die Teilgruppe aus Signalleitungen bestimmt ist. Dies kann beispielsweise bewerkstelligt werden, indem die optimale relative Phase von unmittelbar benachbarten Signalleitungen (der Teilgruppe aus Signalleitungen) als eine optimale relative Phase interpoliert (und/oder extrapoliert) wird. Wenn beispielsweise der Befehls/Adressenbus 10 Signalleitungen (die in der Lage sind, 10 parallele Bits an Information gleichzeitig zu übertragen) aufweist, können die ungeraden Leitungen (wobei die Signalleitungen in der Reihenfolge 1 bis 10 angeordnet sind) eine optimale relative Phase besitzen, die so bestimmt wird, wie dies zuvor mit Bezug zu den 4A und 4B erläutert ist (durch mehrere Übertragungszyklen von Befehls/Adressenkalibriersignalen durch die Steuerung 20 zu der Speichereinrichtung 30 und durch Senden einer Befehls/Adressenkalibrierinformation von der Speichereinrichtung 30 zur Speichersteuerung 20). Gerade bzw. geradzahlige Leitungen des Befehls/Adressenbusses 12 können ihre optimale relative Phase aufweisen, die durch das Interpolieren der zuvor ermittelten optimalen relativen Phase der benachbarten ungeraden Leitungen des Befehls/Adressenbusses 12 bestimmt sind. Somit kann die Signalleitung 2 des Befehls/Adressenbusses 12 ihre optimale relative Phase so aufweisen, dass diese als Mittelwert der optimalen relativen Phase von Signalleitungen 1 und 3 ermittelt wird. Es kann auch eine andere Art an Interpolation neben einer Mittelung unmittelbarer Nachbarn durchgeführt werden (beispielsweise wenn die Signalleitungen 1, 2 und 3 nicht gleichmäßig beanstandet sind oder eine bekannte Differenz in der Länge aufweisen, und/oder die Interpolation kann die Bestimmung der optimalen relativen Phase von mehr als zwei ungeraden Signalleitungen umfassen). In ähnlicher Weise kann die Signalleitung 4 ihre optimale relative Weise so aufweisen, dass diese durch Mitteln oder Interpolieren der optimalen relativen Phase ermittelt wird, die wiederum für die Signalleitungen 3 und 5 ermittelt wird. Da die Signalleitung 10 keine zwei benachbarte Signalleitungen in diesem Beispiel aufweist, kann ihre optimale relative Phase so festgelegt werden, dass sie gleich ist zu jener der Signalleitung 9, oder diese Phase kann aus mehreren ungeraden Signalleitungen extrapoliert werden (beispielsweise aus den Signalleitungen 7 und 9).
  • 5 ist eine Blockansicht eines Beispiels des Speichersystems 10, das verwendet wird, um eine hierin beschriebene Befehls/Adressenkalibrierausführungsform zu implementieren.
  • Gemäß 5 umfasst das Speichersystem 10 die Speichersteuerung 20 und die Speichereinrichtung 30. Die Speichersteuerung 20 kann einen Taktgenerator 201, einen Befehls/Adressengenerator 202, einen Befehls/Adressensender 203, der im Weiteren auch als ein CA-Sender verwendet wird, ein Register 204, einen Komparator 206, eine Phasen/Zeitsteuerung 208 und eine Eingabe/Ausgabe-Einheit 210 aufweisen.
  • Die Speichersteuerung 20 liefert das Taktsignal CK, das von dem Taktgenerator 201 erzeugt wird, zu der Speichereinrichtung 30 über die Taktsignalleitung 11. Der Befehls/Adressengenerator 202 erzeugt ein anfängliches Befehls/Adressensignal CA0 und stellt dieses für den CA-Sender 203 bereit.
  • Der CA-Sender 203 empfängt ein anfängliches Befehls/Adressensignal CASP1 mit einer ersten Phase P1 und stellt eine Phase oder einen Zeitablauf des anfänglichen Befehls/Adressensignals CASP1 in Reaktion auf ein Steuersignal CTRL der Phasen/Zeitsteuerung 208 ein, so dass ein phasenjustiertes Befehls/Adressensignal CASP2 mit einer zweiten Phase P2 erzeugt wird. Der CA-Sender 203 wird ferner durch das Steuersignal CTRL gesteuert, so dass die Phase des anfänglichen Befehls/Adressensignals CA im Wesentlichen beibehalten wird, so dass die erste Phase P1 im Wesentlichen gleich der zweiten Phase P2 ist (zur einfacheren Erläuterung wird das Signal CASP2 als ein phasenjustiertes Befehls/Adressensignal CA bezeichnet, obwohl unter gewissen Umständen das anfängliche Befehls/Adressensignal CASP1 keine Phaseneinstellung bzw. Phasenjustierung aufweist). Das phasenjustierte Befehls/Adressensignal CASP2 wird dem Register 204 zugeleitet und die durch das phasenjustierte Befehls/Adressensignal CASP2 repräsentierte Information wird in dem Register 204 als CAS gespeichert. Das phasenjustierte Befehls/Adressensignal CASP2 wird der Speichereinrichtung 30 über den Befehls/Adressenbus 12 zur Verfügung gestellt. Das phasenjustierte Befehls/Adressensignal CASP2 wird der Speichereinrichtung 30 zusammen mit dem Taktsignal CK zugeleitet.
  • Das Register 204 speichert die Information des phasenjustierten Befehls/Adressensignals CASP2 als gesendete Befehls/Adresseninformation CAS . Der Komparator 206 vergleicht die gesendete Befehls/Adresseninformation CAs, die in dem Register 204 gespeichert ist, mit der empfangenen Befehls/Adressenkalibrierinformation CAR (von der Speichereinrichtung 30 empfangen und zur Speichersteuerung 20 zurückgesendet, wie dies hierin beschrieben ist), die von der Eingabe/Ausgabeeinheit 210 ausgegeben wird. Der Komparator 204 vergleicht die Information CAs mit der Information CAR , um Signale für einen erfolgreichen Durchlauf oder einen Fehler P oder F zu erzeugen.
  • Die Phasen/Zeitsteuerung 208 erzeugt das Steuersignal CTRL, das eine Phasenverschiebung des anfänglichen Befehls/Adressensignals CASP1 anfordert, gemäß der Information P oder F im Hinblick auf einen erfolgreichen Durchlauf oder einen Fehler, das von dem Komparator 206 erzeugt wird. Das Steuersignal CTRL wird dem CA-Sender 203 zugeleitet, und die Phase oder der Zeitablauf des anfänglichen Befehls/Adressensignals CASP1 wird so eingestellt, dass das phasenjustierte Befehls/Adressensignal CASP2 erzeugt wird.
  • Im normalen Betriebsmodus empfängt die Dateneingabe/Ausgabeeinheit 210 gelesene Daten R_Data1, die von der Speichereinrichtung 30 über den DQ-Bus 13 übertragen werden, oder sendet Schreibdaten W_Data1, die in die Speichereinrichtung 30 geschrieben werden sollen, über den DQ-Datenbus 13. Des weiteren empfängt im Befehls/Adressen- (CA) Kalibriermodus die Dateneingabe/Ausgabeeinheit 210 Befehls/Adressenkalibrierinformation CAR entsprechend dem phasenjustierten Befehls/Adressensignal CASP2 , das von der Speichereinrichtung 30 über den DQ-Bus 13 empfangen wird und von der Speichersteuerung 20 bereitgestellt wird. Die Befehls/Adressenkalibrierinformation CAR kann die Information sein, die in der Speichereinrichtung 30 in Reaktion auf das Taktsignal CK zwischengespeichert wird (beispielsweise mit der ansteigenden und/oder der abfallenden Flanke des Taktsignals CK), wenn das phasenjustierte Befehls/Adressensignal CASP2 zu der Speichereinrichtung 30 gesendet wird. CAR kann die gleiche Information sein wie CAS , wenn das Zeitverhalten bzw. die Zeitsteuerung des CK-Signals so ist, dass das phasenjustierte Befehls/Adressensignal CASP2 korrekt interpretiert (oder zwischengespeichert) wird, oder CAR kann sich von CAS unterscheiden, wenn die Speichereinrichtung 30 das phasenjustierte Befehls/Adressensignal CASP2 in nicht korrekter Weise interpretiert. Die Dateneingabe/Ausgabeeinheit 210 gibt die Befehls/Adressensignalinformation CAR an den Komparator 206 aus.
  • Die Eingabe/Ausgabe-Einheit 210 enthält einen Eingangspuffer 212, eine Auswahleinheit 214 und einen Ausgangspuffer 216. Der Eingangspuffer 212 und der Ausgangspuffer 216 weisen Signalzwischenspeicher bzw. Latches und/oder Verstärker auf, um empfangene Signale entsprechend zwischenzuspeichern und/oder zu verstärken. Der Eingangspuffer 212 ist so angeschlossen, dass Daten und die Befehls/Adressenkalibrieradresseninformation CAR , die über den DQ-Bus 13 von der Speichereinrichtung 30 übertragen wird, empfangen wird. Die Auswahleinheit 214 überträgt die von dem Eingangspuffer 212 empfangenen Daten als gelesene Daten R_Data 1 zu einem internen Schaltungsblock (nicht gezeigt) der Speichersteuerung 20 in Reaktion auf ein erstes Auswahlsignal SEL1 in normalen Betriebsmodus, oder sendet die Befehls/ Adressenkalibrierinformation CAR , die von dem Eingangspuffer 212 empfangen wird, an den Komparator 206 in Reaktion auf das erste Auswahlsignal SEL1 in CA-Kalibriermodus. Die Auswahleinheit 214 kann ein Multiplexer sein. Der Eingangspuffer 212 kann die Befehls/Adressenkalibrierinformation CAR in korrekter Weise interpretieren, wenn der DQ-Bus 13 in einem DQ-Kalibriermodus vor dem CA-Kalibriermodus kalibriert worden ist, und/oder die Übertragung der Befehls/Adressenkalibrierinformation CAR auf dem DQ-Bus 13 zu dem Eingangspuffer 121 erfolgt mit einer geringeren Geschwindigkeit, um das Zwischenspeichern der Information auf dem DQ-Bus 13 im korrekten Fenster sicherzustellen (beispielsweise ist die langsamere Übertragungsgeschwindigkeit eine Einzeldatenrate (SDR), wenn die Befehls/Adressenkalibrierung bei einer Doppeldatenraten (DDR) erfolgt). In diesem Falle ist die Befehls/Adressenkalibrierinformation CAR , die auf dem DQ-Bus 13 empfangen wird, die gleiche wie die Befehls/Adressenkalibrierinformation CAR , die von der Dateneingabe/Ausgabeeinheit 210 zu dem CA-Komparator 206 übertragen wird. Der Ausgangspuffer 216 sendet die Schreibdaten W_Data1, die in die Speichereinrichtung 30 geschrieben werden sollen, über den DQ-Bus 13.
  • Die Speichereinrichtung 30 umfasst einen Taktpuffer 302, einen Befehls/Adressenempfänger 304, der im Weiteren auch als ein CA-Empfänger 304 bezeichnet wird, und eine Dateneingabe/Ausgabeeinheit 310. Der Taktpuffer 302 empfängt das Taktsignal CK, das über die Taktsignalleitung 11 übertragen wird, um ein internes Taktsignal ICK zu erzeugen. Das phasenjustierte Befehls/Adressensignal CASP2 wird der Speichereinrichtung 30 über den Befehls/Adressenbus 12 zugeleitet. Der CA-Empfänger 304 erzeugt die Befehls/Adressenkalibrierinformation CAR in Reaktion auf das interne Taktsignal ICK, das auftritt, wenn es von einem Chipauswahlsignal /CS und einem Taktaktivierungssignal CKE aktiviert wird. Das Chipauswahlsignal /CS und das Taktaktivierungssignal CKE können separat aus der Befehls/Adressensignalleitung 12 bereitgestellt werden, wie in 5 gezeigt ist, oder können auf der Befehls/Adressensignalleitung 12 für die Übertragung zum Speicher 30 geführt werden, anders als dies in 5 gezeigt ist.
  • Das Taktaktivierungssignal CKE kann als ein Pseudobefehl verwendet werden, der als ein Lesebefehl des phasenjustierten Befehls/Adressensignals CASP2 fungiert, das über den Befehls/Adressenbus 12 im CA-Kalibriermodus übertragen wird. Der CA-Empfänger 304 erzeugt die Befehls/Adressenkalibrierinformation CAR gemäß dem phasenjustierten Befehls/Adressensignal CASP2 , das auf der Grundlage eines Zeitverhaltens von ICK zwischengespeichert wird (beispielsweise eine ansteigende Flanke und/oder eine abfallende Flanke), das wiederum empfangen wird, wenn das Taktaktivierungssignal CKE im aktiven Zustand ist und wenn die Speichereinrichtung 30 durch das Chipauswahlsignal /CS aktiviert ist. Die Befehls/Adressenkalibrierinformation CAR wird der Dateneingabe/Ausgabeeinheit 310 zugeleitet.
  • Die Dateneingabe/Ausgabeeinheit 310 ist so angeschlossen, dass die Befehls/Adressenkalibrierinformation CAR und die Lesedaten R_Data 2, die von einem internen Schaltungsblock gesendet werden, (beispielsweise eine Datenlesepfadschaltung, die mit einem Speicherarray verbunden ist, das die Lesedaten R Data 2 enthält) (nicht gezeigt) der Speichereinrichtung 30 empfangen werden, und die Einheit sendet die empfangenen Lesedaten R_Data 2 zu dem DQ-Bus 13 in Reaktion auf ein zweites Auswahlsignal SEL2 in einem normalen Lesebetriebsmodus, oder sendet das zweite Befehls/Adressensignal CA2 zu dem DQ-Bus 13 in Reaktion auf das zweite Auswahlsignal SEL2 in einem Kalibriermodus. Die Dateneingabe/Ausgabeeinheit 310 empfängt Schreibdaten W_Data 1, die in die Speichereinrichtung 30 zu schreiben sind, über den DQ-Bus 13 und sendet die empfangenen Schreibdaten WData1 zu dem internen Schaltungsblock der Speichereinrichtung 30 in einem normalen Schreibmodus. Die Dateneingabe/Ausgabeeinheit 310 enthält eine Auswahleinheit 312, einen Ausgangspuffer 314 und einen Eingangspuffer 316. Die Auswahleinheit 312 wählt das zweite Befehls/Adressensignal CA2, das von dem Befehls/Adressenempfänger 4 ausgegeben wird, oder die Lesedaten R_Data2, die von dem internen Schaltungsblock der Speichereinrichtung 30 bereitgestellt werden, in Reaktion auf das zweite Auswahlsignal SEL2 aus und sendet das ausgewählte Signal oder Daten zu dem Ausgangspuffer 314 in Abhängigkeit davon, ob der normale Betriebsmodus oder Kalibriermodus vorliegt. Die Auswahleinheit 312 kann ein Multiplexer sein.
  • Der Ausgangspuffer 314 sendet die Befehls/Adressenkalibrierinformation CAR oder die Lesedaten R_Data 2, die von der Auswahleinheit 312 ausgegeben werden, zu dem DQ-Bus 13. Der Eingangspuffer 316 empfängt Daten, die über den DQ-Bus 13 übertragen werden, und überträgt die empfangenen Daten als Schreibdaten W _Data 2 zu dem internen Schaltungsblock der Speichereinrichtung 30. Beispielsweise werden die Schreibdaten W_Data 2 über eine Datenschreibpfadschaltung zu einem Speicherarray übertragen, um in dem Speicherarray gespeichert zu werden. Die Datenschreibpfadschaltung und die Datenlesepfadschaltung können gemeinsame Schaltungskomponenten aufweisen.
  • In der aktuellen Ausführungsform wird die Befehls/Adressenkalibrierinformation CAR, die von dem Ausgangspuffer 314 der Speichereinrichtung 30 ausgegeben wird, der Speichersteuerung 20 über den DQ-Bus 13 zugeleitet. Ferner kann die Befehls/Adressenkalibrierinformation CAR, die von dem Ausgangspuffer 314 der Speichereinrichtung 30 ausgegeben wird, der Speichersteuerung 20 über eine oder mehrere Datenabtast- (DQS) Leitungen und den DQ-Bus 13 zugeleitet werden. Die Dateneingabe/Ausgabeeinheit 210 der Speichersteuerung 20 und die Dateneingabe/Ausgabeeinheit 310 der Speichereinrichtung 30 können miteinander über die DQS-Leitung bzw. Leitungen und den DQ-Bus 13 miteinander verbunden sein.
  • Eine CA-Kalibrierung in dem Speichersystem 10 wird wie folgt ausgeführt. Der CA-Sender 203 der Speichersteuerung 20 erzeugt das Befehls/Adressensignal CASP2 durch Einstellen der Phase oder des Zeitablaufs des anfänglichen Befehls/Adressensignals CASP1 in Reaktion auf das Steuersignal CTRL der Phasen/Zeitsteuerung 208. Das Steuersignal CTRL kann auch einen Wert aufweisen, der die Phase des Befehls/Adressensignals bewahrt, wie dies zuvor erläutert ist. Der CA-Empfänger 304 der Speichereinrichtung 30 empfängt das phasenjustierte Befehls/Adressensignal CASP2 zu einem Zeitpunkt, der dem internen Taktsignal ICK entspricht, und wenn eine Aktivierung durch Taktaktivierungssignal CKE erfolgt ist, um die Befehls/Adressenkalibrierinformation CAR zu erzeugen. Die Befehls/Adressenkalibrierinformation CAR der Speichereinrichtung 30 wird in Reaktion auf das zweite Auswahlsignal SEL2 zu dem DQ-Bus 13 übertragen. Vor der Kalibrierung von Befehls/Adressensignalen können sich ein Wert des phasenjustierten Befehls/Adressensignals CASP2 , das von der Speichersteuerung 20 ausgegeben wird, und ein Wert der Befehls/Adressenkalibrierinformation CAR , die von der Speichereinrichtung 30 interpretiert (beispielsweise zwischengespeichert) wurde, voneinander unterscheiden, beispielsweise auf Grund des Rauschens, das während der Signalübertragung erzeugt wird, und/oder auf Grund von Schwankungen in der Signalübertragungszeitsteuerung zwischen dem Taktsignal CK und den Signalen, die auf dem CA-Bus 12 übertragen werden. Die Kalibrierung der Befehls/Adressensignale löst dieses Problem.
  • Die Speichersteuerung 20 überträgt die Befehls/Adressenkalibrierinformation CAR zu dem Komparator 206, die über den DQ-Bus 13 in Reaktion auf das erste Auswahlsignal SEL1 den Befehls/Adressenkalibriermodus empfangen wird. Wenn der DQ-Bus 13 in einem DQ-Kalibriermodus vor dem CA-Kalibriermodus kalibriert ist, dann ist die Wahrscheinlichkeit eines nicht korrekten Interpretierens der Befehls/Adressenkalibrierinformation CAR durch die Speichersteuerung 20 (beispielsweise durch den Eingangspuffer 212 interpretiert) kleiner. Der Komparator 206 vergleicht einen Wert des Befehls/Adressensignals CASP2 , das von der Speichersteuerung 20 an die Speichereinrichtung 30 übertragen wird und in dem Register 204 gespeichert wird, mit einem Wert der Befehls/Adressenkalibrierinformation CAR, die von der Speichersteuerung empfangen wird, und erzeugt ein Erfolgssignal P, wenn diese Signale gleich sind, und erzeugt ein Fehlersignal F, wenn diese unterschiedlich sind. Die Phasen/Zeitsteuerung 208 erzeugt das Steuersignal CTRL, das eine neue Phasenverschiebung des anfänglichen Befehls/Adressensignals CASP1 anweist (um ein neues phasenjustiertes Befehls/Adressensignal CASP2 mit einer neuen relativen Phasendifferenz in Bezug auf das Taktsignal CK zu erhalten) und wiederholt den Prozess für das neue anfängliche Befehls/Adressensignal CASP1 mit einer anderen relativen Phase in Bezug auf das Taktsignal CK. Nach mehreren Durchläufen dieses Prozesses (jeder mit einer anderen Phasenverschiebung des anfänglichen Befehls/Adressensignals CASP1 durch den CA-Sender 203) analysiert die Steuerung die Gruppe aus Erfolgssignalen P und Fehlersignalen F, um die optimale relative Phase der CA-Signalleitung (oder Leitungen oder Bus) für den normalen Betrieb zu bestimmen. Obwohl dies in 5 nicht gezeigt ist, kann das Steuersignal CTRL zu dem Taktgenerator 201 übertragen werden, um den Zeitablauf oder die Phase des Taktsignals CK so einzustellen, dass die relative Phase des Befehls/Adressensignals und des Taktsignals CK eingestellt werden.
  • Durch Wiederholen der vorhergehenden CA-Kalibrierung bestimmt die Phasen/Zeitsteuerung 208 der Speichersteuerung 20 die optimale Zeit bzw. den optimalen Zeitablauf (beispielsweise die Mitte der Erfolgssignalpositionen P), um das Einlesen (beispielsweise das Zwischenspeichern) des Befehls/Adressensignals auf den mittleren Bereich des Befehls/Adressensignal-CA-Fensters zeitlich festzulegen, und erzeugt ein Befehls/Adressensignal CA derart, dass die Mitte des Befehls/Adressensignal-CA-Fensters einer derartigen Signaleingabe von der Speichereinrichtung 30 entspricht (das einer Flanke des Taktsignals CK entsprechen kann), und stellt das erzeugte Befehls/Adressensignal CA und das Taktsignal CK für die Speichereinrichtung 30 mit der optimalen relativen Phase zwischen dem Befehls/Adressensignal CA und dem Taktsignal CK bereit. Wenn daher der Zeitablauf des Eingangs bzw. des Einlesens (beispielsweise des Zwischenspeicherns) des Befehls/Adressensignals der bzw. den Flanken des Taktsignals CK entspricht, das von der Speichereinrichtung 30 empfangen wird, empfängt die Speichereinrichtung 30 das Befehls/Adressensignal CA so, dass die Mitte eines effektiven Fensters der ansteigenden und abfallenden Flanke des Taktsignals CK entspricht, wobei genau genommen, dieses Fenster ansteigenden und abfallenden Flanken der Taktsignale CK und CKB entspricht.
  • Obwohl eine Kalibrierung an dem einzelnen Befehls/Adressensignal auf einer einzelnen Leitung des Befehls/Adressenbusses 12 beschrieben ist, kann eine derartige Kalibrierung für mehrere oder alle Leitungen des Befehls/Adressenbusses ausgeführt werden, wie dies auch zuvor erläutert ist.
  • 6 ist ein Diagramm zum Beschreiben eines anschaulichen Befehls/Adressenkalibrierverfahrens. 6 ist ein Zeitablaufdiagramm zur Beschreibung eines Befehls/Adressenkalibrierverfahrens, das in dem Speichersystem 10 eingerichtet werden kann, in welchem die Bitorganisation der Daten DQ der Speichereinrichtung 30 x32 ist (der DQ-Bus ist aus 32 DQ-Signalleitungen aufgebaut, die mit 32 DQ-Anschlüssen (beispielsweise Anschlussflächen, Lothöcker, etc.) der Speichereinrichtung 30 und 32 DQ-Anschlüssen der Speichersteuerung 20 verbunden sind.
  • Gemäß 6 in Verbindung mit 5 erzeugt die Speichersteuerung 20 das Taktsignal CK für die Speichereinrichtung 30. Die Speichersteuerung 20 sendet einen Befehl zum Übergang in einem Befehls/Adressenkalibriermodus an die Speichereinrichtung 30. Die Speichersteuerung 20 sendet den Befehl für den Übergang in den Befehls/Adressenkalibriermodus über den Befehls/Adressenbus 12. Der Befehl zum Übergang in den Befehls/Adressenkalibriermodus kann unter Anwendung eines Modusregistersetz- (MRS) Befehlformats eingegeben werden, um ein Modusregister der Speichereinrichtung so zu programmieren, dass ein Befehls/Adressenkalibriermodus gekennzeichnet ist. Die Speichereinrichtung 30 kann so auf die Modusregistersetzinformation ansprechen, dass auf die Angabe des Befehls/Adressenkalibriermodus derart reagiert wird, dass in den Befehls/Adressenkalibriermodus übergegangen wird. Die Speichersteuerung 20 kann das Befehls/Adressenbeendigungssignal über den Befehls/Adressenbus 12 senden. Das Befehls/Adressenbeendigungssignal kann unter Anwendung eines MRS-Befehls eingespeist werden, der die Beendigung des Kalibriermodus angibt.
  • Zum Zeitpunkt t0 wird das Befehls/Adressenkalibrierstartsignal über den Befehls/Adressenbus 12 in der Speichereinrichtung zusammen mit der Aktivierung eines tiefen Logikpegels des Chipauswahlsignals/CS empfangen. Eine ansteigende Flanke des Taktsignals CK, das von der Speichereinrichtung 20 empfangen wird, löst das Zwischenspeichern des Befehls zum Übergang in den Befehls/Adressenkalibriermodus aus. Beispielsweise wird ein erster Modus-Registerbefehl (MRW#41) als der Befehl zum Übergang in den Befehls/Adressenkalibriermodus übermittelt. Wenn Befehls/Adressensignale CA[9:0] aus 10Bits auf dem Befehls/Adressenbus 12 übertragen werden, kann der MRW#41-Befehl die Befehls/Adressensignale CA[3:0] umfassen, um den Befehl als einen Modusregistersetz- bzw. Einstellbefehl zu kennzeichnen, und der Befehl kann ferner die Befehls/Adressensignale CA[9:4] enthalten, um den Modusregistersetzbefehl als einen Befehl zum Übergang in den Befehls/Adressenkalibriermodus zu kennzeichnen.
  • In diesem Beispiel wird der MRW#41-Befehl sowohl an der ansteigenden als auch an der abfallenden Flanke des Taktsignals CK eingespeist; in 6 wird der MRW#41-Befehl zuerst von der Speichereinrichtung in Reaktion auf die ansteigende Flanke des Taktsignals CK zum Zeitpunkt t0 zwischengespeichert und wird zu einer zweiten Zeit von der Speichereinrichtung 30 in Reaktion auf die unmittelbar nachfolgende abfallende Flanke des Taktsignals CK zwischengespeichert. D. h., der gleiche MRW#41-Befehl wird an der ansteigenden und der abfallenden Flanke des Taktsignals CK entsprechend einem Beginn beim Zeitpunkt t0 des Taktsignals CK eingespeist. Dies geschieht, da bei Einspeisung eines MRS-Befehls mit einer doppelten Datenrate (DDR) über eine Befehls/Adressensignalleitung ein Fehler so erzeugt werden könnte, dass eine Speichereinrichtung mit einer hohen Arbeitsgeschwindigkeit den MRS-Befehl nicht erkennt. Auch kann ein anderer Befehl fälschlicherweise als der Befehl für den Übergang in den Befehls/Adressenkalibriermodus interpretiert werden. Um die Möglichkeit eines Fehlers zu verringern, wird der gleiche MRW#41-Befehl an der ansteigenden und der abfallenden Flanke des Taktsignals CK entsprechend dem Zeitpunkt t0 des Taktsignals CK eingespeist. D. h., wenn das gleiche Befehls/Adressensignal an der ansteigenden Flanke und der abfallenden Flanke des Taktsignals CK eingespeist wird, wird ein ähnliches Ergebnis wie bei der Übertragung bei einer Einzeldatenrate (SDR) erhalten und die Fehlermöglichkeit bei Eintritt in den Kalibriermodus (oder bei einem unbeabsichtigten Übergang in den Kalibriermodus), wie sie speziell hervorgerufen wird, wenn die Befehls/Adressensignalleitung noch nicht kalibriert ist, kann verringert werden.
  • Nach einer Verzögerung um eine vorbestimmte Zeitdauer ausgehend von der Zeit t0, bei der der MRW#41-Befehl zuerst eingespeist wird, wird das Taktaktivierungssignal CKE aktiviert (aktiv mit einem niedrigen Logikpegel während der Adressen/Befehlskalibrierung in 6) zusammen mit der Aktivierung des niedrigen Logikpegels des Chipauswahlsignals /CS. Zum Zeitpunkt t1 wird ein Befehls/Adressensignal CAxR durch die Speichersteuerung 20 gesendet und von der Speichereinrichtung 30 empfangen, woran sich die Übertragung und der Empfang von CAxF während der nächsten Taktsignalhalbperiode anschließt (hier die unmittelbar nachfolgende Flanke des Taktsignals CK). Die Befehls/Adressensignale CAxR und CAxF werden von der Speichersteuerung 20 zu der Speichereinrichtung 30 über den Befehls/Adressenbus 12 gesendet. Die Zeit tMRW kann eine Schreibzykluszeitdauer für die Modusregistergruppe sein, um eine ausreichende Zeitdauer für die Speichereinrichtung 30 bereitzustellen, um Daten in die Modusregistergruppe der Speichereinrichtung 30 zu schreiben.
  • In diesem Beispiel bilden die Befehls/Adressensignale CAxR mehrere Signale, die über alle Leitungen des Befehls/Adressenbusses 12 übertragen werden, und die an der ansteigenden Flanke des Taktsignals CK eingespeist werden, und die Befehls/Adressensignale CAxF bilden mehrere Signale, die über alle Leitungen des Befehls/Adressenbusses 12 übertragen werden und an der abfallenden Flanke des Taktsignals CK eingespeist werden. Das Paar aus CAxR und CAxF bildet ein Befehls/Adressentestmustersignal, das der Speichereinrichtung während der Befehls/Adressenkalibrierung übermittelt wird, um zu bestimmen, ob die Speichereinrichtung in korrekter Weise die Information interpretiert, die durch das Testmustersignal dargestellt wird. In dem Beispiel aus 6 enthält das Testmuster (das für jede relative Phasensequenz gesendet wird) eine Sequenz aus zwei Bits (zwei Logikfenster des Befehls/Adressenkalibriersignals) für jede Befehls/Adressensignalleitung des Befehl/Adressenbusses 12. Jedoch kann das Testmuster auch eine Sequenz aus mehr als zwei Bits aufweisen, oder dieses Testmuster kann ein einzelnes Bit enthalten (die Beschreibung im Zusammenhang mit den 4A und 4B impliziert ein 1-Bit-Testmuster bei der Übertragung des phasenjustierten Befehls/Adressensignals CASP2 , wobei jedoch das phasenjustierte Befehlsl/Adressensignal CASP2 eine Sequenz aus einem einzelnen Bit, zwei Bits oder mehr als zwei Bits sein kann, die über jede (oder einige) der Leitungen des Befehls/Adressenbusses 12 gesendet werden). Das Befehls/Adressensignal CAxR und das Befehls/Adressensignal CAxF, die der Speichereinrichtung 30 über den Befehls/Adressenbus 12 eingespeist werden, können unterschiedliche Signale sein, die unterschiedliche Gruppen an Bits repräsentieren. Wenn beispielsweise der Befehls/Adressenbus 12 aus Befehls/Adressensignalen CA[9:0] aus 10 Bits aufgebaut ist, können das Befehls/Adressensignal CAxR aus 10 Bits und das Befehls/Adressensignal CAxF aus 10 Bits als unterschiedliche Signale unterschieden werden. Somit können die Befehls/Adressenkalibriersignale CA[9:0] aus 20 Bits der Speichereinrichtung 30 über die Befehls/Adressenanschlüsse (Anschlussstifte, Anschlussflächen, Lothöcker, etc.) (nicht gezeigt) der Speichereinrichtung 30, die mit dem Befehls/Adressenbus 12 mit 10 Bits verbunden ist, eingespeist werden. Die Speichereinrichtung 30 kann die Befehls/Adressenkalibriersignale zu einer Zeit aufnehmen (beispielsweise Zwischenspeichern), die durch die Flanken des Taktsignals CK bestimmt ist (beispielsweise zur gleichen Zeit oder zu einer vorbestimmten oder festgelegten Zeit vor oder nach der geeigneten Triggerflanke des Taktsignals CK). Die Speichereinrichtung 30 kann die eingespeisten Befehlskalibriersignale (wie sie durch die Speichereinrichtung interpretiert werden - die korrekt oder nicht korrekt interpretiert sein können) zu der Speichersteuerung 20 senden, wie dies zuvor beispielsweise in Bezug auf die 4A, 4B und/oder 5 erläutert ist.
  • Da es den Bedarf gibt, dass die Speichereinrichtung 30 eine große Kapazität besitzt, steigen der Grad der Integration und die Anzahl an Speicherzellen an. Wenn die Anzahl an Speicherzellen ansteigt, steigt auch die Anzahl der Adressenbits zum Adressieren der Speicherzellen an. Die Zunahme der Anzahl an Adressiereingangsanschlüssen führt zu einer Zunahme der Chipgröße. Daher ist ein Verfahren zur Vermeidung der Zunahme der Anzahl an Adressenanschlussstiften, die in einem Speicherchip am meisten benötigt werden, erforderlich. Da Befehls/Adressensignale sowohl bei der ansteigenden als auch bei der abfallenden Flanke eines Taktsignals in diesem Beispiel eingespeist bzw. aufgenommen werden, kann die Anzahl an Befehls/Adressenanschlussstiften der Speichereinrichtung 30 verringert werden.
  • In diesem Beispiel kann während des Kalibriermodus des Befehls/Adressenbusses ein Lesebefehl nicht von der Speichersteuerung 20 über die Befehls/Adressensignalleitung übertragen werden. Somit fungiert das Taktaktivierungssignal CKE als ein Lesebefehl der Befehls/Adressensignale CAxR Und CAxF im Kalibriermodus des Befehls/Adressensignalbusses. Wenn das Taktaktivierungssignal CKE mit einem logisch tiefen Pegel aktiviert ist, werden die Befehls/Adressensignale CAxR und CAxF zu einem Zeitpunkt eingelesen, der durch die Flanken des Taktsignals CK festgelegt ist, und die Ergebnisse davon werden über den Datenbus DQ 13 an die Speichersteuerung 20 ausgegeben. Daher wird das Taktaktivierungssignal CKE als ein Pseudobefehl verwendet und dieser ermöglicht es der Speichereinrichtung, das Befehls/Adressenkalibriertestmuster (beispielsweise die Signale CAxR und CAxF) einzulesen. Das von der Speichersteuerung 20 in der mit Bezug zu 5 beschriebenen Ausführungsform übertragene phasenjustierte Befehls/Adressensignal CASP2 entspricht dem Wert der Befehls/Adressensignal CAxR oder CAxF ... CAyR und CAyF in 6 (wird im Weiteren allgemein als CAnR und CAnF bezeichnet). Jedes Paar aus CAnR und CAnF entspricht einem Zyklus einer Übertragung eines phasenjustierten Befehls/Adressensignals CASP2 , da dieser Zyklus das Befehls/Adressensignal CAnR und CAnF als Paar mit einer neuen relativen Phasendifferenz in Bezug auf das Taktsignal CK im Vergleich zu den vorhergehenden Signalen CAnR und CAnF übertragen wird. Die eingestellte Phasendifferenz für jedes Signalpaar aus CAnR und CAnF ist in 6 zur einfacheren Erläuterung nicht gezeigt (siehe 4A und 4B und die zugehörige Beschreibung). Daher werden n (n ist eine Ganzzahl gleich oder größer 2) Befehls/Adressentestmustersignale (beispielsweise n Signalpaare aus CAnR und CAnF) über den Befehls/Adressenbus mit einem Taktsignal gesendet, wobei jedes der n Testmustersignale mit einer entsprechenden unterschiedlichen ersten bis n-ten Phase in Bezug auf das Taktsignal übertragen wird.
  • Zum Zeitpunkt t3 nach einer Zeitverzögerung von tADR in Bezug auf den Zeitpunkt t1 des Taktsignals CK, bei welchem das Taktaktivierungssignal CKE aktiviert wird, wird der Wert des Befehls/Adressenkalibriertestmusters CAxR und CAxF, der von der Speichereinrichtung 30 so aufgenommen wird, wie er von der Speichereinrichtung 30 interpretiert (beispielsweise zwischengespeichert) wird (entsprechend der Befehls/Adressenkalibrierinformation CAR ), von der Speichereinrichtung 30 an die Speichersteuerung 20 in dem Befehls/Adressensignal CAxR oder CAxF über den DQ-Bus 13 ausgegeben. Die Zeit tADR kann vorgegeben sein auf der Grundlage einer bekannten Zeitsteuerung des Betriebs der Speichereinrichtung. (Zu beachten ist, dass in 6 die Bereiche des Zeitablaufdiagramms, die die Zeitverläufe von CK, CA, CS und CKE in vertikaler Ausrichtung zueinander zeigen, wobei die gestrichelte Linie den Zeitpunkt t3 repräsentiert, zu einer späteren Zeit auftreten als der Zeitpunkt t3 , wie dies durch das Unterbrechungssymbol in diesen Zeitverläufen dargestellt ist.). Wie in 6 gezeigt ist, werden die Werte des Befehls/Adressensignals CAxR, das von der Speichereinrichtung 30 (beispielsweise die Befehls/Adressenkalibrierinformation, die mit CAxR verknüpft ist) aufgenommen wird und durch die ansteigende Flanke des Taktsignals CK getriggert bzw. ausgelöst wird, auf den „geraden DQ-Leitung“ des DQ-Busses 13 (DQ0, DQ2, etc.) über eine Zeitdauer ausgegeben, während welcher mehrere Taktflanken des Taktsignals CK auftreten. In diesem Falle kann die Zeit der Befehls/Adressenkalibrierinformation, die von der Speichersteuerung 20 ausgegeben wird, über mehrere Perioden des Taktsignals CK hinweg auftreten. Wie in 6 gezeigt ist, werden die Werte des Befehls/Adressensignals CAxF, das von der Speichereinrichtung (beispielsweise die mit CAxF verknüpfte Befehls/Adressenkalibrierinformation) aufgenommen wird, auf dem DQ-Bus 13 zur gleichen Zeit und in der gleichen Weise wie die Werte des Befehls/Adressensignals CAxR ausgegeben, das von der Speichereinrichtung 30 aufgenommen wird, mit der Ausnahme, dass sie auf den „ungeraden DQ-Leitungen“ des DQ-Busses 13 ausgegeben werden. Bei Betrachtung von oben können die DQ-Busleitungen (müssen aber nicht notwendiger Weise) im Wesentlichen in der gleichen Richtung zwischen der Speichereinrichtung 30 und der Steuerung 20 verlaufen und können von 0 bis n nummeriert sein, wobei n+1 die Anzahl an Busleitungen des DQ-Busses ist.
  • Wenn die relative Phase des Taktsignals CK und des Adressen/Befehlskalibriertestmustersignals CAxR und CAxF die Eingabe (beispielsweise die Zwischenspeicherung) des Adressen/Befehlskalibriertestmustersignals CAxR und CAxF in richtigen Logikfenster auslöst bzw. triggert, dann sollte die Speichereinrichtung das Kalibriertestmustersignal in korrekter Weise interpretieren. In diesem Falle bestimmt die Speichersteuerung 20 einen erfolgreichen Durchlauf P (für die relative Phase des Taktsignals CK und das Adressen/Befehlskalibriertestmustersignal CAxR und das CAxF Testmustersignal). Wenn die relative Phase von CK und den Signalen CAxR und CAxF zu einer nicht korrekten Interpretation der Information führt, die durch das Adressen/Befehlskalibriertestmustersignal CAxR und CAxF repräsentiert ist, würde dann die Speichersteuerung 20 einen Fehler F bestimmen.
  • Die Zuordnung zwischen den DQ-Anschlussflächen und den kalibrierten Befehls/Adressensignalen CAxR und CAxF zum Übertragen des Wertes des zweiten Befehl/Adressensignals CA2, das von der Speichersteuerung 30 empfangen wird, zu der Steuerung 20 über die DQ-Leitung kann auf viele Arten festgelegt werden. Ein Beispiel einer Zuordnung ist in 8 gezeigt, wobei Werte des Befehls/Adressensignals CAxR, das von der Speichereinrichtung 30 bei der ansteigenden Flanke des Taktsignals CK aufgenommen wird (Bits CA0 bis CA9), an die DQ-Anschlussflächen DQ [9:0] die Speichereinrichtung 30 ausgegeben werden, und Werte des Befehls/Adressensignals CAxF, das von der Speichereinrichtung 30 an den abfallenden Flanken des Taktsignals CK aufgenommen wird, kann an die DQ-Anschlussflächen DQ[19:10] der Speichereinrichtung ausgegeben werden. Ein weiteres Beispiel der Zuordnung ist in 9 gezeigt, wobei ein Wert eines Befehls/Adressensignals CA9 aus den Befehls/Adressensignalen CAxR, die an den ansteigenden Flanken des Taktsignals CK aufgenommen werden, an eine DQS-Anschlussfläche DQSO der Speichereinrichtung 30 ausgegeben wird, und wobei Werte der Befehls/Adressensignale CA[8:0] auf die DQ-Anschlussflächen DQ[8:0] der Speichereinrichtung 30 ausgegeben werden. Ein Wert des Befehls/Adressensignals CA9 aus den Befehls-Adressensignalen CAxF, die an den abfallenden Flanken des Taktsignals CK aufgenommen werden, wird an eine DQS-Anschlussfläche DQS1 der Speichereinrichtung ausgegeben, und Werte der Befehls/Adressensignale CA[8:0] werden an die DQ-Anschlussflächen DQ[17:9] der Speichereinrichtung ausgegeben.
  • In der Speichersteuerung 20 wird die relative Phase zwischen dem Taktsignal CK und dem phasenjustierten Befehls/Adressensignal (beispielsweise CAyR und CAyF), die an die Speichereinrichtung 30 gesendet werden, verändert, und es wird ein neuer Zyklus der Befehls/Adressenkalibrierung implementiert. Wie in 6 gezeigt ist, ist hier ein Beispiel eines dazwischen liegenden Zyklus des Übertragens von Befehls/Adressenkalibriersignalen CAyR (zum Zeitpunkt t4 ) und CAyF (an der unmittelbar nachfolgenden Taktsignalflanke von CK) zu der Speichereinrichtung 30 über den Befehls/Adressenbus 12 angegeben, und beinhaltet das Senden der Werte, die von der Speichereinrichtung 30 interpretiert werden, an die Speichersteuerung 20 mittels der Speichereinrichtung, das in ähnlicher Weise erfolgt, wie dies zuvor mit Bezug zu CAxR und CAxF beschrieben ist, und eine wiederholte Beschreibung ist somit in dieser Stelle nicht notwendig.
  • Unmittelbar vor dem Zeitpunkt t5 wird das Taktaktivierungssignal CKE deaktiviert, wobei dies zusammen mit der Aktivierung des tiefen logischen Pegels des Chipauswahlsignals/CS erfolgt. Dieses kann auftreten, wenn das Befehls/ Adressenkalibriersignal CAnR und CAnF (die letzte von n Befehls/Adressenkalibrierinformationsgruppen, die von der Speichereinrichtung 30 an die Steuerung 20 für die Befehls/ Adressenkalibriersitzung übertragen werden) von der Speichersteuerung 20 zur Speichereinrichtung 30 über den Befehls/Adressenbus 12 übertragen wird. Die Befehls/Adressenkalibrierinformation CAnR und CAnF kann in der gleichen Weise übermittelt werden, wie dies für die Übertragung der Befehls/Adressenkalibrierinformation CAxR und CAxF der Fall ist.
  • Zum Zeitpunkt t5 wird der Befehl zum Verlassen des Befehls/Adressenkalibriermodus über den Befehls/Adressenbus 12 zusammen mit der Aktivierung des tiefen Logikpegels des Chipauswahlsignals /CS übertragen. (Zu beachten ist, dass die Zeitabläufe, die in 6 gezeigt sind, für gerade DQ und ungerade DQ in vertikaler Ausrichtung in Bezug auf den Zeitpunkt t5 dargestellt sind, vor dem Zeitpunkt t5 auftreten - siehe auch die eingefügte Notierung in den Zeitabläufen für die geraden DQ und die ungeraden DQ.) Beispielsweise wird ein zweiter Modusregister- (NRW#42) Befehl als der Befehls zum Beenden bzw. Verlassen des Befehls/Adressenkalibriermodus übertragen. Wenn die Befehls/Adressensignale CA[9:0] aus 10 Bits über den Befehls/Adressenbus 12 transportiert werden, kann der MRW#42-Befehl Befehls/Adressensignale CA[9:0] enthalten, um damit den Befehl als einen Modusregistersetz- bzw. Modusregistereinstellbefehl zu kennzeichnen, und es können die Befehls/Adressensignale CA[9:4] enthalten sein, um den Modusregistereinstellbefehl als einen Befehl zum Beenden des Befehls/Adressenkalibriermodus zu kennzeichnen.
  • Der MRW#42-Befehl wird sowohl an den ansteigenden als auch an den abfallenden Flanken des Taktsignals CK entsprechend der Zeit t5 eingegeben. D. h., der gleiche MRW#42-Befehl wird zweimal an der ansteigenden Flanke des Taktsignals CK zum Zeitpunkt t5 und an der unmittelbar folgenden abfallenden Flanke des Taktsignals CK eingespeist. Wenn ein MRS-Befehl unter Anwendung des Befehlssignals mit einer DDR eingespeist wird, kann ein Fehler so erzeugt werden, dass eine Speichereinrichtung mit einer hohen Arbeitsfrequenz den MRS-Befehl nicht wahrnimmt. Um die Wahrscheinlichkeit dieses Fehlers zu verringern, wird der gleiche MRW#42-Befehl zweimal an der ansteigenden und abfallenden Flanke des Taktsignals CK eingespeist.
  • Es gibt viele Arten für die Speichereinrichtung zu bestimmen, wann der Befehl zum Verlassen des Befehls/Adressenkalibriermodus zwischenzuspeichern ist (hier der Befehl NRW#42). In einer Ausführungsform ist die Speichereinrichtung so ausgebildet, dass die auf dem CA-Bus 12 bereitgestellte Information an den Flanken des Taktsignals CK, die eine vorbestimmte Abhängigkeit (beispielsweise Zeitverlauf) in Bezug auf den Übergang des Taktaktivierungssignals CKE vom aktiven niederen Zustand in den hohen Zustand besitzen, zwischengespeichert wird. Wie beispielsweise in 6 gezeigt ist, ist die Speichereinrichtung so ausgebildet, dass die auf dem CA-Bus 12 an den beiden Flanken des Taktsignals CK, die unmittelbar auf den Übergang des Taktaktivierungssignals CKE von dem aktiven tiefpegeligen Zustand in den hochpegeligen Zustand folgen, bereit gestellte Information zwischengespeichert wird. Wenn CKE mit hohem Pegel vorliegt, behandelt die Speichereinrichtung 30 die Information auf dem Befehlsadressenbus CA 12 als einen Befehl (der beispielsweise von einem Befehlsdecodierer der Speichereinrichtung 30 auszuführen ist) anstatt als ein Kalibriertestmuster. Es sollte beachtet werden, dass das Taktaktivierungssignal CKE als aktiv niederpegelig lediglich während gewisser Operationen betrachtet werden soll, etwa nur während des CA-Kalibriermodus, und zu anderen Zeiten kann dieses als ein aktives hochpegeliges Signal interpretiert werden.
  • Nach einer Verzögerung mit einer vorbestimmten Zeitdauer tMRZ in Bezug auf den Zeitpunkt t5 , an welchem der MRW#42-Befehl eingespeist wird, wird die Ausgabe der Befehls/Adressensignale CAnR und CAnF an die DQ-Anschlussflächen der Speichereinrichtung beendet. Eine Periode ausgehend von dem Zeitpunkt t0 des Taktsignals CK, an welchem der MRW#41-Befehl, der das Befehls/Adressenkalibrierstartsignal ist, eingespeist wird, bis zum Zeitpunkt t5 des Taktsignals CK, an welchem der MRW#42-Befehl eingespeist wird, plus die Zeitdauer tMRZ kann die CA-Kalibrierperiode sein.
  • 7 ist ein Wahrheitsdiagramm zur Beschreibung eines anschaulichen Einstellverfahrens für den Modusregisterbefehl.
  • Gemäß 7 werden der MRW#41-Befehl und der MRW#42-Befehl durch das Taktaktivierungssignal CKE, das Chipauswahlsignal /CS und die Befehls/Adressensignale CA[9:0] gesetzt. Der MRW#41-Befehl kann dazu dienen, dass MRS-Register der Speichereinrichtung 30 zu setzen (beispielsweise in das MRS-Register zu schreiben), wenn das Taktaktivierungssignal CKE auf einem logisch hohen Pegel (H) ist, wenn das Chipauswahlsignal /CS auf einem tiefen Pegel (L) ist, wenn die Befehls/Adressensignale CA[3:] auf einem logisch tiefen Pegel (L) sind und wenn die Befehls/Adressensignale CA[9:4] auf folgenden Logikpegeln sind: H-L-H-L-L-H. D. h., der MRW#41-Befehl enthält die Befehls/Adressensignale CA[9:0] 29H. Der gleiche MRW#41-Befehl kann zur Speichereinrichtung zweimal über den Befehls/Adressenbus 12 sowohl an den ansteigenden als auch an den abfallenden Flanken des Taktsignals CK gesendet werden. Die Speichereinrichtung 30 ist so ausgebildet, dass das Modusregister gesetzt wird, so dass angegeben wird, dass die Speichereinrichtung 30 sich in einem Befehls/Adressenkalibriermodus befindet, wenn zumindest einer der beiden MRW#41-Befehle, die der Speichereinrichtung 30 zugeleitet sind, in korrekter Weise interpretiert wird, wenn diese von der Speichereinrichtung 30 aufgenommen werden (zu beachten ist, dass das Senden von zwei MRW#41-Befehlen zur Speichereinrichtung 30 das Beibehalten des Befehls umfassen kann, der über den Befehls/Adressenbus gesendet wird, ohne dass eine Änderung über zwei Logikfenster hinweg der Befehls/Adressensignale erfolgt - die eine vollständige Taktsignalperiode des Taktsignals CK enthalten können).
  • Der MRW#42-Befehl kann dazu dienen, dass das MRS-Register der Speichereinrichtung 30 gesetzt wird, wenn das Taktaktivierungssignal CKE auf einem logisch hohen Pegel ist, das Chipauswahlsignal /CS auf einem logisch tiefen Pegel liegt, die Befehls/Adressensignale CA[3:0] auf einem logisch tiefen Pegel liegen und die Befehls/Adressensignale CA[0:4] auf Logikpegeln liegen wie folgt: H-L-H-L-H-L. D.h., der MRW#42-Befehl enthält die Befehls/Adressensignale CA[9:0] 2AH. Der gleiche MRW#42-Befehl kann zur Speichereinrichtung zweimal auf dem Befehls/Adressenbus 12 sowohl an den ansteigenden als auch abfallenden Flanken des Taktsignals CK gesendet werden. Dabei können die Befehls/Adressensignale CA[9:4] als Modusregistersetzadressen MA[5:0] verwendet werden.
  • 8 ist eine Ansicht, in der ein Beispiel zur Beschreibung der Zuordnung zwischen Befehls/Adressensignalen und den DQ-Anschlussflächen gemäß einer Ausführungsform gezeigt ist. Da die Befehls/Adressensignal CA[9:0] sowohl an den ansteigenden als auch abfallenden Flanken des Taktsignals CK in der aktuellen Ausführungsform eingespeist werden, können die Befehls-Adressensignale CA[9:0] aus 20 Bits aufgebaut sein. Dabei ist die Bit-Organisation der Daten DQ der Speichereinrichtung 30 x32, und somit beträgt die Anzahl der DQ-Anschlussflächen 32. Die Anzahl der DQ-Anschlussflächen ist größer als die Anzahl an Befehls/Adressensignalen, so dass die DQ-Anschlussflächen in einer 1-zu-1-Abbildung den Befehls/Adressensignalen zugeordnet sind.
  • Gemäß 8 können Werte der Befehls/Adressensignale CA[9:0], die an den ansteigenden Flanken des Taktsignals CK eingespeist werden, so zugeordnet werden, dass sie an die DQ-Anschlussflächen DQ[9:0] ausgegeben werden. Werte der Befehls/Adressensignale CA[9:0], die an den abfallenden Flanken des Taktsignals CK eingespeist werden, können so zugeordnet werden, dass sie an die DQ-Anschlussflächen DQ[19:10] ausgegeben werden. Beispielsweise werden in 6 Werte der Befehls/Adressensignale CAxR, die an den ansteigenden Flanken des Taktsignals CK entsprechend dem Zeitpunkt t1 eingespeist werden, an die DQ-Anschlussflächen DQ[9:0] ausgegeben werden, und Werte der Befehls/Adressensignale CAxF, die an den abfallenden Flanken des Taktsignals CK entsprechend dem Zeitpunkt t1 eingespeist werden, werden an die DQ-Anschlussflächen DQ[19:10] ausgegeben. Die Werte der Befehls/Adressensignale CAxR, die an den ansteigenden Flanken des Taktsignals CK entsprechend dem Zeitpunkt t4 eingegeben werden, werden an die DQ-Anschlussflächen DQ[9:0] ausgegeben, und Werte der Befehls/Adressensignale CAxF, die an den abfallenden Flanken des Taktsignals CK entsprechend dem Zeitpunkt t4 eingespeist werden, werden an die DQ-Anschlussflächen DQ[19:10] ausgegeben.
  • 9 ist eine Ansicht, in der ein weiteres Beispiel zum Beschreiben der Zuordnung zwischen Befehls/Adressensignalen und DQS-Anschlussflächen gemäß einer weiteren Ausführungsform gezeigt ist.
  • Gemäß 9 werden Werte der Befehls/Adressensignale CA[9:0], die der Speichereinrichtung 30 an den ansteigenden Flanken des Taktsignals CK (beispielsweise CAxR) eingespeist werden, so zugeordnet, dass sie an die DQS-Anschlussflächen DQSO und DQS1 und an die geraden DQ-Anschlussflächen DQ[0, 2, 4, 6, 8, 10, 12 und 14] ausgegeben werden. D. h., der eingespeiste Wert des Befehls des Befehls/Adressensignals CA9 wird an die DQS-Anschlussfläche DQS1 ausgegeben, der Eingangswert/Adressensignals CA4 wird an DQSO ausgegeben, die Eingangswerte der Befehls/Adressensignale CA[2:0] werden entsprechend an die DQ-Anschlussflächen DQ[6, 4, 2, 0] ausgegeben und die Eingangswerte der Befehls/Adressensignale CA[8:5] werden entsprechend an die DQ-Anschlussflächen DQ[14, 12, 10, 8] ausgegeben.
  • Werte der Befehls/Adressensignale CA[9:0], die der Speichereinrichtung 30 an den abfallenden Flanken des Taktsignals CK (beispielsweise CAxF) eingespeist werden, werden so zugeordnet, dass sie an die DQS-Anschlussflächen /DQSO und /DQS1 und an die DQ-Anschlussflächen DQ[17:9] ausgegeben werden. D.h., der Eingangswert des Befehls/Adressensignals CA9 wird an die DQS-Anschlussfläche /DQS1, ausgegeben, der Eingangswert von CA4 wird an die DQS-Anschlussfläche /DQSO ausgegeben, die Eingangswerte der Befehls/Adressensignale CA[3:0] werden entsprechend an die DQ-Anschlussflächen DQ[7, 5, 3, 1] ausgegeben, und die Eingangswerte der Befehls/Adressensignale CA[8:5] werden entsprechend an die DQ-Anschlussflächen DQ[15, 13, 11 und 9] ausgegeben.
  • 10 ist eine Ansicht zur Beschreibung eines in einer Einrichtung oder einem System eingesetzten Befehls/Adressenkalibrierverfahrens gemäß einer weiteren Ausführungsform.
  • 10 ist ein Zeitablaufdiagramm zur Beschreibung eines Befehls/Adressenkalibrierverfahrens in der Speichereinrichtung 30, wobei die Bitorganisation der Daten DQ der Speichereinrichtung 30 x32 ist.
  • Gemäß 10 in Verbindung mit 7 erzeugt die Speichersteuerung 20 das Taktsignal CK für die Speichereinrichtung 30. Die Speichersteuerung 20 gibt einen Befehl zum Übergang in den Befehls/Adressenkalibriermodus (oder eine Instruktion) an die Speichereinrichtung 30 über den Befehls/Adressenmodus 12 aus. Der Befehl zum Übergang in den Befehls/Adressenkalibriermodus kann unter Anwendung der Gegebenheiten des MRS-Befehls eingegeben werden, wie dies hierin in Bezug zu anderen Ausführungsformen beschrieben ist. Die Speichersteuerung 20 sendet den Befehl zum Verlassen des Befehls/Adressenkalibriermodus (oder eine entsprechende Instruktion) über den Befehls/Adressenbus 12. Der Befehl zum Verlassen des Befehls/Adressenkalibriermodus kann unter Anwendung der Gegebenheiten des MRS-Befehls eingespeist werden, die hierin in Bezug auf andere Ausführungsformen beschrieben sind.
  • Zum Zeitpunkt t0 des Taktsignals CK wird der MRW#41-Befehl, der der Befehl zum Übergang in den Befehl/Adressenkalibriermodus ist, über den Befehls/Adressensbus 12 zusammen mit der Aktivierung eines tiefen Logikpegels des Chipauswahlsignals /CS übertragen. Beispielsweise wird der MRW#41-Befehl sowohl an den ansteigenden als auch an den abfallenden Flanken des Taktsignals CK beginnend bei t0 eingespeist. D. h., der gleiche MRW#41-Befehl wird an den ansteigenden und abfallenden Flanken des Taktsignals CK beginnend beim Zeitpunkt t0 eingespeist.
  • Zum Zeitpunkt t1 nach einer Verzögerung entsprechend der Zeitdauer tMRW bezogen auf t0 des Taktsignals CK, an welchem Zeitpunkt der MRW#41-Befehl eingespeist wurde, wird das Taktaktivierungssignal CKE mit einer vorbestimmten Pulsbreite für einen Zyklus des Taktsignals CK aktiviert, wobei gleichzeitig die Aktivierung des tiefen logischen Pegels des Chipauswahlsignals /CS erfolgt, und die Befehls/Adressensignale CAxR und CAxF werden der Reihe nach über den Befehls/Adressenbus 12 übertragen.
  • Die Befehls/Adressensignale CAxR werden an der ansteigenden Flanke des Taktsignals CK zum Zeitpunkt t1 eingespeist, und die Befehls/Adressensignale CAxF werden an der abfallenden Flanke des Taktsignals CK unmittelbar nachfolgend zur abfallenden Flanke des Taktsignals CK nach dem Zeitpunkt t1 eingespeist. Das Befehls/Adressensignal CAxR und das Befehls/Adressensignal CAxF, die über den Befehls/Adressenbus 12 eingespeist werden, können unterschiedliche Signale sein, die eine unterschiedliche Information repräsentieren, etwa eine unterschiedliche Testmusterinformation.
  • Im Kalibriermodus fungiert das Taktaktivierungssignal CKE als ein Lesebefehl der Befehls/Adressensignale CAxR und CAxF entsprechend dem Wert des zweiten Befehls/Adressensignals CA2, das in 5 von der Speichereinrichtung 30 empfangen wird. Während des Befehls/Adressenkalibriermodus (und wenn das Chipauswahlsignal /CS aktiv ist (logisch tiefer Pegel)) interpretiert die Speichereinrichtung eine Aktivierung des Taktaktivierungssignals CKE mit einem logisch tiefen Pegel als einen Befehl, um Signale auf dem Befehls/Adressensignalbus an den nachfolgenden Flanken des Taktsignals CK einzulesen, und somit wird der Wert des Befehl/Adressensignals CAxR oder CAxF, wie es von der Speichereinrichtung 30 empfangen wird, eingelesen, beispielsweise wie dies in 10 gezeigt ist.
  • Beginnend zum Zeitpunkt t3 werden nach einer Verzögerung mit der Zeitdauer tADR ausgehend von einem Zeitpunkt t1 die Werte der Befehls/Adressensignale CAxR und CAxF (wie sie von der Speichereinrichtung interpretiert/eingelesen werden) an die DQ-Anschlussflächen ausgegeben. Zum Zeitpunkt t3 werden die eingespeisten Befehls/Adressensignale CAxR an die geraden DQ-Anschlussflächen ausgegeben und während der unmittelbaren nachfolgenden Taktsignalflanke des Taktsignals CK werden die eingespeisten Befehls/Adressensignale CAxF an die ungeraden DQ-Anschlussflächen ausgegeben.
  • Die Zuordnung zwischen den Befehls/Adressensignalen CAxR und CAxF und den DQ-Anschlussflächen kann auf diverse Arten festgelegt werden. Ein Beispiel der Zuordnung ist in 11 gezeigt, wobei Werte der Befehls/Adressensignale CAxR, die an den ansteigenden Flanken des Taktsignals CK eingespeist werden, an die geraden DQ-Anschlussflächen DQ[2n] ausgegeben werden, wobei n den Wert von 0 bis 9 annehmen kann, um Werte der Befehls/Adressensignale CAxF, die an den abfallenden Flanken des Taktsignals CK eingespeist werden, können an die ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben werden, wobei n den Wert von 0 bis 9 annehmen kann.
  • Als ein weiteres Beispiel der Zuordnung sei angeführt, wobei Ergebnisse der Kalibrierung an den Befehls/Adressensignalen CA[3:0] aus den Befehls/Adressensignalen CAxR, die an den ansteigenden Flanken des Taktsignals CK eingespeist werden, an gerade DQ-Anschlussflächen DQ[2n] ausgegeben werden können, wobei n den Wert von 0 bis 3 annimmt, und wobei ein Wert eines Befehls/Adressensignals CA4 an die DQS-Anschlussfläche DQSO ausgegeben wird, wobei Werte der Befehls/Adressensignale CA[8:5] an die geraden DQ-Anschlussflächen DQ[2n] ausgegeben werden, wobei n den Wert von 4 bis 7 annimmt, und wobei ein Wert des Befehls/Adressensignals CA9 an die DQS-Anschlussfläche DQS1 ausgegeben wird. Werte der Befehls/Adressensignale CA[3:0] aus den Befehls/Adressensignalen CAxF, die an abfallenden Flanken des Taktsignals CK eingespeist werden, können an die ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben werden, wobei n den Wert von 0 bis 3 annimmt, ein Wert des Befehls-Adressensignals CA4 kann an die DQS-Anschlussfläche /DQSO ausgegeben werden, Werte der Befehls/Adressensignale CA[8:5] können an die ungeradzahligen DQ-Anschlussflächen DQ[2n+1] ausgegeben werden, wobei n den Wert von 4 bis 7 annimmt, und ein Wert des Befehls/Adressensignals CA9 kann an die DQS-Anschlussfläche /DQS1 ausgegeben werden.
  • Zum Zeitpunkt t4 wird das Taktaktivierungssignal CKE mit der vorbestimmten Pulsbreite für einen Zyklus des Taktsignals CK aktiviert, wobei dies zusammen mit der Aktivierung des logisch tiefen Pegels des Chipauswahlsignals /CS erfolgt, und die Befehls/Adressensignale CAyR und CAyF, die über den Befehls/Adressenbus 12 übertragen werden, werden in die Speichereinrichtung 30 eingespeist.
  • Die Befehls/Adressensignale CAyR werden an den ansteigenden Flanken des Taktsignals CK zum Zeitpunkt t4 eingespeist und die Befehls/Adressensignale CAyF werden an den abfallenden Flanken des Taktsignals CK eingespeist (bei der unmittelbar nachfolgenden Taktsignalflanke des Taktsignals CK nach dem Zeitpunkt t4 ). Das Befehls/Adressensignal CAyR und das Befehls-Adressensignal CAyF, die über den Befehls/Adressenbus 12 eingespeist werden, können unterschiedliche Signale sein, beispielsweise unterschiedliche Gruppen aus Bits des Testmusters.
  • Im Kalibriermodus fungiert das Taktaktivierungssignal CKE als ein Lesebefehl der Befehls/Adressensignale CAyR und CAyF, und wenn somit das Taktaktivierungssignal CKE mit einem logisch tiefen Pegel aktiviert wird, werden die Werte der Befehls/Adressensignale CAyR und CAyF, die von der Speichereinrichtung 30 empfangen werden, an die geradzahligen DQ-Anschlussflächen ausgegeben, und die ungeraden DQ-Anschlussflächen werden von der Speichereinrichtung 30 mit einem Zeitablauf abhängig von dem Taktsignal CK eingelesen.
  • Nach einer Verzögerung mit der vorbestimmten Zeitdauer tADR ausgehend von dem Zeitpunkt t4 des Taktsignals CK werden die Werte der Befehls/Adressensignale CAyR und CAyF (wie sie von der Speichereinrichtung beginnend zum Zeitpunkt t4 eingelesen werden) an die DQ-Anschlussflächen ausgegeben. D. h., die Befehls/Adressensignale CAyR, wie sie von der Speichereinrichtung 30 aufgenommen werden, werden an gerade DQ-Anschlussflächen ausgegeben und die Befehls/Adressensignale CAyF, wie sie von der Speichereinrichtung 30 aufgenommen werden, werden an die ungeraden DQ-Anschlussflächen ausgegeben.
  • Wenn die Speichereinrichtung 30 die Befehls/Adressensignale CAyR und CAyF an die Speichersteuerung 20 übermittelt, kann die Zuordnung in Bezug auf die DQ-Anschlussflächen auf unterschiedliche Weise festgelegt werden. Als ein Beispiel der Zuordnung gilt: Werte der Befehls/Adressensignale CAyR, die an ansteigenden Flanken des Taktsignals CK eingespeist werden, werden an die geraden DQ-Anschlussflächen DQ[2n] ausgegeben, wobei n den Wert von 0 bis 9 annimmt, um Werte der Befehls/Adressensignale CAyF, die an den abfallenden Flanken des Taktsignals CK eingespeist werden, werden an die ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben, wobei n den Wert von 0 bis 9 annimmt.
  • Ein weiteres Beispiel der Zuordnung ist wie folgt: Werte der Befehls/Adressensignale CA[3:0] aus den Befehls/Adressensignalen CAyR, die an den ansteigenden Flanken des Taktsignals CK eingelesen werden, werden an die geraden DQ-Anschlussflächen DQ[2n] ausgegeben, wobei n den Wert von 0 bis 3 annimmt, ein Wert eines Befehls/Adressensignals CA4 wird an die DQS-Anschlussfläche DQSO ausgegeben, Werte von Befehls/Adressensignalen CA[8:5] werden an die geraden DQ-Anschlussflächen DQ[2n] ausgegeben, wobei n den Wert von 4 bis 7 annimmt, und ein Wert des Befehls/Adressensignals CA9 wird an die DQS-Anschlussfläche DQS1 ausgegeben. Werte der Befehls/Adressensignale CA[3:0] aus den Befehls/Adressensignale CAyF, die an den abfallenden Flanken des Taktsignals CK eingelesen werden, werden an die ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben, wobei n den Wert von 0 bis 3 annimmt, ein Wert des Befehls/Adressensignals CA4 wird an die DQS-Anschlussfläche /DQSO ausgegeben, Werte der Befehls/Adressensignale CA[8:5] werden an die ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben, wobei n den Wert von 4 bis 7 annimmt, und ein Wert des Befehls/Adressensignals CA9 wird an die DQS-Anschlussfläche /DQS1 ausgegeben.
  • Zum Zeitpunkt t5 wird der MRW#42-Befehl, der als ein Befehl zum Verlassen eines Befehls/Adressenkalibriermodus dient, über den Befehls/Adressenbus 12 zusammen mit der Aktivierung des logisch tiefen Pegels des Chipauswahlsignals /CS übermittelt. In diesem Beispiel wird der MRW#42-Befehl sowohl an den ansteigenden als auch an den abfallenden Flanken des Taktsignals CK entsprechend dem Zeitpunkt t5 eingespeist. D. h. es wird der gleiche MRW#42-Befehl an der ansteigenden und der abfallenden Flanke des Taktsignals CK entsprechend dem Zeitpunkt t5 eingespeist.
  • Es gibt viele Möglichkeiten für die Speichereinrichtung 30, die Signale auf dem Befehls/Adressenbus 12 als einen Befehl zu erkennen (anstatt als eine weitere Gruppe aus Testmusterkalibrierinformation für einen neuen Durchlauf). Beispielsweise kann eine vorbestimmte Anzahl an Durchläufen bzw. Zyklen der Testmusterinformation, die der Speichereinrichtung zugeleitet wird, nachdem die Speichereinrichtung 30 erwartet, einen Befehl zu erhalten, vorhanden sein; die Speichereinrichtung 30 kann die Anzahl an Zyklen bzw. Durchläufen der Testmusterinformation zählen, und wenn die Anzahl die vorbestimmte Anzahl erreicht (oder beispielsweise um eins höher oder um eins niedriger ist), erwartet die Speichereinrichtung den Empfang eines Befehls. Alternativ kann die Speichereinrichtung 30 alle Informationen, die über den Befehls/Adressenbus 12 eingelesen werden, überwachen (beispielsweise kann die Befehls/Adressenkalibrierinformation CAR überwacht werden), um einen vorbestimmten Code (beispielsweise einen Befehlscode) zu erkennen, und wenn der vorbestimmte Code erkannt wird (und/oder als der Befehlscode zum Verlassen des Befehls/Adressenkalibriermodus erkannt wird), wird der Kalibriermodus verlassen, oder die Eingangsinformation wird anderweitig als Kalibrierinformation behandelt, die sich aus der Testmusterübertragung während eines Zyklus eines Kalibriermodus ergibt.
  • Nach einer Verzögerung entsprechend der vorbestimmten Zeitdauer tMRZ ausgehend vom Zeitpunkt t5 , an welchem der MRW#42-Befehl eingespeist wird, wird die Ausgabe der kalibrierten Befehls/Adressensignale CAyR an die DQ-Anschlussflächen beendet. Eine Zeitdauer vom Zeitpunkt t0 (an welchem der MRW#41-Befehl, der der Befehl zum Übergang in dem Befehls/Adressenkalibriermodus ist, eingespeist wird) bis zum Zeitpunkt t5 , an welchem der MRW#42-Befehl, der der Befehl zum Verlassen des Befehls/Adessenkalibriermodus ist, eingespeist wird, plus der Zeitdauer tMRZ kann einer CA-Kalibriermodusdauer entsprechen.
  • Obwohl 10 lediglich zwei Gruppen aus Testmustern zeigt, die während der Kalibriermodusdauer bzw. Periode übertragen werden (das Paar CAxR und CAxF und das Paar CAyR und CAyF), können mehr als zwei Gruppen aus Testmustern während einer Kalibrierungsphase übertragen werden. Des weiteren zeigt 10 die Logikfenster der Befehls/Adressenkalibriersignale, die so angeordnet sind, dass der Mittelpunkt der Logikfenster den entsprechenden Taktsignalflanken des Taktsignals CK entspricht. Dies geschieht jedoch lediglich für Beschreibungszwecke. Es ist hierin auch mit eingeschlossen, dass die Steuerung 20 die relative Phase für jedes der Befehls/Adressenkalibriersignale ändert (die die Kalibriertestmuster präsentieren), so dass der zeitliche Verlauf der Taktsignalflanke für viele der Befehls/Adressenkalibriersignale zeitlich verschoben wird (und einem Zeitverlauf entspricht, der verschoben wird - etwa nach außen - in Bezug auf den Mittelpunkt des Logikfensters des Befehls/Adressenkalibriersignals, so dass die Speichereinrichtung 30 den Logikpegel des Befehls/Adressenkalibriersignals in nicht korrekter Weise interpretiert).
  • 11 ist eine Tabelle, in der ein Beispiel zum Beschreiben der Zuordnung zwischen den Befehls/Adressensignalen und den DQ-Anschlussflächen gemäß einer weiteren Ausführungsform gezeigt ist.
  • Gemäß 11 werden Werte der Befehls/Adressensignale CA[9:0], die an den ansteigenden Flanken des Taktsignals CK eingespeist werden, so zugeordnet, dass sie an die geraden DQ-Anschlussflächen DQ[2n] ausgegeben werden, wobei n den Wert von 0 bis 9 annimmt. Werte der Befehls/Adressensignale CA[9:0], die an den anfallenden Flanken des Taktsignals CK eingespeist werden, werden so zugeordnet, dass sie an die ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben werden, wobei n den Wert von 0 bis 9 annimmt. Beispielsweise werden in 1 Werte der Befehls/Adressensignale CAxR, die an den ansteigenden Flanken des Taktsignals CK entsprechend dem Zeitpunkt t1 eingelesen werden, an die geraden DQ-Anschlussflächen DQ[2n] ausgegeben, wobei n den Wert von 0 bis 9 annimmt und es werden Werte der Befehls/Adressensignale CAxF, die an den abfallenden Flanken des Taktsignals eingelesen werden, an den ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben werden, wobei n den Wert von 0 bis 9 annimmt. Werte der Befehls/Adressensignale CAxR, die an den ansteigenden Flanken des Taktsignals CK zum Zeitpunkt t4 eingelesen werden, werden an die geraden DQ-Anschlussflächen DQ[2n] ausgegeben, wobei n den Wert von 0 bis 9 annimmt, und Werte der Befehls/Adressensignale CAxF, die an den abfallenden Flanken des Taktsignals CK eingelesen werden, werden an die ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben, wobei n den Wert von 0 bis 9 annimmt.
  • 12 ist eine Tabelle, die ein weiteres Beispiel zur Beschreibung der Zuordnung zwischen Befehls/Adressensignalen und DQ-Anschlussflächen der Speichereinrichtung 30 gemäß einer weiteren Ausführungsform zeigt. Gemäß 12 werden Werte der Befehls/Adressensignale CA[9:0], die der Speichereinrichtung 30 an den ansteigenden Flanken des Taktsignals CK eingespeist werden (beispielsweise CAxR) so zugeordnet, dass sie an die DQS-Anschlussfläche DQSO und die DQ-Anschlussflächen DQ[8:0] ausgegeben werden. D. h., der Wert des Befehls/Adressensignals CA9 wird an die DQS-Anschlussfläche DQSO ausgegeben, und die Werte der Befehls/Adressensignale CA[8:0] werden an die DQ-Anschlussflächen DQ[8:0] ausgegeben.
  • Werte der Befehls/Adressensignale CA[9:0], die der Speichereinrichtung 30 an den abfallenden Flanken des Taktsignals CK eingespeist werden (beispielsweise CAxF), werden so zugeordnet, dass diese an die DQS-Anschlussfläche DQS1 und die DQ-Anschlussflächen DQ[17:9] ausgegeben werden. D.h., der Wert des Befehls/Adressensignals CA9 wird an die DQS-Anschlussfläche DQS1 ausgegeben und die Werte der Befehls/Adressensignale CA[8:0] werden an die DQ-Anschlussflächen DQ[17:9] ausgegeben.
  • 13 ist ein Zeitablaufdiagramm, das ein Befehls/Adressenkalibrierverfahren in der Speichereinrichtung 30 gemäß einer weiteren Ausführungsform beschreibt. Die Bitorganisation der Daten DQ der Speichereinrichtung 30 ist 16X. In der aktuellen Ausführungsform werden die Befehls/Adressensignale CA[9:0] sowohl an den ansteigenden als auch an den abfallenden Flanken des Taktsignals CK eingelesen, und somit ist jedes Befehls/Adressentestmuster CA[9:0] aus 20 Bits zusammengesetzt. Da dabei die Bitorganisation der Daten DQ der Speichereinrichtung 30 x16 ist, beträgt die Anzahl der DQ-Anschlussflächen 16. Die Anzahl an Befehls/Adressentestmusterbits, die in Bezug auf eine spezielle relative Phase vermittelt werden, die von der Speichersteuerung 20 erzeugt wird, ist größer als die Anzahl an DQ-Anschlussflächen, so dass die DQ-Anschlussflächen nicht in einzigartiger Weise den Befehls/Adressensignalen entsprechen. Als Folge davon können die DQ-Anschlussflächen den Befehls/Adressensignalen zugeordnet werden, die über unterschiedliche Signalleitungen des Befehls/Adressenbusses 12 zu vorbestimmten Zeitintervallen empfangen werden.
  • Gemäß 13 in Verbindung mit 5 erzeugt die Speichersteuerung 20 das Taktsignal CK für die Speichereinrichtung 30. Die Speichersteuerung 20 sendet einen Befehl (oder eine Instruktion) zum Übergang in den Befehl/Adressenkalibriermodus an die Speichereinrichtung 30 über den Befehls/Adressenbus 12. Der Befehl zum Übergang in den Befehls/Adressenkalibriermodus kann das spezielle MRS-Befehlformat verwendet, das hierin beschrieben ist. Die Speichersteuerung 20 überträgt den Befehl zum Verlassen des Befehls/Adressenkalibriermodus über den Befehl/Adressenbus 12. Der Befehl zum Verlassen des Befehls/Adressenkalibriermodus kann das spezielle MRS-Befehlsformat verwenden, das hierin beschrieben ist.
  • Zum Zeitpunkt t0 wird der Befehl zum Übergang in den Befehls/Adressenkalibriermodus über den Befehls/Adressenbus 12 zusammen mit der Aktivierung eines logisch tiefen Pegels des Auswahlsignals /CS übermittelt. Beispielsweise wird ein dritter Modusregister- (MRW#43) Befehl als das Befehls/Adressenkalibrierstartsignal gesendet. Wenn Befehls/Adressensignale CA[9:0] aus 10 Bits über den Befehls/Adressenbus 12 transportiert werden, kann der MRW#44-Befehl ein Modusregistereinstellbefehl sein, der Befehls/Adressensignale CA[3:0] enthält, die angeben, dass der Befehl ein Modusregistereinstellbefehl ist, und der MRW#44-Befehl kann Befehls/Adressensignale CA[9:4] enthalten, die angeben, dass der Modusregistereinstellbefehl ein Befehl zum Übergang in den Kalibriermodus ist.
  • Der MRW#44-Befehl wird sowohl an den ansteigenden als auch den abfallenden Flanken des Taktsignals CK beginnend zum Zeitpunkt t0 eingespeist. D. h., der gleiche MRW#43-Befehl wird an der ansteigenden Flanke des Taktsignals CK zum Zeitpunkt t0 und erneut an der unmittelbar nachfolgenden abfallenden Flanke des Taktsignals CK eingespeist. Dies erfolgt deswegen, weil ein Fehler erzeugt werden kann, wenn eine Speichereinrichtung mit einer hohen Betriebsfrequenz (beispielsweise ein DDR-Betrieb) den MRS-Befehl verfehlt oder falsch interpretiert. Zur Verringerung der Wahrscheinlichkeit des Fehlers wird der gleiche MRW#44-Befehl an der ansteigenden und der abfallenden Flanke des Taktsignals CK entsprechend dem Zeitpunkt t0 eingespeist.
  • Zum Zeitpunkt t1 nach einer Verzögerung mit der vorbestimmten Zeitdauer tMRW ausgehend von dem Zeitpunkt t0 des Taktsignals CK, an welchem der MRW#44-Befehl eingespeist wird, wird das Taktaktivierungssignal CKE mit einer vorbestimmten Pulsbreite für einen Zyklus des Taktsignals CK aktiviert, wobei dies zusammen mit der Aktivierung des logisch tiefen Pegels des Chipauswahlsignals /CS erfolgt, und Befehls/Adressensignale CAxR und CAxF werden über den Befehls/Adressenbus 12 übertragen. Die Zeitdauer tMRW kann eine Modusregistergruppenschreibzykluszeit sein.
  • Die Befehls/Adressensignale CAxR werden an der ansteigenden Flanke des Taktsignals CK zum Zeitpunkt t1 eingelesen, und die Befehls/Adressensignale CAxF werden an der abfallenden Flanke des Taktsignals CK bei der unmittelbar darauf abfallenden Flanke des Taktsignals CK nach dem Zeitpunkt t1 eingelesen. Das Befehls/Adressensignal CAxR und das Befehls/Adressensignal CAxF, die über den Befehls/Adressenbus 12 eingespeist werden, können zueinander unterschiedliche Signale sein. Wenn beispielsweise der Befehls/Adressenbus aus Befehls/Adressensignalen CA[9:0] mit 10 Bits zusammengesetzt ist, können das Befehls/Adressensignal CAxR aus 10 Bits und das Befehls/Adressensignal CAxF aus 10 Bits als unterschiedliche Signale unterschieden werden. Somit können die Befehls/Adressensignale CA[9:0] aus 20 Bits in die Speichereinrichtung 30 über die Befehls/Adressenanschlüsse (etwa Anschlussflächen, Anschlussstifte oder Lothöcker - nicht gezeigt) der Speichereinrichtung 30, die mit dem Befehls/Adressenbus 12 aus 10 Bits verbunden ist, eingespeist werden.
  • Da es ein Bestreben gibt für die Speichereinrichtung 30, dass diese eine große Kapazität aufweist, nehmen der Grad an Integration und die Anzahl der Speicherzellen zu. Wenn die Anzahl an Speicherzellen ansteigt, wird die Anzahl an Adressenbits zum Adressieren der Speicherzellen ebenfalls größer. Die Zunahme der Anzahl an Adressieranschlussstiften führt zu einer Zunahme der Chipgröße. Daher ist ein Verfahren zur Unterdrückung der Zunahme der Anzahl von Adressieranschlussstiften, die in einem Speicherchip erforderlich sind, wünschenswert. Da Befehls/Adressensignale sowohl an der ansteigenden als auch an der abfallenden Flanke eines Taktsignals in der aktuellen Ausführungsform eingelesen werden, kann die Anzahl an Befehls/Adressenanschlussstiften der Speichereinrichtung 30 verringert werden.
  • Während des Befehls/Adressenkalibriermodus fungiert das Taktaktivierungssignal CKE als ein Lesebefehl der Befehls/Adressensignale CAxR und CAxF. Wenn das Taktaktivierungssignal CKE mit einem logisch tiefen Pegel aktiviert wird, werden die Befehls/Adressensignale CAxR und CAxF entsprechend einem Zeitablauf eingelesen, der von dem Taktsignal CK abhängt, und die Ergebnisse davon werden als Datensignal DQ ausgegeben. Somit wird das Taktaktivierungssignal CKE als ein Pseudobefehl verwendet.
  • Nach einer Verzögerung mit der vorbestimmten Dauer tADR ausgehend von dem Zeitpunkt t1 werden die Befehls/Adressensignale CAxR und CAxF, wie sie von der Speichereinrichtung 30 eingelesen werden, als ein Datensignal DQ ausgegeben. Die Zeitdauer tADR kann eine festgelegte Verzögerungszeitdauer von der Aktivierung des Taktaktivierungssignals CKE bis zur Datenausgabe zu den DQ-Anschlussflächen sein.
  • Zum Zeitpunkt t3 wird das kalibrierte Befehls/Adressensignal CAxR, wie es von der Speichereinrichtung 30 eingelesen wird, über die DQ-Anschlussflächen der Speichereinrichtung 30 ausgegeben. Zum Zeitpunkt t4 wird, nachdem das kalibrierte Befehls/Adressensignal CAxR an die DQ-Anschlussfläche für eine vorbestimmte Zeitdauer TADD ausgegeben ist, das kalibrierte Befehls/Adressensignal CAxF, wie es von der Speichereinrichtung 30 eingelesen wird, über die DQ-Anschlussflächen der Speichereinrichtung 30 ausgegeben.
  • Die Zuordnung zwischen den kalibrierten Befehls/Adressensignalen CAxR und CAxF und den DQ-Anschlussflächen kann auf diverse Weisen festgelegt werden. Als ein Beispiel der Zuordnung sei genannt: Werte der Befehls/Adressensignale CAxR, die an ansteigenden Flanken des Taktsignals CK eingelesen werden, können an die DQ-Anschlussflächen DQ[9:0] ausgegeben werden, und dann können die Werte der Befehls/Adressensignale CAxF, die an den abfallenden Flanken des Taktsignals CK eingelesen werden, an die DQ-Anschlussflächen DQ[9:0] ausgegeben werden.
  • Ein weiteres Beispiel der Zuordnung ist wie folgt: Werte der Befehls/Adressensignale CA[4:0] aus den Befehls/Adressensignalen CAxR, die an den ansteigenden Flanken des Taktsignals CK eingelesen werden, werden an die DQ-Anschlussflächen DQ[4:0] ausgegeben und anschließend werden Ergebnisse der Kalibrierung an Befehls/Adressensignalen CA[9:5] ebenfalls an die DQ-Anschlussflächen DQ[4:0] ausgegeben. Werte der Befehls/Adressensignale CA[4:0] aus den Befehls/Adressensignalen CAxF, die an den abfallenden Flanken des Taktsignals CK eingelesen werden, werden an die DQ-Anschlussflächen DQ[9:5] ausgegeben und anschließend werden auch die Ergebnisse der Kalibrierung an den Befehls/Adressensignalen CA[9:5] an die DQ-Anschlussflächen DQ[9:5] ausgegeben.
  • Ein noch weiteres Beispiel der Zuordnung ist wie folgt: Werte von Befehls/Adressensignalen CA[3:9] aus den Befehls/Adressensignalen CAxR, die an den ansteigenden Flanken des Taktsignals CK eingespeist werden, werden an die DQ-Anschlussflächen DQ[3:0] ausgegeben, ein Wert eines Befehls/Adressensignals CA4 wird an eine DQS-Anschlussfläche DQSO ausgegeben, Werte von Befehls/Adressensignalen CA[8:5] werden an die DQ-Anschlussflächen DQ[4:0] ausgegeben und ein Wert eines Befehls/Adressensignals CA9 wird an einer DQS-Anschlussfläche DQS1 ausgegeben. Die Werte der Befehls/Adressensignale CA[3:0] aus den Befehls/Adressensignalen CAxF, die an den abfallenden Flanken des Taktsignals CK eingelesen werden, werden an die DQ-Anschlussflächen DQ[7:4] ausgegeben, ein Wert des Befehls/Adressensignals CA4 wird an eine DQS-Anschlussfläche /DQSO ausgegeben, Werte der Befehls/Adressensignale CA[8:5] werden an die DQ-Anschlussflächen DQ[7:4] ausgegeben, und ein Wert des Befehls/Adressensignals CA9 wird an eine DQS-Anschlussfläche /DQS1 ausgegeben.
  • Beginnend zum Zeitpunkt t4 wird das Taktaktivierungssignal CKE mit der vorbestimmten Pulsbreite für einen Zyklus des Taktsignals CK aktiviert, wobei dies zusammen mit der Aktivierung des tiefen Logikpegels des Chipauswahlsignals /CS erfolgt, und die Befehls/Adressensignale CAyR und CAyF werden über den Befehls/Adressenbus 12 von der Speichersteuerung 20 zu der Speichereinrichtung 30 übertragen.
  • Die Befehls/Adressensignale CAyR werden an der ansteigenden Flanke des Taktsignals CK zum Zeitpunkt t4 eingelesen und die Befehls/Adressensignale CAyF werden bei der unmittelbar nachfolgenden abfallenden Flanke des Taktsignals CK eingelesen. Das Befehls/Adressensignal CAyR und das Befehls/Adressensignal CAyF, die über den Befehls/Adressenbus 12 eingespeist werden, können zueinander unterschiedliche Signale sein.
  • Nach einer Verzögerung entsprechend der vorbestimmten Zeitdauer tADR ausgehend vom Zeitpunkt t4 werden die Befehls/Adressensignale CAyR und CAyF, wie sie von der Speichereinrichtung 30 eingelesen werden, über die DQ-Anschlussflächen an den DQ-Bus 13 ausgegeben. Nachdem die kalibrierten Befehls/Adressensignale CAyR (wie sie von der Speichereinrichtung 30 eingelesen werden) an die DQ-Anschlussflächen ausgegeben sind, werden die kalibrierten Befehls/Adressensignale CAyF (wie sie von der Speichereinrichtung 30 eingelesen werden) ausgegeben.
  • Die Zuordnung zwischen den kalibrierten Befehls/Adressensignalen CAyR und CAyF und den DQ-Anschlussflächen kann auf diverse Arten festgelegt werden. Als ein Beispiel der Zuordnung sei angeführt: Werte der Befehls/Adressensignale CAyR, die an den ansteigenden Flanken des Taktsignals CK eingelesen werden, können an die DQ-Anschlussflächen DQ[9:0] ausgegeben werden, und anschließend können Werte der Befehls/Adressensignale CAyF, die an den abfallenden Flanken des Taktsignals CK eingelesen werden, an die DQ-Anschlussflächen DQ[9:0] ausgegeben werden.
  • Ein weiteres Beispiel der Zuordnung ist wie folgt: Werte der Befehls/Adressensignale CA[4:0] aus den Befehls/Adressensignalen CAxR, die an den ansteigenden Flanken des Taktsignals CK eingelesen werden, werden an die DQ-Anschlussflächen DQ[4:0] ausgegeben, und danach werden Ergebnisse der Kalibrierung an den Befehls/Adressensignalen CA[9:5] ebenfalls an die DQ-Anschlussflächen DQ[4:0] ausgegeben. Werte der Befehls/Adressensignale CA[4:0] aus den Befehls/Adressensignalen CAxF, die an den abfallenden Flanken des Taktsignals CK eingelesen werden, werden an die DQ-Anschlussflächen DQ[9:5] ausgegeben, und anschließend werden die Ergebnisse der Kalibrierung an den Befehls/Adressensignalen CA[9:5] ebenfalls an die DQ-Anschlussflächen DQ[9:5] ausgegeben.
  • Ein noch weiteres Beispiel der Zuordnung ist wie folgt: Werte der Befehls/Adressensignale CA[3:0] aus den Befehls/Adressensignalen CAxR, die an den ansteigenden Flanken des Taktsignals CK eingelesen werden, werden an die DQ-Anschlussflächen DQ[3:0] ausgegeben, ein Wert des Befehls/Adressensignals CA4 wird an die DQS-Anschlussfläche DQSO ausgegeben, Werte der Befehls/Adressensignale CA[8:5] werden an die DQ-Anschlussflächen DQ[4:0] ausgegeben, und ein Wert des Befehls/Adressensignals CA9 wird an die DQS-Anschlussfläche DQS1 ausgegeben. Werte der Befehls/Adressensignale CA[3:0] aus den Befehls/Adressensignalen CAxF, die an den abfallenden Flanken des Taktsignals CK eingespeist werden, werden an die DQ-Anschlussflächen DQ[7:4] ausgegeben, ein Wert des Befehls/Adressensignals CA4 wird an die DQS-Anschlussfläche /DQS0 ausgegeben, Werte der Befehls/Adressensignale CA[8:5] werden an die DQ-Anschlussflächen DQ[7:4] ausgegeben, und ein Wert des Befehls/Adressensignals CA9 wird an die DQS-Anschlussfläche /DQS1 ausgegeben.
  • Zum Zeitpunkt t5 wird der Befehl zum Verlassen des Befehls/Adressenkalibriermodus über den Befehls/Adressenbus 12 zusammen mit der Aktivierung des tiefen Logikpegels des Chipauswahlsignals /CS übermittelt. Beispielsweise wird ein vierter Modusregister-(MRW#44) Befehl als das Befehls/Adressenkalibrierbeendigungssignal übermittelt. Wenn die Befehls/Adressensignale CA[9:0] aus 10 Bits auf dem Befehls/Adressenbus 12 übertragen werden, kann der MRW#44-Befehl durch einen Modusregistereinstellbefehl gesetzt werden, der CA[3:0] enthält, um anzugeben, dass der Befehl ein Modusregistereinstellbefehl ist, und kann Befehls/Adressensignale CA[9:4] enthalten, um anzugeben, dass der Modusregistereinstellbefehl ein Befehl zum Verlassen des Befehls/Adressenkalibriermodus ist.
  • Der MRW#44-Befehl kann sowohl an der ansteigenden als auch der abfallenden Flanke des Taktsignals CK entsprechend dem Zeitpunkt t5 eingespeist werden. D. h., der gleiche MRW#44-Befehl wird sowohl an der ansteigenden als auch an der abfallenden Flanke des Taktsignals CK beginnend zum Zeitpunkt t5 eingelesen. Nach einer Verzögerung mit der vorbestimmten Zeitdauer tMRZ beginnend ab dem Zeitpunkt t5 des Taktsignals CK, an welchem der MRW#44-Befehl eingelesen wird, wird die Ausgabe der kalibrierten Befehls/Adressensignale CAyR über die DQ-Anschlussflächen beendet. Eine Zeitdauer vom Zeitpunkt t0 , an welchem der MRW#41-Befehl eingelesen wird, bis zum Zeitpunkt t5 CK, an welchem der MRW#44-Befehl eingelesen wird, plus der Zeit tMRZ kann eine CA-Kalibrierzeitdauer sein.
  • Obwohl 13 lediglich zwei Gruppen aus Testmustern, die während der Kalibriermodusperiode übertragen werden (das Paar CAxR und CAxF und das Paar CAyR und CAyF), können auch mehr als zwei Gruppen an Testmustern während einer Kalibrierungsperiode übertragen werden. Des weiteren zeigt 13 die Logikfenster der Befehls/Adressenkalibriersignale in einer Weise, in der diese so positioniert sind, dass sie das Zentrum ihrer Logikfenster an den entsprechenden Taktflanken des Taktsignals CK besitzen. Jedoch dient dies nur zum Zwecke der Beschreibung; es ist hierin mit eingeschlossen, dass die Steuerung 20 die relative Phase für jedes der Befehls/Adressenkalibriersignale (die die Kalibriertestmuster repräsentieren) ändert, so dass der Zeitverlauf der Taktsignalflanke CK für viele der Befehls/Adressenkalibriersignale zeitlich verschoben wird (und einen derartigen Zeitverlauf annimmt, der verschoben ist - etwa nach außen - im Hinblick auf den Mittelpunkt des Logikfensters des Befehls/Adressenkalibriersignals, so dass die Speichereinrichtung 30 in nicht korrekter Weise das Befehls/Adressenkalibrierlogiksignal interpretiert).
  • 14 ist eine Tabelle zum Beschreiben eines in einer Einrichtung oder einem System eingesetzten Modusregisterbefehlseinstellverfahrens gemäß einer weiteren Ausführungsform
  • Gemäß 14 werden der MRW#43-Befehl und der MRW#44-Befehl durch das Taktsaktivierungssignal CKE, das Chipauswahlsignal /CS und die Befehls/Adressensignale CA[9:0] gesetzt bzw. festgelegt. Der MRW#43-Befehl kann gesetzt werden, wenn das Taktaktivierungssignal CKE auf einem hohen Logikpegel liegt, das Chipauswahlsignal /CS auf einem tiefen Logikpegel liegt, die Befehls/Adressensignale CA[3:0] auf einem tiefen Logikpegel liegen und die Befehls/Adressensignale CA[9:4] entsprechend auf den folgenden Logikpegeln liegen: H-L-H-L-H-H. D. h., der MRW#43-Befehl kann durch den Wert des Befehls/Adressensignals CA[9:0] von 2BH repräsentiert sein. Der MRW#43-Befehl kann sowohl an der ansteigenden als auch an der abfallenden Flanke des Taktsignals CK gleich sein, wie dies zuvor angegeben ist, es kann jedoch ein unterschiedlicher Wert (etwa das inverse von 2BH) stattdessen zu der Speichereinrichtung 30 übertragen werden.
  • Der MRW#44-Befehl kann gesetzt werden, wenn das Taktaktivierungssignal CKE auf einem logisch hohen Pegel liegt, das Chipauswahlsignal /CS auf einem tiefen Logikpegel liegt, die Befehls/Adressensignale CA[3:0] auf einem logisch tiefen Pegel liegen, und die Befehls/Adressensignale CA[9:4] entsprechend auf den folgenden Logikpegeln liegen: H-L-H-H-L-L. D. h., der MRW#44-Befehl kann in identischer Weise sowohl an der ansteigenden als auch an der abfallenden Flanke des Taktsignals CK gesetzt werden. Dabei können die Befehls/Adressensignale CA[9:4] als Modusregistereinstelladressen MA[5:0] verwendet werden.
  • 15 ist ein Diagramm, das ein Beispiel zur Beschreibung der Zuordnung zwischen Befehls/Adressensignalen und DQ-Anschlussflächen der Speichereinrichtung 30 gemäß einer weiteren Ausführungsform zeigt.
  • Gemäß 15 können Werte des Befehls/Adressensignale CA[9:0], die an den ansteigenden Flanken des Taktsignals CK eingespeist werden, so zugeordnet werden, dass sie an die DQ-Anschlussflächen der Speichereinrichtung 30 DQ[9:0] ausgegeben werden. Danach können Ergebnisse der Kalibrierung an den Befehls/Adressensignalen CA[9:0], die an den abfallenden Flanken des Taktsignals CK eingelesen werden, so zugeordnet werden, dass sie an die DQ-Anschlussflächen DQ[9:0] ausgegeben werden. Beispielsweise werden in 13 die Werte der Befehls/Adressensignale CAxR, die an den ansteigenden Flanken des Taktsignals CK entsprechend der Zeit t1 eingelesen werden, so zugeordnet, dass sie an die DQ-Anschlussflächen DQ[9:0] ausgegeben werden, und anschließend werden die Werte der Befehls/Adressensignale CAxF, die an den abfallenden Flanken des Taktsignals CK entsprechend dem Zeitpunkt t1 eingelesen werden, so zugeordnet, dass sie an die DQ-Anschlussflächen DQ[9:0] ausgegeben werden. Die Werte der Befehls/Adressensignale CAyR, die an den ansteigenden Flanken des Taktsignals CK entsprechend der Zeit t4 eingelesen werden, werden so zugeordnet, dass sie an die DQ-Anschlussflächen DQ[9:0] ausgegeben werden, und dann werden die Werte der Befehls/Adressensignale CAyF, die an den abfallenden Flanken des Taktsignals CK entsprechend dem Zeitpunkt t4 eingelesen werden, so zugeordnet, dass sie an die DQ-Anschlussflächen DQ[9:0] ausgegeben werden.
  • 16 ist eine Ansicht, die ein weiteres Beispiel zum Beschreiben der Zuordnung zwischen Befehls/Adressensignalen und DQ-Anschlussflächen der Speichereinrichtung 30 gemäß einer weiteren Ausführungsform zeigt.
  • Gemäß 16 werden Bereiche der Werte der Befehls/Adressensignale CA[9:0], die an den ansteigenden Flanken des Taktsignals CK eingelesen werden, sequenziell so zugeordnet, dass sie an die DQ-Anschlussflächen DQ[4:0] zu vorbestimmten Zeitintervallen ausgegeben werden. Bereiche der Werte der Befehls/Adressensignale CA[9:0], die an den abfallenden Flanken des Taktsignals CK eingelesen werden, werden sequenziell so zugeordnet, dass sie an die DQ-Anschlussflächen DQ[5:9] zu vorbestimmten Zeitintervallen ausgegeben werden.
  • Beispielsweise werden in 13, nachdem die Werte der Befehls/Adressensignale CA[9:0] der Befehls/Adressensignale CAxR und CAxF entsprechend an der ansteigenden bzw. der abfallenden Flanke des Taktsignals CK zum Zeitpunkt t1 eingelesen werden, die Werte CA[4:0] von CAxR (in der eingegebenen Form) entsprechend über die DQ-Anschlussflächen DQ[4:0] ausgegeben, woran sich zu einer späteren Zeit die Ausgabe der Werte CA[0:5] von CAxR (in der eingelesenen Form) anschließt, die entsprechend über die DQ-Anschlussflächen DQ[4:0] ausgegeben werden. Daraufhin werden die Werte der Befehls/Adressensignale CA[4:0] von CAxF (in der eingegebenen Form) über die DQ-Anschlussflächen DQ[9:5] ausgegeben, woran sich die Ausgabe der Werte der Befehls/Adressensignale CA[9:5] von CAxF (in der eingelesenen Weise) über die DQ-Anschlussflächen DQ[9:5] anschließt.
  • 17 ist eine Ansicht, die ein weiteres Beispiel der Zuordnung zwischen den Befehls/Adressensignalen und den DQ-Anschlussflächen gemäß einer weiteren Ausführungsform zeigt.
  • Gemäß 17 werden Bereiche der Eingangswerte der Befehls/Adressensignale CA[9:0], die an den ansteigenden Flanken des Taktsignals CK eingelesen werden, sequenziell an die DQS-Anschlussflächen DQSO und DQS1 und an die DQ-Anschlussflächen DQ[3:0] ausgegeben. Beispielsweise werden die Werte der Befehls/Adressensignale CA[3:0] von CAxR über die DQ-Anschlussflächen DQ[3:0] ausgegeben, wobei der Wert des Befehls/Adressensignals CA4 von CAxR über die DQS-Anschlussfläche DQSO ausgegeben wird. Daraufhin werden die Werte der Befehls/Adressensignale CA[8:5] von CAxR über die DQ-Anschlussflächen DQ[3:0] ausgegeben, wobei der Wert des Befehls/Adressensignals CA9 über die DQS-Anschlussfläche DQS1 ausgegeben wird.
  • Bereiche der Eingangswerte der Befehls/Adressensignale CA[9:0], die an den abfallenden Flanken des Taktsignals CK eingelesen werden, können sequenziell an die DQS-Anschlussflächen /DQS0 und /DQS1 und die DQ-Anschlussflächen DQ[7:4] ausgegeben werden. Beispielsweise werden nach der Ausgabe der Bereiche von CAxR, wie dies zuvor beschrieben ist, die Werte der Befehls/Adressensignale CA[3:0] von CAxF über die DQ-Anschlussflächen DQ[7:4] ausgegeben, der Wert des Befehls/Adressensignals CA4 von CAxF wird über die DQS-Anschlussfläche /DQS0 ausgegeben, die Werte der Befehls/Adressensignale CA[8:5] von CAxF werden über die DQ-Anschlussflächen DQ[7:4] ausgegeben, und der Wert des Befehls/Adressensignals CA9 von CAxF wird über die DQS-Anschlussfläche /DQS1 ausgegeben.
  • 18 ist eine Ansicht eines in einer Einrichtung oder einem System eingesetzten anschaulichen Befehls/Adressenkalibriervorgangs gemäß einer weiteren Ausführungsform. 18 ist ein Zeitablaufdiagramm, das ein Befehls/Adressenkalibrierverfahren in der Speichereinrichtung 30, die in 5 gezeigt ist, beschreibt, wobei die Bitorganisation der Daten DQ der Speichereinrichtung 30 16X ist. Das in der 18 dargestellte Verfahren kann das gleiche sein, wie das zuvor mit Bezug zu 10 beschriebene Verfahren oder dessen Alternativen, mit der Ausnahme, dass es sich in der Ausgabe der Befehls/Adressenkalibrierinformation von der Speichereinrichtung 30 an die Speichersteuerung 20 unterscheidet. Zusätzlich zeigt 18 eine Option der Verwendung des speziellen Beispiels von MRW#43 als einen Befehl zum Übergang in den Befehls/Adressenkalibriermodus und des speziellen Beispiels von MRW#44 als einen Befehl zum Verlassen des Befehls/Adressenkalibriermodus. Da der Zeitablauf bzw. die Zeitsteuerung und die Funktionsweise des Speichersystems 10 der Ausführungsform aus 10 und dessen Alternativen bereits zuvor beschrieben sind, wird eine wiederholte Beschreibung der gemeinsamen Merkmale der Ausführungsformen der 10 und 18 hierin nicht mehr angegeben. Die Zuordnung zwischen den eingespeisten Befehls/Adressensignalen CAxR und CAxF und den DQ-Anschlussflächen kann unterschiedlich festgelegt werden. Als Beispiel sei genannt, dass Bereiche von Werten der Befehls/Adressensignale CAxR, die an den ansteigenden Flanken des Taktsignals CK eingelesen werden, sequenziell an die geraden DQ-Anschlussflächen DQ[2n] zu vorbestimmten Zeitintervallen ausgegeben werden können, und dass Bereiche von Werten der Befehls/Adressensignale CAxF, die an den abfallenden Flanken des Taktsignals CK eingelesen werden, sequenziell an die ungeraden DQ-Anschlussflächen DQ[2n+1] zu vorbestimmten Zeitintervallen ausgegeben werden können, wobei n einen Wert von 0 bis 4 annimmt. Ein Beispiel diesbezüglich ist mit Bezug zu 19 beschrieben.
  • Ein weiteres Beispiel der Zuordnung ist wie folgt: Die Werte der Befehls/Adressensignale CA[3:0] von CAxR, die an den ansteigenden Flanken des Taktsignals CK eingelesen werden, werden entsprechend an die geraden DQ-Anschlussflächen DQ[2n] ausgegeben, wobei n den Wert von 3 bis 9 annimmt, während der Wert des Befehls/Adressensignals CA4 von CAxR an die DQS-Anschlussfläche DQSO ausgegeben wird, während die Werte der Befehls/Adressensignale CA[8:5] von CAxR entsprechend an die geraden DQ-Anschlussflächen DQ[2n] ausgegeben werden, wobei n den Wert von 8 bis 5 annimmt, und wobei der Wert des Befehls/Adressensignals CA9 von CAxR an die DQS-Anschlussfläche DQS1 ausgegeben wird. Gleichzeitig werden die Werte der Befehls/Adressensignale CA[3:0] von CAxF entsprechend an die ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben, wobei n den Wert von 3 bis 9 annimmt, während der Wert des Befehls/Adressensignals CA4 von CAxF an die DQS-Anschlussfläche /DQS0 ausgegeben wird, wohingegen die Werte der Befehls/Adressensignale CA[8:5] von CAxF entsprechend an die ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben werden, wobei n den Wert von 8 bis 5 annimmt, und wobei der Wert des Befehls/Adressensignals CA9 an die DQS-Anschlussfläche /DQS1 ausgegeben wird. In dieser Ausführungsform und in allen anderen Ausführungsformen, die hierin beschrieben sind, kann die Zuordnung und die Ausgabe der anderen Werte der Befehls/Adressensignale, die weiteren Kalibrierzyklen entsprechen (beispielsweise andere CAnR und CAnF, etwa CANYR und CANYF), zu bzw. an die Ausgänge der Speichereinrichtung in einer Weise erfolgen, wie dies zuvor mit Bezug zu CAxR und CAxF beschrieben ist, obwohl dies nicht notwendiger Weise der Fall sein muss. Obwohl ferner die Zuordnung und die Ausgabe zuvor in Bezug auf die Anschlüsse (beispielsweise Anschlussflächen, Anschlussstifte, Lothöcker, etc.) der Speichereinrichtung 30 beschrieben sind, sind für alle hierin beschriebenen Ausführungsformen diese Beschreibungen auch in gleicher Weise auf zugehörige Busse und Signalleitungen anwendbar, die eine Kommunikation zwischen der Speichereinrichtung 30 und der Speichersteuerung 20 ermöglichen, sowie auch auf die Anschlüsse (Anschlussflächen, Anschlussstifte, Lothöcker, etc.) der Speichersteuerung. Beispielsweise umfasst eine Beschreibung einer Ausgabe einer gewissen Befehlsadresseninformation (oder von Werten) an gerade DQ-Anschlussflächen der Speichereinrichtung 30 in einer gewissen Ausführungsform auch das Übertragen dieser Befehls/Adresseninformation (oder der Werte) über entsprechende gerade DQ-Leitungen des DQ-Busses 13 und umfasst den Empfang mittels der Speichersteuerung 20 über entsprechende gerade DQ-Anschlüsse.
  • 19 ist eine Ansicht, in der ein Beispiel der Zuordnung zwischen Befehls/Adressensignalen und DQ-Anschlussflächen gemäß einer Ausführungsform gezeigt ist.
  • Gemäß 19 werden Bereiche der Werte der Befehls/Adressensignale CA[9:0], die an den ansteigenden Flanken des Taktsignals CK eingelesen werden, sequenziell an die geraden DQ-Anschlussflächen DQ[2n] ausgegeben, wobei n den Wert von 0 bis 4 annimmt. Teile der Werte der Befehls/Adressensignale CA[9:0], die an den abfallenden Flanken des Taktsignals CK eingelesen werden, werden sequenziell an die ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben, wobei n den Wert von 0 bis 4 annimmt. Beispielsweise können in 10 die Werte der Befehls/Adressensignale CA[0:4] von CAxR, die an den ansteigenden Flanken des Taktsignals CK entsprechend dem Zeitpunkt t1 eingelesen werden, an die geraden DQ-Anschlussflächen DQ[2n] ausgegeben werden, während die Werte der Befehls/Adressensignale CA[0:4] von CAxF, die an den abfallenden Flanken des Taktsignalks CK eingelesen werden, an die ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben werden, wobei n den Wert von 0 bis 4 annimmt. Zu einer darauffolgenden Zeit (die unmittelbar nach dieser Ausgabe auftreten kann) können die Werte der Befehls/Adressensignale CA[5:0] von CAxR an die geraden DQ-Anschlussflächen DQ[2n] ausgegeben werden und die Werte der Befehls/Adressensignale CA[5:9] von CAxF können an die ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben werden, wobei n den Wert 0 bis 4 annimmt. Zu einer späteren Zeit kann Kalibrierungsinformation, die mit anderen Kalibrierzyklen verknüpft ist, in einer ähnlichen Weise ausgegeben werden, etwa CAyF und CAyR, wie dies mit Bezug zu 10 beschrieben ist.
  • 20 ist eine Ansicht, die ein weiteres Beispiel zur Beschreibung der Zuordnung zwischen Befehls/Adressensignalen und DQ-Anschlussflächen gemäß einer Ausführungsform zeigt.
  • Gemäß 20 können die Werte der Befehls/Adressensignale CA[9:0], die an den ansteigenden Flanken des Taktsignals CK eingelesen werden (beispielsweise CAxR) so zugeordnet werden, dass diese an die DQS-Anschlussflächen DQSO und DQS1 und an die geraden DQ-Anschlussflächen DDQ[2n] ausgegeben werden, wobei n den Wert von 0 bis 3 annimmt. Beispielsweise werden die Werte der Befehls/Adressensignale CA[0:3] von CAxR an die geraden DQ-Anschlussflächen DQ[2n] ausgegeben, während der Wert des Befehls/Adressensignals CAxR an die DQS-Anschlussfläche DQSO ausgegeben wird (wobei n den Wert von 0 bis 3 annimmt). Anschließend werden die Werte der Befehls/Adressensignale CA[5:8] von CAxR an die geraden DQ-Anschlussflächen DQ[2n] ausgegeben, während der Wert des Befehls/Adressensignals CA9 von CAxR an die DQS-Anschlussfläche DQS1 ausgegeben wird (wobei n den Wert von 0 bis 3 annimmt).
  • Die Werte der Befehls/Adressensignale CA[9:0], die an den abfallenden Flanken des Taktsignals CK eingelesen werden (beispielsweise CAxF), können so zugeordnet werden, dass sie an die DQS-Anschlussflächen /DQS0 und /DQS1 und an die ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben werden, wobei n den Wert von 0 bis 3 annimmt. Beispielsweise werden die Werte der Befehls/Adressensignale CA[0:3] von CAxF an die ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben, während der Wert des Befehls/Adressensignals CA4 von CAxF an die DQS-Anschlussfläche /DQS0 ausgegeben wird. Daraufhin werden die Werte der Befehls/Adressensignale CA[5:8] von CAxF an die ungeraden DQ-Anschlussflächen DQ[2n+1] ausgegeben, während der Wert des Befehls/Adressensignals CA9 von CAxF an die DQS-Anschlussfläche /DQS1 ausgegeben wird. Die Ausgabe von CA[4:0] von CAxR und die Ausgabe von CA[4:0] von CAxF können gleichzeitig erfolgen. Die Ausgabe von CA[5:9] von CAxR und von CA[5:9] von CAxF kann ebenfalls gleichzeitig erfolgen. Zu einer späteren Zeit kann die Kalibrierinformation, die mit anderen Kalibrierzyklen verknüpft ist, in einer ähnlichen Weise ausgegeben werden, etwa für CAyF und CAyR, wie sie mit Bezug zu 10 beschrieben sind.
  • 21 ist eine Blockansicht, die ein weiteres Beispiel eines Speichersystems zeigt, das verwendet werden kann, um eine oder mehrere CA-Kalibrierausführungsformen, wie sie hierin beschrieben sind, zu implementieren.
  • Gemäß 21 unterscheidet sich das Speichersystem 40 von dem in 5 gezeigten Speichersystem 10 dahingehend, dass die Befehls/Adressenkalibrierinformation CAR (das phasenjustierte Kalibriersignal CASP2 von der Steuerung 50, wie es von der Speichereinrichtung 60 interpretiert wird) der Speichersteuerung 50 über einen separaten Kalibrierbus CA_CAL15 anstatt über den DQ-Bus 13 zugeleitet wird. Der Kalibrierbus CA_CAL15 kann auch vorgesehen sein, die empfangene Befehls/Adresseninformation CAR während des Kalibriermodus zu übertragen. Wenn der Kalibriermodus nicht eingestellt ist (während des normalen Betriebs) kann der Kalibrierbus CA_CAL15 für eine weitere Funktion verwendet werden, oder er kann ungenutzt bleiben. Beispielsweise kann der Kalibrierbus CA_CAL15 verwendet werden, um DQ-Kalibrierinformation von der Speichereinrichtung 60 zur Speichersteuerung 50 während eines DQ-Buskalibriermodus zu übertragen. Die DQ-Kalibrierung kann in gleicher Weise erfolgen, wie dies zuvor mit Bezug zu einer beliebigen CA-Kalibrierausführungsformen beschrieben ist, und die DQ-Kalibrierinformation kann gleich sein zu der CA-Kalibrierinformation mit der Ausnahme, dass die Kalibrierung mit Kalibriersignalen ausgeführt wird, die über den DQ-Bus übertragen werden, so dass eine wiederholte Beschreibung hier nicht erfolgt. Daher können andere Signale über eine DQ-Signalleitung und eine DQS-Signalleitung, die zusätzliche Leitungen sind, während der Kalibrierung von Befehls/Adressensignalen übertragen werden, wodurch die Effizienz verbessert wird. Um eine wiederholte Beschreibung zu vermeiden, wird eine detaillierte Beschreibung der in Bezug zu 5 identischen Komponenten nicht angegeben.
  • In der Speichersteuerung 50 erzeugt der Taktgenerator 201 ein Taktsignal CK, um das Taktsignal CK der Speichersteuerung 60 über die Taktsignalleitung 11 zur Verfügung zu stellen. Der CA-Sender 203 stellt die Phase oder den Zeitablauf des anfänglichen Befehls/Adressensignals CASP1 in Abhängigkeit von dem Steuersignal CTRL der Phasen/Zeitsteuerung 208 ein, um das phasenjustierte Befehls/Adressensignal CASP2 zu erzeugen.
  • In der Speichereinrichtung 60 empfängt der CA-Empfänger 304 das phasenjustierte Befehls/Adressensignal CASP2 entsprechend einem Zeitablauf, der von dem internen Taktsignal ICK abhängt und durch das Taktaktivierungssignal CKE und durch das Chipauswahlsignal /CS aktiviert ist, um die Befehls/Adressenkalibrierinformation CAR zu erzeugen. Die Befehls/Adressenkalibrierinformation CAR wird von der Speichereinrichtung 60 der Speichersteuerung 50 über den Kalibrierbus CA_CAL15 zugeleitet. Über den Kalibrierbus CA_CAL15 wird die Befehls/Adressenkalibrierinformation CAR dem Komparator 206 der Speichersteuerung 50 zugeleitet.
  • Der Komparator 206 der Speichersteuerung 50 vergleicht die gesendete Befehls/Adresseninformation CAS (die Daten der Information des phasenjustierten Befehl/Adressensignals CASP2 sein kann - die gleich sein kann zu der Information des anfänglichen Befehls/Adressensignals CASP1 ) mit der empfangenen Befehls/Adressenkalibrierinformation CAR, um das Signal für erfolgreichen Durchlauf P oder das Fehlersignal F zu erzeugen. Die Phasen/Zeitsteuerung 208 erzeugt das Steuersignal CTRL, das eine Phasenverschiebung des phasenjustierten Befehls/Adressensignals CASP2 instruiert entsprechend dem Signal für erfolgreichen Durchlauf P oder entsprechend dem Fehlersignal F, das von dem Komparator 206 erzeugt wird. Der CA-Sender 203 erzeugt das phasenjustierte Befehls/Adressensignal CASP2 entsprechend dem Steuersignal CTRL. Während einer Kalibrierung der Befehls/Adressenkommunikation zwischen der Speichereinrichtung 60 und der Speichersteuerung 50 werden mehrere Zyklen mit Sendung von phasenjustierten Befehls/Adressensignalen CASP2 , wovon jedes eine unterschiedliche eingestellte Phase in Bezug auf das Taktsignal CK aufweist, ausgeführt, und die optimale relataive Phase zwischen dem Taktsignal CK und dem von der Speichersteuerung 50 zu der Speichereinrichtung 60 gesendeten Befehls/Adressensignalen wird auf der Grundlage mehrerer Bestimmungen im Hinblick auf den erfolgreichen Durchlauf P und einen Fehler F durchgeführt, wie dies auch zuvor mit Bezug zu anderen Ausführungsformen beschrieben ist (etwa jene, in denen die Speichersteuerung 20 und die Speicher 36 aus 5 beschrieben sind). Beispielsweise bestimmt durch Wiederholung des CA-Kalibrierzyklus die Phasen/Zeitsteuerung 208 der Speichersteuerung 50 eine optimale relative Phase des Taktsignals CK mit einer, mehreren oder allen Befehls/Adressensignalen, um das Einlesen durch die Speichereinrichtung 60 an der Mitte des Fensters des Befehls/Adressensignals CA auszulösen bzw. zu triggern (beispielsweise durch Zwischenspeichern). Somit empfängt die Speichereinrichtung 60 das Befehls/Adressensignal CA, für das die Mitte eines effektiven Fensters der ansteigenden und abfallenden Flanke des Taktsignals CK entspricht, wobei diese die ansteigenden und abfallenden Flanken sowohl des Taktsignals CK als auch des Taktsignals CKB sein können.
  • Wie in anderen hierin beschriebenen Ausführungsformen kann die Kalibrierung für eine einzelne Befehls/Adressensignalleitung CA ausgeführt werden (wobei diese Kalibrierung verwendet werden kann, um eine einzelne optimale relative Phase für alle Signalleitungen eines Befehls/Adressenbusses 12 zu bestimmen), oder die Kalibrierung kann für einige aber nicht alle Befehls/Adressensignalleitungen des Befehls/Adressenbusses 12 ausgeführt werden oder kann für alle Befehls/Adressensignalleitungen des Befehls/Adressenbusses 12 (entweder einzeln oder als Gruppe) ausgeführt werden. Die Ergebnisse können verwendet werden, um die relative Phase zwischen dem Taktsignal CK und den Signalleitungen des Befehls/Adressenbusses 12 (entweder einzeln oder als Gruppe) auszuführen. Die Ergebnisse können verwendet werden, um die relative Phase zwischen dem Taktsignal CK und den Signalleitungen des Befehls/Adressenbusses 12 als einzelne Gruppe (beispielsweise alle Signalleitungen des Befehlsadressenbusses senden Signale mit der gleichen optimalen relativen Phase in Bezug zu dem Taktsignal CK) oder mehrere Gruppen (d. h. jede der Gruppen aus Signalleitungen des Befehls/Adressenbusses 12 besitzt eine entsprechende optimale relative Phase, die durch die Speichersteuerung 50 bestimmt ist und die gemeinsame Schaltungen aufweisen können, um die derartige bestimmte optimale relative Phase während des Normalbetriebs zu erreichen - etwa die CA-Phasen/Zeitsteuerung 20), oder individuell zu bestimmen und zu steuern (beispielsweise besitzt jede der Signalleitungen des Befehls/Adressenbusses 12 eine entsprechende optimale relative Phase, die durch die Speichersteuerung 50 bestimmt ist, und kann eine zugeordnete (nicht gemeinsam genutzte Schaltung) aufweisen, um eine derartig bestimmte optimale relative Phase während des Normalbetriebs zu erhalten, etwa eine zugeordnete CA-Phasen/Zeitsteuerung 208).
  • 22 ist eine Blockansicht, in der ein weiteres Beispiel eines Speichersystems gezeigt ist, das verwendet werden kann, um eine oder mehrere Befehls/Adressenkalibrierausführungsformen, wie sie hierin beschrieben sind, zu implemontieren.
  • Gemäß 22 umfasst ein Speichersystem 70 eine Speichersteuerung 80 und eine Speichereinrichtung 90. Die Speichersteuerung 80 umfasst einen Taktgenerator 801, einen Befehls/Adressen- (CA) Generator 802, eine CA-Erzeugungsreferenzeinheit 803, eine Registereinheit 804, einen Komparator 806, eine Phasen/Zeitsteuerung 808 und Dateneingabe/Ausgabeeinheiten 810 und 812. Die Speichersteuerung 80 liefert das Taktsignal CK, das von dem Taktgenerator 801 erzeugt wird, an die Speichereinrichtung 90 über die Taktsignalleitung 11.
  • Das Speichersystem 70 umfasst zusätzlich eine CA-Referenzsignalleitung CA_Ref16. Die CA-Referenzsignalleitung CA_Ref16 überträgt ein Signal CA_REFS und empfängt eine CA-Referenzkalibrierinformation C_RefR im CA-Kalibriermodus der Befehls/Adressen-CA-Kommunikationen zwischen der Speichersteuerung 80 und der Speichereinrichtung 70. Die CA-Referenzkalibrierinformation CA_RefR wird dem CA_Ref-Komparator 806 zugleitet, um ein Ergebnis (beispielsweise erfolgreicher Durchlauf P oder Fehler F) eines Zyklus der CA-Kalibrierung zu bestimmen, wobei das Ergebnis der Phasen/Zeitsteuerung 808 zur Verfügung gestellt wird, um die relative Phase oder die Zeitsteuerung des Befehls/Adressensignals CA in Bezug auf das Taktsignal CK einzustellen, indem ein Steuersignal CTRL an den CA-Generator 802 geliefert wird. Da eine CA-Referenzsignalleitung CA_Ref16 vorgesehen ist, kann die Kalibrierung der Befehls/Adressen-CA-Kommunikationen gleichzeitig mit der Übertragung des oder der Befehls/Adressensignale CA über den Befehls/Adressenbus 12 erfolgen.
  • Der CA-Generator 802 erzeugt ein CA-Signal mit einer Phase und einem Zeitverlauf, die bestimmt (möglicherweise eingestellt) sind in Reaktion auf das Steuersignal CTRL, und der Generator übermittelt das Signal an die Speichereinrichtung 90 über den Befehls/Adressenbus 12. Die CA-Erzeugungsreferenzeinheit 803 kann identisch zu dem CA-Generator 802 ausgebildet sein (beispielsweise den gleichen Schaltungsaufbau besitzen, wobei die gleichen Einheitszellen aus einer Zellenbibliothek verwendet sind), und die Einheit erzeugt das gesendete Befehls/Adressenreferenzsignal CA_RefS. Das gesendete Befehls/Adressenreferenzsignal CA_RefS kann gleich sein zu oder vollständig unabhängig von dem Befehls/Adressensignal CA, das von dem CA-Generator 802 erzeugt wird. Das gesendete Befehls/Adressenreferenzsignal CA_RefS kann mit einer Phase erzeugt werden, die durch das Steuersignal CTRL bestimmt ist, das von der CA-Phasen/Zeitsteuerung 808 bereitgestellt wird (oder abgeleitet wird von Information, die von der CA-Phasen/Zeitsteuerung 808 bereitgestellt wird). Die Phase des gesendeten Befehls/Adressenreferenzsignals CA_RefS, das durch das Steuersignal CTRL gesteuert ist, kann das gleiche sein wie die Phase eines CA-Signals oder mehrerer CA-Signale, die von dem CA-Generator 802 ausgegeben werden.
  • Das gesendete Befehls/Adressenreferenzsignal CA_RefS wird der Registereinheit 804 zugeleitet, um die Information, die durch das gesendete Befehls/Adressenreferenzsignal CA_RefS repräsentiert ist, zu speichern. Das gesendete Befehls/Adressenreferenzsignal CA_RefS wird auf der CA-Referenzsignalleitung CA_Ref16 bereitgestellt, die das gesendete Befehls/Adressenreferenzsignal CA_RefS an die Speichereinrichtung 90 überträgt.
  • Die Registereinheit 804 speichert die Information, die durch das gesendete Befehls/Adressenreferenzsignal CA_RefS repräsentiert ist. Der Komparator 806 vergleicht die Information des gesendeten Befehls/Adressenreferenzsignals CA_RefS, das in der Registereinheit 804 gespeichert ist, mit der empfangenen Befehls/Adressenreferenzkalibrierinformation CA_RefR, die von der Speichereinrichtung 90 über die Dateneingabeeinheit 810 der Speichersteuerung 80 empfangen wird. Der Komparator 804 vergleicht Information des gesendeten Befehls/Adressenreferenzsignals CARefs, die in dem CA_Ref-Register 804 gespeichert ist, mit der empfangenen Befehls/Adressenreferenzkalibrierinformation CA_RefR, um das Signal für erfolgreichen Durchlauf P oder das Fehlersignal F zu erzeugen. In einer Weise, die gleich ist zu der, wie sie hierin in Bezug zu anderen Ausführungsformen beschrieben ist, wird die Erzeugung des Signals für den erfolgreichen Durchlauf P oder das Fehlersignal F für den Zyklus der Befehls/Adressenkommunikationskalibrierung ausgeführt (jeder Zyklus entspricht einer Übertragung eines CA_RefS mit einer speziellen Phase), und die Gruppe der Signale für erfolgreichen Durchlauf P und einen Fehler F, die während des Befehls/Adressenkommunikationskalibriermodus erzeugt werden, werden verwendet, um eine optimale relative Phase zwischen Befehls/Adressensignalen oder einzelnem Signal, das über den CA-Bus 12 übertragen wird, und dem Taktsignal CK zu bestimmen.
  • Beispielsweise erzeugt die Phasen/Zeitsteuerung 808 das Steuersignal CTRL, das eine Phasenverschiebung des Befehls/Adressensignals CA anordnet, gemäß der Gruppe aus Signalen für einen erfolgreichen Durchlauf P oder einem Fehler F, die von dem Komparator 808 während des Kalibriermodus erzeugt werden. Das Steuersignal CTRL wird verwendet, um die relative Phase oder Zeitsteuerung des Befehls/Adressensignals CA und des Taktsignals CK zu bestimmen (beispielsweise einzustellen oder beizubehalten), und um das phasenjustierte Befehls/Adressensignal CA zu erzeugen, das über dem Befehls/Adressenbus 12 übertragen wird.
  • Die Dateneingabeeinheit 810, die ein Eingangspuffer und/oder ein Verstärker sein kann, empfängt die empfangene Befehls/Adressenreferenzkalibrierinformation CA_RefR von der Speichereinrichtung 90 über die CA-Referenzsignalleitung CA_Ref16 und liefert die empfangene Befehls/Adressenreferenzkalibrierinformation CA_RefR an den Komparator 806. Die Datenausgabeeinheit 812, die ein Ausgangspuffer und/oder ein Verstärker sein kann, empfängt das gesendete Befehls/Adressenreferenzsignal CA_RefS, das von der CA-Erzeugungsreferenzeinheit 803 erzeugt wird, und sendet das gesendete Befehls/Adressenreferenzsignal CA_RefS an die CA-Referenzsignalleitung CA_Ref16.
  • Die Speichereinrichtung 90 enthält einen Taktpuffer 902, einen CA-Empfänger 904, einen CA-Referenzempfänger 906 und Eingabe/Ausgabeeinheiten 908 und 910 (die entsprechend Eingangspuffer oder Ausgangspuffer und/oder Verstärker sind). Der Taktpuffer 902 empfängt das Taktsignal CK, das über die Taktsignalleitung 11 gesendet wird, um das interne Taktsignal ICK zu erzeugen. Das interne Taktsignal ICK kann denselben Zeitablauf (beispielsweise Phase und Tastgrad) wie das externe Taktsignal CK aufweisen, oder diese Signale können unterschiedlich sein (in der Phase und/oder im Tastgrad, um ein Beispiel zu nennen). Der CA-Empfänger 904 empfängt das Chipauswahlsignal /CS und das Taktaktivierungssignal CKE und das bzw. die Befehls/Adressensignal- bzw. Signale CA, die über den Befehls/Adressenbus 12 gesendet werden. Das Taktaktivierungssignal CKE kann als ein Pseudobefehl verwendet werden, der als ein Lesebefehl des Befehls/Adressensignals CA, das über den Befehls/Adressenbus 12 gesendet wird, fungiert, wie dies hierin beschrieben ist. Der CA-Empfänger 904 empfängt die Befehls/Adressensignale bzw. ein einzelnes Signal CA, wenn das Taktaktivierungssignal CKE in einem aktiven Zustand ist.
  • Die Eingabeeinheit 908 empfängt das gesendete Befehls/Adressenreferenzsignal CA_RefS, das von der Speichersteuerung 80 über den CA-Referenzbus CA_Ref16 gesendet wird, und sendet das Signal an den CA-Empfangsreferenzempfänger 906. Der CA-Empfangsreferenzempfänger 906 ist in identischer Weise ausgebildet wie der CA-Empfänger 904. Der CA-Empfangsreferenzempfänger 906 empfängt das Chipauswahlsignal /CS, das Taktaktivierungssignal CKE und das gesendete Befehls/Adressenreferenzsignal CA_RefS, das über dem CA-Referenzbus CA_Ref16 übertragen wird, und speichert das gesendete Befehls/Adressenreferenzsignal CA Refs an einer ansteigenden Flanke und/oder einer abfallenden Flanke des Taktsignals ICK (wobei diese Flanke zur gleichen Zeit oder abhängig von der Zeit der Flanken des externen Taktsignals CK auftritt). Die zwischengespeicherte Information des gesendeten Befehls/Adressenreferenzsignals CA_RefS in dem CA_Ref-Empfänger 906 ist die empfangene Befehls/Adressenreferenzkalibrierinformation CA_RefR, die gleich sein kann oder auch nicht zu der Information, die durch das gesendete Befehls/Adressenreferenzsignal CA_RefS repräsentiert ist (beispielsweise auf der Grundlage des Zeitverlaufs des Zwischenspeicherns, das sich aus der relativen Phase des Taktsignals CK und des gesendeten Befehls/Adressenreferenzsignals CA_RefS während dieses Zyklus der Befehls/Adressenkalibrierung ergibt).
  • Die empfangene Befehls/Adressenreferenzkalibrierinformation CA_RefR kann eine gleiche Information sein wie die Information, die aus einem Signal erhalten wird, das über den CA-Bus 12 empfangen wird, und die von dem CA-Empfänger 904 zu einer Quelle innerhalb der Speichereinrichtung 70 ausgegeben wird (nachdem die Information in den CA-Empfänger 904 eingespeist wird, wenn der CA-Empfänger 904 das Chipauswahlsignal /CS, das Taktaktivierungssignal CKE und das Befehls/Adressensignal CA, das über den Befehls/Adressenbus 12 erhalten wird, in Reaktion auf das interne Taktsignal ICK). Die empfangene Befehls/Adressenreferenzkalibrierinformation CA_RefR wird über die CA-Referenzsignalleitung CA_Ref16 und die Ausgabeeinheit 910 an die Speichersteuerung 80 übertragen.
  • Das Speichersystem 70 kann mehrere Zyklen der CA-Kalibrierung ausführen, wobei ein einzelner beispielhafter Zyklus im Folgenden beschrieben wird. Der CA-Generator 802 der Speichersteuerung 80 stellt die Phase oder den Zeitverlauf des Befehls/Adressensignals CA in Reaktion auf das Steuersignal CTRL der Phasen/Zeitsteuerung 808 ein. Die CA-Erzeugungsreferenzeinheit 803 erzeugt das gesendete Befehls/Adressenreferenzsignal CARefs, das gleich sein kann zu dem Befehls/Adressensignal CA, und überträgt das gesendete Befehls/Adressenreferenzsignal CA_RefS an die Speichersteuerung 90 über die CA-Referenzsignalleitung CA_Ref16. Der CA-Referenzempfänger 906 der Speichereinrichtung 90 liest das gesendete Befehls/Adressenreferenzsignal CA_RefS zu einer Zeit ein, die dem internen Taktsignal ICK und unter Aktivierung des Taktaktivierungssignals CKE entspricht, und erzeugt die empfangene Befehls/Adressenreferenzkalibrierinformation CA_RefR. Die empfangene Befehls/Adressenreferenzkalibrierinformation CA_RefR der Speichereinrichtung 90 wird zu der Speichersteuerung 80 über die CA-Referenzsignalleitung CA_Ref16 übertragen.
  • Die empfangene Befehls/Adressenreferenzkalibrierinformation CA_RefR wird dem Komparator 806 zugeleitet. Der Komparator 806 vergleicht die Information der Information des gesendeten Befehls/Adressenreferenzsignals CA Refs mit der empfangenen Befehls/Adressenreferenzkalibrierinformation CA_RefR, um das Signal P für den erfolgreichen Durchlauf oder das Fehlersignal F für diesen Zyklus der Befehls/Adressenkalibrierung zu erzeugen. Durch Wiederholung des vorhergehenden CA-Kalibrierzyklus bestimmt die Phasen/Zeitsteuerung 808 der Speichersteuerung 80 eine optimale relative Phase zwischen dem CA-Signal, das über den CA-Bus 12 durch den CA-Generator 28 übertragen wird, und dem Taktsignal CK. Diese optimale relative Phase kann so ausgewählt werden, wie dies zuvor hierin beschrieben ist, und kann das Einlesen (beispielsweise das Zwischenspeichern) der Befehls/Adressensignale fördern, die während des normalen Betriebs über den CA-Bus 12 und durch den CA-Empfänger 904 zu einer Zeit übertragen werden, die dem mittleren Bereich des Logikfensters des Befehls/Adressensignals CA entspricht (beispielsweise derart, dass die Mitte des Logikfensters des Befehls/Adressensignals einer Flanke des Taktsignals CK und/oder des internen Taktsignals ICK entspricht).
  • Obwohl die Kalibrierung eines einzelnen Befehls/Adressensignals CA des CA-Busses 12 in der aktuellen Ausführungsform beschrieben ist, kann die beschriebene Kalibrierung verwendet werden, um die Phase von Signalen einzustellen, die auf allen Signalleitungen des Befehls/Adressenbusses 12 übertragen werden. Dies kann bewerkstelligt werden unter Anwendung lediglich der einzelnen CA_Ref-Signalleitung 16 (wobei ihre Kalibrierungsergebnisse auf alle Signalleitungen des Befehls/Adressenbusses 12 angewendet werden). Alternativ kann die CARef-Signalleitung 16 eine von mehreren CA_Ref-Signalleitungen sein, von denen jede verwendet wird, um eine entsprechende einzelne oder eine Gruppe aus Signalleitungen des CA-Busses 12 einzustellen. Ferner kann jede der mehreren CA_Ref-Signalleitungen 16 eine Signalleitung sein, die benachbart zu der oder den Signalleitungen des CA-Busses 12 ist, die zum Kalibrieren verwendet wird (beispielsweise unmittelbar benachbart oder innerhalb von zwei oder drei Signalleitungen, wobei dies als Beispiel zu betrachten ist). Dies kann mehrere CA_Ref-Signalleitungen, die zwischen den Signalleitungen des CA-Busses 12 angeordnet sind, mit einschließen. Ferner können in alternativen Ausführungsformen die einzelne oder die mehreren CA_Ref-Signalleitungen 16 anderen Zwecken während Betriebsmodi dienen (beispielsweise in normalen Betriebsmodus), die nicht der CA-Kalibrierung dienen (beispielsweise Übertragung von Leistungssignalen oder anderen Informationssignalen).
  • Die Speichersteuerung und die Speichereinrichtung, wie sie hierin beschrieben sind, können viele Formen annehmen. Beispielsweise umfasst die Speichersteuerung einen Halbleiterchip oder ein Gehäuse (beispielsweise einen oder mehrere Chips, die in einem Schutzgehäuse, etwa Harz, eingekapselt sind). Die Speichereinrichtung kann einen Halbleiterchip aufweisen oder ein Gehäuse sein (beispielsweise ein oder mehrere Halbleiterspeicherchips, die in einem schützenden Gehäuse, etwa in Harz, eingekapselt sind). Die Speichereinrichtung kann ein NAND-Flash-Speicher (wozu auch 3D-NAND-Flash-Speicher gehören), ein DRAM, ein PRAM, ein RRAM- und/oder ein MRAM sein. Die Speichersteuerung und die Speichereinrichtung können in dem gleichen Halbleitergehäuse untergebracht sein (beispielsweise ein Speichersteuerungschip und ein oder mehrerer Speicherchips, die zusammen gestapelt und zusammen in einem Gehäuse untergebracht sind). Das Gehäuse mit Steuerung/Einrichtung kann in Form einer Gehäuse-auf-Gehäuse- (POP) Konfiguration vorgesehen sein.
  • Die Steuerung kann einen Teil eines übergeordneten Speicherchips bilden, der als eine übergeordnete Einheit für ein oder mehrere untergeordnete Speicherchips dient, wobei die beschriebene Kalibrierung für Befehls/Adressenkommunikationen zwischen dem übergeordneten Speicherchip und einem oder mehreren der untergeordneten Speicherchips ausgeführt wird. Der übergeordnete Speicherchip und eine oder mehrere untergeordnete Chips können gestapelt werden und über Substratdurchgangskontakte (TSV) miteinander in Verbindung stehen, etwa durch Siliziumdurchgangskontakte in jedem Chip, die miteinander in Verbindung stehen (wobei alle oder einige der folgenden Leitungen durch eine oder mehrere der Siliziumdurchgangskontaktierungen hergestellt sind: die Taktleitung 11, der Befehls/Adressenbus 12, der DQ-Bus 13, die Chipauswahlsignalleitung /CS, die Taktaktivierungsleitung CKE und die Datenabtastleitung DQS, die hierin beschrieben sind). Die Speichersteuerung und die eine oder die mehreren Speichereinrichtungen können Elemente einer Speicherkarte (eingebettet oder abnehmbar) sein.
  • Die Speichersteuerung und die eine oder die mehreren Speichereinrichtungen können auf der gleichen Leiterplatte oder auf mehreren Leiterplatten montiert sein, die mit einem einzelnen Computersystem verbunden sind, das eine oder mehrere Leiterplatten enthält mit Elementen eines Speichermoduls, einer Hauptplatine oder Mutterplatine eines Computers (beispielsweise eines Personalcomputers), oder mit anderen Leiterplatten (etwa in einem Mobiltelefon, einem persönlichen Datenassistenten (PDA) oder einem Tablettcomputer).
  • Für gewisse Anwendungen können die Steuerung und die Speichereinrichtung in integraler Weise auf dem gleichen monolithischen Halbleitersubstrat aufgebaut sein (beispielsweise als Teil des gleichen Halbleiterchips). Beispielsweise kann der Speicher ein eingebetteter Speicher in einem Mikroprozessor, einem Kommunikationschip oder einem digitalen Signalprozessor sein.
  • Obwohl ferner die Ausführungsformen ein Beispiel der Befehls-Adressenkalibrierinformation beschreiben, die von der Speichereinrichtung zu der Speichersteuerung übertragen wird, und diese Information die Interpretation des Befehls/Adressenkalibriersignals ist, das von der Speichersteuerung zu der Speichereinrichtung übertragen wird (beispielsweise wie es von der Speichereinrichtung eingelesen wird), können jedoch auch andere Arten der Information gesendet werden. Wenn beispielsweise das Testmuster vorbestimmt ist (etwa bei der Herstellung einprogrammiert oder unmittelbar vor der Befehls/Adressenkalibrierung einprogrammiert), kann die Speichereinrichtung selbst bestimmen, ob die Information, die sei eingelesen hat, ohne Fehler aufgenommen wird, um eine Angabe über den erfolgreichen Durchlauf P oder einen Fehler F in dieser Hinsicht für die Speichersteuerung bereitzustellen. Alternativ kann die Speichereinrichtung eine Logik enthalten, um eine gewisse Abhängigkeit zwischen einer Serie aus Bits, die das Testmuster enthalten und während eines Zyklus der Kalibrierung gesendet werden, und/oder zwischen Bits derjenigen Bits zu ermöglichen, die parallel als Teil des Testmusters empfangen werden (so dass damit ein Signal des erfolgreichen Durchlaufs oder eines Fehlers erzeugt wird, das zu der Speichersteuerung zu senden ist).
  • Ferner ist die Kalibrierung der Befehls/Adressenkommunikationen so beschrieben, dass ein Zeitablauf für das Einspeisen bzw. Einlesen der Befehls/Adressensignale in die Speichereinrichtung kalibriert wird, wobei durchaus andere Arten der Kalibrierung der Befehls/Adressenkommunikationen ausgeführt werden können. Beispielsweise kann für jeden Zyklus der Befehls/Adressenkommunikationskalibrierung die Steuerung eine Signalleistung, eine Anschlussimpedanz (beispielsweise eine einstellbare chipinterne Anschlussbelegung) (Hochziehwiderstände und/oder Reihenschaltung) der Steuerung und/oder der Speichereinrichtung und/oder einen Tastgrad des Befehls/Adressenkalibriersignals ändern.
  • Es sollte beachtet werden, dass die Beschreibung die Kalibrierung von Befehls/Adressenkommunikationen mit Kalibriertestmustersignalen beschreibt, die über einen Befehls/Adressenbus gesendet werden. Es wird in Betracht gezogen, dass gewisse Implementierungen es ermöglichen, dass gewisse aber nicht alle Signalleitungen eines Befehls/Adressenbusses gemeinsam sowohl für die Befehlsinformation als auch für die Adresseninformation während des normalen Betriebs verwendet werden. Wenn beispielsweise eine gewisse Gestaltungsform 22 Adressenbits und 10 Befehlsbits erfordert, führt das dazu, dass eine oder mehrere der Signalleitungen des Befehls/Adressenbusses nicht verwendet werden, um ein Befehlsbit zu übertragen (beispielsweise wenn der Befehls/Adressenbus 12 aus 11 Signalleitungen besteht, um zweiundzwanzig (22) Adressenbits (zwei Gruppen aus elf (11) Bits als Sequenz zu übertragen), und Kommunikationen mit lediglich zehn (10) Bits eines Befehls auf den elf (11) Signalleitungen erforderlich sind, wodurch eine der Signalleitungen für die Befehlskommunikation unbenutzt bleibt. Als ein weiteres Beispiel sei angegeben, dass alle Signalleitungen des Befehls/Adressenbusses für die Befehlskommunikation verwendet werden können, aber einige der Signalleitungen für Adressenkommunikationen unbenutzt bleiben (beispielsweise 11 Bits für eine Befehlsinformation und zwanzig (20) Bits an Adresseninformation können dazu führen, dass eine der Signalleitungen eines Befehls/Adressenbusses mit 11 Signalleitungen für die Adressenkommunikationen unbenutzt bleibt).
  • Obwohl das erfindungsgemäße Konzept insbesondere mit Bezug zu anschaulichen Ausführungsformen gezeigt und beschrieben ist, werden diese Ausführungsformen nur zum Zwecke der Darstellung angegeben, und der Fachmann erkennt, dass diverse Modifizierungen und Äquivalente anderer Ausführungsformen aus dem erfindungsgemäßen Konzept heraus angegeben werden können. Folglich ist der Schutzbereich des erfindungsgemäßen Konzepts durch die angefügten Schutzansprüche festgelegt.

Claims (20)

  1. Speichersystem, umfassend: eine Speichersteuerung; und eine Speichereinrichtung, die über eine Taktsignalleitung, einen Befehls/Adressenbus und einen bidirektionalen Datenbus mit der Speichersteuerung verbunden ist, wobei die Speichersteuerung enthält: einen Taktgenerator, der dazu ausgebildet ist, ein Taktsignal zu erzeugen und das Taktsignal über die Taktsignalleitung der Speichereinrichtung zuzuführen; einen Befehls/Adressengenerator, der dazu ausgebildet ist, ein anfängliches Befehls/Adressensignal zu erzeugen; einen Befehls/Adressensender, der dazu ausgebildet ist, das anfängliche Befehls/Adressensignal zu empfangen, ein Befehls/Adressensignal basierend auf dem anfänglichen Befehls/Adressensignal zu erzeugen, und das Befehls/Adressensignal über den Befehls/Adressenbus der Speichereinrichtung zuzuführen; ein Register, das dazu ausgebildet ist, Informationen des Befehls/Adressensignals zu speichern; einen Komparator, der dazu ausgebildet ist, die Informationen des Befehls/Adressensignals zu empfangen und die Informationen des Befehls/Adressensignals mit Informationen eines Befehls/Adressenkalibriersignals zu vergleichen; eine Phasen/Zeitsteuerung, die dazu ausgebildet ist, ein Steuersignal zu erzeugen und das Steuersignal dem Befehls/Adressensender zuzuführen; und eine Eingabe/Ausgabeschaltung, die dazu ausgebildet ist, die Informationen des Befehls/Adressenkalibriersignals über den bidirektionalen Datenbus von der Speichereinrichtung zu empfangen.
  2. Speichersystem nach Anspruch 1, wobei die Speichereinrichtung ferner enthält: einen Taktpuffer, der dazu ausgebildet ist, das Taktsignal (CK) zu empfangen; einen Befehls/Adressenempfänger, der dazu ausgebildet ist, das Befehls/Adressensignal zu empfangen; und eine Dateneingabe/Ausgabeschaltung, die dazu ausgebildet ist, die Informationen des Befehls/Adressenkalibriersignals durch den bidirektionalen Datenbus an die Speichersteuerung auszugeben.
  3. Speichersystem nach Anspruch 2, wobei der Befehls/Adressensender der Speichereinrichtung über den Befehls/Adressenbus erste Daten und zweite Daten zuführt, und wobei der Befehls/Adressenempfänger die ersten Daten bei einer ansteigenden Flanke eines ersten Zyklus des Taksignals durch den Befehls/Adressenbus empfängt, und die zweiten Daten bei einer abfallenden Flanke des ersten Zyklus des Taktsignals (CK) durch den Befehls/Adressenbus empfängt.
  4. Speichersystem nach Anspruch 3, wobei der Befehls/Adressenempfänger erste Kalibrierinformationen basierend auf den ersten Daten erzeugt und zweite Kalibrierinformationen basierend auf den zweiten Daten erzeugt.
  5. Speichersystem nach Anspruch 2, wobei der Befehls/Adressenempfänger ein Chipauswahlsignal und ein Taktaktivierungssignal empfängt, die über eine oder mehrere unterschiedliche Signalleitungen von dem Befehls/Adressenbus durch die Speichersteuerung bereitgestellt werden.
  6. Speichersystem nach Anspruch 1, wobei der Befehls/Adressensender als Reaktion auf das Steuersignal eine Phase oder einen Zeitverlauf des anfänglichen Befehls/Adressensignals einstellt, um das Befehls/Adressensignal zu erzeugen.
  7. Speichersystem nach Anspruch 1, wobei der Komparator durch Vergleichen der Informationen des Befehls/Adressensignals mit den Informationen des Befehls/Adressenkalibriersignals ein Erfolgs- oder Fehlersignal erzeugt.
  8. Speichersystem nach Anspruch 1, wobei die Speichersteuerung eine Befehls/Adressen-Erzeugungsreferenzschaltung enthält, die dazu ausgebildet ist, ein Befehls/Adressenreferenzsignal zu erzeugen, das an die Speichereinrichtung gesendet wird.
  9. Speichersystem, aufweisend: eine Speichereinrichtung; und eine Speichersteuerung, die über eine Taktsignalleitung, einen Befehls/Adressenbus und einen Datenbus mit der Speichereinrichtung verbunden ist, wobei die Speichersteuerung enthält: einen Taktgenerator (201), der ausgebildet ist, ein Taktsignal (CK) zu erzeugen und das Taktsignal (CK) über die Taktsignalleitung der Speichereinrichtung zuzuführen; einen Befehls/Adressensender, der dazu ausgebildet ist, ein Befehls/Adressensignal zu erzeugen und das Befehls/Adressensignal, erste Daten und zweiten Daten über den Befehls/Adressenbus der Speichereinrichtung zuzuführen; und eine Eingabe/Ausgabeschaltung, die dazu ausgebildet ist, über den Datenbus erste Kalibrierinformationen und zweite Kalibrierinformationen von der Speichereinrichtung zu empfangen, wobei die Speichereinrichtung enthält: einen Taktpuffer, der dazu ausgebildet ist, das Taktsignal (CK) zu empfangen; einen Befehls/Adressenempfänger, der dazu ausgebildet ist, das Befehls/Adressensignal zu empfangen, die ersten Daten bei einer ansteigenden Flanke eines ersten Zyklus des Taksignals durch den Befehls/Adressenbus zu empfangen, die zweiten Daten bei einer abfallenden Flanke des ersten Zyklus des Taktsignals (CK) durch den Befehls/Adressenbus zu empfangen, erste Kalibrierinformationen basierend auf den ersten Daten und zweite Kalibrierinformationen basierend auf den zweiten Daten zu erzeugen; und eine Dateneingabe/Ausgabeschaltung, die dazu ausgebildet ist, die ersten Kalibrierinformationen und die zweiten Kalibrierinformationen zu empfangen und die ersten Kalibrierinformationen und die zweiten Kalibrierinformationen durch den Datenbus an die Speichersteuerung auszugeben.
  10. Speichersystem nach Anspruch 9, wobei die Speichersteuerung ferner enthält: einen Befehls/Adressengenerator, der dazu ausgebildet ist, ein anfängliches Befehls/Adressensignal zu erzeugen; ein Register, das dazu ausgebildet ist, Informationen des Befehls/Adressensignals zu speichern; einen Komparator, der dazu ausgebildet ist, die Informationen des Befehls/Adressensignals mit Informationen eines Befehls/Adressenkalibriersignals zu vergleichen; und eine Phasen/Zeitsteuerung, die dazu ausgebildet ist, ein Steuersignal zu erzeugen und das Steuersignal dem Befehls/Adressensender zuzuführen.
  11. Speichersystem nach Anspruch 10, wobei der Komparator durch Vergleichen der Informationen des Befehls/Adressensignals mit den Informationen des Befehls/Adressenkalibriersignals ein Erfolgs- oder Fehlersignal erzeugt.
  12. Speichersystem nach Anspruch 11, wobei die Phasen/Zeitsteuerung das Steuersignal basierend auf dem Erfolgs- oder Fehlersignal erzeugt.
  13. Speichersystem nach Anspruch 9, wobei in einem normalen Betriebsmodus die Eingabe/Ausgabeschaltung gelesene Daten, die durch den Datenbus von der Speichereinrichtung gesendet werden, empfängt oder Schreibdaten durch den Datenbus an die Speichereinrichtung sendet.
  14. Speichersystem nach Anspruch 9, wobei in einem Kalibriermodus die Eingabe/Ausgabeschaltung die ersten Kalibrierinformationen und die zweiten Kalibrierinformationen von der Speichereinrichtung empfängt.
  15. Speichersystem nach Anspruch 9, wobei der Datenbus bidirektional ist.
  16. Speichereinrichtung, umfassend: einen Taktpuffer, der dazu ausgebildet ist, ein Taktsignal (CK) durch eine Taktsignalleitung zu empfangen und ein internes Taktsignal (CK) zu erzeugen; einen Befehls/Adressenempfänger, der dazu ausgebildet ist, einen Kalibrierbefehl durch einen Befehls/Adressenbus zu empfangen, erste Daten bei einer ansteigenden Flanke eines ersten Zyklus des Taksignals durch den Befehls/Adressenbus zu empfangen, zweite Daten bei einer abfallenden Flanke des ersten Zyklus des Taktsignals (CK) durch den Befehls/Adressenbus zu empfangen, als Reaktion auf das interne Taktsignal (CK) erste Kalibrierinformationen basierend auf den ersten Daten zu erzeugen, und als Reaktion auf das interne Taktsignal (CK) zweite Kalibrierinformationen basierend auf den zweiten Daten zu erzeugen; und eine Dateneingabe/Ausgabeschaltung, die dazu ausgebildet ist, die ersten Kalibrierinformationen und die zweiten Kalibrierinformationen zu empfangen und die ersten Kalibrierinformationen und die zweiten Kalibrierinformationen durch den Datenbus auszugeben.
  17. Speichereinrichtung nach Anspruch 16, wobei in einem normalen Betriebsmodus die Dateneingabe/Ausgabeschaltung gelesene Daten durch den Datenbus sendet und/oder Schreibdaten durch den Datenbus empfängt.
  18. Speichereinrichtung nach Anspruch 16, wobei in einem Kalibriermodus die Dateneingabe/Ausgabeschaltung die ersten Kalibrierinformationen und die zweiten Kalibrierinformationen durch den Datenbus sendet.
  19. Speichereinrichtung nach Anspruch 16, wobei der Befehls/Adressenempfänger ein Chipsauswahlsignal und ein Taktaktivierungssignal empfängt.
  20. Speichereinrichtung nach Anspruch 16, wobei der Datenbus bidirektional ist.
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