JP5600235B2 - 半導体記憶装置、およびアドレスラッチの高速化方法 - Google Patents
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Description
上記構成からなる本発明の半導体記憶装置では、アドレス入力ピンとコマンド入力ピンとが共通化され(コマンドデータとアドレスデータが共有データバス化され)、クロック信号のRiseエッジに同期してコマンドをラッチし、Fallエッジに同期してアドレスをラッチする場合に、スルーラッチタイプのラッチ回路を使用する。
これにより、アドレスラッチにおいて、Fallエッジから決まるアクセス時間をセットアップ分高速化することができ、1/2tCK分のペナルティを緩和することが可能になる。
上記構成からなる本発明の半導体記憶装置では、アドレス入力ピンとコマンド入力ピンとが共通化され(コマンドデータとアドレスデータが共有データバス化され)、クロック信号のRiseエッジに同期してコマンドをラッチし、Fallエッジに同期してアドレスをラッチする場合に、コマンドラッチにおいてはエッジトリガタイプのラッチ回路を使用し、アドレスラッチにおいてはスルーラッチタイプのラッチ回路を使用する。
これにより、コマンドラッチにおいては、エッジトリガタイプのラッチ回路により、安定的にデータを取り込むことができ、アドレスラッチにおいては、スルーラッチタイプのラッチ回路により、Fallエッジから決まるアクセス時間をセットアップ分高速化することができ、1/2tCK分のペナルティを緩和することが可能になる。
これにより、本発明の半導体記憶装置を使用して、LPDDR2対応のDRAMを容易に構成できるようになる。
上記手順を含む本発明のアドレスラッチの高速化方法では、アドレス入力ピンとコマンド入力ピンとが共通化され(コマンドデータとアドレスデータが共有データバス化され)、クロック信号のRiseエッジに同期してコマンドをラッチし、Fallエッジに同期してアドレスをラッチする場合に、スルーラッチタイプのラッチ回路を使用する。
これにより、アドレスラッチにおいて、Fallエッジから決まるアクセス時間をセットアップ分高速化することができ、1/2tCK分のペナルティを緩和することが可能になる。
DDRのアドレスの高速化方式において、従来別々とされていたアドレス信号ピン及びコマンド信号ピンを共通化し、Rise/Fall両エッジでコマンドデータ及びアドレスデータを取り込む機能が検討されている。
次に、本発明の第1の実施の形態として、コマンド(CMD)データとアドレス(ADD)データの両方をスルーラッチ回路を使用して取り込む例について説明する。
次に、図4のタイミングチャートを参照して用いて、図2に示す回路の動作について説明する。
次に、本発明の半導体記憶装置の第2の実施の形態について説明する。
以上、本発明の実施の形態について説明したが、本発明は、入力データに対し、Rise/Fall両エッジ取り込みを機能として有する半導体記憶装置(LSI)に利用できる。特に、DRAMに効果的に適用できる。
Claims (4)
- アドレス信号の入力ピンとコマンド信号の入力ピンとが共通化されると共に、クロック信号のRise(立ち上がり)エッジとFall(立ち下がり)エッジに同期して、前記アドレス信号とコマンド信号とを個々に取り込む機能を有する半導体記憶装置であって、
前記コマンド信号を、前記Riseエッジに同期してエッジトリガタイプのラッチ回路により取り込み保持すると共に、
前記アドレス信号を、前記Fallエッジに同期してスルーラッチタイプのラッチ回路により取り込み保持するように、
構成されたことを特徴とする半導体記憶装置。 - 前記半導体記憶装置がLPDDR2(Low Power DDR2)に対応するDRAMであること、
を特徴とする請求項1記載の半導体記憶装置。 - アドレス信号の入力ピンとコマンド信号の入力ピンとが共通化されると共に、クロック信号のRise(立ち上がり)エッジとFall(立ち下がり)エッジに同期して、前記アドレス信号とコマンド信号とを個々に取り込む機能を有する半導体記憶装置におけるアドレスラッチの高速化方法であって、
前記コマンド信号を、前記Riseエッジに同期してエッジトリガタイプのラッチ回路により取り込み保持する手順と、
前記アドレス信号を、前記Fallエッジに同期してスルーラッチタイプのラッチ回路により取り込み保持する手順と、
を含むこと特徴とするアドレスラッチの高速化方法。 - 前記アドレスデータは、前記スルーラッチタイプのラッチ回路のセットアップ時間tSよりも短いアクセス時間Taでアドレスパスに現れることを特徴とする請求項1記載の半導体記憶装置。
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