DE112006003267B4

DE112006003267B4 - Zeitlich multiplexierter dynamischer, schaltkreisintegrierter Abschluss

Info

Publication number: DE112006003267B4
Application number: DE112006003267.4T
Authority: DE
Inventors: Christopher Cox; George Vergis
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2005-12-07
Filing date: 2006-12-05
Publication date: 2018-09-06
Anticipated expiration: 2026-12-06
Also published as: CN101341475B; KR20080067372A; KR101026677B1; WO2007081460A1; GB0806383D0; CN101341475A; TWI351602B; US7414426B2; GB2445497A; TW200825735A; US20070126465A1; GB2445497B; DE112006003267T5

Abstract

Integrierter Schaltkreis, der aufweist:
einen Input/Output (I/O)-Schaltkreis, der mit einer Leitung verbunden ist;
einen on-die termination (ODT)-Anschluss, der mit der Leitung verbunden ist;
eine Steuerlogik, die mit dem ODT-Anschluss verbunden ist, um der Steuerlogik zumindest teilweise ein Multiplexen von zwei oder mehreren Signalen auf dem ODT-Anschluss zu ermöglichen, wobei die Steuerlogik aufweist:
eine ODT-Aktivierungslogik, um während eines ersten Taktes ein ODT-Aktivierungssignal auf dem ODT-Anschluss zu ermitteln; und
eine ODT-Wertauswahllogik, um während eines zweiten Taktes ein ODT-Wertauswahlsignal auf dem ODT-Anschluss zu ermitteln, und um einen ODT-Wert zumindest teilweise basierend auf dem ODT-Wertauswahlsignal auszuwählen; und
ein Abschlusswiderstandschaltkreis, der mit der Steuerlogik und dem I/O-Schaltkreis verbunden ist, wobei der Abschlusswiderstandschaltkreis dazu ausgelegt ist, einen einer Vielzahl von Abschlusswiderständen für den I/O-Schaltkreis dynamisch bereitzustellen.

Description

TECHNISCHES GEBIET
Grundsätzlich beziehen sich die Ausführungsformen der Erfindung auf den Bereich der integrierten Schaltkreise und genauer auf Systeme, Verfahren und Vorrichtungen für den zeitlich multiplexierten schaltkreisintegrierten Abschluss (time multiplexed on-die termination).
HINTERGRUND
Die Betriebsfrequenzen von integrierten Schaltkreisen, wie etwa Speichereinheiten, steigen stufenweise an. Um einen Vorteil aus diesen hohen Frequenzen zu ziehen, werden Rechensysteme entworfen, um Signale über ihre Busse und zwischen Systembestandteilen bei vergleichbaren Frequenzen zu übertragen.
Beim Übertragen und Empfangen von Daten zwischen Systembestandteilen (z.B. zwischen integrierten Schaltkreisen) bei hohen Frequenzen kann man auf manche Schwierigkeiten stoßen. Busse verhalten sich wie Übertragungsleitungen, bei denen Fehlanpassungen in der Impedanz zu Signalreflexionen und Interferenzeffekten führen. Ein Abschlusswiderstand kann verwendet werden, um die Signalqualität über Verbindungsleitungen hinweg zu erhalten, indem zur Minimierung der Signalreflexionen die Impedanzen aneinander angepasst werden.
Herkömmliche Speichersysteme, so wie zum Beispiel Double Data Rate (DDR)-, oder Dynamic Random Access Memory (DRAMs)-Einheiten weisen typischerweise Mehrpunktbusarchitekturen auf, welche mittels eines Widerstands, welcher auf der Hauptplatine angeordnet ist, abgeschlossen sind. Bei anderen herkömmlichen Speichersystemen ist der Abschlußwiderstand auf dem integrierten Schaltkreis angeordnet.
Der Ausdruck „schaltkreisintegrierter Abschluss“ („on-die termination (ODT)“) bezieht sich auf einen Abschlusswiderstand, der auf dem integrierten Schaltkreis angeordnet ist. Der Wert des ODT wird festgesetzt, wenn ein Rechensystem initialisiert wird. Nach der Initialisierung kann der ODT mittels des Wertes, welcher während der Initialisierung festgesetzt worden ist, aktiviert oder deaktiviert werden.
Figurenliste
Ausführungsformen der Erfindung werden durch Beispiele erläutert und nicht durch Einschränkungen, und in den Figuren der begleitenden Zeichnungen beziehen sich die Bezugszeichen auf ähnliche Bestandteile.

1 zeigt ein übergeordnetes Blockdiagramm, das ausgewählte Aspekte eines Rechensystems, welches gemäß einer Ausführungsform der Erfindung umgesetzt worden ist, veranschaulicht.
2 zeigt ein Blockdiagramm, das ausgewählte Aspekte eines Rechensystems, das gemäß einer Ausführungsform der Erfindung umgesetzt worden ist, veranschaulicht.
3 zeigt ein Taktdiagramm, das ausgewählte Aspekte der On-Die Termination (ODT)-Aktivierung und der ODT-Werteauswahl gemäß einer Ausführungsform der Erfindung veranschaulicht.
4A zeigt ein Tabellendiagramm, das ausgewählte Aspekte der ODT-Steuerlogik gemäß einer Ausführungsform der Erfindung veranschaulicht.
4B zeigt ein Tabellendiagramm, das ausgewählte Aspekte eines alternativen Beispiels einer ODT-Steuerlogik gemäß einer Ausführungsform der Erfindung veranschaulicht.
5 zeigt ein Blockdiagramm, das ausgewählte Aspekte des Abgleichens des Abschlusses innerhalb eines Speichersystems, gemäß einer Ausführungsform der Erfindung, veranschaulicht.
6 zeigt ein Flussdiagramm, das ausgewählte Aspekte eines Verfahrens zum Auslesen einer Speichereinheit, welche einen ODT gemäß einer Ausführungsform der Erfindung integriert hat, veranschaulicht.
7 zeigt ein Flussdiagramm, welches ausgewählte Aspekte eines Verfahrens zum Beschreiben einer Speichereinheit, welche einen ODT gemäß einer Ausführungsform der Erfindung integriert hat, veranschaulicht.
8A und 8B zeigen Blockdiagramme, welche ausgewählte Aspekte eines Rechensystems veranschaulichen.

AUSFÜHRLICHE BESCHREIBUNG
Die Ausführungsformen der Erfindung sind grundsätzlich auf Systeme, Verfahren und Vorrichtungen für einen zeitgemultiplexten dynamischen schaltkreisintegrierten Abschluss (time multiplexed dynamic on-die termination) gerichtet. Bei einer Ausführungsform empfängt ein integrierter Schaltkreis während eines ersten Takts ein Aktivierungssignal für einen schaltkreisintegrierten Abschluss (ODT) an seinem ODT-Anschluss. Während eines zweiten Takts empfängt der integrierte Schaltkreis auch ein ODT-Wertauswahlsignal an seinem ODT-Anschluss. Bei einer Ausführungsform verhindert der integrierte Schaltkreis das Zurücksetzen des Zustands des ODT-Aktivierungssignals für einen vorgegebenen Zeitabschnitt, um das Multiplexen der Signale auf dem ODT-Anschluss zu ermöglichen.
1 ist ein übergeordnetes Blockdiagramm, welches ausgewählte Aspekte eines Rechensystems, welches gemäß einer Ausführungsform der Erfindung integriert ist, veranschaulicht. Das Rechensystem 100 schließt eine Steuerung 102 und zwei Speicherkanäle 104 ein. Die Steuerung 102 kann von jeder Art von Steuerungen sein, welche geeignet sind, zumindest teilweise die Übertragung von Information zwischen einem Prozessor (nicht dargestellt) und einem oder mehreren integrierten Schaltkreisen (z.B. Speichereinheiten) zu steuern. Bei manchen Ausführungsformen ist die Steuerung 102 eine Speichersteuerung. Die Steuerung 102 weist eine schaltkreisintegrierte Abschluss (ODT)-Steuerlogik 106 auf. Wie es unten näher beschrieben ist, bestimmt die ODT-Steuerlogik 106 bei einer Ausführungsform einen angemessenen ODT-Wert für einen oder mehrere der integrierten Schaltkreise in dem System 100.
Die Speicherkanäle 104 weisen Speichermodule 110 auf, wovon jedes zum Beispiel zwei Stufen von Speichereinheiten (z.B. eines auf jeder Seite) aufweist. Die Speichermodule 110 können auf gedruckten Platinen basieren, welche entlang beiden Seiten einer Kante Finger aufweisen, um ein Dual Inline Memory Module (DIMM) zu bilden, welches in eine Kupplung auf einer anderen Platine eingesteckt werden kann, die weitere Komponenten des Systems festhält. Die Module 110 werden mit Speichereinheiten 112 bestückt. Die Speichereinheiten können ein handelsüblicher Dynamic Random Access Memory (DRAM), wie zum Beispiel ein Double Data Rate (DDR) DRAM, sein. Bei einer Ausführungsform beinhaltet jedes Modul 110 zwei Stufen (z.B. eine auf jeder Seite des Moduls). Die Register 114 können Informationen für eine entsprechende Stufe empfangen und speichern.
Bei einer Ausführungsform ist die Steuerung 102 mit den Modulen 110 über eine Leitung 116 verbunden. Die Leitung 116 kann eine willkürliche Anzahl von Datenleitungen, Adressenleitungen, Chipauswahlleitungen und/oder anderen Leitungen beinhalten. Zusätzlich ist die Speichersteuerung 102 mit jeder Stufe über schaltkreisintegrierte Abschluss (ODT)-Leitungen 120 verbunden. Bei einer Ausführungsform stellen die ODT-Leitungen 120 ODT-Aktivierungssignale für die Speichereinheit 112 bereit. Ein ODT-Aktivierungssignal verweist auf ein Signal, welches den ODT für einen integrierten Schaltkreis oder eine Gruppe von integrierten Schaltkreisen aktiviert. Wie es unten näher diskutiert wird, können die ODT-Leitungen 120 auch ein ODT-Wertauswahlsignal für die Speichereinheit 112 bereitstellen. Ein ODT-Wertauswahlsignal verweist auf ein Signal, welches einen verlangten ODT-Wert anzeigt. Bei manchen Ausführungsformen aktiviert das ODT-Aktivierungssignal den ODT für eine gesamte Stufe von Speichereinheiten 112. Auf ähnliche Weise wählt bei manchen Ausführungsformen das ODT-Wertauswahlsignal einen ODT-Wert für eine gesamte Stufe von Speichereinheiten 112. Bei solchen Ausführungsformen können die ODT-Anschlüsse für die Speichereinheiten innerhalb einer Stufe hintereinandergeschaltet sein, so dass dieselben ODT-Signale (z.B. die ODT-Aktivierungssignale und die ODT-Wertauswahlsignale) zu den Speichereinheiten innerhalb der Stufe geleitet werden.
Die Anzahl der Speicherkanäle, Speichermodule und Speichereinheiten, wie sie in 1 gezeigt sind, ist für Veranschaulichungszwecke vorgesehen. Eine Ausführungsform der Erfindung kann eine abweichende Anzahl von Speicherkanälen, eine abweichende Anzahl von Speichermodulen, und/oder eine abweichende Anzahl von Speichereinheiten aufweisen. Zusätzlich sind die Topologie und die Architektur, wie sie in 1 dargestellt ist, für Veranschaulichungszwecke vorgesehen. Eine Ausführungsform der Erfindung kann eine sich unterscheidende Topologie und/oder sich unterscheidende, die Architektur betreffende, Merkmale aufweisen.
2 zeigt ein Blockdiagramm, welches ausgewählte Aspekte eines Rechensystems, welches gemäß einer Ausführungsform der Erfindung integriert ist, veranschaulicht. Das Rechensystem 200 umfasst eine Speichersteuerung 210 und eine Speichereinheit 230, welche durch eine Leitung 220 miteinander verbunden sind. Bei manchen Ausführungsformen ist die Speichersteuerung 230 ein Bestandteil des Chipsatzes für das Rechensystem 200, und die Speichereinheit 230 ist Bestandteil des Speicheruntersystems für das Rechensystem 200. Die Speichereinheit 230 kann ein DRAM sein, wie zum Beispiel ein DDR3 synchroner DRAM (SDRAM). Die Leitung 220 steht im Allgemeinen für eine Anzahl von verschiedenen Daten, Adressen und Steuerleitungen.
Die Speichersteuerung 210 umfasst einen Eingangs-/Ausgangs- (Input/Output (I/O))-Schaltkreis 212 und eine ODT-Steuerlogik 214. Der I/O-Schaltkreis 212 kann jeder I/O-Schaltkreis sein, welcher geeignet ist, Informationen (z.B. Daten, ODT-Signale, Adressen usw.) mit der Speichereinheit 230 zu versenden und zu empfangen.
Bei manchen Ausführungsformen bestimmt die ODT-Steuerlogik 214 den angemessenen ODT-Wert für die Speichersteuerung 210 und/oder die Speichereinheit 230. Beispielsweise kann die ODT-Steuerlogik 214 dynamisch einen angemessenen ODT-Wert für die Speichersteuerung 210 und/oder die Speichereinheit 230, sowohl während Lese- als auch während Schreibvorgängen, bestimmen. Die ODT-Steuerlogik 214 wird weiter unten in den Figuren 4A und 4B näher diskutiert.
Die Speichereinheit 230 umfasst einen I/O-Schaltkreis 232, eine Abschlusswiderstandslogik 234 und eine Steuerlogik 240. Der I/O-Schaltkreis 232 kann jeder I/O-Schaltkreis sein, welcher geeignet ist, Informationen (z.B. Daten, ODT-Signale, Adressen usw.) mit Hilfe der Speichersteuerung 210 zu versenden und zu empfangen. Bei manchen Ausführungsformen umfasst die Abschlusswiderstandslogik 243 eine Vielzahl von Abschlusszweigen, welche selektiv aktiviert werden können, um eine Vielzahl von Abschlusswiderständen für den I/O-Schaltkreis 232 bereitzustellen.
Die Speichereinheit 230 ist durch eine Vielzahl von Anschlüssen, wie zum Beispiel die Anschlüsse 236 und 238, mit der Leitung 220 verbunden. Der Ausdruck „Anschluss“ bezieht sich im weitesten Sinne auf eine elektrische Verbindung für einen integrierten Schaltkreis (z.B. eine Kontaktstelle oder ein anderer elektrischer Kontakt auf dem integrierten Schaltkreis). Zur einfachen Beschreibung veranschaulicht 2 einen einfachen Anschluss 236, ist jedoch derart zu verstehen, dass typischerweise eine Vielzahl von Anschlüssen benutzt wird, um Daten, Adressen, Befehle (z.B. lies/schreibe Anschlüsse) und dergleichen zu befördern. Bei einer Ausführungsform ist der Anschluss 238 ein ODT-Anschluss. Ein ODT-Anschluss bezieht sich auf einen Anschluss, welcher in manchen herkömmlichen Systemen ein ODT-Aktivierungssignal empfängt.
Bei einer Ausführungsform ermöglicht die Steuerlogik 240 zwei oder mehrere Signale auf den ODT-Anschluss 238 zu multiplexen (z.B. zeitmultiplexen). Zum Beispiel ermöglicht in manchen Ausführungsformen die Steuerlogik 240, dass ein ODT-Aktivierungssignal oder ein ODT-Wertauswahlsignal auf dem ODT-Anschluss 238 gemultiplext wird. Bei manchen Ausführungsformen kann die Steuerlogik 240 jedes der verschiedenen Signale, welches auf den ODT-Anschluss 238 gemultiplext wird, erkennen und auffangen. Der Auffangspeicher/Die Auffangspeicher kann/können für eine vorgegebene Zeitspanne (z.B. für eine bestimmte Anzahl von Taktzyklen) festgesetzt bleiben, um ein Zurücksetzen des Zustands der Auffangspeicher, zum Beispiel durch die Steuerung 210, zu verhindern. Nach der vorgegebenen Zeitdauer kann die Steuerlogik 240 ein Zurücksetzen des Zustands erlauben, um die Steuerung des ODT-Anschlusses an die Steuerung 210 zurückzugeben.
Bei manchen Ausführungsformen umfasst die Steuerlogik 240 eine ODT-Aktivierungslogik 242 und eine ODT-Wertauswahllogik 244. Die ODT-Aktivierungslogik 242 ermittelt ein ODT-Aktivierungssignal auf dem ODT-Anschluss 238 und aktiviert die Abschlusswiderstandslogik 234 in Reaktion auf das Empfangen des ODT-Aktivierungssignals. Bei manchen Ausführungsformen schließt die ODT-Aktivierungslogik 242 einen Signalspeicher 246 ein. Der Signalspeicher 246 erkennt und speichert ODT-Aktivierungssignale, die auf dem ODT-Anschluss 238 empfangen werden. Der Signalspeicher 246 kann für eine vorgegebene Zeitdauer, nachdem er ein ODT-Aktivierungssignal ermittelt hat, festgesetzt sein. Zum Beispiel bleibt in manchen Ausführungsformen der Signalspeicher 246 für zwei Taktzyklen, nachdem er ein ODT-Aktivierungssignal bestimmt hat, festgesetzt. Da der Signalspeicher 246 für eine vorgegebene Zeitdauer festgesetzt bleibt, können zusätzliche Signale (z.B. ein ODT-Wertauswahlsignal) auf dem ODT-Anschluss 238 empfangen werden, ohne dass das ODT-Aktivierungssignal zurückgesetzt wird. Bei manchen Ausführungsformen kann die Zeitdauer, über welche der Signalspeicher 246 festgesetzt bleibt, einstellbar sein (z.B. über das Festsetzen eines Wertes in einem Wert in einem Register).
Die ODT-Wertauswahllogik 244 ermittelt ein ODT-Wertauswahlsignal auf dem ODT-Anschluss 238 und setzt im Folgenden das Widerstandsniveau der Anschlusswiderstandslogik 234 (zumindest teilweise) auf Basis des empfangenen ODT-Wertauswahlsignal fest. Bei manchen Ausführungsformen werden die Register 250 bzw. 252 mit Hilfe eines primären und eines sekundären ODT-Werts zum Beispiel während der Systeminitialisierung konfiguriert. Bei der dargestellten Ausführungsform wurde zum Beispiel das Register 250 dazu ausgelegt, einen ODT-Wert von 60 Ohm aufzuweisen und das Register 252 wurde dazu ausgelegt, einen ODT-Wert von 20 Ohm aufzuweisen. Bei solchen Ausführungsformen wählt die ODT-Wertauswahllogik 244 einen ODT-Wert auf Basis des empfangenen ODT-Wertauswahlsignals entweder aus Register 250 oder aus Register 252 aus. Falls zum Beispiel das ODT-Wertauswahlsignal (logisch) hoch ist, kann dann die ODT-Wertauswahllogik 244 einen Wert aus dem Register 250 auswählen. Falls gleichermaßen das ODT-Wertauswahlsignal tief ist, kann dann die ODT-Wertauswahllogik 244 einen Wert aus dem Register 252 auswählen. Bei manchen Ausführungsformen umfasst die ODT-Wertauswahllogik 244 einen Signalspeicher 248. Der Signalspeicher 248 erkennt und speichert ODT-Wertauswahlsignale, welche auf dem ODT-Anschluss 238 empfangen werden. Der Signalspeicher 248 kann für eine vorgegebene Zeitdauer, nachdem er ein ODT-Wertauswahlsignal bestimmt hat, festgesetzt bleiben.
3 zeigt ein Taktdiagramm, welches ausgewählte Aspekte der ODT-Aktivierung und ODT-Wertauswahl gemäß einer Ausführungsform der Erfindung veranschaulicht. In dem veranschaulichten Beispiel ist das ODT-Aktivierungssignal bei T1 festgesetzt. Das ODT-Aktivierungssignal wird auf den ODT-Anschlüssen des DRAM 1 / Stufe 1 (oder, zur einfacheren Beschreibung, D1/R1) und auf D2/R1, wie es durch 302 angedeutet ist, empfangen. Bei einer Ausführungsform sind die DRAMs des Speichersystems in der Lage, zwei oder mehr Signale, welche auf den ODT-Anschlüssen (z.B. unter Verwendung der Steuerlogik 240, wie in 2 gezeigt) empfangen worden sind, zeitzumultiplexen. Zum Beispiel erkennen in der veranschaulichten Ausführungsform die DRAMs, dass das Signal, welches auf dem ODT-Anschluss bei T2 empfangen worden ist, das ODT-Wertauswahlsignal (304) ist. Bei einer Ausführungsform bezieht sich der DRAM genau dann auf ein erstes Register, um den ODT-Wert zu erhalten (z.B. das Register 250, wie in 2 gezeigt), falls das ODT-Wertauswahlsignal ein logisch hohes (logic high) ist. Gleichermaßen bezieht sich der DRAM auf ein zweites Register, um den ODT-Wert zu erhalten (z.B. das Register 252, wie in 2 gezeigt), falls das ODT-Wertauswahlsignal ein logisch tiefes (logic low) ist. Somit erkennen die DRAMs bei T1, dass der ODT festgesetzt ist, und bei T2 erkennen die DRAMs das ODT-Wertauswahlsignal, welches ihnen von einer Speichersteuerung bereitgestellt worden ist. Für jeden DRAM wird der ODT mit dem angemessenen Wert aktiviert, wie es durch 308 gezeigt ist.
Bei manchen Ausführungsformen gibt der DRAM die Steuerung des ODT-Anschlusses bei T3 frei, wie es durch 306 angedeutet ist. Zum Beispiel kann der DRAM das ODT-Aktivierungssignal und/oder das ODT-Wertauswahlsignal für eine vorbestimmte Zeitdauer festhalten und dann zum Ende der vorbestimmten Zeitdauer die Steuerung des ODT-Anschlusses an die Speichersteuerung zurückzugeben. Somit kann die Speichersteuerung bei T3 entscheiden, das ODT-Aktivierungssignal zu deaktivieren. Wird zum Beispiel das Signal an dem ODT-Anschluss tief (low) nach T3, dann erkennen die DRAMs, dass das Signal ein ODT-Aktivierungssignal ist, welches deaktiviert wird.
Wie es durch 312 angedeutet ist, wird das ODT-Aktivierungssignal wieder bei T8 aktiviert. Bei manchen Ausführungsformen fangen die DRAMs das ODT-Aktivierungssignal auf und verhindern ein Zurücksetzen dieses Signals für eine vorgegebene Zeitdauer. Zwei oder mehrere Signale können auf dem ODT-Anschluss gemultiplext werden, weil die DRAMs die empfangenen Signale erkennen und einfangen. Zum Beispiel erkennen die DRAMs bei T9, dass das ODT-Wertauswahlsignal auf ihren entsprechenden ODT-Anschlüssen (314) vorliegt. Bei manchen Ausführungsformen geben die DRAMs die Steuerung des ODT-Anschlusses (zum Beispiel) an die Speicherung bei T10 (wie es durch 316 angedeutet ist) zurück. Somit kann die Speichersteuerung das ODT-Aktivierungssignal im Anschluss an T10 deaktivieren.
Die Ausführungsformen der Erfindung unterstützen den dynamischen ODT, ohne neue Anschlüsse dem DRAM hinzuzufügen, indem die Signale, welche auf dem ODT-Anschluss empfangen worden sind, zeitgemultiplext werden. Da der ODT-Wert für jede Speicherstufe dynamisch ausgewählt werden kann, besteht ein verbesserter Abgleich des Abschlusses des Speicherkanals. 3 veranschaulicht zum Beispiel das aufeinanderfolgende Schreiben von DRAM 1 und DRAM 2. Der ODT-Wert des DRAM 1 wird dynamisch auf 60 Ohm (308₁) gesetzt, wenn die Speichersteuerung auf dem DRAM 1 schreibt, und auf 20 Ohm (310₁) gesetzt, wenn die Speichersteuerung auf dem DRAM 2 schreibt. Gleichermaßen wird der ODT-Wert für den DRAM 2 dynamisch auf 20 Ohm (308₂) gesetzt, wenn die Speichersteuerung auf dem DRAM 1 schreibt, und auf 60 Ohm (310₂) gesetzt, wenn die Speichersteuerung auf dem DRAM 2 schreibt.
4A zeigt ein Tabellendiagramm, das ausgewählte Aspekte der ODT-Steuerlogik gemäß einer Ausführungsform der Erfindung veranschaulicht. Die ODT-Steuerlogik, welche in Tabelle 400 veranschaulicht ist, kann von einer Speichersteuerung dazu verwendet werden, die angemessenen ODT-Werte gemäß einer Ausführungsform der Erfindung dynamisch festzusetzen. Es ist zu verstehen, dass die Konfiguration und die Werte, die in 4 gezeigt sind, zu Veranschaulichungszwecken gewählt sind. Die Ausführungsformen der Erfindung können abweichende Konfigurationen und/oder können abweichende Werte im Vergleich zu denen, die in 4 gezeigt sind, aufweisen. Bei der veranschaulichten Ausführungsform schließt das Speichersystem zwei Dual Inline Memory Modules (DIMMs) ein, welche gekennzeichnet sind mit: DIMM 1 und DIMM 2. DIMM 1 weist zwei Stufen von Speichereinheiten und DIMM 2 weist eine Stufe von Speichereinheiten auf. Jede Reihe in Tabelle 400 zeigt einen Befehl und die dem Befehl entsprechenden ODT-Werte. Um Reihe 402 für ein Beispiel zu verwenden, wird der Abschluss der Steuerung auf unendlich (z.B. Aus) und der ODT-Wert für D1/R1 auf 120 Ohm gesetzt, wenn die Speichersteuerung einen Schreibbefehl an DIMM 1, Stufe 1 (D1/R1) absetzt. Zusätzlich ist der ODT-Wert für D1/R2 unendlich und D2/R1 wird auf 20 Ohm gesetzt. Die übrigen Reihen in Tabelle 400 veranschaulichen Beispiele für angemessene ODT-Werte für Lese- und Schreibbefehle an verschiedene Kombinationen aus DIMMs und Stufen, gemäß einer Ausführungsform der Erfindung.
4B zeigt ein Tabellendiagramm, das ausgewählte Aspekte eines alternativen Beispiels einer ODT-Steuerlogik gemäß einer Ausführungsform der Erfindung veranschaulicht. Die Tabelle 410 veranschaulicht ein Beispiel, in welchem eine Speichersteuerung dynamisch den ODT für zwei Speicherkanäle, wovon jeder zwei DIMMs aufweist, steuert. Die ODT-Werte für den ersten Speicherkanal sind durch 412 und 414 veranschaulicht. Die ODT-Werte für den zweiten Speicherkanal sind durch 416 und 418 veranschaulicht. Es sollte verstanden werden, dass die Konfigurationen und/oder die Werte, die in 4B gezeigt sind, für Veranschaulichungszwecke ausgewählt sind. Die Ausführungsformen der Erfindung können verschiedene Konfigurationen und/oder verschiedene ODT-Werte einschließen.
5 zeigt ein Blockdiagramm, das ausgewählte Aspekte des Abgleichens des Abschlusses innerhalb eines Speichersystems, gemäß einer Ausführungsform der Erfindung, veranschaulicht. Das Speichersystem 500 schließt Speichermodule (z.B. DIMMs) 512 und 514 ein. Das Modul 512 schließt die Stufen 516 bis 518 und das Modul 514 schließt die Stufe 520 ein. Somit hat das Speichersystem 500 eine 2R/1R Konfiguration. Es sollte verstanden werden, dass die veranschaulichte Konfiguration lediglich für Veranschaulichungszwecke vorgesehen ist und die Ausführungsformen der Erfindung eine große Vielfalt von Konfigurationen aufweisen können. Jede der veranschaulichten Stufen schließt eine Vielzahl von Speichereinheiten (z.B. DRAMs) ein. Bei manchen Ausführungsformen schließt jede Speichereinheit ein erstes Register zum Festhalten eines ersten ODT-Wertes und ein zweites Register zum Festhalten eines zweiten ODT-Wertes ein. Die Speichereinheit innerhalb einer gegebenen Stufe kann die selben Werte in ihren entsprechenden Registern abspeichern. Somit können alle der Speichereinheiten in Stufe 516 zum Beispiel mit einem ersten ODT-Wert in ihren entsprechenden ersten Registern und mit einem zweiten ODT-Wert in ihren entsprechenden zweiten Registern konfiguriert sein.
Bei einer Ausführungsform sind die Speichereinheiten in den Stufen 516 und 518 zum Speichern eines ODT-Wertes von 120 Ohm in einem ersten Register und von 40 Ohm in einem zweiten Register konfiguriert. Die Speichereinheiten in Stufe 520 sind zum Speichern eines Wertes von 120 Ohm in einem ersten Register und von 20 Ohm in einem zweiten Register konfiguriert. Bei einer derartigen Ausführungsform kann der effektive Widerstand, entweder für das Modul 512 oder für das Modul 514 im wesentlichen gleich mit 20 Ohm erscheinen. Es sollte verstanden werden, dass in der Praxis die Ausführungsformen der Erfindung eine große Vielfalt von Konfigurationen und/oder eine große Vielfalt von ODT-Werten umfassen können.
6 zeigt ein Flussdiagramm, das ausgewählte Aspekte eines Verfahrens zum Auslesen einer Speichereinheit, welche einen ODT gemäß einer Ausführungsform der Erfindung integriert hat, veranschaulicht. Ein Rechensystem wird bei 602 initialisiert. Das Initialisieren des Rechensystems kann das Starten des Systems, das Hochladen des Systems aus einem Niedrigenergiezustand, das Zurücksetzen des Systems (oder eines Teils des Systems) und dergleichen beinhalten.
Bezug nehmend auf den Prozessblock 604 werden Aspekte des Speichers des Rechensystems initialisiert. Bei manchen Ausführungsformen organisiert das Basic Input/Output System (BIOS) des Rechensystems Aspekte der Erfindung. Bei anderen Ausführungsformen organisiert die Speichersteuerung des Rechensystems Aspekte des Initialisierungsvorgangs. Der Initialisierungsvorgang kann das Setzen der ODT-Werte in einen oder mehrere Register jeder Speichereinheit innerhalb des Speichersystems beinhalten. Beispielsweise kann für jede Speichereinheit ein erster ODT-Wert in einem ersten Register gesetzt werden, und ein zweiter ODT-Wert kann in einem zweiten Register gesetzt werden.
Nach dem Initialisierungsvorgang kann das Rechensystem Daten des Speichersystems lesen oder schreiben, wie es durch 606 gezeigt ist. Wenn die Speichersteuerung einen Schreibbefehl (610) ausgibt, dann setzt sich der Prozessablauf in 7 wie durch 612 gezeigt fort. Alternativ setzt sich der Prozessablauf bei 608 fort, wenn die Speichersteuerung einen Lesebefehl ausgibt. Bei manchen Ausführungsformen kann der ODT der Speichersteuerung vor dem Lesen der Daten aus der Stufe des Speichers auf einen angemessenen Wert festgesetzt werden, wie durch 609 gezeigt. In dem veranschaulichten Beispiel gibt es zwei Stufen (gezeigt durch 614 bzw. 620), und der Lesebefehl kann an beide Stufen gerichtet werden. Zur besseren Beschreibung folgt der Prozessablauf, wie in 6 gezeigt, dem Fall, dass der Lesebefehl an die Stufe 2 gerichtet ist. Somit kann der ODT für die Stufe 1 (aber nicht notwendigerweise) deaktiviert sein, so dass die Stufe 1 keinen Abschluss aufweist, wie es durch 616 bzw. 618 gezeigt ist. Es sollte verstanden werden, dass der Prozessablauf zum Auslesen der Stufe 1 im wesentlichen ähnlich zu dem Prozessablauf beim Auslesen der Stufe 2 sein kann.
Bezug nehmend auf den Prozessblock 622, aktiviert dort die Speichersteuerung (oder ein anderer integrierter Schaltkreis) das ODT-Aktivierungssignal. Bei manchen Ausführungsformen aktiviert die Speichersteuerung das ODT-Aktivierungssignal zumindest teilweise basierend auf der ODT-Steuerlogik (z.B. der ODT-Steuerlogik 214, wie in 2 gezeigt). Die Speichereinheit der Stufe 2 ermittelt, dass das ODT-Aktivierungssignal aktiviert ist. Bei manchen Ausführungsformen schließt jede Speichereinheit eine Steuerlogik (zum Beispiel die Steuerlogik 240, wie es in 2 gezeigt ist) ein, um das ODT-Aktivierungssignal auf einem ODT-Anschluss zu bestimmen. Die Steuerlogik in der Speichereinheit kann das ODT-Aktivierungssignal für eine vorbestimmte Zeitdauer, während welcher eine Zurücksetzen des Zustandes des Auffangspeichers verhindert wird, einfangen.
Mit Bezug auf den Prozessblock 624 wählt die Speichersteuerung einen ODT-Wert für die Speichereinheit in Stufe 2. Zum Beispiel kann die Speichersteuerung ein ODT-Wertauswahlsignal an jede Speichereinheit in Stufe 2 senden. Alternativ kann die Speichersteuerung das ODT-Wertauswahlsignal an die Stufe 2 senden, welche im Gegenzug das Signal an jede Speichereinheit innerhalb der Stufe weiterverteilen kann. Die Speichereinheiten können die ODT-Wertauswahl auf ihren entsprechenden ODT-Anschlüssen empfangen. Somit werden bei manchen Ausführungsformen das ODT-Aktivierungssignal und das ODT-Wertauswahlsignal auf dem ODT-Anschluss zeitgemultiplext.
In Erwiderung auf das Empfangen des ODT-Aktivierungssignals und des ODT-Wertauswahlssignals können die Speichereinheiten ein angemessenes Abschlussniveau bereitstellen. Im Anschluss daran kann die Speichersteuerung eine Signalfolge von Daten aus der Stufe 2 lesen. Mit Bezug auf den Prozessblock 626 ist die Lesesignalfolge vollständig. Bei manchen Ausführungsformen ermöglichen die Speichereinheiten, dass der/die Zustand/Zustände ihrer internen Steuerlogik (z.B. der ODT-Aktivierungszustand und/oder der ausgewählte ODT-Wert) nach einer vorgegebenen Zeitdauer zurückgesetzt werden. Die Speichersteuerung deaktiviert den ODT-Abschluss, wie es durch 628 gezeigt ist.
7 zeigt ein Flussdiagramm, welches ausgewählte Aspekte eines Verfahrens zum Beschreiben einer Speichereinheit, welche einen ODT gemäß einer Ausführungsform der Erfindung integriert hat, veranschaulicht. Mit Bezug auf den Prozessblock 702 wird das System initialisiert. Das Initialisieren des Rechensystems kann das Starten des Systems, das Hochladen des Systems aus einem Niedrigenergiezustand, das Zurücksetzen des Systems (oder eines Teils des Systems) und dergleichen beinhalten. Bei manchen Ausführungsformen kann der ODT der Speichersteuerung, bevor Daten auf einer Stufe des Speichers geschrieben werden, deaktiviert werden. Bei alternativen Ausfiihrungsformen kann der ODT der Speichersteuerung, bevor Daten auf die Stufe des Speichers geschrieben werden, auf einen geeigneten Wert festgesetzt werden.
Zur einfacheren Beschreibung schließt die Ausführungsform, welche in 7 veranschaulicht ist, zwei Stufen ein, wie es durch die Bezugsziffern 706 bzw. 720 gezeigt ist. Es sollte verstanden werden, dass jedoch Ausführungsformen der Erfindung mehr Speicherstufen oder weniger Speicherstufen haben können. Zur einfacheren Beschreibung wird unten der Prozessablauf, welcher mit dem Schreiben auf Stufe 1 verbunden ist, beschrieben. Es sollte verstanden werden, dass der Prozessablauf zum Schreiben auf Stufe 2 im wesentlichen derselbe, wie der Prozessablauf zum Schreiben auf Stufe 1 sein kann.
Mit Bezug auf den Prozessblock 708 bestimmt die Speichersteuerung, ob der ODT für Stufe 2 aktiviert wird. Beispielsweise kann die Speichersteuerung eine ODT-Steuerlogik dazu verwenden, um zu bestimmen, ob und wann der ODT für eine oder mehrere Stufen des Speichers aktiviert wird. Falls die Speichersteuerung entscheidet, den ODT nicht zu benutzen, kann sie dann entscheiden, den ODT für Stufe 2 zu deaktivieren, wie es durch 710 gezeigt ist.
Alternativ kann die Speichersteuerung den ODT für jede Speichereinheit in Stufe 2 durch Aktivierung eines ODT-Aktivierungssignals, wie es durch 712 gezeigt ist, aktivieren. Bei manchen Ausführungsformen schließt jede Speichereinheit innerhalb von Stufe 2 eine Steuerlogik ein, um das ODT-Aktivierungssignal, welches auf einem ODT-Anschluss einer jeden Speichereinheit empfangen werden kann, zu erkennen und festzuhalten. Die Steuerlogik kann ein Zurücksetzen des Auffangspeichers für eine vorgegebene Zeitdauer verhindern, so dass zwei oder mehrere Signale auf dem ODT-Anschluss gemultiplext werden können.
Mit Bezug auf den Prozessblock 714 wählt die Speichersteuerung einen ODT-Wert für die Speichereinheiten in Stufe 2 aus. Bei manchen Ausführungsformen führt die Speichersteuerung die Auswahl zumindest teilweise basierend auf der ODT-Steuerlogik (siehe z.B. 4A und 4B) aus. Die Speichersteuerung kann ein ODT-Wertauswahlsignal auf derselben Leitung, durch welche das ODT-Aktivierungssignal gesendet wird, aktivieren. Jede Speichereinheit in Stufe 2 kann das ODT-Wertauswahlsignal erkennen und einfangen, wenn es empfangen wird. Die Speichereinheiten können ein angemessenes Abschlussniveau im Gegenzug zum Empfangen des ODT-Aktivierungssignals und des ODT-Wertauswahlsignals, aktivieren.
Die Speichersteuerung kann Daten auf Stufe 2 (z.B. in einer Schreibsignalfolge) schreiben, nachdem die Speichereinheiten das geeignete Abschlussniveau aktiviert haben. Mit Bezug auf Prozessblock 716 ist die Schreibsignalfolge vollständig. Bei manchen Ausführungsformen geben die Speichereinheiten die Steuerung für das Zurücksetzen des ODT-Aktivierungszustandes nach einer vorgegebenen Zeitdauer zurück. Mit Bezug auf den Prozessblock 718 deaktiviert die Speichersteuerung das ODT-Aktivierungssignal. Die Prozessblöcke 722 - 732 veranschaulichen Aspekte des Prozessablaufs zum Schreiben auf Rang 2. Dieser Prozessablauf wird nicht detaillierter beschrieben, weil er im wesentlichen derselbe ist, wie der Prozessablauf für das Schreiben auf Rang 1.
8A und 8B zeigen Blockdiagramme, welche ausgewählte Aspekte der Rechensysteme 800 und 900 veranschaulichen. Das Rechensystem 800 schließt einen Prozessor 810 ein, welcher mit einer Leitung 820 verbunden ist. Bei manchen Ausführungsformen kann der Ausdruck Prozessor und Central Processing Unit (CPU) austauschbar verwendet werden. Bei einer Ausführungsform ist der Prozessor 810 ein Prozessor aus der XEON^® Familie der Prozessoren, welche von der Intel Corporation of Santa Clara, Kalifornien, erhältlich sind. Bei einer alternativen Ausführungsform können andere Prozessoren verwendet werden. Bei einer noch anderen alternativen Ausführungsform kann der Prozessor 810 mehrere Prozessorkerne aufweisen.
Bei einer Ausführungsform ist der Chip 830 ein Bestandteil eines Chipsatzes. Die Leitung 820 kann eine Punkt-zu-Punkt-Leitung sein oder kann mit zwei oder mehreren Chips (z.B. des Chipsatzes) verbunden sein. Der Chip 830 schließt eine Speichersteuerung 840 ein, welche mit dem Hauptsystemspeicher (z.B. wie in 1 gezeigt) verbunden sein kann. Bei einer alternativen Ausführungsform kann die Speichersteuerung 840 auf dem selben Chip, wie der Prozessor 810 angeordnet sein, wie es in 8B gezeigt ist.
Das Speichersystem 844 kann den Hauptspeicher für das Rechensystem 800 (und das Rechensystem 900) bereitstellen. Bei manchen Ausführungsformen schließt jede Speichereinheit 846 innerhalb des Speichersystems 844 eine Steuerlogik 848 ein. Die Steuerlogik 848 ermöglicht, dass die Speichereinheiten 846 zwei oder mehrere Signale zum Beispiel auf einen ODT-Anschluss multiplexen können. Zusätzlich kann die Speichersteuerung 840 eine ODT-Steuerlogik 842 einschließen. Bei manchen Ausführungsformen ermöglicht die ODT-Steuerlogik 842 der Speichersteuerung 840 einen geeigneten ODT-Wert für die Speichereinheit in dem Speichersystem 844 zu bestimmen.
Die Input/Output (I/O)-Steuerung 850 steuert den Datenfluss zwischen dem Prozessor 810 und einer oder mehreren I/O-Schnittstellen (z.B. drahtgebundene oder drahtlose Netzwerkschnittstellen) und/oder den I/O-Einheiten. Bei der veranschaulichten Ausführungsform zum Beispiel steuert die I/O-Steuerung 850 den Datenfluss zwischen dem Prozessor 810 und dem drahtlosen Sender und Empfänger 860. Bei einer alternativen Ausführungsform können die Speichersteuerung 840 und die I/O-Steuerung 850 in eine einzelne Steuerung integriert sein.
Die Bestandteile der Ausführungsformen der vorliegenden Erfindung können ebenfalls auf einem maschinenlesbaren Medium zum Speichern der maschinenausführbaren Anweisungen, bereitgestellt sein. Das maschinenlesbare Medium umfasst, ist jedoch nicht darauf beschränkt, Flash-Speicher, Optical Discs, Compact Disc Read Only Memory (CD-ROM), Digital Versatile/Video Discs (DVD) ROM, Random Access Memory (RAM), Erasable Programmable Read-Only Memory (EPROM), Electrically Erasable Programmable Read-Only Memory (EEPROM), magnetische oder optische Karten, Weitergabemedien, oder andere Arten von maschinenauslesbaren Medien, welche dazu geeignet sind, elektronische Anweisungen zu speichern. Beispielsweise können Ausführungsformen der Erfindung in Form eines Computerprogramms herunter geladen werden, welches von einem fern gelegenen Computer (z.B. einem Server) an einen abfragenden Computer (z.B. einen Kunden) mit Hilfe von Datensignalen, welche in einer Trägerwelle oder einem anderen Propagationsmedium über eine Kommunikationsverbindung (z.B. ein Modem oder eine Netzwerkverbindung) weitergeleitet werden kann.
Es sollte verstanden werden, dass der Bezug innerhalb dieser Beschreibung auf „eine Ausführungsform“ bedeutet, dass ein bestimmtes Merkmal, eine Struktur oder eine Charakteristik, welche in Verbindung mit der Ausführungsform beschrieben wird, in zumindest einer Ausführungsform der vorliegenden Erfindung beinhaltet ist. Deshalb wird betont und sollte verstanden werden, dass zwei oder mehrere Rückbeziehungen auf „eine Ausführungsform“, oder „eine alternative Ausführungsform“ in verschiedenen Abschnitten dieser Beschreibung sich nicht notwendiger Weise auf die gleiche Ausführungsform beziehen. Darüber hinaus können die jeweiligen Merkmale, Strukturen oder Charakteristiken, wenn geeignet, in einer oder mehreren Ausführungsformen der Erfindung miteinander verbunden sein.
Gleichermaßen sollte verstanden werden, dass in der vorangegangenen Beschreibung der Ausführungsformen der Erfindung verschiedene Merkmale manchmal in einer einzigen Ausführungsform, Figur, oder Beschreibung dieser zur Rationalisierung der Offenbarung zusammengefasst worden sind und dadurch dem Verständnis eines oder mehrerer verschiedener erfindungsgemäßer Aspekte dienen. Dieses Offenbarungsvorgehen ist jedoch nicht derart zu deuten, dass damit beabsichtigt wird zu verdeutlichen, dass der beanspruchte Gegenstand mehr als die in jedem Anspruch ausgedrückten Merkmale benötigt. Vielmehr, wie es in den folgenden Ansprüchen wiedergegeben ist, liegen die erfindungsgemäßen Aspekte in weniger als den gesamten Merkmalen einer einzigen vorangegangen offenbarten Ausführungsform. Somit sind hiermit ausdrücklich die Ansprüche, welche der detaillierten Beschreibung folgen, der detaillierten Beschreibung hinzugefügt.

Claims

Integrierter Schaltkreis, der aufweist: einen Input/Output (I/O)-Schaltkreis, der mit einer Leitung verbunden ist; einen on-die termination (ODT)-Anschluss, der mit der Leitung verbunden ist; eine Steuerlogik, die mit dem ODT-Anschluss verbunden ist, um der Steuerlogik zumindest teilweise ein Multiplexen von zwei oder mehreren Signalen auf dem ODT-Anschluss zu ermöglichen, wobei die Steuerlogik aufweist: eine ODT-Aktivierungslogik, um während eines ersten Taktes ein ODT-Aktivierungssignal auf dem ODT-Anschluss zu ermitteln; und eine ODT-Wertauswahllogik, um während eines zweiten Taktes ein ODT-Wertauswahlsignal auf dem ODT-Anschluss zu ermitteln, und um einen ODT-Wert zumindest teilweise basierend auf dem ODT-Wertauswahlsignal auszuwählen; und ein Abschlusswiderstandschaltkreis, der mit der Steuerlogik und dem I/O-Schaltkreis verbunden ist, wobei der Abschlusswiderstandschaltkreis dazu ausgelegt ist, einen einer Vielzahl von Abschlusswiderständen für den I/O-Schaltkreis dynamisch bereitzustellen.
Integrierter Schaltkreis nach Anspruch1, bei dem die Steuerlogik dazu ausgelegt ist, den Abschlusswiderstandschaltkreis zumindest teilweise in Reaktion auf das Ermitteln eines ODT-Aktivierungssignals zu aktivieren, wobei der Wert des Abschlusswiderstandes im wesentlichen gleich dem ODT-Wert ist.
Integrierter Schaltkreis nach Anspruch2, der darüber hinaus aufweist: ein erstes Register, um einen ODT-Wert zu enthalten; und ein zweites Registers, um einen anderen ODT-Wert zu enthalten.
Integrierter Schaltkreis nach Anspruch3, bei dem die ODT-Wertauswahllogik dazu ausgelegt ist, den ODT-Wert aus dem ersten Register auszuwählen, falls das ODT-Wertauswahlsignal eine logische Eins ist; und um den ODT-Wert aus dem zweiten Register auszuwählen, falls das ODT-Wertauswahlssignal eine logische Null ist.
Integrierter Schaltkreis nach Anspruch1, bei dem die Steuerlogik dazu ausgelegt ist, ein Zurücksetzen eines Zustandes des ODT-Aktivierungssignals für eine vorbestimmte Zeitdauer zu verhindern, um das Zeitmultiplexen von Signalen auf dem ODT-Anschluss zu ermöglichen.
Integrierter Schaltkreis nach Anspruch 5, bei dem die Steuerlogik darüber hinaus dazu ausgelegt ist, ein Zurücksetzen des Zustandes des ODT-Aktivierungssignals, welches den ODT-Anschluss bei einem dritten Takt verwendet, zuzulassen, wobei der dritte Takt im Anschluss an den zweiten Takt vorliegt.
Integrierter Schaltkreis nach Anspruch 1, bei dem der integrierte Schaltkreis eine Speichereinheit aufweist.
Integrierter Schaltkreis nach Anspruch7, bei dem die Speichereinheit eine Dynamic Random Access Memory (DRAM)-Einheit aufweist.
Verfahren, das aufweist: Empfangen, während eines ersten Taktes, eines on-die termination (ODT)-Aktivierungssignals auf einem ODT-Anschluss eines integrierten Schaltkreises; Empfangen, während eines zweiten Taktes, eines ODT-Wertauswahlsignals auf dem ODT-Anschluss des integrierten Schaltkreises; und Aktivieren eines Abschlusswiderstandschaltkreises zumindest teilweise in Reaktion auf das Empfangen des ODT-Aktivierungssignals, wobei ein Abschlusswiderstandswert zumindest teilweise auf dem ODT-Wertauswahlsignal basiert.
Verfahren nach Anspruch9, bei dem der zweite Takt im Anschluss an den ersten Takt vorliegt.
Verfahren nach Anspruch9, bei dem das Empfangen, während des zweiten Taktes, des ODT-Wertanzeigesignals darüber hinaus aufweist: Verhindern eines Zurücksetzens des Zustands des ODT-Aktivierungssignals für eine vorbestimmte Zeitdauer, um das Zeitmultiplexen von Signalen auf dem ODT-Anschluss zuzulassen.
Verfahren nach Anspruch 11, das darüber hinaus aufweist: Zulassen eines Zurücksetzens des Zustands des ODT-Aktivierungssignals unter Verwendung des ODT-Anschlusses während eines dritten Taktes.
Verfahren nach Anspruch12, bei dem der dritte Takt im Anschluss an den zweiten Takt vorliegt.
Verfahren nach Anspruch 9, das darüber hinaus aufweist: Auswählen eines ODT-Wertes zumindest teilweise in Reaktion auf das Empfangen des ODT- Wertauswahlsignals.
Verfahren nach Anspruch 14, bei dem das Auswählen des ODT-Wertes zumindest teilweise in Reaktion auf das Empfangen des ODT-Signals aufweist: Auswählen des ODT-Wertes aus einem ersten Register, falls das ODT-Wertauswahlsignal eine logische Eins ist; und Auswählen des ODT-Wertes aus einem zweiten Register, falls das ODT-Wertauswahlsignal eine logische Null ist.
System, das aufweist: einen ersten integrierten Schaltkreis, der mit einer Leitung verbunden ist; und einen zweiten integrierten Schaltkreis, der über die Leitung mit dem ersten integrierten Schaltkreis verbunden ist, wobei der zweite integrierte Schaltkreis einschließt, einen on-die termination (ODT)-Anschluss, und eine Steuerlogik, die mit dem ODT-Anschluss verbunden ist, wobei die Steuerlogik dazu ausgelegt ist, zumindest teilweise das Multiplexen von zwei oder mehreren Signalen auf dem ODT-Anschluss zu ermöglichen, wobei die Steuerlogik darüber hinaus aufweist: eine ODT-Aktivierungslogik, um während eines ersten Taktes ein ODT-Aktivierungssignal auf dem ODT-Anschluss zu ermitteln; und eine ODT-Wertauswahllogik, um während eines zweiten Taktes ein ODT-Wertauswahlsignal auf dem ODT-Anschluss zu ermitteln und um einen ODT-Wert zumindest teilweise basierend auf dem ODT-Wertauswahlsignal auszuwählen.
System nach Anspruch 16, bei dem die Steuerlogik dazu ausgelegt ist, ein Zurücksetzen des Zustands des ODT-Aktivierungssignals für eine vorbestimmte Zeitdauer zu verhindern, um ein Zeitmultiplexen von Signalen auf dem ODT-Anschluss zu ermöglichen.
System nach Anspruch 17, bei dem die Steuerlogik darüber hinaus dazu ausgelegt ist, ein Zurücksetzen des Zustandes des ODT-Aktivierungssignals unter Verwendung des ODT-Anschlusses während eines dritten Taktes zuzulassen, wobei der dritte Takt im Anschluss an den zweiten Takt vorliegt.