DE102017108347A1 - Auf-Chip Abschlussschaltung, Speichervorrichtung mit der Auf-Chip Abschlussschaltung, und Speichersystem mit der Speichervorrichtung - Google Patents

Auf-Chip Abschlussschaltung, Speichervorrichtung mit der Auf-Chip Abschlussschaltung, und Speichersystem mit der Speichervorrichtung Download PDF

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Abstract

Eine Auf-Chip-Abschlussschaltung (ODT), die mit einem Eingangspuffer verbunden ist, der ein Datensignal empfängt, enthält wenigstens einen Abschlusswiderstand, der mit dem Eingangspuffer verbunden ist und wenigstens eine Schaltvorrichtung, die konfiguriert ist, um eine Verbindung zwischen dem Abschlusswiderstand und dem Eingangspuffer zu steuern. Die Schaltvorrichtung wird an- oder ausgeschaltet gemäß einer Information über das Datensignal.

Description

  • BEZUGNAHME AUF VERBUNDENE ANMELDUNGEN
  • Diese Patentanmeldung beansprucht die Priorität der Koreanischen Patentanmeldung 10-2016-0092898 , die am 21. Juli 2016 am Koreanischen Patentamt eingereicht wurde.
  • Technisches Gebiet
  • Das erfindungsgemäße Konzept bezieht sich auf eine Auf-Chip Abschlussschaltung, insbesondere auf eine Speichervorrichtung mit der Auf-Chip Abschlussschaltung und einem Speichersystem mit der Speichervorrichtung.
  • Stand der Technik
  • Verschiedene Arten von Speichervorrichtungen haben eine verschlechterte Signalintegrität aufgrund gestiegener Speicherkapazitäten und Betriebsgeschwindigkeiten. Mit der Zunahme der Betriebsgeschwindigkeiten wächst beispielsweise auch die Bandbreite der durch einen Kanal übertragenen Daten der einen Speichercontroller mit einer Speichervorrichtung verbindet. Dies kann die Signalqualität verschlechtern. Daher wird eine Auf-Chip Abschlussschaltung (ODT) verwendet, um das Signalrauschen zu verringern. Die Verwendung des ODT-Schaltkreises kann jedoch zu einem erhöhten Energieverbrauch und erhöhten Temperaturen führen.
  • ZUSAMMENFASSUNG
  • Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts wird eine Auf-Chip Abschlussschaltung (ODT) bereitgestellt, die mit einem Eingangspuffer, der ein Datensignal empfängt, verbunden ist. Die ODT-Schaltung enthält: wenigstens einen Abschlusswiderstand, der mit dem Eingangspuffer verbunden ist; und wenigstens eine Schaltvorrichtung, die geeignet ist, um eine Verbindung zwischen dem Abschlusswiderstand und dem Eingangspuffer zu steuern. Die Schaltvorrichtung wird entsprechend der Information über das Datensignal ein- oder ausgeschaltet.
  • Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts wird eine Speichervorrichtung bereitgestellt, umfassend: einen Eingangspuffer, der konfiguriert ist, um ein Datensignal zu empfangen; eine ODT-Schaltung, die mit dem Eingangspuffer verbunden ist; und einen ODT-Controller konfiguriert, um ein Muster des Datensignals zu erfassen und entsprechend dem Muster des Datensignals das An- und Ausschalten der ODT-Schaltung zu steuern.
  • Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts wird ein Speichersystem bereitgestellt, umfassend: eine Speichervorrichtung mit einer ersten Speichervorrichtung und einer zweiten Speichervorrichtung. Die erste Speichervorrichtung enthält wenigstens eine erste ODT-Schaltung und die zweite Speichervorrichtung enthält wenigstens eine zweite ODT-Schaltung. Das Speichersystem enthält außerdem einen Speichercontroller, konfiguriert, um der ersten Speichervorrichtung über einen ersten Kanal ein erstes Datensignal zur Verfügung zu stellen und um der zweiten Speichervorrichtung über einen zweiten Kanal ein zweites Datensignal zur Verfügung zu stellen und um das An- und Ausschalten der ersten und zweiten ODT-Schaltungen gemäß der Muster der ersten und zweiten Datensignale entsprechend zu steuern.
  • Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts wird eine Speichervorrichtung bereitgestellt, umfassend: einen Eingangspuffer, der an einem Eingangsanschluss ein Datensignal empfängt; eine ODT-Schaltung, die mit dem Eingangsanschluss des Eingangspuffers verbunden ist, wobei die ODT-Schaltung einen ersten Widerstand, der mit einer Versorgungsspannung verbunden ist, einen zweiten Widerstand, der mit einer Massespannung verbunden ist, einen ersten Schalter, der mit dem ersten Widerstand verbunden ist und einen zweiten Schalter, der mit dem zweiten Widerstand verbunden ist, enthält; und einen ODT-Controller, der mit einem Ausgangsanschluss des Eingangspuffers verbunden ist, wobei der ODT-Controller konfiguriert ist, um das erste Datensignal vom dem Eingangspuffer zu empfangen, ein Steuersignal in Antwort auf das Datensignal zu erzeugen und um das Steuersignal der ODT-Schaltung zur Verfügung zu stellen.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Die oben beschriebenen und anderen Eigenschaften des erfindungsgemäßen Konzepts werden durch die detaillierte Beschreibung beispielhafter Ausführungsformen davon unter Bezugnahme auf die begleitenden Figuren besser verstanden, in denen:
  • 1 ein Blockdiagramm einer Speichervorrichtung mit einer Auf-Chip Abschlussschaltung (ODT) gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts darstellt;
  • 2 ein detailliertes Blockdiagramm einer ODT-Schaltung gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts darstellt;
  • 3 ein Blockdiagramm eines ODT-Controllers gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts darstellt;
  • 4 ein Taktdiagramm zum Erklären eines Verfahrens zum Steuern einer ODT-Schaltung gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts darstellt;
  • 5A ein Blockdiagramm eines ODT-Controllers gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts darstellt;
  • 5B ein Schaltungsdiagramm eines ODT-Controllers gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts darstellt;
  • 6 ein Taktdiagramm zum Erklären eines Verfahrens zum Steuern einer ODT-Schaltung gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts darstellt;
  • 7A und 7B Blockdiagramme eines ODT-Controllers gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts darstellt;
  • 8 und 9 Taktdiagramme zum Erklären von Verfahren zum Steuern einer ODT-Schaltung gemäß beispielhafter Ausführungsformen des erfindungsgemäßen Konzepts darstellen;
  • 10 ein Blockdiagramm eines ODT-Controllers gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts darstellt;
  • 11 und 12 Taktdiagramme zum Erklären von Verfahren zum Steuern einer ODT-Schaltung gemäß beispielhafter Ausführungsform des erfindungsgemäßen Konzepts darstellen;
  • 13 ein Blockdiagramm eines ODT-Controllers gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts darstellt;
  • 14 ein Blockdiagramm eines Speichersystems gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts darstellt;
  • 15 ein Blockdiagramm eines Speichersystems gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts darstellt;
  • 16 ein Blockdiagramm eines Speichersystems gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts darstellt; und
  • 17 ein Blockdiagramm einer Festkörperplatte (SSD) gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts darstellt.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • 1 zeigt ein Blockdiagramm einer Speichervorrichtung mit einer Auf-Chip Abschlussschaltung (ODT) gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts.
  • Bezugnehmend auf 1 enthält eine Speichervorrichtung 100 einen Eingangspuffer 110, eine interne Schaltung 120, eine Auf-Chip Abschlussschaltung (ODT) 130 und einen ODT-Controller 140. Der Eingangspuffer 110 kann ein Datensignal DQ von außen über einen Kontaktpunkt PAD empfangen. Der Eingangspuffer 110 kann das empfangene Datensignal DQ an die Eingangsschaltung 120 übertragen. Während die Eingangsschaltung 130 eingeschalten ist, kann die Eingangsschaltung 130 eine Signalreflektion in einem Eingangsstadium des Eingangspuffers 110 unterdrücken, wenn der Eingangspuffer 110 das Datensignal DQ empfängt, indem eine Impedanz-Abstimmungs-Widerstandskomponente dem Eingangsabschnitt des Eingangspuffers 110 bereitgestellt wird. Mit anderen Worten kann die ODT-Schaltung 130 mit dem Eingangsabschnitt des Eingangspuffers 110 verbunden werden, um die Signalintegrität zu erhöhen. Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann die ODT-Schaltung 130 einen Abschlusswiderstand enthalten, der konfiguriert ist, um eine Widerstandskomponente für den Eingangsabschnitt des Eingangspuffers 110 bereitzustellen und eine Schaltvorrichtung, die konfiguriert ist, um eine Verbindung des Abschlusswiderstandes mit dem Eingangsabschnitt des Eingangspuffers 110 zu steuern.
  • Der ODT-Controller 140 kann das Datensignal DQ von dem Eingangspuffer 110 umfangen, ein ODT-Steuersignal ODT_CS durch Verwendung des Datensignals DQ erzeugen und der ODT-Schaltung 130 das ODT-Steuersignal ODT_CS bereitstellen, um das An- und Ausschalten der ODT-Schaltung 130 zu steuern. Der ODT-Controller 140 kann jedoch auch das Datensignal DQ von außen empfangen. Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der ODT-Controller 140 das An- und Ausschalten der ODT-Schaltung 130 entsprechend dem Muster des Datensignals DQ steuern. Außerdem kann der ODT-Controller 140 das An- und Ausschalten der ODT-Schaltung 130, basierend auf beispielsweise der Information einer Frequenz des Datensignals DQ und/oder einer Länge eines Kanals, durch das das Datensignal DQ übertragen wird. Ein Kanal, durch den das Datensignal DQ übertragen wird, kann beispielsweise eine Übertragungsleitung zwischen einem Ausgangspuffer, eines Speichercontrollers, der das Datensignal DQ sendet und einem Eingangspuffer der Speichervorrichtung, die das Datensignal DQ empfängt, sein oder kann eine Übertragungsleitung zwischen einem Anschluss, der mit dem Ausgangspuffer des Speichercontrollers und einem Anschluss, der mit dem Eingangspuffer der Speichervorrichtung verbunden ist, sein. Der ODT-Controller 140 kann die Information über die Frequenz und die Kanallänge von außen empfangen oder kann die Frequenzinformation des Datensignals DQ, basierend auf der Frequenzinformation eines internen Taktsignals erhalten. Die oben beschriebenen Erfassungsverfahren sind lediglich beispielhafte genannt und das erfindungsgemäße Konzept ist nicht hierauf beschränkt. Die Information, die wenigstens eines der Musterinformation des Datensignals DQ, der Frequenzinformation des Datensignals DQ und der Kanallängeninformation enthält, kann als Information über das Datensignal DQ im Folgenden bezeichnet werden. Beispielsweise kann der ODT-Controller das An- und Ausschalten der ODT-Schaltung 130, basierend auf der Information über das Datensignal DQ steuern.
  • In einem Speichersystem mit der Speichervorrichtung 100 kann eine Zunahme der Länge des Kanals durch das das Datensignal DQ übertragen wird und eine Zunahme in der Frequenz des Datensignals DQ zu einem Impedanzunterschied führen. Impedanzunterschiede können ein Rauschen verursachen, das von der Reflektion des Datensignals DQ verursacht ist. Um das Rauschen zu reduzieren, ermittelt der ODT-Controller, ob die ODT-Schaltung 130 an- oder ausgeschalten werden muss. Beispielsweise kann der ODT-Controller 140 das An- und Ausschalten der ODT-Schaltung 130 nach Ablauf eines vorher definierten Verzögerungsintervalls, basierend auf einem Erfassungsergebnis steuern. Mit anderen Worten kann der ODT-Controller 140 die ODT-Schaltung 130 derart kontrollieren, dass der Zeitpunkt, an dem die ODT-Schaltung 130 an- und ausgeschalten wird von dem Zeitpunkt, an dem der An-Zustand und der Aus-Zustand der ODT-Schaltung 130 ermittelt wird, verschieden ist.
  • Beispielsweise kann die Erfassung des Musters des Datensignals DQ die Erfassung eines Wechsels in einem Niveauzustand des Datensignals DQ bedeuten. In solch einem Fall kann der ODT-Controller 140 ermitteln, dass die ODT-Schaltung 130 anzuschalten ist, wenn sich das Niveau des Datensignals DQ ändert und ermitteln, dass die ODT-Schaltung 130 auszuschalten ist, wenn das Niveau des Datensignals DQ beibehalten wird. Der ODT-Controller 140 kann das An- und Ausschalten der ODT-Schaltung 130 nach dem Verzögerungsintervall steuern, basierend auf dem Erfassungsergebnis. Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der ODT-Controller 140 abhängig von der Frequenzinformation des Datensignals DQ und/oder der Längeninformation des Kanals, durch den das Datensignal DQ +übertragen wird, unterschiedlich setzen. Dies ist im Folgenden weiter unten im Detail beschrieben. In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der ODT-Controller 140 das Verzögerungsintervall zwischen dem Zeitpunkt des Anschaltens und des Ausschalten der ODT-Schaltung 130 und dem Zeitpunkt zum Ermitteln des An-Zustands und des Aus-Zustands der ODT-Schaltung 130 nicht beibehalten. In diesem Fall ist der Zeitpunkt zum Vermitteln des An-Zustands und des Aus-Zustands der ODT-Schaltung 130 identisch oder nahezu identisch wie der Zeitpunkt zum Steuern des Anschalten und Ausschaltens der ODT-Schaltung 130. Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der ODT-Controller 140 die ODT-Schaltung 130 derart steuern, dass der eingeschaltete Zustand oder der ausgeschaltete Zustand während einer vorher festgelegten Aushaltedauer beibehalten wird. Mit anderen Worten kann der ODT-Controller 140 die ODT-Schaltung 130 derart steuern, dass sich der Zustand der ODT-Schaltung 130 von einem ausgeschalteten Zustand in einen eingeschalteten Zustand oder von einem eingeschalteten Zustand in einen ausgeschalteten Zustand ändert oder die ODT-Schaltung 130 kann den ausgeschalteten Zustand oder den eingeschalteten Zustand abhängig von dem Muster des Datensignals DQ beibehalten. Zusätzlich kann der ODT-Controller 140 die ODT-Schaltung 130 derart steuern, dass der Zustand der ODT-Schaltung 130 während der vorher festgelegten Aushaltedauer beibehalten wird. Der ODT-Controller 140 kann die Länge in der Aufrechterhaltungsdauer abhängig von der Frequenzinformation des Datensignals DQ und/oder der Längeninformation des Kanals, durch den das Datensignal DQ übertragen wird, verschieden setzen. Außerdem kann der ODT-Controller 140 die Aufrechterhaltungsdauer dass die ODT-Schaltung den eingeschalteten Zustand beibehält unterschiedlich von der Aufrechterhaltungsdauer, dass die ODT-Schaltung 130 den ausgeschalteten Zustand beibehält, setzen. Dies wird weiter unten im Detail beschrieben. Obwohl in 1 dargestellt ist, dass der ODT-Controller 140 in der Speichervorrichtung 100 enthalten ist, ist die Position des ODT-Controllers 140 nicht hierauf beschränkt, sondern kann beispielsweise auch in dem Speichercontroller enthalten sein. Dies ist weiter unten im Detail beschrieben.
  • Der ODT-Controller 140 der Speichervorrichtung 100 gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts steuert das An- und Ausschalten der ODT-Schaltung 130, basierend auf dem Muster des Datensignals DQ dynamisch, während die Speichervorrichtung 100 in einem Lesemodus oder einem Schreibmodus arbeitet. Daher ist der Energieverbrauch der ODT-Schaltung 130 reduziert und eine Impedanzübereinstimmung wird effektiv erreicht.
  • 2 zeigt eine ODT-Schaltung gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts im Detail.
  • Bezugnehmend auf 2 enthält eine Speichervorrichtung 100' einen Eingangspuffer 110', eine interne Schaltung 120', eine ODT-Schaltung 130', einen ODT-Controller 140' und einen Wandler 145'. Die ODT-Schaltung 130' gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann einen ersten Widerstand R1 mit einem ersten Ende verbunden zu einer Versorgungsspannung VDDQ und einen zweiten Widerstand R2 mit einem Ende verbunden zu einer Massespannung VSSQ enthalten. Außerdem kann die ODT-Schaltung 130' einen ersten Schalter SW1, verbunden zwischen dem anderen Ende des ersten Widerstands R1 und einem Eingangsanschluss des Eingangspuffers 110' und einem zweiten Schalter SW2, verbunden zwischen dem anderen Ende des zweiten Widerstandes R2 und dem Eingangsanschluss des Eingangspuffers 110' enthalten. Der ODT-Controller 140' kann das ODT-Steuersignal ODT_CS, basierend auf dem Muster des Datensignals DQ erzeugen, um das ODT-Steuersignal ODT_CS für die ODT-Schaltung 130' bereitzustellen. Der Ein- oder Auszustand von jedem der ersten und zweiten Schalter SW1 und SW2 kann gemäß dem ODT-Steuersignal ODT_CS gesteuert werden.
  • Der ODT-Controller 140' kann die ersten und zweiten Schalter SW1 und SW2 einschalten, wenn sich das Niveau des Datensignals DQ ändert, so dass die ODT-Schaltung 130' eingeschaltet ist. Außerdem kann der ODT-Controller 140' die ersten und zweiten Schalter SW1 und SW2 ausschalten, wenn das Datensignal DQ ein vorbestimmtes Niveau beibehält, so dass die ODT-Schaltung 130' ausgeschaltet ist.
  • Die ODT-Schaltung 130' aus 2 ist lediglich beispielhaft dargestellt und das erfindungsgemäße Konzept ist nicht hierauf beschränkt. Beispielsweise kann die ODT-Schaltung 130' durch verschiedene Schaltkreise implementiert sein. Beispielsweise kann die ODT-Schaltung 130' durch die Verwendung eines Ausgangspuffers in der Speichervorrichtung 100' implementiert sein. Mit anderen Worten können, wenn die Speichervorrichtung 100' Auslesedaten an eine externe Vorrichtung sendet, beispielsweise den Speichercontroller, einige Schaltungen innerhalb des Ausgangspuffers der Speichervorrichtung 100', die die Auslesedaten ausgibt, als ODT-Schaltung 130' arbeiten, während das Datensignal DQ empfangen wird.
  • 3 zeigt ein Blockdiagramm eines ODT-Controllers gemäße einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts. 4 zeigt ein Taktdiagramm zum Erklären eines Verfahrens zum Steuern einer ODT-Schaltung gemäß einer beispielhaften Ausführungsform eines erfindungsgemäßen Konzepts.
  • Bezugnehmend auf 3 kann ein ODT-Controller 240 einen Datensignalmusterdetektor 241 und einen ODT-Steuersignalgenerator 242 enthalten. Der Datensignalmusterdetektor 241 kann gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts das Datensignal DQ empfangen und das Muster des Datensignals DQ erfassen. Beispielsweise kann der Datensignalmusterdetektor 241 erfassen, ob sich das Niveau des Datensignals DQ ändert oder nicht, um Datenmusterinformation DPI zu erzeugen. Der ODT-Steuersignalgenerator 242 kann das ODT-Steuersignal ODT_CS, basierend auf der Musterinformation DPI erzeugen, um eine ODT-Schaltung bereitzustellen. Obwohl der Datensignalmusterdetektor 241 und der ODT-Steuersignalgenerator 242 in 3 separat dargestellt sind, können der Datensignalmusterdetektor 241 und der ODT-Steuersignalgenerator 242 auch in einem einzelnen Block oder Schaltung integriert sein. Dies ist weiter unten im Detail beschrieben.
  • Bezugnehmend auf die 3 und 4 kann das Datensignal DQ in Einheitsintervalle UI_A unterteilt werden, von denen jedes eine vorher festgelegte Länge aufweist. Das Einheitsintervall UI_A kann eine Bitzeitdauer des Datensignals DQ repräsentieren. Mit anderen Worten kann das Einheitsintervall UI_A der reziproken Zahl der Frequenz des Datensignals DQ entsprechen. Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts wird die Frequenz des Datensignals DQ als ”A” Hz angenommen und das Intervall zwischen einem ersten Zeitpunkt T1 und einem zweiten Zeitpunkt T2 entspricht dem Einheitsintervall UI_A. Der Datensignalmusterdetektor 241 kann erfassen, ob sich das Niveau des Datensignals DQ zum Zeitpunkt T1 ändert. Beispielsweise kann der Datensignalmusterdetektor 241 einen Übergang des Datensignals DQ von einem niederen Zustand zu einem hohen Zustand zum Zeitpunkt T1 erfassen und der ODT-Steuersignalgenerator 242 kann das ODT-Steuersignal ODT_CS in Antwort auf die Datenmusterinformation DPI, die dem Erfassungsergebnis entspricht, erzeugen, um die ODT-Schaltung anzuschalten. Der ODT-Steuersignalgenerator 242 kann das ODT-Steuersignal ODT_CS in ”High”-Zustand während einer ersten Aufrechterhaltungszeitdauer SP1_A des ersten Zeitpunkts T1 erzeugen. Die ODT-Schaltung kann von dem ODT-Steuersignal ODT_CS eingeschalten werden und während der ersten Aufrechterhaltungsdauer SP1_A den eingeschalteten Zustand beibehalten.
  • Danach kann der Datensignalmusterdetektor 241 detektieren, ob sich das Niveau des Datensignals DQ zum zweiten Zeitpunkt T2 ändert. Beispielsweise kann der Datensignalmusterdetektor 241 den Übergang des Datensignals DQ vom ”High”-Zustand zum ”Low”-Zustand zum zweiten Zeitpunkt T2 detektieren und der ODT-Steuersignalgenerator 242 kann das ODT-Steuersignal ODT_CS in Antwort auf die Datenmusterinformation DPI, die das Erfassungsergebnis anzeigt, erzeugen, um die ODT-Schaltung einzuschalten. Der ODT-Steuersignalgenerator 242 kann das ODT-Steuersignal ODT_CS im ”High”-Zustand während der ersten Aufrechterhaltungsdauer SP1_A vom zweiten Zeitpunkt T2 an erzeugen. Die OCT-Schaltung kann den eingeschalteten Zustand während der ersten Aufrechterhaltungsdauer SP1_A wie vorher in Antwort auf das ODT-Steuersignal ODT_CS beibehalten.
  • Der Datensignalmusterdetektor 241 kann detektieren, ob das Niveau des Datensignals DQ sich zu einem dritten Zeitpunkt T3 ändert. Beispielsweise kann der Datensignalmusterdetektor 241 detektieren, dass das Datensignal DQ den Low-Zustand zu einem dritten Zeitpunkt T3 beibehält und der ODT-Steuersignalgenerator 242 kann das ODT-Steuersignal ODT_CS in Antwort auf die Musterinformation DPI, die das Erfassungsergebnis anzeigt, erzeugen, um die ODT-Schaltung auszuschalten. Der ODT-Steuersignalgenerator 242 kann das ODT-Steuersignal ODT_CS im Low-Zustand während der zweiten Aufrechterhaltungsdauer SP2_A vom dritten Zeitpunkt T3 an erzeugen. Die ODT-Schaltung kann durch das ODT-Steuersignal ODT_CS ausgeschaltet werden und den ausgeschalteten Zustand während der Zeitenaufrechterhaltungsdauer SP2_A in Antwort auf das ODT-Steuersignal ODT_CS beibehalten.
  • Der Datensignalmusterdetektor 241 kann detektieren, ob sich das Niveau des Datensignals DQ zum vierten Zeitpunkt T4 ändert. Beispielsweise kann der Datensignalmusterdetektor 241 den Übergang des Datensignals DQ vom Low-Zustand zum High-Zustand zum vierten Zeitpunkt T4 detektieren und der ODT-Steuersignalgenerator 242 kann in Antwort auf die Datenmusterinformation DPI, die das Detektionsergebnis anzeigt, das ODT-Steuersignal ODT_CS erzeugen, um die ODT-Schaltung einzuschalten. Der ODT-Steuersignalgenerator 242 kann das ODT-Steuersignal ODT_CS im High-Zustand während der ersten Aufrechterhaltungsdauer SP1_A vom vierten Zeitpunkt C4 an, erzeugen. Die ODT-Schaltung kann von dem ODT-Steuersignal ODT_CS eingeschaltet werden und den eingeschalteten Zustand während der ersten Aufrechterhaltungsdauer SP1_A vom vierten Zeitpunkt C4 an in Antwort auf das ODT-Steuersignal ODT_CS beibehalten.
  • Wie oben beschrieben, kann der Datensignalmusterdetektor 241 das Muster des Datensignals DQ bei einer vorher festgelegten Sequenz detektieren und der ODT-Steuersignalgenerator 242 kann das ODT-Steuersignal ODT_CS gemäß dem erfassten Muster des Datensignals DQ erzeugen, um das ODT-Steuersignal ODT_CS für die ODT-Schaltung bereitzustellen. Der Datensignalmusterdetektor 241 kann gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts das Muster des Datensignals DQ in eine Dauer des Einheitsintervalls UI_A detektieren. Außerdem kann der Datensignalmusterdetektor 241 das Muster des Datensignals DQ in einer Zeitdauer einer Vielzahl an Einheitsintervallen erfassen. Das erfindungsgemäße Konzept ist jedoch nicht hierauf beschränkt. Beispielsweise kann der Datensignalmusterdetektor 241 das Muster des Datensignals DQ aperiodisch detektieren und der ODT-Steuersignalgenerator 242 kann das ODT-Steuersignal ODT_CS gemäß dem Muster des aperiodisch detektierten Datensignals DQ erzeugen.
  • Außerdem kann der ODT-Steuersignalgenerator 242 die Dauer der ersten Aufrechterhaltungsdauer SP1_A, die für das Aufrechterhalten des eingeschalteten Zustands der ODT-Schaltung verwendet wird und die Dauer der zweiten Aufrechterhaltungsdauer SP2_A, die verwendet wird zum Aufrechterhalten des ausgeschalteten Zustands der ODT-Schaltung ändern. Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der ODT-Steuersignalgenerator 242 die Dauer der ersten und zweiten Aufrechterhaltungsdauern SP1_A und SP2_A relativ zu dem Einheitsintervall UI_A ändern. Beispielsweise kann der ODT-Steuersignalgenerator 242 die Verhältnisse SP1_A/UI-A und SP2_A/UI-A der Zeitdauer der ersten und zweiten Aufrechterhaltungsperioden SP1_A und SP2_A zum Einheitsintervall UI_A ändern. Wie in 4 dargestellt, kann der ODT-Steuersignalgenerator 242 die Verhältnisse SP1_A/UI-A und SP2_A/UI-A auf „1” setzen. In anderen Worten kann der ODT-Steuersignalgenerator 242 die Zeitdauern der ersten und zweiten Aufrechterhaltungsperioden SP1_A und SP2_A gleich dem Einheitsintervall UI_A setzen. Außerdem kann der ODT-Steuersignalgenerator 242 die Zeitdauern der ersten und zweiten Aufrechterhaltungsperioden SP1_A und SP2_A gleich der Dauer von mehr als einem Einheitsintervall UI_A setzen. Das erfindungsgemäße Konzept ist jedoch nicht hierauf beschränkt. Beispielsweise kann der ODT-Steuersignalgenerator 242 die Zeitdauern der ersten und zweiten Aufrechterhaltungsperioden SP1_A und SP2_A auf verschiedene Arten setzen, so dass die Verhältnisse SP1_A/UI-A und SP2_A/UI-A der Zeitdauern der ersten und zweiten Aufrechterhaltungsperioden SP1_A und SP2_A zu dem Einheitsintervall UI_A verschiedene Werte aufweisen.
  • Einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der ODT-Steuersignalgenerator 242 die Zeitdauern der ersten und zweiten Aufrechterhaltungsdauern SP1_A und SP2_A unterschiedlich zueinander setzen und das ODT-Steuersignal ODT_CS, basierend auf den verschiedenen Dauern, erzeugen. Beispielsweise kann sich ein Zeitintervall in dem die ODT-Schaltung den eingeschalteten Zustand mit dem ODT-Steuersignal ODT_CS beibehalten wird, von einem anderen Zeitintervall, in dem die ODT-Schaltung den ausgeschalteten Zustand beibehält unterscheiden.
  • Unter Berücksichtigung, dass während des Übergangintervalls des Datensignals DQ aufgrund des Impedanzunterschiedes ein Rauschen erzeugt wird, ist der ODT-Controller 240 gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts konfiguriert, um die ODT-Schaltung selektiv einzuschalten, zum Beispiel nur während der Übergangsintervalle des Datensignals DQ. Daher wird ein effektiver Schaltungsabschluss bereitgestellt und die Signalintegrität wird erhöht, während der Energieverbrauch in der ODT-Schaltung verringert wird.
  • 5A zeigt ein Blockdiagramm eines ODT-Controllers gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts. 5B zeigt ein Schaltungsdiagramm eines ODT-Controllers gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts. 6 zeigt ein Taktdiagramm zum Erklären eines Verfahrens zum Steuern einer ODT-Schaltung gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts.
  • Bezugnehmend auf 5A enthält ein ODT-Controller 340A einen Datensignalmusterdetektor 341A, einen ODT-Steuersignalgenerator 342A und eine Verzögerungsschaltung 343A. Im Vergleich mit dem ODT-Controller 240 aus 3 enthält der ODT-Controller 340A aus 5A außerdem die Verzögerungsschaltung 343A. Da der Datensignalmusterdetektor 341A und der ODT-Steuersignalgenerator 342A aus 5A denen aus 3 entsprechen, wird der ODT-Controller 340A unten mit dem Schwerpunkt auf der Verzögerungsschaltung 343A beschrieben. Die Verzögerungsschaltung 343A kann das ODT-Steuersignal ODT_CS, das von dem ODT-Steuersignalgenerator 342A, basierend auf dem Muster des Datensignals DQ erzeugt wurde, um eine vorher festgelegte Verzögerungszeit verzögern und ein verzögertes ODT-Steuersignal ODT_CS' der ODT-Schaltung bereitstellen. Eine Verzögerung des Rauschens aus der Reflexion des Datensignals DQ, das an die Speichervorrichtung eingegeben wurde, hängt beispielsweise von der Länge des Kanals ab, durch den das Datensignal DQ übertragen wird oder von der Frequenz des Datensignals DQ. Demgemäß kann die Verzögerungsschaltung 343A gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts das ODT-Steuersignal ODT_CS um das Verzögerungsintervall verzögern, dessen Dauer, basierend auf der Längeninformation des Kanals, durch den das Datensignal übertragen wird und die Frequenz des Datensignals DQ geändert wurde, um das An- und Ausschalten der ODT-Schaltung zu einem Zeitpunkt, an dem das verzögerte Rauschen erzeugt wurde, zu steuern. In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts jedoch kann die Verzögerungsschaltung 343A in dem ODT-Steuersignalgenerator 342A enthalten sein und das ODT-Steuersignal ODT_CS, das von dem ODT-Steuersignalgenerator 342A erzeugt wurde, kann das von der Verzögerungseinheit 343A eingeführte Verzögerungsintervall enthalten.
  • Gemäß der 5A und 6 kann die Verzögerungseinheit 343A gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts das ODT-Steuersignal ODT_CS um eine festgelegte Verzögerungszeit DP_A verzögern und ein verzögertes ODT-Steuersignal ODT_CS' für die ODT-Schaltung bereitstellen. Gemäß einer beispielhaften Ausführrungsform des erfindungsgemäßen Konzepts kann das An- und Ausschalten der ODT-Schaltung durch das verzögerte ODT-Steuersignal OCT_CS' zu einem Zeitpunkt gesteuert werden, wenn das verzögerte Rauschen erzeugt wird. Beispielsweise kann die Verzögerungsschaltung 343A ein Verzögerungsintervall gemäß einem Rauschverzögerungszeitpunkt festsetzen und das ODT-Steuersignal ODT_CS um das Verzögerungsintervall verzögert an die ODT-Schaltung bereitstellen, so dass die ODT-Schaltung eingeschaltet werden kann oder in dem eingeschalteten Zustand bleibt zu einem Zeitpunkt, zu dem das verzögerte Rauschen erzeugt wird. Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann die Verzögerungseinheit 343A die Dauer des Verzögerungsintervalls DP_A relativ zum Einheitsintervall UI_A des Datensignals DQ ändern, wenn die Verzögerungseinheit 343A die Dauer des Verzögerungsintervalls DP_A ändert. Beispielsweise kann die Verzögerungseinheit 343A das Verhältnis DP_A/UI-A des Verzögerungsintervalls DP_A zu dem Einheitsintervall UI_A ändern. Wie in 6 gezeigt, kann die Verzögerungseinheit 343A das Verhältnis DP_A/UI-A auf „0,5” setzen, indem das Verzögerungsintervall des ODT-Steuersignals ODT_CS gesetzt wird. Das erfindungsgemäße Konzept ist jedoch nicht hierauf beschränkt. Beispielsweise kann die Verzögerungseinheit 343A das Verzögerungsintervall DP_A auf verschiedene Arten setzen, so dass das Verhältnis DP/UI-A des Verzögerungsintervalls DP_A zu dem Einheitsintervall UI_A entsprechend variiert wird.
  • Bezugnehmend auf die 5B kann ein ODT-Controller 340B ein ODT-Steuersignalgenerator 341B und eine Verzögerungseinheit 343B enthalten. Der ODT-Steuersignalgenerator 341B ist konfiguriert, um das Muster des Datensignals DQ zu detektieren und das ODT-Steuersignal ODT_TS, basierend auf dem Muster des Datensignals DQ zu erzeugen. Die Konfiguration des Datensignalmusterdetektors 341A und des ODT-Steuersignalgenerators 342A wie in 5A gezeigt, können in den ODT-Steuersignalgenerator 341B aus 5B eingebaut werden. Der ODT-Steuersignalgenerator 341B kann eine Verzögerungseinheit 341B_1 mit wenigstens einem Verzögerungselement zum Verzögern des Datensignals DQ durch ein Verzögerungsintervall gemäß einem Einheitsintervall (1 UI) und ein Exklusiv-OR (XOR)-Gate 341B_2 zum Vergleichen eines verzögerten Datensignals DQ' mit dem Datensignal DQ zum Erfassen eines Niveauübergangs des Datensignals DQ und um das ODT-Steuersignal ODT_CS, basierend auf dem Erfassungsergebnis, enthalten. Die Verzögerungseinheit 343B umfasst wenigstens ein Verzögerungselement und verzögert das ODT-Steuersignal ODT_CS durch ein Verzögerungsintervall, das einem halben Einheitsintervall (0,5 UI) entspricht, um das verzögerte ODT-Steuersignal ODT_CS' zu erzeugen.
  • Durch Verwenden einer solchen Schaltungskonfiguration kann der ODT-Controller 340B das verzögerte ODT-Steuersignal ODT_CS', wie in 6 gezeigt, erzeugen, um die ODT-Schaltung zu steuern. Das erfindungsgemäße Konzept ist jedoch nicht hierauf begrenzt. Beispielsweise kann die Schaltungskonfiguration des ODT-Controllers 340B zum Durchführen der oben beschriebenen Funktionen auf verschiedene Arten implementiert werden.
  • 7A und 7B zeigen Blockdiagramme von ODT-Controllern gemäß beispielhafter Ausführungsformen des erfindungsgemäßen Konzepts.
  • Bezugnehmend auf 7A kann der ODT-Controller 440A einen Datensignalmusterdetektor 441A und einen ODT-Steuersignalgenerator 442A enthalten. Der Datensignalmusterdetektor 441A kann eine Detektionszeitsteuerlogik 441A_1 enthalten. Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der Datensignalmusterdetektor 441A das Muster des Datensignals DQ detektieren. Beispielsweise kann der Datensignalmusterdetektor 441A periodisch oder aperiodische detektieren, ob sich das Niveau des Datensignals DQ ändert, um Datenmusterinformationen DPI zu erzeugen und die Datenmusterinformation DPI dem ODT-Steuersignalgenerator 442A bereitzustellen. Die Detektionszeitsteuerlogik 441A_1 kann den Zeitpunkt zum Erfassen des Musters des Datensignals DQ für den Datensignalmusterdetektor 441A steuern. Demgemäß kann der Datensignalmusterdetektor 441A eine Niveauänderung des Datensignals DQ zu einem vorher festgelegten Detektionszeitpunkt detektieren und der Energieverbrauch zur Detektion des Musters des Datensignals DQ für die Detektionszeitsteuerlogik 441A_1 kann reduziert werden.
  • Die Detektionszeitpunktsteuerlogik 441A_1 kann den Detektionszeitpunkt derart steuern, dass der Datensignalmusterdetektor 441A das Muster des Datensignals DQ in eine Periode, die wenigstens einem Einheitsintervall entspricht, detektieren. Beispielsweise unter der Steuerung der Detektionszeitsteuerlogik 441A_1 kann der Datensignalmusterdetektor 441A das Muster des Datensignals DQ in einer Periode entsprechend einem Einheitsintervall oder in einer Periode entsprechend zwei Einheitsintervallen detektieren. Obwohl die Periode, in der der Datensignalmusterdetektor 441A das Muster des Datensignals DQ detektiert in Form von Einheitsintervallen beschrieben ist, ist das erfindungsgemäße Konzept nicht hierauf begrenzt. Beispielsweise kann die Periode auch in Form von Zyklen eines internen Taktsignals der Speichervorrichtung mit dem ODT-Controller 440A oder dem Speichercontroller gesetzt werden. Außerdem kann die Periode in Form anderer vorher festgelegter Einheitszeitintervalle gesetzt werden. Im Folgenden ist der Betrieb der Steuerung der ODT-Schaltung in Form von Einheitsintervallen des Einheitssignals DQ beschrieben.
  • Der Datensignalmusterdetektor 441A gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann Datensignalfrequenzinformation DQ_FI oder Kanallängeninformation CHI empfangen. Die unten beschriebene Datensignalfrequenzinformation DQ_FI kann unter Verwendung der Frequenzinformation des internen Taktsignals der Speichervorrichtung mit dem ODT-Controller 440A oder dem Speichercontroller erfasst werden. Das erfindungsgemäße Konzept ist jedoch nicht hierauf begrenzt. Beispielsweise kann die Datensignalfrequenzinformation DQ_FI auch durch andere Verfahren erfasst werden. Obwohl außerdem in 7A dargestellt ist, dass der Datensignalmusterdetektor 441A und der ODT-Steuersignalgenerator 442A des ODT-Controllers 440A die Datensignalfrequenzinformation DQ_FI oder die Kanallängeninformation HI von außen empfängt, kann die Datensignalfrequenzinformation DQ_FI oder die Kanallängeninformation CHI der Information entsprechen, die in einem Speicherbereich des ODT-Controllers 440A gespeichert ist.
  • Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der Datensignalmusterdetektor 441A das Muster des Datensignals DQ detektieren und das Verhältnis der Dauer einer Detektionsperiode zu dem Einheitsintervall des Datensignals DQ, basierend auf wenigstens einem der Datensignalfrequenzinformation DQ_FI und der Kanallängeninformation CHI zu ändern. Beispielsweise kann die Detektionszeitsteuerlogik 441A_1 den Datensignalmusterdetektor 441A in Bezug auf die Datensignalfrequenzinformation DQ_FI steuern, so dass das Verhältnis der Dauer des Datensignals DQ zum Einheitsintervall des Datensignals DQ zunimmt, wenn die Frequenz des Datensignals DQ zunimmt. Das erfindungsgemäße Konzept ist jedoch nicht hierauf beschränkt. Beispielsweise kann die Detektionszeitsteuerlogik 441A_1 den Datensignalmusterdetektor 441A in Bezug auf die Datensignalfrequenzinformation DQ_FI derart steuern, dass das Verhältnis der Dauer des Datensignals DQ zum Einheitsintervall des Datensignals DQ zunimmt, wie die Frequenz des Datensignals DQ zunimmt, wenn die Frequenz des Datensignals DQ oberhalb eines bestimmten Kriteriums ist. Außerdem kann die Detektionszeitsteuerlogik 441A_1 den Datensignalmusterdetektor 441A steuern, so dass das Verhältnis der Dauer des Datensignals DQ zu dem Einheitsintervall des Datensignals DQ abnimmt, wie die Frequenz des Datensignals DQ zunimmt, wenn die Frequenz des Datensignals DQ unterhalb des Kriteriums liegt. Beispielsweise kann die Detektionszeitsteuerlogik 441A_1 den Datensignalmusterdetektor 441A steuern, so dass der Datensignalmusterdetektor 441A die Detektion des Musters des Datensignals DQ in einer Periode von einem Einheitsintervall durchführt, wenn die Frequenz des Datensignals DQ „X” Hz ist, während das Detektieren des Musters des Datensignals DQ in einer Periode von zwei Einheitsintervallen durchgeführt wird, wenn die Frequenz des Datensignals DQ „2X” Hz beträgt.
  • Die Detektionszeitsteuerlogik 441A_1 kann den Datensignalmusterdetektor 441A in Bezug auf die Kanallängeninformation CHI derart steuern, dass das Verhältnis der Dauer des Datensignals DQ zu dem Einheitsintervall des Datensignals DQ zunimmt, wenn die Länge des Kanals, durch den das Datensignal DQ übertragen wird, zunimmt. Das erfindungsgemäße Konzept ist jedoch nicht hierauf beschränkt. Beispielsweise kann die Detektionszeitsteuerlogik 441A_1 den Datensignalmusterdetektor 441A in Bezug auf die Kanallängeninformation CHI steuern, so dass die Dauer des Datensignals DQ zunimmt, wenn die Kanallänge zunimmt, wenn die Kanallänge oberhalb eines bestimmten Kriteriums liegt. Zusätzlich kann die Detektionszeitsteuerlogik 441A_1 den Datensignalmusterdetektor 441A steuern, während die Dauer des Datensignals DQ abnimmt, so wie die Kanallänge zunimmt, falls die Kanallänge unterhalb des Kriteriums liegt.
  • Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der ODT-Steuersignalgenerator 442A eine Aufrechterhaltedauersteuerlogik 442A_1 enthalten. Der ODT-Steuersignalgenerator 442A kann das ODT-Steuersignal ODT_CS, basierend auf Datenmusterinformation DPI erzeugen. Der ODT-Steuersignalgenerator 442A kann das An- und Ausschalten der ODT-Schaltung und das Beibehalten des eingeschalteten oder ausgeschalteten Zustands der ODT-Schaltung während der Aufrechterhaltungsperiode durch Bereitstellen des ODT-Steuersignals ODT_CS für die ODT-Schaltung steuern.
  • Die Aufrechterhaltungsperiodensteuerlogik 442A_1 kann den ODT-Steuersignalgenerator 442A steuern, um den eingeschalteten Zustand und den ausgeschalteten Zustand der ODT-Schaltung und die Dauer der Aufrechterhaltungsdauer zu ändern. Beispielsweise kann der OCT-Steuersignalgenerator 442A das ODT-Steuersignal ODT_CS unter der Steuerung der Aufrechterhaltungsdauersteuerlogik 442A_1 erzeugen, um die ODT-Schaltung dazu zu bringen, den eingeschalteten Zustand oder den ausgeschalteten Zustand während der Aufrechterhaltungsperiode entsprechend einem Einheitsintervall oder zwei Einheitsintervallen beizubehalten. Obwohl die Aufrechterhaltungsdauer oben in Form von Einheitsintervallen des Datensignals DQ beschrieben ist, ist das erfindungsgemäße Konzept nicht hierauf begrenzt. Beispielsweise kann die Aufrechterhaltungsdauer in Form von Zyklen des internen Taktsignals der Speichervorrichtung mit dem ODT-Controller 440A oder dem Speichercontroller gesetzt werden. Außerdem kann die Aufrechterhaltungsdauer in Form anderer vorher festgelegter Einheitsintervalle gesetzt werden.
  • Der ODT-Steuersignalgenerator 442A gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann die Datensignalfrequenzinformation DQ_FI oder die Kanallängeninformation CHI empfangen. Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der ODT-Steuersignalgenerator 442A die ODT-Schaltung, basierend auf wenigstens einem von der Datensignalfrequenzinformation DQ_FI und der Kanallängeninformation CHI steuern. Beispielsweise kann die Aufrechterhaltungsdauersteuerlogik 442A_1 den ODT-Steuersignalgenerator 442A in Bezug auf die Datensignalfrequenzinformation DQ_FI steuern, so dass das Verhältnis der Dauer der Aufrechterhaltungsdauer zu dem Einheitsintervall des Datensignals DQ zunimmt, wenn die Frequenz des Datensignals DQ zunimmt. Das erfindungsgemäße Konzept ist jedoch nicht hierauf beschränkt. Beispielsweise kann die Aufrechterhaltungsdauersteuerlogik 442A_1 den ODT-Steuersignalgenerator 442A in Bezug auf die Datensignalfrequenzinformation DQ_FI steuern, so dass das Verhältnis der Dauer der Aufrechterhaltungsdauer zu dem Einheitsintervall des Datensignals DQ zunimmt, wenn die Frequenz des Datensignals DQ zunimmt, falls die Frequenz des Datensignals DQ oberhalb eines bestimmten Kriteriums ist. Zusätzlich kann die Aufrechterhaltungsdauersteuerlogik 442A_1 den ODT-Steuersignalgenerator 442A steuern, so dass das Verhältnis der Dauer der Aufrechterhaltungsdauer zu dem Einheitsintervall des Datensignals DQ abnimmt, so wie die Frequenz des Datensignals DQ zunimmt, wenn die Frequenz des Datensignals DQ unterhalb des Kriteriums ist. Beispielsweise kann die Aufrechterhaltungsdauersteuerlogik 442A_1 den ODT-Steuersignalgenerator 442A steuern, so dass die Dauer der Aufrechterhaltungsperiode des eingeschalteten oder ausgeschalteten Zustands der ODT-Schaltung einem Einheitsintervall des Datensignals DQ entspricht, wenn die Frequenz des Datensignals DQ „X” Hz ist, während die Dauer der Aufrechterhaltungsperiode des eingeschalteten oder ausgeschalteten Zustands der ODT-Schaltung zwei Einheitsintervallen entspricht, wenn die Frequenz des Datensignals DQ „2X” Hz beträgt.
  • Die Aufrechterhaltungsdauersteuerlogik 442A_1 kann den ODT-Steuersignalgenerator 442A in Bezug auf die Kanallängeninformation CHI steuern, so dass das Verhältnis der Dauer der Aufrechterhaltungsdauer zu dem Einheitsintervall des Datensignals DQ zunimmt, wenn die Kanallänge zunimmt. Das erfindungsgemäße Konzept ist jedoch nicht hierauf begrenzt. Beispielsweise kann die Aufrechterhaltungsdauersteuerlogik 442A_1 den ODT-Steuersignalgenerator 442A in Bezug auf die Kanallängeninformation CHI steuern, so dass die Dauer der Aufrechterhaltungsdauer zunimmt, so wie die Kanallänge zunimmt, wenn die Kanallänge oberhalb des bestimmten Kriteriums liegt. Zusätzlich kann die Aufrechterhaltungsdauersteuerlogik 442A_1 den ODT-Steuersignalgenerator 442A steuern, während die Dauer der Aufrechterhaltungsdauer abnimmt, so wie die Kanallänge zunimmt, wenn die Kanallänge unterhalb des Kriteriums liegt.
  • Wie oben beschrieben kann der ODT-Steuersignalgenerator 442A außerdem das ODT-Steuersignal ODT_CS derart erzeugen, dass die Dauer der Aufrechterhaltungsdauer des eingeschalteten Zustands der ODT-Schaltung unterschiedlich ist zu der Dauer der Aufrechterhaltungsdauer des ausgeschalteten Zustands der ODT-Schaltung. Dies wird im Detail weiter unten beschrieben.
  • Wie oben beschrieben, kann eine beispielhafte Ausführungsform des erfindungsgemäßen Konzepts die Detektionsdauer für das Muster des Datensignals DQ und die Aufrechterhaltungsdauer des eingeschalteten und ausgeschalteten Zustands mit der ODT-Schaltung, basierend auf wenigstens einem der Datensignalfrequenzinformation DQ_FI und der Kanallängeninformation CHI steuern und dadurch einen effektiven Abschluss für die ODT-Schaltung erreichen, wobei der Energieverbrauch des ODT-Controllers 440A für die Steuerung der ODT-Schaltung reduziert wird.
  • Bezugnehmend auf 7B enthält ein ODT-Controller 440B einen Datensignalmusterdetektor 441B und einen ODT-Steuersignalgenerator 442B. Der ODT-Steuersignalgenerator 442B kann eine Aufrechterhaltungsdauersteuerlogik 442B_1 und eine Aktivierungs-/Deaktivierungssteuerlogik 442B_3 enthalten. Da die Aufrechterhaltungsdauersteuerlogik 442B_1 ähnlich zur Aufrechterhaltungsdauersteuerlogik 442A_1 ist, die im Detail in Bezugnahme auf 7A beschrieben wurde, liegt der Schwerpunkt der folgenden Beschreibung des ODT-Controllers 440B, wie in 7B dargestellt, auf der Aktivierungs-/Deaktivierungssteuerlogik 442B_3.
  • Die Aktivierungs-/Deaktivierungssteuerlogik 442B_3 kann die Aktivierung oder Deaktivierung des Datensignalmusterdetektors 441B, basierend auf der Aufrechterhaltungsdauer des eingeschalteten oder ausgeschalteten Zustands der ODT-Schaltung steuern. Wenn beispielsweise der ODT-Controller 440B das Datensignal DQ empfängt, kann die Aktivierungs-/Deaktivierungssteuerlogik 442B_3 den Datensignalmusterdetektor 441B aktivieren. So aktiviert, kann der Datensignalmusterdetektor 441B eine Niveauänderung des Datensignals DQ detektieren. Der Datensignalmusterdetektor 441B kann die Datenmusterinformation DPI durch Detektieren der Niveauänderung des Datensignals DQ erzeugen, um für den ODT-Steuersignalgenerator 442B die Datenmusterinformation DPI bereitzustellen. Danach kann die Aktivierungs-/Deaktivierungssteuerlogik 442B_3 den Datensignalmusterdetektor 441B deaktivieren. Zusätzlich kann der ODT-Steuersignalgenerator 442B der ODT-Schaltung das ODT-Steuersignal ODT_CS, basierend auf der Datenmusterinformation DPI bereitstellen, so dass die ODT-Schaltung eingeschaltet wird, wenn ein Niveauübergang des Datensignals DQ auftritt und kann den eingeschalteten Zustand während der ersten Aufrechterhaltungsperiode beibehalten. Die Aktivierungs-/Deaktivierungssteuerlogik 442B_3 kann den Datensignalmusterdetektor 441B aktivieren, wenn die erste Aufrechterhaltungsperiode endet. Der ODT-Steuersignalgenerator 442B kann der ODT-Schaltung das ODT-Steuersignal ODT_CS, basierend auf der Datenmusterinformation DPI bereitstellen, so dass die ODT-Schaltung ausgeschaltet wird, wenn sich das Niveau des Datensignals DQ nicht ändert und kann den ausgeschalteten Zustand während der zweiten Aufrechterhaltungsperiode beibehalten. Die Aktivierungs-/Deaktivierungssteuerlogik 442B_3 kann den Datensignalmusterdetektor 441B zu einem Zeitpunkt aktivieren, zu dem die zweite Aktivierungsperiode endet.
  • Wie oben beschrieben kann der ODT-Steuersignalgenerator 442B des ODT-Controllers 440B aus 7B anders als in A gezeigt direkt die Aktivierung oder Deaktivierung des Datensignalmusterdetektors 441B steuern, wenn die Aufrechterhaltungsperiode des ein- oder ausgeschalteten ODT-Schaltkreises endet. Die Erfassung des Musters des Datensignals DQ wird nur durchgeführt, wenn das Steuern des Ein- oder Ausschalten der ODT-Schaltung notwendig ist.
  • 8 und 9 zeigen Taktdiagramme zum Erklären von Verfahren zum Steuern einer ODT-Schaltung gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts.
  • Die 8 und 9 stellen Aufrechterhaltungsperioden SP1_B und SP2_B der eingeschalteten und ausgeschalteten Zustände der ODT-Schaltung dar, wenn die Frequenz des Datensignals DQ im Vergleich zu 4 erhöht ist. Bezugnehmend auf die 7A und 8 wird angenommen, dass das Datensignal DQ eine höhere Frequenz aufweist, zum Beispiel „2A” Hz als das Datensignal DQ aus 4. Das Datensignal DQ kann ein Einheitsintervall UI_B gemäß der Frequenz „2A” Hz des Datensignals DQ aufweisen. Wenn die Frequenz des Datensignals DQ, wie in 8 dargestellt, im Vergleich m Frequenz des Datensignals DQ aus 4 erhöht ist, zum Beispiel von „A” Hz auf „2A” Hz kann der ODT-Steuersignalgenerator 442A die Verhältnisse SP1_B/UI-B und SP2_B/UI-B der Zeitdauern der ersten und zweiten Aufrechterhaltungsperioden SP1_B und SP2_B zu dem Einheitsintervall UI_B auf 1 setzen. Damit sind die Verhältnisse SP1_B/UI-B und SP2_B/UI-B die gleichen wie die entsprechenden der Verhältnisse SP1_A/UI-A und SP2_A/UI-A wie in 4 dargestellt. Mit anderen Worten kann der ODT-Steuersignalgenerator 442A die Dauer der Aufrechterhaltungsperioden SP1_B und SP2_B der eingeschalteten oder ausgeschalteten Zustände der ODT-Schaltung in Bezug auf das Einheitsintervall UI_B des Datensignals DQ setzen oder verändern.
  • Bezugnehmend auf die 7A und 9 kann der ODT-Steuersignalgenerator 442A die Aufrechterhaltungsperioden SP1_C und SP2_C des eingeschalteten oder ausgeschalteten Zustands der ODT-Schaltung derart steuern, wenn die Frequenz des Datensignals DQ wächst, damit sie von den Aufrechterhaltungsperioden SP1_B und SP2_B, wie in 8 gezeigt, verschieden sind. Insbesondere stellt 9 ein Beispiel dar, bei dem der ODT-Steuersignalgenerator 442A die erste Aufrechterhaltungsperiode SP1_C, in der die ODT-Schaltung den eingeschalteten Zustand beibehält derart setzt, dass sie von der zweiten Aufrechterhaltungsperiode SP2_C, in der die ODT-Schaltung den ausgeschalteten Zustand beibehält, verschieden ist.
  • Wie in 9 dargestellt, kann der ODT-Steuersignalgenerator 442A das Verhältnis SP1_C/UI_B der Dauer der ersten Aufrechterhaltungsdauer SP1_C zu dem Einheitsintervall UI_B auf „zwei” setzen und kann das Verhältnis SP2_C/UI_B der Dauer der zweiten Aufrechterhaltungsperiode SP2_C zu dem Einheitsintervall UI_B auf „eins” setzen. Das heißt unter Berücksichtigung, dass bestimmte Signalintegritätscharakteristiken verschlechtert sein können, wenn die Frequenz des Datensignals DQ erhöht ist, wegen Zwischen-Signaldifferenzen des Datensignals DQ oder Ähnlichem, kann der ODT-Steuersignalgenerator 442A die ODT-Schaltung derart steuern, dass der eingeschaltete Zustand länger beibehalten wird als vorher. Daher wird die Verschlechterung der Signalintegritätscharakteristiken kompensiert.
  • Es wird angemerkt, dass der Wert „2” des Verhältnisses SP1_C/UI_B und der Wert „1” des Verhältnisses SP2_C/UI_B lediglich beispielhaft genannt sind und das erfindungsgemäße Konzept nicht hierauf beschränkt ist. Beispielsweise können die Werte der Verhältnisse verschieden gesetzt werden.
  • Das Setzen der Dauer der zweiten Aufrechterhaltungsperiode SP2_C auf einen Wert kleiner als die Dauer der ersten Aufrechterhaltungsperiode SP1_C durch den ODT-Steuersignalgenerator 442A wird sorgfältig gemacht, um das Rauschen aufgrund der fehlenden Impedanzübereinstimmung, die während des Übergangsintervalls des Datensignals DQ auftreten kann. Beispielsweise zu einem achten Zeitpunkt T8, an dem das Niveau des Datensignals DQ von dem logischen „Low-Niveau” auf das logische „High-Niveau” geändert wird, wird die ODT-Schaltung eingeschaltet, so dass das während des Übergangs des Datensignals DQ zum achten Zeitpunkt T8 erzeugt wurde, entfernt wird.
  • Da außerdem der Datensignalmusterdetektor 441A die Niveauänderung des Datensignals DQ zu Zeitpunkten, an denen die Aufrechterhaltungsperioden SP1_C und SP2_C enden, detektieren kann, führt der Datensignalmusterdetektor 441A die Detektion weniger oft durch als in dem in 8 gezeigten Fall, wodurch der Energieverbrauch für die Detektion weiter reduziert wird.
  • 10 zeigt ein Blockdiagramm eines ODT-Controllers gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts.
  • Bezugnehmend auf 10 enthält der ODT-Controller 540 einen Datensignalmusterdetektor 541, einen ODT-Steuersignalgenerator 542 und eine Verzögerungsschaltung 543. Der Datensignalmusterdetektor 541 kann den ODT-Steuersignalgenerator 542 mit Datenmusterinformation DPI versorgen, die den Niveauübergang des Datensignals DQ anzeigt und der ODT-Steuersignalgenerator 542 kann das ODT-Steuersignal ODT_CS, basierend auf der Datenmusterinformation DPI erzeugen und das ODT-Steuersignal ODT_CS an die Verzögerungseinheit 543 weitergeben. Die Verzögerungseinheit 543 kann das ODT-Steuersignal ODT_CS um eine vorher festgelegte Verzögerungszeit verzögern und das verzögerte ODT-Steuersignal ODT_CS' an die ODT-Schaltung weitergeben.
  • Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann die Verzögerungseinheit 5443 das ODT-Steuersignal ODT_CS verzögern und das Verhältnis der Dauer des Verzögerungsintervalls zu dem Einheitsintervall des Datensignals DQ, basierend auf wenigstens einem der Datensignalfrequenzinformation DQ_FI und der Kanallängeninformation CHI ändern. Beispielsweise kann die Verzögerungsintervallsteuerlogik 543_1 die Verzögerungseinheit 543 in Bezug auf die Datensignalfrequenzinformation DQ_FI derart steuern, dass das Verhältnis der Dauer des Verzögerungsintervalls zu dem Einheitsintervall des Datensignals DQ zunimmt, wenn die Frequenz des Datensignals DQ zunimmt. Das erfindungsgemäße Konzept ist jedoch nicht hierauf beschränkt. Beispielsweise kann die Verzögerungsintervallsteuerlogik 543_1 die Verzögerungseinheit 543 in Bezug auf die Datensignalfrequenzinformation DQ_FI derart steuern, dass das Verhältnis der Dauer des Verzögerungsintervalls zu dem Einheitsintervall des Datensignals DQ zunimmt, so wie die Frequenz des Datensignals DQ zunimmt, wenn die Frequenz des Datensignals DQ oberhalb eines bestimmten Kriteriums ist. Außerdem kann die Verzögerungsintervallsteuerlogik 543_1 die Verzögerungseinheit 543 derart steuern, dass das Verhältnis der Dauer des Verzögerungsintervalls zu dem Einheitsintervall des Datensignals DQ abnimmt, so wie die Frequenz des Datensignals DQ zunimmt, wenn die Frequenz des Datensignals DQ unterhalb des Kriteriums liegt.
  • Die Verzögerungsintervallsteuerlogik 543_1 kann die Verzögerungseinheit 543 unter Bezugnahme auf die Kanallängeninformation CHI steuern, so dass das Verhältnis der Dauer des Verzögerungsintervalls zu dem Einheitsintervall des Datensignals DQ zunimmt, wie die Länge des Kanals durch den das Datensignal DQ übertragen wird, zunimmt. Das erfindungsgemäße Konzept ist jedoch nicht hierauf beschränkt. Beispielsweise kann die Verzögerungsintervallsteuerlogik 543_1 die Verzögerungseinheit 543 unter Bezugnahme auf die Kanallängeninformation CHI steuern, so dass die Dauer des Verzögerungsintervalls zunimmt, wie die Kanallänge zunimmt, wenn die Kanallänge oberhalb eines bestimmten Kriteriums liegt. Zusätzlich kann die Verzögerungsintervallsteuerlogik 543_1 die Verzögerungseinheit 543 derart steuern, dass die Dauer des Verzögerungsintervalls abnimmt, so wie die Kanallänge zunimmt, wenn die Kanallänge unterhalb des Kriteriums liegt.
  • Gemäß der oben beschriebenen beispielhaften Ausführungsform kann der ODT-Controller 540 unter Berücksichtigung, dass die Verzögerung des Rauschens verursacht durch den Impedanzunterschied gemäß der Frequenz des Datensignals DQ und der Kanallänge, das Anschalten und das Ausschalten der ODT-Schaltung unter Bezugnahme auf die Frequenz des Datensignals DQ und der Kanallänge steuern. Demgemäß kann das Rauschen effektiv entfernt werden.
  • Die 11 und 12 zeigen Taktdiagramme zum Erklären von Verfahren zum Steuern einer ODT-Schaltung gemäß beispielhafter Ausführungsformen des erfindungsgemäßen Konzepts.
  • 11 zeigt ein Verzögerungsintervall DP_B des verzögerten ODT-Steuersignals ODT_CS', wenn die Frequenz des Datensignals DQ im Vergleich zu 6 erhöht ist.
  • Bezugnehmend auf die 10 und 11 wird angenommen, dass das Datensignal DQ eine höhere Frequenz hat, zum Beispiel „2A” Hz als das Datensignal DQ aus 6. Das Datensignal DQ kann das Einheitsintervall UI_B entsprechend der Frequenz „2A” Hz des Datensignals DQ haben. Wie oben beschrieben, kann die Verzögerungseinheit 543 die Dauer des Verzögerungsintervalls in den verzögerten ODT-Steuersignal ODT_TS' in Bezug auf das Einheitsintervall UI_B des Datensignals DQ, basierend auf der Frequenzinformation des Datensignals DQ ändern. Beispielsweise kann die Verzögerungseinheit 543 das ODT-Steuersignal ODT_CS durch Setzen des Verhältnisses DP_B/UI_B der Dauer des Verzögerungsintervalls DB_B zur Dauer des Einheitsintervalls UI_B auf „0,7” setzen. In anderen Worten, erlaubt es die Verzögerungseinheit 543 das Ein- und Ausschalten der ODT-Schaltung unter Berücksichtigung des Anstiegs der Verzögerung des Rauschens aufgrund der Änderung der Frequenz des Datensignals DQ von „A” Hz auf „2A” Hz zu steuern. Dies wird beispielsweise durch Ändern der Dauer des Verzögerungsintervalls DP_B in derart erreicht, dass das Verhältnis DP_B/UI_B der Dauer des Verzögerungsintervalls DP_B zu der Dauer des Einheitsintervalls UI_B größer ist als der Wert „0,5” des Verhältnisses DP_A/UI_A in 6.
  • In 12 werden die Dauer des Verzögerungsintervalls DP_B in dem verzögerten ODT-Steuersignal ODT_CS' und die Dauer der Ein-/Auszustand Aufrechterhaltungsperioden SP_C und SP2_C des eingeschalteten oder ausgeschalteten Zustands der ODT-Schaltung geändert, wenn die Frequenz des Datensignals DQ im Vergleich zur 6 erhöht ist. Bezugnehmend auf die 10 und 12, wenn die Frequenz des Datensignals DQ im Vergleich zu der in 6 dargestellten Ausführungsform erhöht wird, kann der ODT-Steuersignalgenerator 542 die Dauer der Ein-Zustand-Aufrechterhaltungsperiode SP1_C des eingeschalteten Zustandes der ODT-Schaltung ändern, so dass das Verhältnis SP1_C/UI-B der Dauer der Ein-Zustand-Aufrechterhaltungsperiode SP1_C zu dem Einheitsintervall UI_B größer ist als der Wert „1” des Verhältnisses SP_B/UI-B in 6. Dies wird beispielsweise durch Setzen des Verhältnisses SP1_C/UI-B der Dauer der Ein-Zustand-Aufrecherhaltungsperiode SP1_C zu dem Einheitsintervall UI_B auf den Wert „2”.
  • Ähnlich wie in 11 beschrieben, kann die Verzögerungseinheit 543 die Dauer des Verzögerungsintervalls in dem verzögerten ODT-Steuersignal ODT_CS' in Bezug auf das Einheitsintervall UI_B des Datensignals DQ verändern, wenn die Frequenz des Datensignals DQ erhöht ist. Als Ergebnis kann der ODT-Controller 540 gemäß der vorliegenden Ausführungsform das An- und Ausschalten der ODT-Schaltung durch Ändern von beidem, der Dauer des Verzögerungsintervalls DP_B und der Dauer der Aufrechterhaltungsperiode SP1_C gemäß der Änderung in der Frequenz des Datensignals DQ effektiv steuern.
  • 13 zeigt ein Blockdiagramm eines ODT-Controllers gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts.
  • Bezugnehmend auf 13 umfasst ein ODT-Controller 640 einen Datensignalmusterdetektor 641, einen ODT-Steuersignalgenerator 642, eine Verzögerungseinheit 543 und einen Steuerinformationsspeicher 644. Gemäß der vorliegenden Ausführungsform kann der Datensignalmusterdetektor 641 das Muster des Datensignals DQ detektieren, die Dauer der Periode zum Detektieren des Musters des Datensignals DQ basierend auf wenigstens einem der Datensignalfrequenzinformation DQ_FI und der Kanallängeninformation CHI ändern und dann die Datenmusterinformation DPI erzeugen. Zusätzlich kann der ODT-Steuersignalgenerator 642 das ODT-Steuersignal ODT_CS dessen Dauer sich basierend auf wenigstens einem der Frequenzinformation DQ_FI des Datensignals DQ und der Kanallängeninformation CHI erzeugen. Die Verzögerungseinheit 643 kann das ODT-Steuersignal ODT_CS um das Verzögerungsintervall, das von wenigstens einem der Frequenzinformation DQ_FI des Datensignals DQ und der Kanallängeninformation CHI ermittelt wird, verzögern und das verzögerte ODT-Steuersignal ODT_CS' an die ODT-Schaltung bereitstellen.
  • Mit anderen Worten führen der Datensignalmusterdetektor 641, der ODT-Steuersignalgenerator 642 und die Verzögerungseinheit 643 eine Reihe von Schritten durch, um das An- und Ausschalten der ODT-Schaltung, basierend auf der Frequenzinformation DQ_FI des Datensignals DQ und der Kanallängeninformation CHI zu steuern. Der Steuerinformationsspeicher 644 kann die Frequenzinformation DQ_FI des Datensignals DQ und der Kanallängeninformation CHI von außen empfangen und solch eine Information speichern.
  • Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der Steuerinformationsspeicher 644 eine Steuertabelle TABLE enthalten, die die Frequenzinformation DQ_FI des Datensignals DQ und die Kanallängeninformation CHI zusammen mit der Information, die zusammen in jedem von entsprechenden Paaren an Frequenzinformation DQ_FI und der Kanallängeninformation CHI abgebildet sind, enthält. Die abgebildete Information kann den Erfassungszeitraum DP1 enthalten, der zu dem Datensignalmusterdetektor 641 gehört und die Aufrechterhaltezeitdauer SP, die zu dem ODT-Steuersignalgenerator 642 gehört und dem Verzögerungsintervall DP2, das zu der Verzögerungseinheit 643 gehört.
  • Wenn die Frequenz des Datensignals DQ „A” ist und die Kanallänge „B” ist, kann der Steuerinformationsspeicher 644 die Erfassungsdauer DP1 mit dem Wert „C”, die Aufrechterhaltungsdauer SP mit einem Wert „D” und das Verzögerungsintervall DP2 mit einem Wert „E” für den Datensignalmusterdetektor 641, den ODT-Steuersignalgenerator 642 und die Verzögerungseinheit 643 entsprechend bereitstellen. Der Datensignalmusterdetektor 641, der ODT-Steuersignalgenerator 642 und die Verzögerungseinheit 643 können eine Reihe von Verfahrensschritten zum Steuern des Einschaltens und Ausschaltens der ODT-Schaltung, basierend auf der empfangenen Information, durchführen. Die erfindungsgemäßen Konzepte sind jedoch nicht hierauf beschränkt und können auf verschiedene Arten modifiziert werden. Beispielsweise kann der Steuerinformationsspeicher 644 in wenigstens einem von dem ODT-Steuersignalgenerator 642 und der Verzögerungseinheit 643 enthalten sein. Außerdem kann der Steuerinformationsspeicher 644 außerhalb des ODT-Controllers 640 angeordnet sein.
  • 14 zeigt ein Blockdiagramm eines Speichersystems gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts.
  • Bezugnehmend auf 14 kann ein Speichersystem 700 einen Speichercontroller 710 und eine Speichervorrichtungsgruppe 720 enthalten. Die Speichervorrichtungsgruppe 720 kann eine Vielzahl an Speichervorrichtungen 721 bis 724 enthalten und jede der Speichervorrichtungen 721 bis 724 kann ein flüchtiger Speicher wie beispielsweise ein dynamischer Zufallszugriffsspeicher (DRAM), ein Flash-Speicher, ein Phasenwechselzufallzugriffsspeicher (PRAM), ein Ferroelektrischer Zufallzugriffsspeicher (FRAM), ein Widerstandszufallszugriffsspeicher (RRAM) oder ein nichtflüchtiger Speicher, wie beispielsweise ein magnetischer Mangetzufallszugriffsspeicher (MRAM), sein. Außerdem können die Speichervorrichtungen 721 bis 724 sowohl einen flüchtigen Speicher wie auch einen nichtflüchtigen Speicher enthalten und können auf eine Vielzahl an Arten implementiert werden.
  • Der Speichercontroller 710 kann das Schreiben und Lesen von Daten in oder von den Speichervorrichtungen 721 bis 724 steuern. Um die Speichervorrichtungen 721 bis 724 mit Datensignalen DQ1 und DQ2 zu versorgen, kann der Speichercontroller 710 eine Ausgangspuffereinheit 711 mit einer Vielzahl an Ausgangspuffern 711A und 712A und eine Vielzahl an Anschlüssen T1 und T2, die mit der Ausgangspuffereinheit 711 verbunden sind, enthalten und die Signale DQ1 und DQ2 ausgeben. Jede der Speichervorrichtungen 721 bis 724 können einen Anschluss T1' oder T2' enthalten, die konfiguriert sind, um die Signale DQ1 und DQ2 von dem Speichercontroller 710 zu empfangen. Obwohl die Speichervorrichtungsgruppe 720 im Folgenden als erste Speichervorrichtung 721 und zweite Speichervorrichtung 722 beschrieben ist, wird angemerkt, dass das erfindungsgemäße Konzept, das auf die ersten und zweiten Speichervorrichtungen 721 und 722 angewandt wird, auch auf andere Speichervorrichtungen 723 und 724 angewandt werden kann.
  • Die erste Speichervorrichtung 721 kann einen Eingangspuffer 721A enthalten, der konfiguriert ist, um ein erstes Datensignal DQ1 von dem Ausgangspuffer 711A des Speichercontrollers 711 zu empfangen und eine ODT-Schaltung 721B, die geeignet ist, um eine Impedanzanpassung durchzuführen und ein Rauschen, das erzeugt wurde, während die erste Speichervorrichtung 721 das erste Datensignal DQ1 empfängt, zu entfernen und einen ODT-Speicher 721C konzentriert, um das Anschalten und Ausschalten der ODT-Schaltung 721B zu steuern. Der Anschluss T1' der ersten Speichervorrichtung 721 ist mit dem Anschluss T1 des Speichercontrollers 710 über einen ersten Kanal CH1 verbunden. Das erste Datensignal DQ1 wird über der ersten Kanal CH1 übertragen.
  • Die zweite Speichervorrichtung 722 kann einen Eingangspuffer 722A, konfiguriert, um ein zweites Datensignal DQ2 von dem Ausgangspuffer 712A des Speichercontrollers 711 zu empfangen und eine ODT-Schaltung 722, konfiguriert, um eine Impedanzanpassung durchzuführen und Rauschen, das erzeugt wurde, während die zweite Speichervorrichtung 722 das zweite Datensignal DQ2 empfängt, entfernen und einen ODT-Controller 722C, konfiguriert, um das An- und Ausschalten der ODT-Schaltung 722B zu steuern. Der Anschluss T2' der zweiten Speichervorrichtung 722 ist mit dem Anschluss T2 des Speichercontrollers 710 über einen zweiten Kanal CH2 verbunden. Das zweite Datensignal DQ2 wird durch den zweiten Kanal CH2 übertragen.
  • Wie oben beschrieben, können die Kanäle als Übertragungsleitungen, die mit den Anschlüssen des Speichercontrollers, der das Datensignal ausgibt und den Anschlüssen der Speichervorrichtungen, die das Datensignal empfangen, bezeichnet werden. Die Kanäle können beispielsweise als Übertragungsleitungen, die die Ausgangspuffer des Speichercontrollers und die Eingangspuffer der Speichervorrichtungen zum Beispiel bezeichnet werden. Im Folgenden wird der Ausdruck „Kanallänge” verwendet, um die Länge der Übertragungsleitung zwischen einem Anschluss des Speichercontrollers, der das Datensignal ausgibt, mit einem Anschluss der Speichervorrichtung, der das Datensignal empfängt, zu bezeichnen.
  • Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der ODT-Controller 721C in der ersten Speichervorrichtung 721 und der ODT-Controller 722C in der zweiten Speichervorrichtung 722 das An- und Ausschalten der ODT-Schaltungen 721B und 722B, basierend auf der jeweiligen Kanallänge bezeichnen. Da die Länge des zweiten Kanals CH2 größer ist als die Länge des ersten Kanals CH1 in 14, steuert der ODT-Controller 722C in der zweiten Speichervorrichtung 722 die ODT-Schaltung 722B nach dem Erhöhen der An-Zustandsaufrechterhaltungsdauer der ODT-Schaltung 722B oder nach dem Erhöhen des Verzögerungsintervalls des ODT-Steuersignals im Vergleich zu dem ODT-Controller 721C der ersten Speichervorrichtung 722. Die verwendeten Verfahren um die Ein-Zustandsaufrechterhaltungsdauer der ODT-Schaltung 722B und dem Verzögerungsintervall des ODT-Steuersignals länger zu machen, entsprechen den in Bezug auf 7A beispielsweise oben Beschriebenen.
  • 15 zeigt ein Blockdiagramm eines Speichersystems gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts.
  • Bezugnehmend auf 15 kann ein Speichersystem 800 einen Speichercontroller 810 und eine Speichervorrichtung 820 enthalten. Der Speichercontroller 810 kann eine Ausgangspuffereinheit 811 zum Ausgeben des Datensignals DQ enthalten, um einen Schreibevorgang in der Speichervorrichtung 820 durchzuführen und einen ODT-Controller 813 konfiguriert, um das Ein- und Ausschalten einer ODT-Schaltung 822 in der Speichervorrichtung 820 zu steuern. Die Speichervorrichtung 820 kann einen Eingangspuffer 821, der konfiguriert ist, um das Datensignal DQ zu empfangen, die ODT-Schaltung 822, die konfiguriert ist, um eine Abschlusswiderstandskomponente für eine Eingabephase des Eingabepuffers 821 bereitzustellen und einem ODT-Steuersignalempfänger 823, der konfiguriert ist, um das ODT-Steuersignal ODT_CS zu empfangen.
  • Der ODT-Controller 813 kann das ODT-Steuersignal ODT_CS durch Verwenden des Datensignals DQ, das im Inneren des Speichercontrollers 810 erzeugt wurde, erzeugen und das ODT-Steuersignal ODT_CS der Speichervorrichtung 820 durch einen Kanal CH' bereitstellen. Wie oben beschrieben, kann der ODT-Controller 813 das Einschalten und Ausschalten der ODT-Schaltung 820 gemäß dem Muster des Datensignals DQ, insbesondere die Frequenzinformation des Datensignals DQ und die Längeninformation des Kanals CH, durch den das Datensignal DQ übertragen wird, steuern.
  • Obwohl es in 15 dargestellt ist, dass der ODT-Steuersignalempfänger 823 das ODT-Steuersignal ODT_CS von dem ODT-Controller 813 empfängt und das ODT-Steuersignal ODT_CS an die ODT-Schaltung 822 überträgt, ist das erfindungsgemäße Konzept nicht hierauf beschränkt. Beispielsweise kann die ODT-Schaltung 822 das ODT-Steuersignal ODT_CS direkt von dem ODT-Controller 813 über den Kanal CH' empfangen, um in Antwort auf das ODT-Steuersignal ODT_CS eingeschaltet oder ausgeschaltet zu werden.
  • 16 zeigt ein Blockdiagramm eines Speichersystems gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts.
  • Bezugnehmend auf 16 enthält ein Speichersystem 900 einen Speichercontroller 910 und eine Speichervorrichtung 920. Der Speichercontroller 910 kann das Lesen von Daten, die in der Speichervorrichtung 120 gespeichert sind, steuern und die Speichervorrichtung 920 kann einen Ausgangspuffer 924 zum Ausgeben von dem Auslesedatensignal RDQ für den Speichercontroller 910 enthalten. Der Speichercontroller 910 kann einen Eingangspuffer 914 enthalten, der konfiguriert ist, um das Auslesedatensignal RDQ durch einen Kanal CH zu empfangen und auch eine ODT-Schaltung 915, konfiguriert, um eine Abschlusswiderstandskomponente für eine Eingangsphase des Eingangspuffers 914 bereitzustellen und auch einen ODT-Controller 916, konfiguriert, um das Ein- und Ausschalten der ODT-Schaltung 915 zu steuern.
  • Der ODT-Controller 916 kann das Auslesedatensignal RDQ von dem Eingangspuffer 914 empfangen und das ODT-Steuersignal ODT_CS durch Verwenden des Auslesedatensignals RDQ erzeugen. Wie oben beschreiben, kann der ODT-Controller 916 das Einschalten und Ausschalten der ODT-Schaltung 915 gemäß dem Muster des Auslesedatensignals RDQ, insbesondere der Frequenzinformation des Auslesedatensignals RDQ und der Längeninformation des Kanals DH, durch den das Auslesedatensignal RDQ übertragen wird, steuern.
  • 17 zeigt ein Blockdiagramm eines Festkörperlaufwerks (SSD) gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts.
  • Bezugnehmend auf 17 kann ein SSD2000 einen Prozessor 2100, eine Host-Schnittstelle 2200, ein RAM2300, einen Cash-Puffer RAM2400, einen Speichercontroller 2500 und eine Vielzahl an Flashspeichervorrichtungen 2600 enthalten. Gemäß einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann jede der Flashspeichervorrichtungen 2600 einen Eingangspuffer enthalten, der konfiguriert ist, um ein Datensignal von dem Speichercontroller 2500 zu empfangen und einen ODT-Schaltkreis, konfiguriert, um eine Abschlusswiderstandskomponente für eine Eingabephase eines Eingabepuffers der Flashspeichervorrichtung bereitzustellen. Außerdem kann jeder der Flash-Speichervorrichtungen 2600 einen ODT-Controller enthalten, der konfiguriert ist, um das Ein- und Ausschalten der ODT-Schaltung gemäß dem Muster des Datensignals zu steuern. In einer beispielhaften Ausführungsform des erfindungsgemäßen Konzepts kann der Speichercontroller 2500 jedoch anstelle der Flashspeichervorrichtungen 2600 einen ODT-Controller enthalten, der konfiguriert ist, um das Ein- und Ausschalten der ODT-Schaltungen in der Vielzahl von Flashspeichervorrichtungen 2600 zu steuern.
  • Die Host-Schnittstelle 2200 tauscht Daten mit einem Host unter der Steuerung durch den Prozessor 2100 aus. Die Host-Schnittstelle 2200 holt einen Befehl und eine Adresse von dem Host, um zu dem Prozessor 2100 über einen zentralen Verarbeitungseinheitsbus (CPU) zu übertragen. Die Host-Schnittstelle 2200 kann eine Serial-Advanced-Technology-Attachement(SAZA)-Schnittstelle, eine parallele ATA-(PAPA)-Schnittstelle oder eine externe SATA(ESATA)-Schnittstelle sein. Daten, die von dem Host über die Host-Schnittstelle 2200 empfangen werden oder an den Host zu übertragen sind, können über den Cash-Puffer RAM 2400 unter der Steuerung des Prozessor 2100 übertragen werden, ohne durch den CPU-Bus zu laufen.
  • Der Speichercontroller 2500 kann Daten mit den Flashspeichervorrichtungen 2600 über eine Vielzahl an Kanälen CH1 bis CH4 austauschen. Die für die Flashspeichervorrichtungen 2600 bereitgestellten Daten können zum Speichern verwendet werden. Außerdem können der Prozessor 2100 und der Speichercontroller 2500 durch einen einzigen Advanced-RISC-Maschinenprozessor (ARM) implementiert werden.
  • Eine beispielhafte Ausführungsform des erfindungsgemäßen Konzepts stellt eine ODT-Schaltung bereit, die eine effektive Steuerung eines Abschlussverfahrens erlaubt, um die Signalintegrität in einer Speichervorrichtung zu verbessern, die Reduzierung des Energieverbrauchs für den Betrieb der ODT-Schaltung zu ermöglichen und Wärmeprobleme zu verhindern, wodurch die Gesamtleistungsfähigkeit der Speichervorrichtung erhöht wird.
  • Obwohl erfindungsgemäße Konzepte teilweise unter Bezugnahme auf beispielhafte Ausführungsformen gezeigt und beschrieben wurden, ist es klar, dass verschiedene Änderungen in Form und Details durchgeführt werden können, ohne vom Kern und Umfang des erfindungsgemäßen Konzepts, wie in den folgenden Ansprüchen definiert, abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2016-0092898 [0001]

Claims (25)

  1. Auf-Chip-Abschlussschaltung (130), verbunden mit einem Eingangspuffer (110, 110'), der ein Datensignal empfängt, wobei die Auf-Chip-Abschlussschaltung (130) umfasst: wenigstens einen Abschlusswiderstand (R1, R2), der verbunden ist mit dem Eingangspuffer (110, 110'); und wenigstens eine Schaltvorrichtung (SW1, SW2), die konfiguriert ist, um eine Verbindung zwischen dem Abschlusswiderstand (R1, R2) und dem Eingangspuffer (110, 110') zu steuern; wobei die Schaltvorrichtung (SW1, SW2) entsprechend der Information über das Datensignal ein- oder ausgeschaltet wird; wobei die Information über das Datensignal wenigstens eines von der Musterinformation des Datensignals, der Frequenzinformation des Datensignals und der Längeninformation eines Kanals, durch den das Datensignal übertragen wird, enthält.
  2. Auf-Chip-Abschlussschaltung (130) gemäß Anspruch 1, wobei die Schaltvorrichtung (SW1, SW2) entsprechend der Musterinformation des Datensignals ein- oder ausgeschaltet wird.
  3. Auf-Chip-Abschlussschaltung (130) gemäß Anspruch 2, wobei die Musterinformation des Datensignals eine Niveauänderung des Datensignals anzeigt, wobei die Schaltvorrichtung (SW1, SW2) eingeschaltet wird, wenn ein Niveau des Datensignals sich ändert und ausgeschaltet wird, wenn das Niveau des Datensignals für eine vorher festgelegte Zeit konstant bleibt.
  4. Auf-Chip-Abschlussschaltung (130) gemäß Anspruch 1, wobei die Schaltvorrichtung (SW1, SW2) gemäß dem Erfassungsergebnis nach einem vorher festgelegten Verzögerungsintervall ein- oder ausgeschaltet wird.
  5. Auf-Abschlussschaltung gemäß Anspruch 4, wobei das vorher festgelegte Verzögerungsintervall, basierend auf der Frequenzinformation des Datensignals oder der Kanallängeninformation geändert wird.
  6. Auf-Chip-Abschlussschaltung gemäß Anspruch 5, wobei das vorher festgelegte Verzögerungsintervall in Bezug auf ein Einheitsintervall des Datensignals steigt, wenn die Frequenz des Datensignals zunimmt.
  7. Auf-Chip-Abschlussschaltung (130) nach Anspruch 5, wobei das vorher festgelegte Verzögerungsintervall in Bezug auf ein Einheitsintervall des Datensignals zunimmt, wenn eine Kanallänge zunimmt.
  8. Auf-Chip-Abschlussschaltung gemäß Anspruch 1, wobei die Schaltvorrichtung (SW1, SW2) für eine vorher festgelegte Aufrechterhaltungsdauer im eingeschalteten oder ausgeschalteten Zustand gehalten wird.
  9. Auf-Chip-Abschlussschaltung gemäß Anspruch 8, wobei die Schaltvorrichtung (SW1, SW2) den eingeschalteten Zustand für eine erste Aufrechterhaltungsdauer beibehält und den ausgeschalteten Zustand für eine zweite Aufrechterhaltungsdauer beibehält.
  10. Auf-Chip-Abschlussschaltung gemäß Anspruch 8, wobei die Länge der vorher festgelegten Aufrechterhaltungsdauer in Bezug auf ein Einheitsintervall des Datensignals, basierend auf der Frequenzinformation des Datensignals oder Kanallängeninformation, geändert wird.
  11. Auf-Chip-Abschlussschaltung gemäß Anspruch 10, wobei die Länge der vorher festgelegten Aufrechterhaltungsdauer in Bezug auf ein Einheitsintervall des Datensignals zunimmt, wenn die Frequenz des Datensignals zunimmt.
  12. Auf-Chip-Abschlussschaltung nach Anspruch 10, wobei die Länge der vorher festgelegten Aufrechterhaltungsdauer in Bezug auf das Einheitsintervall des Datensignals zunimmt, wenn die Kanallänge zunimmt.
  13. Speichervorrichtung (721), umfassend: einen Eingangspuffer (721A), konfiguriert um ein Datensignal zu empfangen; eine Auf-Chip-Abschlussschaltung (ODT) (721B), die mit dem Eingangspuffer (721A) verbunden ist; und einen ODT-Controller (721C, 540) konfiguriert, um ein Muster des Datensignals zu erfassen und das Ein- und Ausschalten der ODT-Schaltung in Antwort auf das Muster des Datensignals zu steuern.
  14. Speichervorrichtung nach Anspruch 13, wobei der ODT-Controller (721C, 540) umfasst: einen Steuersignalgenerator (542) konfiguriert, um ein ODT-Steuersignal zu erzeugen, um das Einschalten während einer ersten Aufrechterhaltungsdauer, wenn das Niveau des Datensignals sich ändert und das Ausschalten während einer zweiten Aufrechterhaltungsdauer, wenn das Niveau des Datensignals konstant bleibt, der ODT-Schaltung zu steuern.
  15. Speichervorrichtung nach Anspruch 14, wobei die Dauer der ersten Aufrechterhaltungsdauer von der Dauer der zweiten Aufrechterhaltungsdauer verschieden ist.
  16. Speichervorrichtung nach Anspruch 14, wobei der Steuersignalgenerator (542) das ODT-Steuersignal durch periodisches Erfassen des Musters des Datensignals in einer Erfassungsperiode die der ersten Aufrechterhaltungsdauer oder der zweiten Aufrechterhaltungsdauer entspricht, erfasst.
  17. Speichervorrichtung nach Anspruch 14, wobei der ODT-Controller weiterhin umfasst: eine ODT-Steuersignalverzögerungseinheit (543), konfiguriert, um das ODT-Steuersignal zu verzögern und um die ODT-Schaltung mit einem verzögerten ODT-Steuersignal zu versorgen.
  18. Speichervorrichtung nach Anspruch 17, wobei die ODT-Steuersignalverzögerungseinheit (543) die Dauer eines Verzögerungsintervalls in Bezug auf ein Einheitsintervall des Datensignals gemäß einer Frequenz des Datensignals ändert.
  19. Speichersystem (729) umfassend: eine Speichervorrichtung mit einer ersten Speichervorrichtung (721) und einer zweiten Speichervorrichtung (722), wobei die erste Speichervorrichtung (721) wenigstens eine ersten Auf-Chip-Abschlussschaltung (721B) (ODT) und die zweiten Speichervorrichtung (722) wenigstens eine zweite ODT-Schaltung (722B) enthält; und einen Speichercontroller (710), konfiguriert, um der ersten Speichervorrichtung (721) ein erstes Datensignal (DQ1) über einen ersten Kanal (CH1) bereitzustellen und der zweiten Speichervorrichtung (722) ein zweites Datensignal (DQ2) über einen zweiten Kanal (CH2) bereitzustellen und das Ein- und Ausschalten der ersten und zweiten ODT-Schaltungen (721B, 722B) gemäß der Muster der ersten und zweiten Datensignale aus DQ1, DQ2, entsprechend zu steuern.
  20. Das Speichersystem gemäß Anspruch 19, wobei der Speichercontroller umfasst: einen Steuersignalgenerator, konfiguriert, um ein erstes ODT-Steuersignal zum Einschalten der ersten ODT-Schaltung während einer Ein-Zustands-Aufrechterhaltungsdauer beim Übergang von einem Niveau des ersten Datensignals und zum Ausschalten während einer Aus-Zustand-Aufrechterhaltungsdauer, wenn das Niveau des ersten Datensignals gleich bleibt zu erzeugen und um ein zweites ODT-Steuersignal zum Einschalten der zweiten ODT-Schaltung während einer Ein-Zustand-Aufrechterhaltungsdauer, wenn das Niveau des zweiten Datensignals sich ändert und zum Ausschalten während einer Aus-Zustand-Aufrechterhaltungsdauer, wenn das Niveau des zweiten Datensignals konstant bleibt, zu erzeugen.
  21. Speichersystem nach Anspruch 20, wobei der Steuersignalgenerator die ersten und zweiten ODT-Steuersignale derart erzeugt, dass die Ein-Zustand-Aufrechterhaltungsdauern der ersten und zweiten ODT-Schaltungen entsprechend der Längen der ersten und zweiten Kanäle entsprechend geändert werden.
  22. Speichersystem nach Anspruch 21, wobei der Steuersignalgenerator die ersten und zweiten ODT-Steuersignale derart erzeugt, dass, wenn der zweite Kanal länger ist als der erste Kanal die Ein-Zustand-Aufrechterhaltungsdauer der zweiten ODT-Schaltung größer ist als die Dauer der Ein-Zustand-Aufrechterhaltungsdauer der ersten ODT-Schaltung.
  23. Speichersystem nach Anspruch 20, wobei der Speichercontroller umfasst: eine ODT-Steuersignalverzögerungsschaltung, konfiguriert, um die ersten und zweiten ODT-Steuersignale für die ersten und zweiten ODT-Schaltungen um ein entsprechendes vorher festgelegtes Verzögerungsintervall zu verzögern.
  24. Speichervorrichtung nach Anspruch 23, wobei die ODT-Steuersignalverzögerungseinheit erste und zweite verzögerte ODT-Steuersignale durch Ändern der Dauer der Verzögerungsintervalle der ersten und zweiten ODT-Steuersignale entsprechend der jeweiligen Längen der ersten und zweiten Kanäle jeweils ändert.
  25. Speichersystem nach Anspruch 19, wobei der Speichercontroller umfasst: einen ersten Eingangspuffer, konfiguriert, um ein drittes Datensignal von der ersten Speichervorrichtung zu empfangen; eine dritte ODT-Schaltung, die mit dem ersten Eingangspuffer verbunden ist; einen zweiten Eingangspuffer, der konfiguriert ist, um ein viertes Datensignal von der zweiten Speichervorrichtung zu empfangen; und eine vierte ODT-Schaltung, die mit dem zweiten Eingangspuffer verbunden ist, wobei das Ein- und Ausschalten der dritten und vierten ODT-Schaltungen gemäß der Muster der dritten und vierten Datensignale jeweils gesteuert wird.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180029347A (ko) * 2016-09-12 2018-03-21 에스케이하이닉스 주식회사 캘리브레이션 동작을 수행하는 반도체 장치 및 시스템
US10424356B2 (en) * 2017-11-22 2019-09-24 Micron Technology, Inc. Methods for on-die memory termination and memory devices and systems employing the same
KR102573219B1 (ko) 2018-09-14 2023-09-01 삼성전자주식회사 임피던스를 조절할 수 있는 집적 회로 및 이를 포함하는 전자 장치
US10797700B2 (en) 2018-12-21 2020-10-06 Samsung Electronics Co., Ltd. Apparatus for transmitting and receiving a signal, a method of operating the same, a memory device, and a method of operating the memory device
US11302645B2 (en) 2020-06-30 2022-04-12 Western Digital Technologies, Inc. Printed circuit board compensation structure for high bandwidth and high die-count memory stacks
US11456022B2 (en) 2020-06-30 2022-09-27 Western Digital Technologies, Inc. Distributed grouped terminations for multiple memory integrated circuit systems

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160092898A (ko) 2015-07-17 2016-08-05 김바올 소비자 스마트 폰과 판매자의 웹 계정을 이용한 실시간 주문 처리 시스템 및 방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564621B1 (ko) 2004-04-08 2006-03-28 삼성전자주식회사 버퍼형 메모리 모듈 패키지 및 이를 포함하는 버퍼형메모리 모듈 스택 패키지
KR100670699B1 (ko) * 2004-11-01 2007-01-17 주식회사 하이닉스반도체 온 다이 터미네이션 회로를 갖는 반도체메모리소자
US7372293B2 (en) * 2005-12-07 2008-05-13 Intel Corporation Polarity driven dynamic on-die termination
KR100744130B1 (ko) * 2006-02-20 2007-08-01 삼성전자주식회사 터미네이션 회로 및 이를 구비하는 반도체 메모리 장치
KR100960012B1 (ko) 2007-12-12 2010-05-28 주식회사 하이닉스반도체 온 다이 터미네이션 제어회로 및 제어방법
US8689508B2 (en) * 2008-05-28 2014-04-08 Steeltec Supply, Inc. Extra strength backing stud having notched flanges
JP5430880B2 (ja) 2008-06-04 2014-03-05 ピーエスフォー ルクスコ エスエイアールエル メモリモジュール及びその使用方法、並びにメモリシステム
CN102396156A (zh) * 2009-02-12 2012-03-28 莫塞德技术公司 用于片内终结的终结电路
JP2010192031A (ja) 2009-02-17 2010-09-02 Elpida Memory Inc 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム
JP2010192030A (ja) 2009-02-17 2010-09-02 Elpida Memory Inc 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム
KR101642831B1 (ko) * 2009-07-31 2016-07-26 삼성전자주식회사 등화기 및 이를 구비하는 반도체 메모리 장치
JP5346259B2 (ja) 2009-09-08 2013-11-20 ルネサスエレクトロニクス株式会社 半導体集積回路
KR101789077B1 (ko) * 2010-02-23 2017-11-20 삼성전자주식회사 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법
JP5499808B2 (ja) * 2010-03-19 2014-05-21 富士通セミコンダクター株式会社 受信回路、受信回路の制御方法及び受信回路の試験方法
KR101065336B1 (ko) 2010-04-29 2011-09-16 주식회사 하이닉스반도체 반도체장치, 메모리시스템 및 메모리장치의 터미네이션 제어방법
KR101841622B1 (ko) 2010-11-04 2018-05-04 삼성전자주식회사 온-다이 터미네이션 회로를 가지는 불휘발성 메모리 장치 및 그것의 제어 방법
KR20130003551A (ko) 2011-06-30 2013-01-09 삼성전자주식회사 온 다이 터미네이션을 포함하는 반도체 메모리 장치, 메모리 콘트롤러, 메모리 시스템 및 온 다이 터미네이션 제어방법
KR101858578B1 (ko) * 2011-12-21 2018-05-18 에스케이하이닉스 주식회사 이종 칩들을 포함하는 반도체 패키지 및 이를 포함하는 메모리 시스템
KR101894469B1 (ko) 2012-02-24 2018-10-04 에스케이하이닉스 주식회사 제어신호생성회로 및 이를 이용한 반도체모듈 및 반도체시스템
KR101919145B1 (ko) 2012-03-30 2018-11-15 에스케이하이닉스 주식회사 반도체모듈
US8928349B2 (en) 2012-07-25 2015-01-06 Samsung Electronics Co., Ltd. On-die termination circuit, semiconductor memory device and memory system
KR101961323B1 (ko) 2012-07-25 2019-03-22 삼성전자주식회사 온다이 터미네이션 회로, 및 이를 포함하는 반도체 메모리 장치 및 메모리 시스템
KR20140026180A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 온 다이 터미네이션 회로
KR102098243B1 (ko) * 2013-07-19 2020-05-26 삼성전자주식회사 집적 회로 및 그것의 데이터 입력 방법
JP5591387B2 (ja) 2013-08-16 2014-09-17 ルネサスエレクトロニクス株式会社 記憶装置
KR102219451B1 (ko) 2014-09-22 2021-02-24 삼성전자주식회사 스토리지 컨트롤러, 이의 동작 방법 및 이를 포함하는 솔리드 스테이트 디스크

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160092898A (ko) 2015-07-17 2016-08-05 김바올 소비자 스마트 폰과 판매자의 웹 계정을 이용한 실시간 주문 처리 시스템 및 방법

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Publication number Publication date
KR102646905B1 (ko) 2024-03-12
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US20180026634A1 (en) 2018-01-25
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CN107644660B (zh) 2021-12-28

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