KR101065336B1 - 반도체장치, 메모리시스템 및 메모리장치의 터미네이션 제어방법 - Google Patents

반도체장치, 메모리시스템 및 메모리장치의 터미네이션 제어방법 Download PDF

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Abstract

터미네이션 동작의 제어를 개선한 반도체장치가 개시된다. 반도체장치는, 커맨드를 입력받는 다수의 제1입력부; 터미네이션 커맨드를 입력받는 제2입력부; 상기 제2입력부가 입력받은 터미네이션 커맨드에 의해 활성화되어, 상기 다수의 제1입력부가 입력받은 커맨드를 디코딩해 터미네이션 동작을 제어하는 터미네이션 제어부; 및 상기 터미네이션 제어부에 의해 제어되어 인터페이스 패드를 터미네이션하는 터미네이션부를 포함한다.

Description

반도체장치, 메모리시스템 및 메모리장치의 터미네이션 제어방법{SEMICONDUCTOR DEVICE, MEMORY SYSTEM AMD METHOD FOR CONTROLLIING TERMINATION OF MEMORY DEVICE}

본 발명은 반도체장치의 터미네이션 제어에 관한 것이다.

메모리장치는 고속(high speed) 동작을 위하여 메모리장치 내부에 인터페이스 패드(예, 데이터(DQ) 패드, 데이터 스트로브 신호(DQS) 패드)를 터미네이션(termination) 하기 위한 터미네이션 회로를 구비한다. 터미네이션 회로는 인터페이스단에서 발생하는 지터(jitter)를 최소화하기 위해서 터미네이션 저항값의 변경 및 온/오프 등을 ODT(On Die Termination)라는 핀을 이용하여 제어하고 있다.

도 1은 종래의 메모리시스템의 구성도이다.

도 1에 도시된 바와 같이, 메모리시스템은, 메모리 콘트롤러(110, memory controller or host)와 메모리장치(120)를 포함한다.

메모리 콘트롤러(110)는 메모리장치(120)를 제어하기 위한 커맨드(CSB, RASB, CASB, WEB)와 메모리장치(120)의 터미네이션 회로의 온/오프를 제어하기 위한 ODT신호를 메모리장치에 인가한다.

메모리장치(120)는 인가된 커맨드(CSB, RASB, CASB, WEB)를 디코딩하여 리드/라이트(read/write) 등의 각종 동작을 수행한다. 그리고 ODT신호가 활성화되면 이에 응답하여 메모리장치(120) 내부의 터미네이션 회로를 활성화하고, ODT신호가 비활성화되면 이에 응답하여 메모리장치(120) 내부의 터미네이션 회로를 비활성화한다.

메모리 콘트롤러(110)와 메모리장치(120) 간에는 커맨드(CSB, RASB, CSB, WEB) 채널과 ODT신호 채널 이외에도 데이터 채널, 어드레스 채널 등이 형성되지만, 도 1에서는 이에 대한 도시를 생략하였다.

도 2는 메모리장치의 리드 동작시에 ODT핀의 제어를 통해 터미네이션 회로가 온/오프 제어되는 것을 도시한 타이밍도이다.

도 2를 참조하면, ODT신호가 '하이'레벨로 활성화되어 있는 초기 구간동안에 터미네이션 회로(도 2의 Rterm이 터미네이션 회로의 동작을 나타냄)는 초기 터미네이션 저항값(Rtt_default)으로 인터페이스 패드를 터미네이션하고 있다.

이후에 리드 명령(RD)이 인가된다. 리드 명령(RD)의 인가시점으로부터 CL에 대응하는 시간이 지난 후에는 데이터 스트로브 신호(DQS)가 토글하고 데이터(DQ)가 입력되는데, 데이터(DQ)가 입력되는 구간 동안에는 터미네이션 회로가 오프되어야 한다.

따라서, 리드 명령(RD)의 인가 이후에 약간의 시간(2클럭) 이후에 ODT신호가 '로우'레벨로 비활성화되고, 이에 응답하여 터미네이션 회로가 오프된다(ODT Disable). ODT신호가 다시 '하이'레벨로 활성화되면 이에 응답하여 터미네이션 회로가 다시 온된다. ODT신호의 활성화/비활성화와 이에 따른 터미네이션 회로의 온/오프 간의 시간 차이는 JEDEC SPEC에 의해 규정되는데, DDR3 메모리장치의 경우에는 이러한 시간 차이가 CWL(Cas Write Latency)-2클럭으로 정의되어 있다.

도 2에서 살펴본 바와 같이, 메모리장치에서 터미네이션 회로의 온/오프는 ODT신호의 활성화/비활성화에 의해 제어된다.

도 3은 메모리장치의 다이나믹 ODT(Dynamic ODT) 동작을 도시한 타이밍도이다.

다이나믹 ODT동작이란 MRS등에 의해 터미네이션 저항값을 다시 셋팅하지 않더라도, 라이트 커맨드(WR)가 인가되면 라이트 커맨드(WR)에 대응되어 데이터(DQ)가 입력되는 구간 동안에 터미네이션 회로의 터미네이션 저항값을 자동으로 변경해주는 동작을 말한다.

도 3을 참조하면, ODT신호는 계속 '하이'레벨로 활성화되어 있다. 따라서 터미네이션 회로는 계속 턴온상태를 유지한다. 도 3의 초기 구간 동안에 터미네이션 저항값은 초기 터미네이션 저항값을 유지한다(Rterm=Rtt_dafault). 그러나 라이트 커맨드(WR)가 인가되면, 라이트 커맨드(WR)에 대응되어 데이터 스트로브 신호(DQS)가 토글하고 데이터(DQ)가 입력되는 구간 동안에는 터미네이션 저항값이 다이나믹 ODT에 의한 터미네이션 저항값(Dynamic ODT)으로 변경된다. 즉, 터미네이션 회로는 초기 터미네이션 저항값(Rtt_default=30 or 40Ω)을 가지고 있다가, 라이트 커맨드에 대응되어 데이터가 입력되는 구간 동안에는 다이나믹 ODT 동작에 대응되는 터미네이션 저항값(Dynamic ODT=60 or 120Ω)으로 변경된다.

도 3에서 살펴본 바와 같이, 메모리장치의 동작 중 터미네이션 저항값의 변경은 라이트 커맨드(WR)에 의해 제어된다.

도 4는 JEDEC에 정의된 DDR3 메모리장치의 커맨드 디코딩 진리표이다.

도 4는 커맨드 신호들의 조합과 그 조합에 따른 디코딩 결과를 나타낸다. 예를 들어, (CSB=L, RASB=H, CASB=L, WEB=L)의 조합이 메모리장치로 인가되면, 메모리장치는 이들을 디코딩하여 라이트 커맨드(WR)로 인식한다.

도 4에 정의된 기능(function)과 관련된 약자는 다음과 같다.

MRS=Mode Rester Set, REF=Refresh, SRE=Self refresh entry, SRX=Self refresh exit, PRE=Single-bank precharge, PREA=Precharge all bank, ACT=Bank active, WR=Write, WRA=Write with auto precharge, RD=Read, RDA= Read with auto precharge, NOP=No operation, DES=Device deselected, PDE=Power-down entry, PDX=Power-down exit, ZQCL=ZQ calibration long, ZQCS=ZQ calibration short

도 4의 진리표의 기능 및 신호들에 관하여서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구나 알고 있는 내용에 해당하므로, 이에 대한 더 이상의 설명은 생략하기로 한다.

도 5는 종래의 메모리장치 내부의 구성도이다.

도 5의 CSB, CASB, RASB, WEB블록은 각각의 커맨드 신호를 입력받기 위한 버퍼를 나타내며, CK블록은 클럭을 입력받기 위한 버퍼, ADDR블록은 어드레스를 입력받기 위한 버퍼, ODT블록은 ODT신호를 입력받기 위한 버퍼를 나타낸다. DQS블록은 데이터 스트로브 신호를 입력받기 위한 버퍼를 나타내고, DQ블록은 데이터를 입력받고 출력하기 위한 회로블록을 나타낸다. DQ블록과 DQS블록은 외부의 메모리 콘트롤러와 채널을 형성하는 곳이므로, 이 블록들에는 터미네이션 회로가 구비된다. LAT블록은 버퍼로 입력된 신호들을 래치하기 위한 래치회로를 나타내며, DLL블록은 지연고정루프 회로를 나타낸다. CMD DEC&CTRL블록은 커맨드를 디코딩하여 메모리장치의 동작을 제어하는 제어회로를 나타내고, ODT CTRL블록은 ODT신호에 의해 터미네이션 회로의 온/오프를 제어하는 제어회로를 나타낸다. S2P/P2S블록은 DQ블록을 통해 입/출력되는 데이터를 병-직렬 변환 또는 직-병렬 변환하기 위한 회로를 나타낸다. GIO Diver블록은 S2P/P2S블록과 Column블록과의 데이터 전달을 위한 회로이고, Column블록은 CORE블록의 컬럼 동작을 위한 회로, ROW블록은 CORE블록의 로우 동작을 위한 회로를 나타낸다. 그리고 CORE블록은 데이터가 저장되는 메모리장치의 코어 영역을 나타낸다.

도 5를 참조하여, 종래의 터미네이션 동작을 살펴보기로 한다. 버퍼(ODT)를 통해 입력된 ODT신호는 래치회로(LAT)에 의해 래치되고 ODT CTRL블록에 전달된다. ODT CTRL블록은 ODT신호가 활성화되면 이에 응답하여 DQS블록과 DQ블록 내부의 터미네이션 회로를 턴온시키고, ODT신호가 비활성화되면 이에 응답하여 DQS블록과 DQ블록 내부의 터미네이션 회로를 오프시킨다. 이와 같이, 터미네이션 회로의 온/오프는 버퍼를 통해 입력된 ODT신호를 입력으로 하여 동작하는 ODT CTRL블록에 의해 제어된다.

각각의 버퍼(CSB, CASB, RASB, WEB블록)을 통해 입력된 커맨드 신호들은 각각의 래치회로(LAT)에 의해 래치되고 CMD DEC&CTRL 블록으로 전달된다. CMD DEC&CTRL 블록은 커맨드 신호들을 디코딩한 결과 라이트 커맨드(WR)가 인가된 것으로 판단되면 DQS블록과 DQ블록 내부의 터미네이션 회로의 터미네이션 저항값이 변경되도록 제어한다. 이와 같이, 터미네이션 회로의 터미네이션 저항값 변경은 커맨드 신호들을 입력으로 하여 동작하는 CMD DEC&CTRL 블록에 의해 제어된다.

도 2,3,5에서 살펴본 바와 같이, 종래에는 터미네이션 회로의 온/오프를 제어와 터미네이션 회로의 터미네이션 저항값 변경은 전혀 다른 방식으로 이루어졌다. 즉, ODT핀으로 입력되는 ODT신호에 의한 터미네이션 회로의 제어와 커맨드 신호들에 의한 터미네이션 저항값의 제어가 혼용되어 사용되었다. 이는 메모리 콘트롤러가 메모리장치를 제어하는 데이터 복잡함을 유발하며, 메모리장치 내부의 설계에 있어서도 복잡함을 유발한다.

본 발명은 터미네이션 회로의 제어방식을 통일하여 메모리콘트롤러의 부담을 줄여주고, 메모리장치 설계를 간소화하고자 하는데, 그 목적이 있다.

상기한 목적을 달성하기 위한, 본 발명에 따른 반도체장치는, 커맨드를 입력받는 다수의 제1입력부; 터미네이션 커맨드를 입력받는 제2입력부; 상기 제2입력부가 입력받은 터미네이션 커맨드에 의해 활성화되어, 상기 다수의 제1입력부가 입력받은 커맨드를 디코딩해 터미네이션 동작을 제어하는 터미네이션 제어부; 및 상기 터미네이션 제어부에 의해 제어되어 인터페이스 패드를 터미네이션하는 터미네이션부를 포함한다.

또한, 본 발명에 따른 메모리시스템은, 메모리장치의 제어를 위한 커맨드와 상기 커맨드를 터미네이션 동작과 관련된 것으로 인식하도록 하기 위한 터미네이션 커맨드를 상기 메모리장치로 인가하는 메모리 콘트롤러; 및 상기 터미네이션 커맨드의 활성화 구간에 입력되는 상기 커맨드를 디코딩해 자신의 터미네이션 동작을 제어하는 메모리장치를 포함한다.

상기 메모리장치는, 상기 커맨드를 입력받는 다수의 제1입력부; 상기 터미네이션 커맨드를 입력받는 제2입력부; 상기 제2입력부가 입력받은 터미네이션 커맨드에 의해 활성화되어, 상기 다수의 제1입력부가 입력받은 터맨드를 디코딩해 터미네이션 동작을 제어하는 터미네이션 제어부; 및 상기 터미네이션 제어부에 의해 제어되어 인터페이스 패드를 터미네이션하는 터미네이션부를 포함할 수 있다.

상기 다수의 제1입력부는, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 셀렉트 신호, 라이트 인에이블 신호 중 적어도 둘 이상의 신호를 입력받는 것을 특징으로 할 수 있다.

상기 터미네이션 제어부는, 상기 터미네이션 커맨드의 활성화 구간 동안에 상기 다수의 제1입력부가 입력받은 커맨드를 디코딩하는 것을 특징으로 할 수 있다.

또한, 본 발명에 따른 메모리장치의 터미네이션 제어방법은, 메모리장치의 제어를 위한 커맨드가 인가되는 단계; 상기 커맨드가 터미네이션 동작과 관련된 것으로 인식되도록 하기 위한 터미네이션 커맨드가 인가되는 단계; 상기 터미네이션 커맨드가 활성화된 구간 동안에 인가되는 상기 커맨드를 디코딩하는 단계; 및 상기 디코딩 결과에 따라 인터페이스 노드에 대한 터미네이션 동작을 제어하는 단계를 포함한다.

본 발명에 따르면, 터미네이션 회로의 온/오프 제어 및 저항값 변경 제어가 동일한 방식으로 이루어진다. 터미네이션 회로의 제어와 관련된 메모리 콘트롤러 및 메모리장치의 부담을 덜어주게 된다.

도 1은 종래의 메모리시스템의 구성도.
도 2는 메모리장치의 리드 동작시에 ODT핀의 제어를 통해 터미네이션 회로가 온/오프 제어되는 것을 도시한 타이밍도.
도 3은 메모리장치의 다이나믹 ODT(Dynamic ODT) 동작을 도시한 타이밍도.
도 4는 JEDEC에 정의된 DDR3 메모리장치의 커맨드 디코딩 진리표.
도 5는 종래의 메모리장치 내부의 구성도.
도 6은 본 발명에 따른 메모리시스템의 일실시예 구성도.
도 7은 도 6의 메모리장치(620)의 일실시예 구성도.
도 8은 본 발명에 따른 터미네이션 커맨드(CSTB)와 커맨드(CASB, RASB, WEB)의 디코딩에 관한 진리표를 예시한 도면.
도 9는 리드 동작시에 터미네이션부(711~719)가 제어되는 것을 도시한 타이밍도.
도 10은 라이트 동작시에 터미네이션부(711~719)가 제어되는 것을 도시한 타이밍도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 6은 본 발명에 따른 메모리시스템의 일실시예 구성도이다.

도 6에 도시된 바와 같이, 메모리시스템은, 메모리 콘트롤러(610)와 메모리장치(620)를 포함한다.

메모리 콘트롤러(610)는 메모리장치의 제어를 위한 커맨드(CSB, RASB, CASB, WEB)와, 커맨드(CSB, RASB, CASB, WEB)를 터미네이션 동작과 관련된 것으로 인식하도록 하기 위한 터미네이션 커맨드(CSTB)를 메모리장치(620)로 인가한다.

메모리장치(620)는 터미네이션 커맨드(CSTB)의 활성화 구간에 입력되는 커맨드(CSB, RASB, CASB, WEB)를 디코딩하여 자신의 터미네이션 동작을 제어한다. 메모리장치의 터미네이션 동작 이외의 일반적인 동작은 기존과 같이 커맨드(CSB, RASB, CASB, WEB)를 디코딩하여 이루어진다. 즉, 터미네이션 커맨드(CSTB)가 비활성화된 구간 동안에는 기존과 동일하게 커맨드(CSB, RASB, CASB, WEB)를 디코딩하여 일반적인 동작을 수행하지만, 터미네이션 커맨드(CSTB)가 활성화된 경우에는 커맨드(CSB, RASB, CASB, WEB)를 디코딩하여 자신의 터미네이션 동작을 제어한다. 여기서 터미네이션 동작의 제어란 터미네이션 회로의 온/오프 및 터미네이션 저항값의 제어를 의미한다.

기존의 ODT신호는 메모리장치(610) 내부의 터미네이션 회로의 온/오프만을 제어했다. 반면에 본원의 터미네이션 커맨드(CSTB)는 메모리장치(620)가 입력되는 커맨드(CSB, RASB, CASB, WEB)를 터미네이션 동작의 제어를 위한 커맨드로 인식하도록 하는 역할을 수행하며, 터미네이션 커맨드(CSTB)의 활성화와 함께 입력된 커맨드(CSB, RASB, CASB, WEB)가 디코딩되어 터미네이션 동작의 제어가 이루어진다. 물론, 반드시 커맨드를 구성하는 모든 신호(CSB, RASB, CASB, WEB)가 디코딩되어 터미네이션 동작의 제어가 이루어지는 것은 아니고, 커맨드를 구성하는 신호(CSB, RASB, CASB, WEB) 중 일부의 신호만이 디코딩되어 터미네이션 동작의 제어가 이루어질 수도 있다.

도 6에서 메모리 콘트롤러(610)와 메모리장치(620) 간에 주고받는 신호들 중 터미네이션 동작과 직접적인 관련이 없는 신호는 그 도시가 생략되었다.

도 7은 도 6의 메모리장치(620)의 일실시예 구성도이다.

도 6에 도시된 바와 같이, 메모리장치(620)는 커맨드(CSB, CASB, RASB, WEB)를 입력받는 다수의 제1입력부(701~704); 터미네이션 커맨드(CSTB)를 입력받는 제2입력부(706); 제2입력부(706)가 입력받은 터미네이션 커맨드(CSTB)에 의해 활성화되어, 다수의 제1입력부(701~704)가 입력받은 커맨드(CSB, CASB, RASB, WEB)를 디코딩해 터미네이션 동작을 제어하는 터미네이션 제어부(730); 및 터미네이션 제어부(730)에 의해 제어되어 인터페이스 패드를 터미네이션하는 터미네이션부(711~719)를 포함한다.

다수의 제1입력부(701~704)는 커맨드를 구성하는 신호를 입력받기 위한 버퍼(CSB, CASB, RASB, WEB 블록)와 버퍼가 입력받은 신호를 래치하기 위한 래치회로(LAT 블록)를 포함하여 구성된다.

제2입력부(706)는 터미네이션 커맨드를 입력받기 위한 버퍼(CSTB 블록)와 버퍼가 입력받은 신호를 래치하기 위한 래치회로(LAT)를 포함하여 구성된다.

터미네이션 제어부(730)는 제2입력부(706)가 입력받은 터미네이션 커맨드(CSTB)에 의해 활성화된다. 터미네이션 커맨드(CSTB)가 활성화되면 터미네이션 제어부(730)가 활성화되고 터미네이션 커맨드(CSTB)가 비활성화되면 터미네이션 제어부(730)가 비활성화된다. 터미네이션 커맨드(CSTB)가 활성화시에 터미네이션 제어부(730)는 자신에게 전달되는 커맨드(CASB, RASB, WEB)를 디코딩하여 터미네이션부(711~719)의 동작을 제어한다. 도 7의 실시예에서는 터미네이션 제어부(730)가 커맨드를 구성하는 신호들(CSB, CASB, RASB, WEB) 중 컬럼 어드레스 스트로브 신호(CASB), 로우 어드레스 스트로브 신호(RASB), 라이트 인에이블 신호를(WEB) 디코딩하여 터미네이션부(711~719)의 동작을 제어하는 것으로 예시하였다. 설계에 따라서 터미네이션 제어부(730)가 디코딩하는 커맨드 신호의 종류 및 개수가 변경될 수 있음은 당연하다.

도면에서는 터미네이션 제어부(730)가 터미네이션 커맨드(CSTB)의 활성화시에 커맨드(CASB, RAS, WEB)을 모두 디코딩하는 것으로 도시하였지만, 터미네이션 제어부(730)가 터미네이션을 위한 디코딩 동작을 수행하기 위해 CMD DEC&CTRL블록의 도움을 받을 수도 있음은 당연하다.

터미네이션부(711~719 블록 내부에 구비됨)의 온/오프 및 터미네이션 저항값 변경은 터미네이션 제어부에 의해 제어되며, 인터페이스 패드(DQS pad, DQ pad 등의 외부와의 통신을 위한 패드)를 터미네이션한다.

도 7에 도시된 블록들 중 본 발명에 따른 터미네이션 동작의 제어와 관련없는 블록들의 구성 및 동작은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 것이므로, 여기서는 이에 대한 설명을 생략하기로 한다.

도 8은 본 발명에 따른 터미네이션 커맨드(CSTB)와 커맨드(CASB, RASB, WEB)의 디코딩에 관한 진리표를 예시한 것이다.

도 8 중 점선으로 표시된 부분이, 터미네이션 제어부(730)에 의해 디코딩되는 부분이다. 도 8의 점선으로 표시된 부분을 살펴보면, 터미네이션 커맨드(CSTB)가 '로우'로 활성화된 경우에, 커맨드 신호들(CASB, RASB, WEB)의 조합에 의해 터미네이션 동작을 위한 기능(function)들이 디코딩됨을 확인할 수 있다.

WRODT는 라이트 동작과 관련된 ODT동작, 즉 라이트 동작에 대응하여 터미네이션부의 저항값이 변경되는 다이나믹 터미네이션 동작과 관련된 동작을 나타낸다. RDODT는 리드 동작과 관련된 ODT동작, 즉 리드 커맨드에 대응되어 데이터가 출력되는 동안에 터미네이션부의 비활성화를 제어하는 동작을 나타낸다. OFFODT는 터미네이션부를 비활성화하기 위한 동작을 의미한다. 또한, ONODT는 터미네이션부를 활성화하기 위한 동작을 의미한다.

도 8에 예시된 터미네이션 동작과 관련된 기능들은 단지 예시일 뿐이며, 도 8에 예시된 기능 중 일부 기능이 제외될 수도 있으며, 새로운 기능이 추가될 수도 있다.

도 9는 리드 동작시에 터미네이션부(711~719)가 제어되는 것을 도시한 타이밍도이다.

도 9에서 CMD는 커맨드 신호(CSB, CASB, RASB, WEB)가 디코딩된 결과를 나타내며, Rterm이 터미네이션부(711~719)의 동작을 나타낸다.

먼저, 터미네이션부(711~719)는 활성화되어 있으며 초기 터미네이션 저항값(Rtt_default)을 유지하고 있다. 이후에 터미네이션 커맨드(CSTB)가 '로우'로 활성화되고, 이와 동시에 리드 커맨드(RD=(CSB=L, RASB=H, CASB=L, WEB=H)) 가 인가된다. 그러면 터미네이션 제어부(730)는 이를 디코딩하여 리드 커맨드(RD)에 대응되어 데이터가 출력되는 구간 동안에 터미네이션부를 비활성화시킨다(ODT Disable).

도 10은 라이트 동작시에 터미네이션부(711~719)가 제어되는 것을 도시한 타이밍도이다.

먼저, 터미네이션부(711~719)는 활성화되어 초기 터미네이션 저항값(Rtt-default)을 유지하고 있다. 이후에 터미네이션 커맨드(CSTB)가 '로우'로 활성화되고, 이와 동시에 라이트 커맨드(WR=(CSB=L, RASB=H, CASB=L, WEB=L))가 인가된다. 그러면 터미네이션 제어부(730)는 이를 디코딩하여 라이트 커맨드(WR)에 대응되어 데이터가 출력되는 구간 동안에 터미네이션부(711~719)의 터미네이션 저항값을 다이나믹 ODT에 의한 터미네이션 저항값(Dynamic ODT)으로 변경시킨다.

도 9와 도 10을 통하여, 터미네이션부(711~719)의 온/오프 제어와 저항값 변경에 관한 제어가 동일한 방식으로 이루어지는 것을 확인할 수 있다.

도 6 내지 도 10을 다시 참조하여, 본 발명에 따른 메모리장치의 터미네이션 제어방법에 대해 알아보기로 한다.

메모리장치의 터미네이션 제어방법은, 메모리장치의 제어를 위한 커맨드(CSB, RASB, CASB, WEB)가 인가되는 단계; 커맨드(CSB, RASB, CASB, WEB)가 터미네이션 동작과 관련된 것으로 인식되도록 하기 위한 터미네이션 커맨드(CSTB)가 인가되는 단계; 터미네이션 커맨드(CSTB)가 활성화된 구간 동안에 인가되는 커맨드(CSB, RASB, CASB, WEB)를 디코딩하는 단계; 및 디코딩 결과에 따라 인터페이스 노드(DQS, DQ 패드)에 대한 터미네이션 동작을 제어하는 단계를 포함한다.

터미네이션 동작의 제어를 위하여 디코딩되는 커맨드(CSB, RASB, CASB, WEB)의 종류 및 개수는 설계 및 규약에 따라 얼마든지 변경이 가능하다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

특히, 상술한 실시예에서는 본 발명이 제안하는 방식에 의해 메모리장치의 터미네이션 동작이 제어되는 것을 예시하였으나, 본 발명이 메모리장치 뿐만이 아니라 터미네이션 동작을 수행하는 각종 반도체장치에도 적용될 수 있음은 당연하다.

610: 메모리 콘트롤러 620: 메모리장치
701~702: 제1입력부 706: 제2입력부
730: 터미네이션 제어부 711~719: 터미네이션부

Claims (10)

  1. 커맨드를 입력받는 다수의 제1입력부;
    터미네이션 커맨드를 입력받는 제2입력부;
    상기 제2입력부가 입력받은 터미네이션 커맨드에 의해 활성화되어, 상기 다수의 제1입력부가 입력받은 커맨드를 디코딩해 터미네이션 동작을 제어하는 터미네이션 제어부; 및
    상기 터미네이션 제어부에 의해 제어되어 인터페이스 패드를 터미네이션하는 터미네이션부
    를 포함하는 반도체장치.
  2. 제 1항에 있어서,
    상기 다수의 제1입력부는,
    로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 라이트 인에이블 신호 칩 셀렉트 신호 중 적어도 둘 이상의 신호를 입력받는
    반도체장치.
  3. 제 1항에 있어서,
    상기 터미네이션 제어부는,
    상기 터미네이션부의 온/오프 및 터미네이션 저항값 변경을 제어하는
    반도체장치.
  4. 제 1항에 있어서,
    상기 터미네이션 제어부는,
    상기 터미네이션 커맨드의 활성화 구간 동안에 상기 다수의 제1입력부가 입력받은 커맨드를 디코딩하는
    반도체장치.
  5. 메모리장치의 제어를 위한 커맨드와, 터미네이션 커맨드를 상기 메모리장치로 인가하는 메모리 콘트롤러; 및
    상기 터미네이션 커맨드의 활성화 구간에 입력되는 상기 커맨드를 디코딩해 자신의 터미네이션 동작을 제어하는 메모리장치
    를 포함하는 메모리시스템.
  6. 제 5항에 있어서,
    상기 메모리장치는,
    상기 커맨드를 입력받는 다수의 제1입력부;
    상기 터미네이션 커맨드를 입력받는 제2입력부;
    상기 제2입력부가 입력받은 터미네이션 커맨드에 의해 활성화되어, 상기 다수의 제1입력부가 입력받은 커맨드를 디코딩해 터미네이션 동작을 제어하는 터미네이션 제어부; 및
    상기 터미네이션 제어부에 의해 제어되어 인터페이스 패드를 터미네이션하는 터미네이션부
    를 포함하는 메모리시스템.
  7. 제 6항에 있어서,
    상기 다수의 제1입력부는,
    로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 셀렉트 신호, 라이트 인에이블 신호 중 적어도 둘 이상의 신호를 입력받는
    메모리시스템
  8. 제 6항에 있어서,
    상기 터미네이션 제어부는,
    상기 터미네이션 커맨드의 활성화 구간 동안에 상기 다수의 제1입력부가 입력받은 커맨드를 디코딩하는
    메모리시스템.
  9. 메모리장치의 제어를 위한 커맨드가 인가되는 단계;
    상기 커맨드가 터미네이션 동작과 관련된 것으로 인식되도록 하기 위한 터미네이션 커맨드가 인가되는 단계;
    상기 터미네이션 커맨드가 활성화된 구간 동안에 인가되는 상기 커맨드를 디코딩하는 단계; 및
    상기 디코딩 결과에 따라 인터페이스 노드에 대한 터미네이션 동작을 제어하는 단계
    를 포함하는 메모리장치의 터미네이션 제어방법.
  10. 제 9항에 있어서,
    상기 커맨드는,
    로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 셀렉트 신호, 라이트 인에이블 신호 중 적어도 둘 이상의 신호를 포함하는
    메모리장치의 터미네이션 제어방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068633B2 (en) 2016-08-02 2018-09-04 SK Hynix Inc. Semiconductor devices and integrated circuits including the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130046125A (ko) * 2011-10-27 2013-05-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 구동 방법
US10109341B2 (en) * 2015-11-05 2018-10-23 Mediatek Inc. Memory capable of entering/exiting power down state during self-refresh period and associated memory controller and memory system
KR20180010586A (ko) 2016-07-21 2018-01-31 삼성전자주식회사 온 다이 터미네이션 회로, 이를 구비하는 메모리 장치 및 메모리 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050081607A (ko) * 2004-02-16 2005-08-19 삼성전자주식회사 입력 신호들의 주파수에 따라 다른 타입의 터미네이션장치들을 가지는 반도체 메모리 장치 및 이를 구비하는반도체 메모리 시스템
KR20050095387A (ko) * 2004-03-26 2005-09-29 삼성전자주식회사 온-다이 종단 회로를 구비한 메모리 모듈 및 그 제어 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7142461B2 (en) * 2002-11-20 2006-11-28 Micron Technology, Inc. Active termination control though on module register
KR100502664B1 (ko) * 2003-04-29 2005-07-20 주식회사 하이닉스반도체 온 다이 터미네이션 모드 전환 회로 및 그방법
KR100583636B1 (ko) * 2003-08-19 2006-05-26 삼성전자주식회사 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치
DE102005036528B4 (de) * 2005-07-29 2012-01-26 Qimonda Ag Speicherbaustein und Verfahren zum Betreiben eines Speicherbausteins
US7437500B2 (en) * 2005-08-05 2008-10-14 Lsi Corporation Configurable high-speed memory interface subsystem
KR100805696B1 (ko) * 2005-09-29 2008-02-21 주식회사 하이닉스반도체 반도체 메모리 장치
US7710144B2 (en) * 2008-07-01 2010-05-04 International Business Machines Corporation Controlling for variable impedance and voltage in a memory system
KR101043725B1 (ko) * 2009-07-01 2011-06-24 주식회사 하이닉스반도체 데이터 스트로브 신호 생성 회로 및 신호 생성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050081607A (ko) * 2004-02-16 2005-08-19 삼성전자주식회사 입력 신호들의 주파수에 따라 다른 타입의 터미네이션장치들을 가지는 반도체 메모리 장치 및 이를 구비하는반도체 메모리 시스템
KR20050095387A (ko) * 2004-03-26 2005-09-29 삼성전자주식회사 온-다이 종단 회로를 구비한 메모리 모듈 및 그 제어 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068633B2 (en) 2016-08-02 2018-09-04 SK Hynix Inc. Semiconductor devices and integrated circuits including the same
US10181346B2 (en) 2016-08-02 2019-01-15 SK Hynix Inc. Semiconductor devices and operations thereof
US10685697B2 (en) 2016-08-02 2020-06-16 SK Hynix Inc. Semiconductor devices and operations thereof

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