KR101642831B1 - 등화기 및 이를 구비하는 반도체 메모리 장치 - Google Patents

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Abstract

등화기 및 이를 구비하는 반도체 메모리 장치가 개시된다. 본 발명의 실시예에 따른 등화기는, 출력단이 상기 반도체 칩의 데이터 입출력 패드와 연결되는 제1 노드와 연결되고, 입력단이 제2 노드와 연결되어, 상기 제2 노드로 입력되는 신호를 반전시켜 상기 제1 노드로 출력하는 인버터; 및 일 단이 상기 제1 노드와 연결되고 타 단이 상기 제2 노드와 연결되며, 상기 제1 노드에서의 신호의 위상을 지연시켜 상기 제2 노드로 인가하는 지연부를 구비하여, 상기 제1 노드로 인가되는 신호의 천이 구간에서 상기 인버터의 응답을 지연시켜, 상기 제1 노드로 인가되는 신호의 고주파 성분을 증폭시킨다.

Description

등화기 및 이를 구비하는 반도체 메모리 장치 {Equalizer and semiconductor memory device comprising the same}
본 발명은 등화기 및 이를 구비하는 반도체 메모리 장치에 관한 것으로, 특히 레이아웃 면적 및 전력 소모를 줄일 수 있는 등화기 및 이를 구비하는 반도체 메모리 장치에 관한 것이다.
칩과 칩 사이의 인터페이스 속도가 지속적으로 증가함에 따라 채널 대역폭의 한계에 의한 문제들이 발생한다. 예를 들어, 전송 라인의 저항 성분의 증가에 의한 손실, 또는 송신단 및 수신단에서의 입력 커패시턴스에 의한 손실 등이 발생할 수 있다.
전송 라인의 저항 성분 또는 송수신단의 입력 커패시턴스 등을 회로적으로 제거하기 위해 등화기가 사용된다.
본 발명이 이루고자 하는 기술적 과제는 레이아웃 면적 및 전력 소모를 줄일 수 있는 등화기 및 이를 구비하는 반도체 메모리 장치를 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 등화기는, 출력단이 상기 반도체 칩의 데이터 입출력 패드와 연결되는 제1 노드와 연결되고, 입력단이 제2 노드와 연결되어, 상기 제2 노드로 입력되는 신호를 반전시켜 상기 제1 노드로 출력하는 인버터; 및 일 단이 상기 제1 노드와 연결되고 타 단이 상기 제2 노드와 연결되며, 상기 제1 노드에서의 신호의 위상을 지연시켜 상기 제2 노드로 인가하는 지연부를 구비하여, 상기 제1 노드로 인가되는 신호의 천이 구간에서 상기 인버터의 응답을 지연시켜, 상기 제1 노드로 인가되는 신호의 고주파 성분을 증폭시킨다.
바람직하게는, 상기 지연부는, 상기 제1 노드와 상기 제2 노드 사이에 직렬로 연결되는 적어도 둘 이상의 인버터들을 구비할 수 있다.
또는, 상기 지연부는, 상기 제1 노드와 상기 제2 노드 사이에 직렬로 연결되는 적어도 둘 이상의 인버터들; 및 상기 인버터들 중 적어도 하나의 인버터와 병렬로 연결되는 레지스터를 구비할 수 있다.
바람직하게는, 상기 등화기는, 상기 반도체 칩으로부터 전송되는 신호의 임피던스를, 상기 신호가 전송되는 전송 라인의 임피던스에 매칭시키는 임피던스 매 칭 회로와, 병렬로 연결될 수 있다.
또한, 상기 등화기는, 상기 반도체 칩으로 수신되는 신호의 임피던스를, 상기 신호가 수신되는 전송 라인의 임피던스에 매칭시키는 임피던스 매칭 회로와, 병렬로 연결될 수 있다.
바람직하게는, 상기 등화기는, 상기 반도체 칩의 송신단과 수신단에 공유될 수 있다.
바람직하게는, 상기 반도체 칩은, 디램(DRAM)을 구비하는 반도체 메모리 장치에 구비되고, 상기 등화기는, 상기 반도체 칩의 송신단의 OCD(Off Chip Driver) 회로와 병렬로 연결되고, 상기 반도체 칩의 수신단의 ODT(On Die Termination) 회로와 병렬로 연결될 수 있다.
바람직하게는, 상기 등화기로 입력되는 신호의 전압 레벨을 조절하는 레벨 쉬프터가 더 구비될 수 있다.
이때, 상기 레벨 쉬프터는, 상기 제1 노드와, 상기 레벨 쉬프터 및 상기 지연반전수 사이의 제3 노드에 연결되는 제1 저항; 및 상기 제3 노드와 접지전압 사이에 연결되는 제2 저항을 구비할 수 있다.
바람직하게는, 상기 반도체 칩은, 디램(DRAM)을 구비하는 반도체 메모리 장치에 구비되고, 상기 레벨 쉬프터는, 상기 인버터의 문턱 전압을, 상기 등화기로 입력되는 신호에 대한 공통 모드 전압으로 조절할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 칩은 송신단 또는 수신단을 구비하고, 상기 반도체 칩의 송신단 또는 수신단이, 출력단이 상기 반도체 칩의 데이터 입출력 패드와 연결되는 제1 노드와 연결되고, 입력단이 제2 노드와 연결되어, 상기 제2 노드로 입력되는 신호를 반전시켜 상기 제1 노드로 출력하는 인버터; 및 일 단이 상기 제1 노드와 연결되고 타 단이 상기 제2 노드와 연결되어, 상기 제1 노드에서의 신호의 위상을 지연시키고 반전시켜 상기 제2 노드로 인가하며, 상기 제1 노드에서의 신호의 천이에 따른 상기 인버터의 응답을 지연시켜, 상기 제1 노드에서의 신호의 고주파 성분을 증폭시키는 지연부를 포함하여, 외부의 반도체 칩으로 신호를 송신하거나 외부의 반도체 칩으로부터 신호를 수신하는 때에, 송수신되는 신호에 대한 신호간 간섭(ISI: Inter-Symbol interference) 현상을 제거하는 등화기를 구비한다.
바람직하게는, 상기 지연부는, 상기 제1 노드와 상기 제2 노드 사이에 직렬로 연결되는 적어도 둘 이상의 인버터들을 구비할 수 있다.
또는, 상기 지연부는, 상기 제1 노드와 상기 제2 노드 사이에 직렬로 연결되는 적어도 둘 이상의 인버터들; 및 상기 인버터들 중 적어도 하나의 인버터와 병렬로 연결되는 레지스터를 구비할 수 있다.
바람직하게는, 상기 등화기는, 상기 송신단과 수신단에 공유될 수 있다.
바람직하게는, 상기 반도체 칩은, 디램(DRAM)을 구비하는 반도체 메모리 장치에 구비되고, 상기 등화기는, 상기 송신단의 OCD(Off Chip Driver) 회로와 병렬로 연결되거나, 상기 수신단의 ODT(On Die Termination) 회로와 병렬로 연결될 수 있다.
바람직하게는, 상기 제1 노드로 입력되는 신호의 전압 레벨을 조절하는 레벨 쉬프터가 더 구비될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 컨트롤러; 및 상기 메모리 컨트롤러에 의해 제어되는 복수개의 메모리들을 구비한다.
상기 메모리 컨트롤러 또는 상기 메모리들은, 출력단이 상기 메모리 컨트롤러 또는 상기 메모리들의 데이터 입출력 패드와 연결되는 제1 노드와 연결되고, 입력단이 제2 노드와 연결되어, 상기 제2 노드로 입력되는 신호를 반전시켜 상기 제1 노드로 출력하는 인버터; 및 일 단이 상기 제1 노드와 연결되고 타 단이 상기 제2 노드와 연결되어, 상기 제1 노드에서의 신호의 위상을 지연시키고 반전시켜 상기 제2 노드로 인가하여, 상기 제1 노드에서의 신호의 천이에 따른 상기 인버터의 응답을 지연시켜, 상기 제1 노드에서의 신호의 고주파 성분을 증폭시키는 지연부를 포함하는 등화기를 구비한다.
바람직하게는, 상기 등화기는, 상기 메모리 컨트롤러 또는 상기 메모리들 각각의 송신단과 수신단에 공유될 수 있다.
바람직하게는, 상기 메모리들은 디램(DRAM)이고, 상기 등화기는, 상기 메모리 컨트롤러 또는 상기 메모리들의 송신단의 OCD(Off Chip Driver) 회로와 병렬로 연결되거나, 상기 메모리 컨트롤러 또는 상기 메모리들의 수신단의 ODT(On Die Termination) 회로와 병렬로 연결될 수 있다.
바람직하게는, 상기 제1 노드로 입력되는 신호의 전압 레벨을 조절하는 레벨 쉬프터가 더 구비될 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 등화기를 나타내는 도면이고, 도 2는 도 1의 등화기의 동작을 나타내는 타이밍도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 등화기(100)는, 칩과 칩 사이의 시리얼 통신에 사용될 수 있다. 특히, 본 발명의 제1 실시예에 따른 등화기(100)는, 등화기(100)의 입출력 노드(ND1)로 입력되는 입력 신호(DIN)의 논리 레벨이 천이되는 시점(t1)을 도 2에 도시되는 바와 같이, 소정 시간(tDLY)만큼 지연시킨다. 이를 위해, 본 발명의 제1 실시예에 따른 등화기(100)는, 인버터(120)와 지연부(140)를 구비한다.
인버터(120)는 출력단이 제1 노드(ND1)와 연결되고, 입력단이 제2 노드(ND2)와 연결된다. 제1 노드(ND1)는 등화기(100)의 입출력 노드(ND1)일 수 있다. 등화기(100)의 입출력 노드(ND1)는 등화기(100)가 구비되는 반도체 메모리 장치의 데이터 입출력 패드(DPAD)와 연결될 수 있다. 본 발명의 실시예에 따른 등화기를 구비하는 반도체 메모리 장치에 대하여는 후술된다.
지연부(140)는 일 단이 제1 노드(ND1)와 연결되고, 타 단이 제2 노드(ND2)와 연결된다. 지연부(140)는 일 단으로 입력되는 입력 신호(DIN)를 지연시키고 반전시킨다.
지연부(140)는 도 3에 도시되는 바와 같이, 두 개의 인버터들(IVT1, IVT2)로 구비될 수 있다. 또는, 지연부(140)는 도 4의 (a) 및 (b)에 도시되는 바와 같이, 두 개의 인버터들(IVT1,IVT2)과, 두 개의 인버터들(IVT1,IVT2) 중 하나의 인버터와 병렬로 연결되는 저항(R)으로 구비될 수 있다.
나아가, 지연부(140)는 도 4의 (c)에 도시되는 바와 같이, 저항(R)만으로 구비될 수 있다.
다시 도 1 및 도 2를 참조하면, 인버터(120)는 도 5에 도시되는 바와 같이, 전원전압과 접지전압 사이에 직렬로 연결되는 피모스 트랜지스터(PM) 및 엔모스 트랜지스터(NM)로 구현될 수 있다.
상기와 같은 구조를 갖는 본 발명의 제1 실시예에 따른 등화기(100)의 제1 노드(ND1)의 전압(VND1)이, 도 2의 (a)와 같이 로우("L")에서 하이("H")로 천이되는 경우, 즉 입력 신호(DIN)의 논리 레벨이 논리 로우("L")에서 논리 하이("H")로 천이되는 경우, 인버터(120)의 입출력단에 연결되는 지연부(140)에 의하여, 제2 노드(ND2)의 전압(VND2)의 천이 시점(t2)은 제1 노드(ND1)의 천이 시점(t1)보다 소정 시간(tDLY) 지연된다.
구체적으로, 도 1의 등화기(100)의 제1 노드(ND1)의 전압(VND1)이 로우("L") 에서 하이("H")로 천이되는 동안, 천이 시작 시점(t1)으로부터 소정 시간(tDLY, 지연부(140)에 의한 지연시간)이 될 때까지, 인버터(120)의 피모스 트랜지스터(PM)가 턴-온 상태를 유지한다. 그리고, 시각 t2에서 인버터(120)의 피모스 트랜지스터(PM)가 턴-오프되고, 인버터의 엔모스 트랜지스터(NM)가 턴-온된다.
도 2의 (a)에서 시각 t2는 인버터(120)의 입력 전압인 제2 노드(ND2)의 전압(VND2) 이 피모스 트랜지스터(PM)를 턴-오프시키고, 엔모스 트랜지스터(NM)를 턴-온시키는 전압 값을 가지는 시점을 가리킨다.
지연부(140)에 의해 제1 노드(ND1)의 전압(VND1)이 로우("L")에서 하이("H")로 변하더라도 제2 노드(ND2)의 전압(VND2)이 곧바로 로우("L")에서 하이("H")로 변하지 않고 지연시간(tDLY)이 지난 후 변하게 된다. 따라서 피모스 트랜지스터(PM)의 턴-온 시간은 지연시간(tDLY)만큼 길어지게 된다. 이에 따라 지연시간(tDLY)이 지난 후 시각 t2에 피모스 트랜지스터(PM)가 턴-오프되고 엔모스 트랜지스터(NM)가 턴-온된다.
제1 노드(ND1)값이 로우("L") 혹은 하이("H")로 변함이 없는 DC구간에서의 인버터(120)의 출력 전압 값의 스윙(swing)폭 보다, 제1 노드(ND1)전압이 로우("L")에서 하이("H")로 변하는 천이(transition) 구간에서의 인버터(120)의 출력 전압 값의 스윙(swing)폭이 커져 풀스윙(Full swing)이 가능하게 된다. 제1 노드(ND1)전압이 로우("L")에서 하이("H")로 변하는 천이(transition) 구간에서, 지연부(140)에 의해 지연시간(tDLY)이 지난 후 제2 노드(ND2) 전압이 하이("H")가 되어 엔모스 트랜지스터(NM)의 턴-온 시점을 늦추기 때문이다.
즉, 피모스 트랜지스터(PM)의 턴-온 시간이 늘어나고 엔모스 트랜지스터(NM)의 턴-온 시점이 늦춰질수록, 턴-온 된 피모스 트랜지스터(PM)를 통해 제1 노드(ND1)에 동작 전압(VDD)이 인가되는 시간이 지연시간(tDLY)만큼 늘어남에 따라, 제1 노드(ND1)의 전압(VND1)이 상승하는 폭이 커지게 된다.
또한, 제1 노드(ND1)의 전압(VND1)이 하이("H")에서 로우("L")로 변하는 도 2의 (b)의 경우, 지연부(140)에 의해 지연시간(tDLY) 만큼 엔모스 트랜지스터(NM)의 턴-온 시간이 늘어남에 따라, 제1 노드(ND1)에 접지전압(VSS)이 인가되는 시간이 지연시간(tDLY)만큼 늘어난다. 그러므로, 제1 노드(ND1)의 전압(VND1)이 하강하는 폭이 커진다.
따라서 제1 노드(ND1)의 전압(VND1)은 그 값이 변하는 경우, 변하지 않는 경우 보다 풀스윙(Full swing)이 가능하게 되므로 제1 노드(nd)에서의 저주파 게인(gain)을 줄이고 고주파 게인(gain)을 증가(증폭)시킨다..
이러한 특성은 도 6에서와 같이 저주파에서는 임피던스가 작고 고주파에서는 임피던스가 큰 상태가 되어 인덕터(inductor)의 성질과 같게 된다. 즉, 본 발명의 실시예에 따른 등화기(100)는 액티브 인덕터(active inductor)와 같이 동작하게 된다.
본 발명의 실시예에 따른 등화기는, 채널과 같은 전송 라인에 연결되는 송수신단에 구비되어, 신호 송수신시의 전송 라인에서의 신호간 간섭(ISI: Inter- Symbol interference) 현상을 줄이기 위해, 저주파 게인(gain)을 줄이고 고주파 게인을 증가시킨다. 이에 대하여 설명한다.
도 1의 등화기(100)는 도 7과 같이, 칩의 송신단(TX)에 구비될 수 있다. 등화기(100)는 송신단(TX)으로부터 출력되는 신호의 고주파 성분을 증폭시킨다. 칩의 송신단(TX)에서, 본 발명의 실시예에 따른 등화기(100)는 OCD(Off Chip Driver) 회로(200)와 병렬로 연결될 수 있다.
도 1의 등화기(100)는 또한, 도 8과 같이, 칩의 수신단(RX)에 구비될 수 있다. 등화기(100)는 수신단(RX)으로 입력되는 신호의 고주파 성분을 증폭시킨다. 칩의 수신단(RX)에서, 본 발명의 실시예에 따른 등화기(100)는 ODT(On Die Termination) 회로(300)와 병렬로 연결될 수 있다.
OCD 회로와 ODT 회로는, 각각 반도체 칩의 송수신단에 구비되어, 송수신하는 신호의 임피던스를 전송라인(채널)의 임피던스와 매칭시키는 회로이다. 구체적으로 OCD 회로는 송신단에서 임피던스 편차를 조절하기 위해 풀업 트랜지스터(PM) 및 풀다운 트랜지스터(NM)를 구비하고, ODT 회로는 수신단에서의 반사파에 의한 신호 왜곡을 방지하기 위하여 종단 저항을 구비한다. OCD 회로와 ODT 회로는 주지한 회로로, 이에 대한 더 자세한 설명은 생략한다.
도 1의 등화기(100)가 도 7의 송신단(TX) 또는 도 8의 수신단(RX)의 신호의 고주파 성분을 증폭시키는 동작에 대하여 더 자세히 설명한다.
전술한 바와 같이, 칩과 칩 사이의 인터페이스 속도가 지속적으로 증가함에 따라, 채널의 대역폭 한계에 의한 전송 라인의 저항 성분의 증가에 의한 손실, 또는 송신단 및 수신단에서의 입력 커패시턴스에 의한 손실 등이 발생한다. 전송 라인에서의 저항 성분 및 송수신단에서의 입력 커패시턴스는 칩과 칩 사이의 신호간 간섭(ISI: Inter-Symbol interference) 현상을 야기한다.
도 9는 반도체 칩과 반도체 칩 사이에 송수신되는 신호에 대한 신호간 간섭(ISI) 현상을 설명하기 위한 도면이다.
도 9를 참조하면, 펄스폭 T의 신호가 대역폭이 제한된 채널을 통해 전송된다. 펄스폭 T의 신호는, 전송 라인의 저항 성분 또는 송수신단의 입력 커패시턴에 의해, 시간 T가 경과되어도 목적지(예를 들어, 다른 칩의 수신단)에 도달하지 못할 수 있다. 이때, 시간 2T 또는 3T가 경과되더라도, 신호의 영향이 지속된다. 따라서, 시간 2T 또는 3T 이내에 전송되는, 다른 신호에 영향을 끼치게 된다. 이러한 현상을 신호간 간섭(ISI) 현상이라 한다.
본 발명의 실시예에 따른 등화기(100)는 도 9의 시간 2T 및 3T에서 존재하는 ISI 성분을 제거하기 위해, 포함되는 칩의 송신단 또는 수신단의 신호의 고주파 성분을 증폭시킨다.
그런데, 하이패스 필터를 사용하는 선형 등화기 및 디지털 정보를 피드백시 키는 결정 순환 등화기 등의 종래 기술에 따른 등화기들은 ISI 성분을 비교적 정확하게 제거할 수 있음에도 불구하고, 레이아웃 면적 및 전류 소모가 커서 DRAM 등의 반도체 메모리 장치에는 적용하기 어려운 문제가 있다.
그러나, 본 발명의 실시예에 따른 등화기(100)는, 도 1과 같은 구조로 구현됨으로써, 고주파 성분을 증가시켜 ISI 성분을 제거하면서도, 레이아웃 면적 및 전류 소모를 줄일 수 있다.
도 7 및 도 8에서, 본 발명의 실시예에 따른 등화기(100)가 칩의 송신단(TX) 또는 수신단(RX)에 각각 구비되는 경우를 도시하였다. 그러나, 이에 한정되는 것은 아니다.
본 발명의 실시예에 따른 등화기를 구비하는 반도체 칩을 나타내는 도 10을 참조하면, 반도체 칩이 독출 동작을 수행하는 경우, 칩은 신호를 칩 외부로 출력하는 송신단(TX)의 역할을 한다. 그리고, 칩으로부터 출력되는 신호와 전송 라인과의 임피던스 매칭을 수행하는 임피던스 매칭 회로(200)는 전술된 OCD로 동작을 한다. 그러면, 임피던스 매칭 회로(200)로 인력되는 신호(Vin)는, 임피던스 매칭 회로(200)로부터 출력되는 신호(Dout)의 반전 신호(Doutb)로 된다. 따라서, 피모스 트랜지스터(PM) 및 엔모스 트랜지스터(NM) 모두, 임피던스 매칭 회로(200)로 인력되는 신호(Vin)의 값을 게이트 전압으로 받아들여, 도 7과 같이 동작을 한다.
반면, 메모리 칩이 기입 동작을 수행하는 경우, 칩은 신호를 외부로부터 수신하는 수신단(RX)의 역할을 한다. 그리고, 칩으로 수신되는 신호와 전송 라인과의 임피던스 매칭을 수행하는 임피던스 매칭 회로(200)는 전술된 ODT로 동작을 한다. 이를 위해, 임피던스 매칭 회로(200)로 인력되는 신호(Vin)는, 접지전압(VSS)로 고정된다. 이에 따라 엔모스 트랜지스터(NM)는 턴-오프 되고 피모스 트랜지스터(PM)만 턴-온 된다. 따라서, 임피던스 매칭 회로(200)은 도 8과 같이, ODT로 동작할 수 있다.
즉, 이와 같은 본 발명의 실시예에 따른 등화기(100)는 신호의 송신 및 수신을 위해 각각 구비되지 아니하고, 공유되어 사용될 수 있다.
도 11은 본 발명의 제2 실시예에 따른 등화기를 나타내는 도면이다.
도 11을 참조하면, 본 발명의 제2 실시예에 따른 등화기(100)는, 도 1의 등화기(100)와 유사한 구조를 갖고 동작을 수행한다. 따라서, 본 발명의 제2 실시예에 따른 등화기(100)에서, 도 1의 등화기(100)와 동일한 구조 및 동작에 대한 설명은 생략한다.
본 발명의 제2 실시예에 따른 등화기(1100)와 도 1의 인버터(1120) 및 지연부(1140) 이외에, 레벨 쉬프터(1160)를 더 구비할 수 있다. 레벨 쉬프터(1160)는 등화기(100)로 입력되는 신호(DIN)의 전압 레벨을 조절할 수 있다.
본 발명의 실시예에 따른 등화기(100)는 전술한 바와 같이, 반도체 칩(CHIP)에 구비될 수 있는데, 반도체 칩(CHIP)은 도 12와 같은 반도체 메모리 장치(1200)에 구비될 수 있다.
도 12의 반도체 메모리 장치(1200)는 메모리 컨트롤러(1220) 및 n(n은 자연수)개의 디램(DRAM)들(1241, 1242, ..., 124n)을 구비할 수 있다. 디램들(1241, 1242, ..., 124n)은 채널을 통해 메모리 컨트롤러(1220)와 신호를 송수신한다.
메모리 컨트롤러(1220) 및 디램(DRAM)들(1241, 1242, ..., 124n)은 각각, 도 7, 도 8 또는 도 10의 칩(CIP)과 같이, 도 1의 등화기(100)를 구비할 수 있다. 도 7, 도 8 또는 도 10의 칩(CIP)은 도 11의 등화기를 구비할 수도 있다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치(1200)가 디램(DRAM)들(1241, 1242, ..., 124n)을 구비하는 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 디램 이외의 SRAM 등과 같은 휘발성 메모리 뿐 아니라, 플래시 메모리와 같은 비휘발성 메모리가 구비될 수도 있다.
또한, 도 1의 등화기(100) 또는 도 11의 등화기(100)는 도 13과 같이, 메모리(M)들과 그래픽 프로세서(CPU)를 구비하는 그래픽 메모리 카드(1300)에도 구비될 수 있다.
이렇듯, 반도체 메모리 장치(1200) 등에서 칩과 칩 사이의 시리얼 통신이 이루어지는 경우, 각 칩에 구비되는 본 발명의 실시예에 따른 등화기로 입력되는 신호에 대한 공통 노드 전압(common node voltage)은 약 0.7VDDQ(메모리의 입출력 버퍼 공급 전압)이다.
따라서, 본 발명의 실시예에 따른 등화기(100)의 레벨 쉬프터(1160)는, 인버 터(120)의 문턱 전압(엔모스 트랜지스터와 피모스 트랜지스터의 턴-온/오프가 교차되게 하는 전압)이 약 0.7VDDQ가 될 수 있도록, 신호의 전압 레벨을 조절한다.
도 11의 등화기(100)의 레벨 쉬프터(1160)는 도 14에 도시되는 바와 같이, 제1 노드(ND1)와 레벨 쉬프터(1160) 및 지연부(140) 사이의 제3 노드(ND3)에 연결되는 제1 저항(R1) 및, 제3 노드(ND3)와 접지전압에 연결되는 제2 저항(R2)을 구비하는 저항 분배기(1160)로 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 등화기를 나타내는 도면이다.
도 2는 도 1의 등화기의 동작을 나타내는 타이밍도이다.
도 3은 도 1의 지연부의 일 예를 나타내는 도면이다.
도 4는 도 1의 지연부의 다른 예를 나타내는 도면이다.
도 5는 도 1의 인버터를 자세히 나타내는 도면이다.
도 6은 도 1의 등화기의 인덕터 특성을 나타내는 도면이다.
도 7은 도 1의 등화기를 구비하는 반도체 칩의 송신단을 나타내는 도면이다.
도 8은 도 1의 등화기를 구비하는 반도체 칩의 수신단을 나타내는 도면이다.
도 9는 반도체 칩과 반도체 칩 사이에 송수신되는 신호에 대한 신호간 간섭(ISI) 현상을 설명하기 위한 도면이다.
도 10은 도 1을 등화기를 송신단 및 수신단에 의해 공유하는 반도체 칩을 나타내는 도면이다.
도 11은 본 발명의 제2 실시예에 따른 등화기를 나타내는 도면이다.
도 12는 도 1 또는 도 11의 등화기를 구비하는 반도체 메모리 장치를 나타내는 도면이다.
도 13은 도 1 또는 도 11의 등화기를 구비하는 그래픽 메모리 카드를 나타내는 도면이다.
도 14는 도 11의 레벨 쉬프터를 더 자세히 나타내는 도면이다.

Claims (20)

  1. 출력단이 반도체 칩의 데이터 입출력 패드와 연결되는 제1 노드와 연결되고, 입력단이 제2 노드와 연결되어, 상기 제2 노드로 입력되는 신호를 반전시켜 상기 제1 노드로 출력하는 인버터; 및
    일 단이 상기 제1 노드와 연결되고 타 단이 상기 제2 노드와 연결되며, 상기 제1 노드에서의 신호의 위상을 지연시켜 상기 제2 노드로 인가하는 지연부를 구비하여,
    상기 제1 노드로 인가되는 신호의 천이 구간에서 상기 인버터의 응답을 지연시켜, 상기 제1 노드로 인가되는 신호의 고주파 성분을 증폭시키는 것을 특징으로 하는 등화기.
  2. 제1 항에 있어서, 상기 지연부는,
    상기 제1 노드와 상기 제2 노드 사이에 직렬로 연결되는 적어도 둘 이상의 인버터들을 구비하는 것을 특징으로 하는 등화기.
  3. 제1 항에 있어서, 상기 지연부는,
    상기 제1 노드와 상기 제2 노드 사이에 직렬로 연결되는 적어도 둘 이상의 인버터들; 및
    상기 인버터들 중 적어도 하나의 인버터와 병렬로 연결되는 레지스터를 구비 하는 것을 특징으로 하는 등화기.
  4. 제1 항에 있어서, 상기 등화기는,
    상기 반도체 칩으로부터 출력되는 신호의 임피던스를, 상기 반도체 칩으로부터 출력되는 신호가 전송되는 전송 라인의 임피던스에 매칭시키는 임피던스 매칭 회로와, 병렬로 연결되는 것을 특징으로 하는 등화기.
  5. 제1 항에 있어서, 상기 등화기는,
    상기 반도체 칩으로 수신되는 신호의 임피던스를, 상기 반도체 칩으로부터 출력되는 신호가 수신되는 전송 라인의 임피던스에 매칭시키는 임피던스 매칭 회로와, 병렬로 연결되는 것을 특징으로 하는 등화기.
  6. 제1 항에 있어서, 상기 등화기는,
    상기 반도체 칩의 송신단과 수신단에 공유되는 것을 특징으로 하는 등화기.
  7. 제1 항에 있어서,
    상기 반도체 칩은,
    디램(DRAM)을 구비하는 반도체 메모리 장치에 구비되고,
    상기 등화기는,
    상기 반도체 칩의 송신단의 OCD(Off Chip Driver) 회로와 병렬로 연결되고,
    상기 반도체 칩의 수신단의 ODT(On Die Termination) 회로와 병렬로 연결되는 것을 특징으로 하는 등화기.
  8. 제1 항에 있어서,
    상기 등화기로 입력되는 신호의 전압 레벨을 조절하는 레벨 쉬프터를 더 구비하는 것을 특징으로 하는 등화기.
  9. 제8 항에 있어서, 상기 레벨 쉬프터는,
    상기 제1 노드와, 상기 레벨 쉬프터 및 상기 지연부 사이의 제3 노드에 연결되는 제1 저항; 및
    상기 제3 노드와 접지전압 사이에 연결되는 제2 저항을 구비하는 것을 특징으로 하는 등화기.
  10. 제8 항에 있어서,
    상기 반도체 칩은,
    디램(DRAM)을 구비하는 반도체 메모리 장치에 구비되고,
    상기 레벨 쉬프터는,
    상기 인버터의 문턱 전압을, 상기 등화기로 입력되는 신호에 대한 공통 모드 전압으로 조절하는 것을 특징으로 하는 등화기.
  11. 반도체 칩에 있어서,
    상기 반도체 칩의 송신단 또는 수신단이,
    출력단이 상기 반도체 칩의 데이터 입출력 패드와 연결되는 제1 노드와 연결되고, 입력단이 제2 노드와 연결되어, 상기 제2 노드로 입력되는 신호를 반전시켜 상기 제1 노드로 출력하는 인버터; 및
    일 단이 상기 제1 노드와 연결되고 타 단이 상기 제2 노드와 연결되며, 상기 제1 노드에서의 신호의 위상을 지연시켜 상기 제2 노드로 인가하는 지연부를 포함하여,
    상기 제1 노드로 인가되는 신호의 천이 구간에서 상기 인버터의 응답을 지연시켜, 상기 제1 노드로 인가되는 신호의 고주파 성분을 증폭시켜, 외부의 반도체 칩으로 신호를 송신하거나 외부의 반도체 칩으로부터 신호를 수신하는 때에, 송수신되는 신호에 대한 신호간 간섭(ISI: Inter-Symbol interference) 현상을 제거하는 등화기를 구비하는 것을 특징으로 하는 반도체 칩.
  12. 제11 항에 있어서, 상기 지연부는,
    상기 제1 노드와 상기 제2 노드 사이에 직렬로 연결되는 적어도 둘 이상의 인버터들을 구비하는 것을 특징으로 하는 반도체 칩.
  13. 제11 항에 있어서, 상기 지연부는,
    상기 제1 노드와 상기 제2 노드 사이에 직렬로 연결되는 적어도 둘 이상의 인버터들; 및
    상기 인버터들 중 적어도 하나의 인버터와 병렬로 연결되는 레지스터를 구비하는 것을 특징으로 하는 반도체 칩.
  14. 제11 항에 있어서, 상기 등화기는,
    상기 송신단과 수신단에 공유되는 것을 특징으로 하는 반도체 칩.
  15. 제11 항에 있어서,
    상기 반도체 칩은,
    디램(DRAM)을 구비하는 반도체 메모리 장치에 구비되고,
    상기 등화기는,
    상기 송신단의 OCD(Off Chip Driver) 회로와 병렬로 연결되거나,
    상기 수신단의 ODT(On Die Termination) 회로와 병렬로 연결되는 것을 특징으로 하는 반도체 칩.
  16. 제11 항에 있어서,
    상기 제1 노드로 입력되는 신호의 전압 레벨을 조절하는 레벨 쉬프터를 더 구비하는 것을 특징으로 하는 반도체 칩.
  17. 메모리 컨트롤러; 및
    상기 메모리 컨트롤러에 의해 제어되는 복수개의 메모리들을 구비하는 반도체 메모리 장치에 있어서,
    상기 메모리 컨트롤러 또는 상기 메모리들은,
    출력단이 상기 메모리 컨트롤러 또는 상기 메모리들의 데이터 입출력 패드와 연결되는 제1 노드와 연결되고, 입력단이 제2 노드와 연결되어, 상기 제2 노드로 입력되는 신호를 반전시켜 상기 제1 노드로 출력하는 인버터; 및
    일 단이 상기 제1 노드와 연결되고 타 단이 상기 제2 노드와 연결되며, 상기 제1 노드에서의 신호의 위상을 지연시켜 상기 제2 노드로 인가하는 지연부를 포함하여,
    상기 제1 노드로 인가되는 신호의 천이 구간에서 상기 인버터의 응답을 지연시켜, 상기 제1 노드로 인가되는 신호의 고주파 성분을 증폭시키는 등화기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 등화기는,
    상기 메모리 컨트롤러 또는 상기 메모리들 각각의 송신단과 수신단에 공유되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제17 항에 있어서,
    상기 메모리들은 디램(DRAM)이고,
    상기 등화기는,
    상기 메모리 컨트롤러 또는 상기 메모리들의 송신단의 OCD(Off Chip Driver) 회로와 병렬로 연결되거나,
    상기 메모리 컨트롤러 또는 상기 메모리들의 수신단의 ODT(On Die Termination) 회로와 병렬로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제17 항에 있어서,
    상기 제1 노드로 입력되는 신호의 전압 레벨을 조절하는 레벨 쉬프터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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