KR20140100005A - 등화기 및 이를 구비한 반도체 메모리 장치 - Google Patents

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KR20140100005A
KR20140100005A KR1020130012608A KR20130012608A KR20140100005A KR 20140100005 A KR20140100005 A KR 20140100005A KR 1020130012608 A KR1020130012608 A KR 1020130012608A KR 20130012608 A KR20130012608 A KR 20130012608A KR 20140100005 A KR20140100005 A KR 20140100005A
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Abstract

등화기 및 이를 구비한 반도체 메모리 장치가 개시된다. 본 발명의 일실시예에 따른 등화기는, 입력신호의 신호 특성을 반영하는 선택신호에 응답하여, 입출력 노드로 인가된 입력신호를 지연시킨 지연신호 및 상기 입력신호를 반전시킨 반전신호 중 하나를 출력하는 지연부 및 상기 지연부로부터 제공된 신호를 반전시켜, 상기 입출력 노드로 출력하는 인버팅부를 포함하고, 상기 지연부가 상기 지연신호 출력 시, 상기 입력신호의 고주파 성분을 증폭시켜 출력하는 인덕티브 바이어스 회로로서 동작하고, 상기 지연부가 상기 반전신호 출력 시, 상기 입력신호를 저장하고 출력하는 래치 회로로서 동작하는 것을 특징으로 한다.

Description

등화기 및 이를 구비한 반도체 메모리 장치 {Equalizer and semiconductor memory device comprising the same}
본 발명은 등화기 및 이를 구비하는 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 레이아웃 면적을 줄일 수 있는 등화기 및 이를 구비하는 반도체 메모리 장치에 관한 것이다.
DRAM, 플래시 메모리와 같은 반도체 메모리 장치의 출력단에는 순차적으로 데이터를 출력하기 위한 복수의 트라이 스테이트 버퍼가 사용된다. 트라이 스테이트 버퍼는 동작 중 하이 임피던스 상태를 가질 수 있다. 복수의 트라이 스테이트 버퍼가 하이 임피던스 상태가 되어 출력 노드가 플로팅되면, 반도체 메모리 장치가 불안정하게 동작할 수 있다. 또한, 반도체 메모리 장치가 고속으로 동작하는 경우, 트라이 스테이트 버퍼의 출력 신호에 심볼간 간섭 현상(ISI; intersymbol interference)이 발생할 수 있다
본 발명의 기술적 사상이 해결하려는 과제는 레이아웃 면적을 줄일 수 있는 등화기를 제공하는 것에 있다.
본 발명의 기술적 사상이 해결하려는 다른 과제는 안정적으로 정확한 데이터를 출력하는 반도체 메모리 장치를 제공하는 것에 있다.
본 발명의 기술적 사상에 따른 등화기는, 입력신호의 신호 특성을 반영하는 선택신호에 응답하여, 입출력 노드로 인가되는 성가 입력신호를 지연시킨 지연신호 및 상기 입력신호를 반전시킨 반전신호 중 하나를 출력하는 지연부 및 상기 지연부로부터 제공되는 신호를 반전시켜, 상기 입출력 노드로 출력하는 인버팅부를 포함하고, 상기 지연부가 상기 지연신호 출력 시, 상기 입력신호의 고주파 성분을 증폭시켜 출력하는 인덕티브 바이어스 회로로서 동작하고, 상기 지연부가 상기 반전신호 출력 시, 상기 입력신호를 저장하고 출력하는 래치 회로로서 동작하는 것을 특징으로 한다.
실시예들에 있어서, 상기 선택신호는, 상기 입력신호의 주파수 특성에 따라 제1 레벨 및 제2 레벨의 신호 중 하나로 설정될 수 있다.
실시예들에 있어서, 상기 입출력 노드는, 트라이스테이트 구동 회로의 출력 노드에 연결되고, 상기 지연부는, 상기 트라이스테이트 구동 회로의 출력이 제1 상태 또는 제2 상태일 때는 상기 지연신호를 출력하고, 상기 트라이스테이트 구동 회로의 출력이 하이 임피던스(High-Z) 상태이면, 상기 반전신호를 출력할 수 있다.
실시예들에 있어서, 상기 지연부는, 직렬로 연결된 복수개의 인버터들을 포함하고, 상기 선택신호에 응답하여 상기 복수개의 인버터들 중 선택적으로 홀수개 또는 짝수개의 인버터가 동작할 수 있다.
실시예들에 있어서, 상기 지연부는, 직렬로 연결되는 제1 인버터 및 제2 인버터 및 상기 제1 인버터 및 제2 인버터 중 하나와 병렬로 연결되고, 상기 선택신호에 응답하여 동작하는 스위치를 구비할 수 있다.
실시예들에 있어서, 상기 지연부는, 직렬로 연결되는 레지스터와 인버터 및 상기 인버터와 병렬로 연결되고, 상기 선택신호에 응답하여 동작하는 스위치를 구비할 수 있다.
또한, 본 발명의 다른 기술적 사상에 따른 반도체 메모리 장치는, 복수의 트라이스테이트 버퍼를 구비하고, 상기 복수개의 트라이스테이트 버퍼에 병렬적으로 인가되는 복수의 데이터 신호를순차적으로 출력하는 멀티플렉서 및 입력신호의 신호 특성을 반영하는 선택신호에 응답하여, 입출력 노드로 인가되는 상기 입력신호를 지연시킨 지연신호 및 상기 입력신호를 반전시킨 반전신호 중 하나를 출력하는 지연부; 및 상기 지연부로부터 제공되는 신호를 반전시켜, 상기 입출력 노드로 출력하는 인버팅부를 구비하는 등화기를 포함하고, 상기 등화기의 입출력 노드는 상기 멀티플렉서의 출력단자와 연결되고, 상기 등화기는, 상기 지연부가 상기 지연신호 출력 시, 상기 멀티플렉서의 출력 신호의 고주파 성분을 증폭시켜 출력하는 인덕티브 바이어스 회로로서 동작하고, 상기 지연부가 상기 반전신호 출력 시, 상기 멀티플렉서의 출력 신호를 저장하고 출력하는 래치 회로로서 동작하는 것을 특징으로 하는 반도체 메모리 장치.
실시예들에 있어서, 상기 지연부는, 직렬로 연결된 복수의 인버터 및 상기 복수의 인버터 중 적어도 하나의 인버터와 병렬 연결되어 있으며, 상기 선택신호에 응답하여, 상기 적어도 하나의 인버터의 입력단과 출력단의 단락을 제어하는 스위치를 포함할 수 있다.
실시예들에 있어서, 상기 지연부는, 직렬로 연결된 복수의 인버터를 포함하고, 상기 선택신호가 제1 레벨이면, 상기 복수의 인버터 중 짝수개의 인버터를 이용하여 상기 출력 신호를 지연시켜 출력하고, 상기 선택신호가 제2 레벨이면, 상기 복수의 인버터 중 홀수개의 인버터를 이용하여 상기 출력 신호를 반전시켜 출력할 수 있다.
실시예들에 있어서, 상기 등화기는, 인에이블 신호에 응답하여, 상기 인버팅부의 출력을 제어하는 제어부를 더 구비할 수 있다.
실시예들에 있어서, 상기 인버팅부는, 상기 지연부의 출력신호에 응답하여 동작하고, 턴온되어 제1 전압을 출력하는 제1 트랜지스터 및 턴온되어 제2 전압을 출력하는 제2 트랜지스터를 구비하고, 상기 제어부는, 상기 인에이블 신호에 응답하여, 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴오프 되도록 제어할 수 있다.
본 발명의 기술적 사상에 따른 등화기는 선택적으로 래치 회로 또는 인덕티브 바이어스 회로로 동작할 수 있어 레이아웃 면적을 줄일 수 있다. 또한, 상기 등화기를 구비한 반도체 메모리 장치는 안정적으로 동작하며, 고속 동작 시에도 정확한 데이터를 전송할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 등화기를 설명하기 위한 블록도이다.
도 2는 도 1의 등화기의 일 구현예를 나타낸 회로도이다.
도 3a 내지 도 3d는 도 1의 등화기가 인덕티브 바이어스 회로로 동작하는 것을 설명하기 위한 회로도 및 타이밍도이다.
도 4는 도 1의 등화기가 래치 회로로 동작하는 것을 설명하기 위한 회로도이다.
도 5는 도 1의 등화기의 다른 구현예를 나타낸 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 등화기를 나타낸 블록도이다.
도 7은 도 6의 등화기의 일 구현예를 나타낸 회로도이다.
도 8은 도 1의 등화기와 멀티플랙서를 구비한 반도체 메모리 장치의 출력단을 나타낸 블록도이다.
도 9는 트라이 스테이트 버퍼의 일 구현예에 나타낸 회로도이다.
도 10은 도 6의 등화기와, 멀티플랙서를 구비한 반도체 메모리 장치의 출력단을 나타낸 블록도이다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 일 예를 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일 예를 나타내는 구조도이다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 일 예를 나타내는 도면이다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 서버 시스템의 일예를 나타내는 구조도이다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 반도체 메모리 시스템이 솔리드 스테이트 드라이브(SSD: Solid State Drive)인 경우를 나타내는 도면이다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템을 보여준다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일실시예에 따른 등화기를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 등화기(100)는, 병렬로 연결되고, 각각 일단이 입출력 노드(NIO)에 연결되는 인버팅부(10) 및 지연부(20)를 포함할 수 있다.
인버팅부(10)는 인가된 신호를 반전시켜, 외부와 연결되는 입출력 노드(NIO)로 출력할 수 있다. 인버팅부(10)의 입력단은 지연부(20)의 출력단과 연결될 수 있다. 따라서 인버팅부(10)는 지연부(20)로부터 인가된 신호가 제1 레벨이면 제2 레벨로 변환하고, 인가된 신호가 제2 레벨이면 제1 레벨로 변환하여 출력할 수 있다. 이때, 제1 레벨 및 제2 레벨은 등화기(100)에 인가되는 전압에 따라 달라질 수 있다. 예컨대, 등화기(100)에 전원전압 및 접지전압이 인가되면, 제1 레벨은 접지전압이고, 제2 레벨은 전원전압일 수 있다.
지연부(20)는 입력신호(Vin)의 신호 특성을 반영한 선택신호(SEL)에 응답하여, 입출력 노드(NIO)로 인가되는 입력신호(Vin)를 지연시킨 지연신호(Vdly) 또는 입력신호(Vin)를 반전시킨 반전신호(Vinv)를 인버팅부(10)로 제공할 수 있다. 이때, 입력신호(Vin)는 외부로부터 입출력 노드(VIO)로 인가된 신호 또는 인버팅부(10)로부터 출력된 신호일 수 있다. 선택신호(SEL)는 입력신호(Vin)의 신호 특성에 따라 설정될 수 있다. 예를 들어, 선택신호(SEL)는 입력신호(Vin)가 고주파 신호일 때는 제1 레벨로, 입력신호(Vin)가 저주파 신호일 때는 제2 레벨로 설정될 수 있다.
지연신호(Vdly)는 입력신호(Vin)와 동일한 논리 레벨의 신호이다. 지연신호(Vdly)는 입력신호(Vin)의 레벨이 천이될때, 입력신호(Vin)와 동일한 레벨로 천이되고, 천이되는 시점이 입력신호(Vin)보다 지연되는 신호이다. 반전신호(Vin)는 입력신호(Vin)와 반대 논리 레벨의 신호이다. 입력신호(Vin)의 레벨이 천이될 때, 반전신호(Vinv)는 입력신호(Vin)의 반대 레벨로 천이되는데, 천이되는 시점이 입력신호(Vin)보다 지연될 수 있다.
지연부(20)는 선택신호(SEL)의 논리 레벨에 따라, 지연신호(Vdly) 또는 반전신호(Vinv)를 선택적으로 출력한다. 예컨대, 지연부(20)는 선택신호(SEL)가 제1 레벨이면, 지연신호(Vdly)를 출력하고, 선택신호(SEL)가 제2 레벨이면, 반전신호(Vinv)를 출력할 수 있다.
지연부(20)가 지연신호(Vdly)를 출력하면, 인버팅부(10)가 상기 지연신호(Vdly)를 반전시켜 출력하므로, 등화기(100)는 입력신호(Vin)를 지연시키고 동시에 반전시킨 신호를 출력하게 된다. 이에 따라 등화기(100)는 입력신호(Vin)의 고주파 성분을 증폭시켜 출력하는 인덕티브 바이어스 회로로서 동작할 수 있다. 반면에 지연부(20)가 반전신호(Vinv)를 출력하면, 인버팅부(10)가 반전신호(Vinv)를 재반전시켜 출력하므로, 등화기(100)는 최종적으로 입력신호(Vin)를 지연시킨 신호를 출력하게 된다. 이에 따라 등화기(100)는 입력신호(Vin)을 저장하고 출력하는 래치 회로로서 동작할 수 있다. 이에 대한 구체적인 설명은 도 3a 내지 도 4를 참조하여 후술하기로 한다.
계속하여 도 1을 참조하면, 등화기(100)의 입출력 노드(NIO)는 트라이 스테이트 구동 회로(200)의 출력노드(NO)와 연결될 수 있다. 트라이 스테이트 구동 회로(200)는 제1 상태, 제2 상태 및 하이 임피던스 상태를 가질수 있다.
트라이 스테이트 구동 회로(200)의 출력노드(NO)의 전압으로서 외부회로로 전송되는 출력 전압(VNO)은 본 발명의 일실시예에 따른 등화기(100)의 영향을 받을 수 있다. 등화기(100)가 인덕티브 바이어스 회로로 동작할 경우, 인덕티브 피킹에 의해 출력 전압(VNO)의 고주파 성분이 증폭될 수 있다. 등화기(100)가 래치 회로로 동작할 경우, 등화기(100)는 출력 전압(VNO)을 입력신호(Vin)로 인가받아 저장하고 출력한다. 따라서, 트라이 스테이트 구동 회로(200)가 하이 임피던스 상태가 되어 아무런 신호를 출력하지 않더라도 이전 상태의 출력 전압(VNO)이 등화기(100)에 저장되었다가 출력되므로 출력 노드(NO)가 플로팅되지 않는다.
트라이 스테이트 구동 회로(200)가 고속으로 동작하면서 고주파의 신호를 출력할때, 트라이 스테이트 구동 회로(200)가 큰 로드(load)(예컨대, 로딩 커패시터)를 구동할 경우, 심볼간 간섭 현상(ISI; Inter-symbol Interferenc)이 발생할 수 있다. 심볼간 간섭 현상은 출력 신호의 상승 시간 및 하강 시간이 신호의 주기에 비해 길때, 이전에 출력된 신호가 충분히 안정화되기 전에 출력 신호가 변화됨에 따라, 출력 신호의 파형이 왜곡되는 현상이다. 그러나, 상술한 바와 같이 등화기(100)가 인덕티브 바이어스 회로로 동작할 경우 출력 전압(VNO)의 고주파 성분을 증폭시킬 수 있는바, 트라이 스테이트 구동 회로(200)가 고속으로 동작할 경우, 등화기(100)를 인덕티브 바이어스 회로로 동작시킴으로써 심볼간 간섭현상이 발생하는 것을 방지할 수 있다.
또한, 트라이 스테이트 구동 회로(200)가 저속으로 동작하거나 또는 동작하지 않는 경우, 등화기(100)를 래치 회로로 동작시킴으로써 출력 노드(NO)가 플로팅되는 것을 방지하고, 안정된 출력 전압(VNO)을 출력할 수 있다.
상술한 바와 같이 도 1의 등화기(100)는 트라이 스테이트 구동 회로(200)의 동작 상태에 따라 등화기 또는 인덕티브 바이어스 회로로 동작함으로써, 트라이 스테이트 구동 회로(200)가 원하는 전압을 안정되게 출력하도록 할 수 있다. 또한, 도 1의 등화기(100)는 선택신호에 따라 인덕티브 바이어스 회로 또는 래치 회로로 동작할 수 있어, 상기 회로들이 각각 별개의 회로로 설계되어 레이아웃 되는 경우보다 레이아웃 면적을 줄일수 있다.
도 2는 도 1의 등화기의 일 구현예에 따른 회로도이다.
도 2를 참조하면, 인버팅부(10a)는 인버터(11)를 포함할 수 있다. 인버터(11)는 입력된 신호를 반전시켜 출력할 수 있다. 본 실시예에서는 단일의 인버터(11)를 포함하는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 인버팅부(11)는 짝수개의 인버터를 더 포함할 수 있다.
지연부(20a)는 입력 단자와 출력 단자 사이에 직렬 연결된 복수의 인버터(IV1, IV2) 및 적어도 하나의 인버터에 병렬로 연결된 스위치(SW)를 포함할 수 있다. 예를 들어, 제1 인버터(IV1)와 제2 인버터(IV2)가 직렬로 연결되고, 스위치(SW)는 제1 인버터(IV1)와 병렬로 연결되는 것으로 도시하였다.
스위치(SW)는 선택신호(SEL)에 응답하여 턴온 또는 턴오프될 수 있다. 예를 들어, 스위치(SW)는 도2 에 도시된 바와 같이 병렬로 연결된PMOS 트랜지스터(MP_SW)와 NMOS 트랜지스터(MN_SW)를 포함하는 트랜스미션 게이트로 구현될 수 있다. PMOS 트랜지스터(MP_SW)와 NMOS 트랜지스터(MN_SW)는 상반된 전압 레벨에 따라 턴온되는바, NMOS 트랜지스터(NM_SW)의 게이트에 선택신호(SEL)를 인가하고, PMOS 트랜지스터(MP_SW)의 게이트에는 부선택신호(SELB)를 인가할 수 있다. 이때, 부선택신호(SELB)는 선택신호(SEL)와 함께 외부로부터 인가받거나 또는 회로 내부에서 인가받은 선택신호(SEL)를 반전시켜 생성할 수 있다.
선택신호(SEL)가 제1 논리 레벨, 예컨데 로우 레벨이면, NMOS 트랜지스터(MN_SW)에는 로우 레벨이, PMOS 트랜지스터(MP_SW)에는 하이 레벨의 신호가 인가되므로 스위치(SW)는 턴오프된다. 따라서, 제1 인버터(IV1)는 인가된 신호를 반전시킨 신호를 출력하고, 제2 인버터(IV2)는 상기 반전신호를 다시 반전시켜 출력한다. 인버터의 응답속도에 따라 입력과 출력 사이의 시간적인 지연이 존재하므로 제1 인버터(IV1) 및 제2 인버터(IV2)를 통해 입력신호(Vin)가 소정시간 지연된 지연신호가 출력된다.
선택신호(SEL)가 제2 논리 레벨, 예컨대 하이 레벨이면, NMOS 트랜지스터(MN_SW)에는 하이 레벨이, PMOS 트랜지스터(MP_SW)에는 로우 레벨의 신호가 인가되므로 스위치(SW)는 턴온된다. 스위치(SW)가 제1 인버터(IV1)와 병렬로 연결되어 있으므로, 스위치(SW)가 턴온되어 제1 인버터(IV1)의 입력단자와 출력 단자가 단락된다. 따라서 입력신호(Vin)는 제2 인버터(IV2)로 인가되고, 제2 인버터(IV2)를 통해 입력신호(Vin)가 반전된다. 따라서, 지연부(20a)는 반전신호를 출력할 수 있다.
도 2에서는 지연부(20a)가 두개의 인버터(IV1, IV2)를 포함하고, 스위치(SW)는 제1 인버터(IV1)와 병렬 연결되는 것으로 도시하였으나. 이는 일 예일뿐 이에 제한되는 것은 아니다. 지연부(20a)가 복수의 인버터를 포함하고, 그 중 짝수개의 인버터가 동작하면 지연신호가 출력되고, 홀수개의 인버터가 출력되면 반전신호가 출력될 수 있다. 따라서, 제어신호(SEL)에 응답하여 짝수개의 인버터 또는 홀수개의 인버터가 동작할 수 있도록, 인버터의 개수 및 스위치(SW)와의 연결관계를 다양하게 변형할 수 있다.
다음으로, 도 3a 내지 도 3d를 참조하여 도 1의 등화기가 인덕티브 바이어스 회로로 동작하는 것을 구체적으로 설명하기로 한다. 도 3a는 인덕티브 바이어스 회로로 동작하는 등화기(100) 및 트라이 스테이트 구동 회로(200)를 나타낸 회로도이고, 도 3b는 등화기(100)의 동작을 나타낸 타이밍도이다. 또한 도 3c 및 도 3d는 등화기(100)의 인덕티브 피킹 동작을 정성적으로 설명하기 위한 도면이다.
상세한 설명을 위해 도 3a에서 트라이 스테이트 구동 회로(200) 의 구동부(220) 및 등화기(100)의 인버팅부(10)를 NMOS 트랜지스터 및 PMOS 트랜지스터를 이용하여 나타내었다.
도 3a를 참조하면, 트라이 스테이트 구동 회로(200)는 로직 회로(210) 및 출력부(220)를 포함할 수 있다. 출력부(220)는 풀업소자(MPO1) 및 풀다운소자(NPO2)를 포함할 수 있다. 풀업소자(MPO1)는 제1 전압, 예를 들어 전원전압(VDD)과 출력 노드(NO) 사이에 연결되고, 제1 신호(V1)가 게이트로 입력되는 PMOS 트랜지스터(MPO1)일 수 있다. 풀다운소자(MNO1)는 제2 전압, 예를 들어 접지전압(VSS)과 출력 노드(NO) 사이에 연결되고, 제2 신호(V2)가 게이트로 입력되는 NMOS 트랜지스터(MNO1)일 수 있다.
제1 신호(V1) 및 제2 신호(V2)는 논리 회로(210)로부터 출력된다. 제1 신호(V1) 및 제2 신호(V2)는 실질적으로 동일한 신호일 수 있다. 또는, 제1신호(V1) 및 제2 신호(V2)는 각각이 상기 PMOS 트랜지스터(MPO1) 및 NMOS 트랜지스터(MNO1)를 턴오프 시키는 신호일 수 있다. 제1 신호(V1) 및 제2 신호(V2)가 동일한 레벨의 신호일 경우, 상기 PMOS 트랜지스터(MPO1) 또는 NMOS 트랜지스터(MNO1) 중 하나가 턴온되어, 상대적으로 하이 레벨인 전원전압(VDD) 또는 상대적으로 로우 레벨인 접지전압(VSS)이 출력될 수 있다. 만약, 제1 신호(V1)가 하이 레벨의 신호이고, 제2 신호(V2)가 로우 레벨의 신호이면, PMOS 트랜지스터(MPO1) 및 NMOS 트랜지스터(MNO1)가 모두 턴오프되어, 어떠한 신호도 출력되지 않는다. 이러한 상태를 하이 임피던스 상태라고 한다.
등화기(100)의 인버팅부(10)는 풀업소자(MP1) 및 풀다운소자(MN1)를 포함할 수 있다. 풀업소자(MP1)는 제1 전압, 예를 들어 전원전압(VDD)과 입출력 노드(NIO) 사이에 연결된 PMOS 트랜지스터(MP1)일 수 있다. 풀다운 소자(MN1)는 제2 전압, 예를 들어 접지 전압(VSS)과 입출력 노드(NIO) 사이에 연결된 NMOS 트랜지스터(MN1)일 수 있다. PMOS 트랜지스터(MP1) 및 NMOS 트랜지스터(MN1)의 게이트에는 동일한 신호, 예컨대 지연부(20)로부터 출력된 지연신호(Vdly)가 인가될 수 있다. 이때, 지연부(20)는 짝수개의 인버터(IV1, IV2)를 통하여 입력신호를 지연시켜 인버팅부(10)로 제공한다.
등화기(100)의 입출력 노드(NIO) 및 트라이 스테이트 구동 회로(200)의 출력 노드(NO)는 동일한 노드일 수 있다. 상기 입출력 노드(NIO)와 출력 노드(NO)는 동일한 전압을 가질 수 있다. 지연부(20)는 트라이 스테이트 구동 회로(200)의 출력을 인가받아 지연시켜 출력할 수 있다.
계속하여 도 3a 및 도 3b를 참조하면, 제1 신호(V1) 및 제2 신호(V2)가 제2 레벨, 예컨대 하이 레벨이면, 출력부(220)의 PMOS 트랜지스터(MPO1)는 턴오프되고, NMOS 트랜지스터(MNO1)가 턴온되어 접지전압(VSS)을 출력할 수 있다. 접지전압(VSS)은 로우 레벨에 대응되는 전압일 수 있다. 따라서, t1 시점 이전과 같이 출력 노드의 전압(VNO)과, 지연부(20)에서 출력된 지연신호(Vdly) 는 로우 레벨일수 있다. 이후, 제1 신호(V1) 및 제2 신호(V2)가 제1 레벨, 예컨대 로우 레벨로 천이되면, 출력부(220)의 NMOS 트랜지스터(MNO1)는 턴오프되고, PMOS 트랜지스터(PNO1)가 턴온되어 전원전압(VDD)을 출력할 수 있다. 전원전압(VDD)는 하이 레벨에 대응되는 전압일 수 있다. 그러므로, 출려 노드(NO)의 전압(VNO)은 로우 레벨에서 하이 레벨로 천이된다. 한편, 지연신호(Vdly) 역시 로우 레벨에서 하이 레벨로 천이될 수 있는데, 지연부(20)의 물리적인 특성에 따라 천이 시점(t3)은 소정시간(tdly) 지연된다. 출력 노드(NO)의 전압(VNO)이 로우 레벨에서 하이 레벨로 천이되는 동안, 천이가 시작되는 시점(t1)에서 지연신호(Vdly)의 천이 시점(t3)까지 인버팅부(10)의 PMOS 트랜지스터(MP1)는 턴온상태를 유지한다. 따라서, 도 3c에 도시된 바와 같이 트라이 스테이트 구동 회로(200)의 출력부(220)의 PMOS 트랜지스터(MPO1)를 통해 전원전압(VDD)으로부터 출력 노드(NO)로 흐르는 전류(Iup) 외에 등화기(100)의 인버팅부(10)의 PMOS 트랜지스터(MP1)를 통해 별도의 전류(Ipeak1)가 더 흐르게 된다. 그러므로, 출력 노드(NO)의 전압(VNO)은 등화기(100)의 인덕티브 피킹 동작에 의해 빠르게 상승하고, 출력부(220)의 최대 출력 전압(VH)까지 상승할 수 있다.
지연신호(Vdly)의 천이 시점(t3) 이후에는 인버팅부(10)의 NMOS 트랜지스터(MN1)가 턴온된다. 그러므로, 출력 노드(NO)의 전압(VNO)은 최대 출력 전압(VH)보다 낮아지게 된다. 출력부(220)의 PMOS 트랜지스터(MP01)의 온저항은 인버팅부(10)의 NMOS 트랜지스터(MN1)의 온저항보다 작을 수 있다. 따라서 출력 노드(NO1)의 전압(VNO)이 최대 전압보다 낮아지게 되더라도 최대 전압의 1/2 이하로 낮아지지 않는다.
이후, 제1 신호(V1) 및 제2 신호(V2)가 제2레벨, 예컨대 하이 레벨에서 로우 레벨로 천이되면, 출력부(220)의 PMOS 트랜지스터(PNO1)는 턴오프되고, NMOS 트랜지스터(NNO1)가 턴온되어 접지전압(VSS)을 출력할 수 있다. 그러므로, 출력 노드(NO)의 전압(VNO)은 하이 레벨에서 로우 레벨로 천이된다. 한편, 지연신호(Vdly) 역시 하이 레벨에서 로우 레벨로 천이될 수 있는데, 지연부(20)의 물리적인 특성에 따라 천이 시점(t6)은 소정시간(tdly) 지연된다. 출력 노드(NO)의 전압(VNO)이 하이 레벨에서 로우 레벨로 천이되는 동안, 천이가 시작되는 시점(t4)에서 지연신호(Vdly)의 천이 시점(t6)까지 인버팅부(10a)의 NMOS 트랜지스터(MN1)는 턴온상태를 유지한다. 따라서, 도 3d에 도시된 바와 같이 트라이 스테이트 구동 회로(200)의 출력부(220)의 NMOS 트랜지스터(MNO1)를 통해 출력 노드(NO)로부터 접지전압(VSS)로 흐르는 전류(Idown) 외에 등화기(100)의 인버팅부(10)의 NMOS 트랜지스터(MN1)를 통해 별도의 전류(Ipeak2)가 더 흐르게 된다. 그러므로, 출력 노드(NO)의 전압(VNO)은 등화기(100a)의 인덕티브 피킹 동작에 의해 빠르게 하강하고, 출력부(220)의 최소 출력 전압(VL)까지 하강할 수 있다.
지연신호(Vdly)의 천이 시점(t6) 이후에는 인버팅부(10a)의 PMOS 트랜지스터(MP1)가 턴온되므로, 출력 노드(NO)의 전압은 최소 출력 전압(VL)보다 높아지게 된다.
상술한 바와 같이, 등화기(100)는 인덕티브 피킹으로 출력 노드(NO)의 전압(VNO)을 빠르게 상승하거나 하강시킴으로써, 출력 전압(VNO)의 고주파 성분을 증폭시킬 수 있다. 따라서, 트라이 스테이트 구동 회로(200)가 큰 로드를 구동하면서 고주파 신호를 출력할 경우에도, 심볼간 간섭 현상이 발생하는 것을 방지할수 있다.
도 4는 등화기가 래치 회로로 동작하는 것을 설명하기 위한 도면이다. 도 2를 참조하여 설명한 바와 같이 선택신호(SEL)가 제2 레벨, 예컨대 하이 레벨이면 스위치(SW)가 턴온되고, 제2 인버터(IV2)가 동작하거나 또는 홀수개의 인버터가 동작함으로써, 입력신호를 반전시켜 출력할 수 있다. 인버팅부(10)와 지연부(20)는 서로간에 입력 단자와 출력 단자가 연결되어 있고, 인버팅 동작을 수행하므로 등화기(100)는 수신된 신호를 저장하는 래치 회로로 동작할 수 있다.
한편, 트라이 스테이트 구동 회로(200)의 출력부(220)로 인가되는 제1 신호(V1)가 제2 레벨, 예컨대 하이 레벨이고, 제2 신호(V2)가 제1 레벨, 예컨대 로우 레벨이면, 출력부(220)의 PMOS 트랜지스터(MPO1) 및 NMOS 트랜지스터(MNO1)가 모두 턴오프되어, 트라이 스테이트 구동 회로(200)는 하이 임피던스(High-Z) 상태가 된다. 트라이 스테이트 구동 회로(200)로부터 출력되는 신호가 없지만, 등화기(100)가 이전에 트라이 스테이트 구동 회로(200)로부터 출력된 신호를 저장하였다가 출력하므로 출력 노드(NO)는 플로팅 되지 않고 이전 신호를 유지할 수 있다.
도 5는 도 1의 등화기의 다른 구현예를 나타낸 회로도이다.
도 5를 참조하면, 등화기(100b)의 인버팅부(10b)는 인버터(11)를 포함하고, 지연부(20b)는 적어도 하나의 인버터(IV1), 레지스터(R1) 및 상기 적어도 하나의 인버터(IV1)와 병렬 연결된 스위치(SW)를 포함할 수 있다. 스위치(SW)는 제어신호(SEL) 및 부제어신호(SELB)에 응답하여 동작하는 트랜스미션 게이트로 구현될 수 있다. 트랜스미션 게이트와 부제어신호(SELB)는 도 2를 참조하여 상세하게 설명하였으므로 중복되는 설명은 생략하기로 한다.
스위치(SW)는 제어신호(SEL) 및 부제어신호(SELB)에 응답하여 턴온 또는 턴오프 될 수 있다. 제어신호(SEL)가 제1 논리 레벨, 예컨대, 로우 레벨이면, 스위치(SW)가 턴온되어 적어도 하나의 인버터(IV1)의 입력단자와 출력단자가 단락되고, 입력신호(Vin)는 레지스터(R1)에 의하여 지연되어 출력될 수 잇다. 따라서, 지연부(20b)는 지연신호를 출력할 수 있다. 제어신호(SEL)가 제2 논리 레벨, 예컨대, 하이 레벨이면, 스위치(SW)가 턴오프되고, 입력신호(Vin)는 레지스터(R1)에 의하여 지연된후, 적어도 하나의 인버터(INV1)에 의해 반전되어 출력될 수 있다. 따라서 지연부(20b)는 반전신호를 출력할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 등화기(100')를 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 등화기(100')는 인버팅부(10), 지연부(20) 및 제어부(30)을 포함할 수 있다.
도 1의 등화기(100) 와 비교하면 도 6의 등화기(100')는 인에이블 신호(EN)에 응답하여 인버팅부(10c)의 출력을 제어하는 제어부(30c)를 더 포함할 수 있다. 예를 들어, 제어부(30c)는 인에이블 신호가 제1레벨, 예컨대 로우 레벨이면, 인버팅부(10c)로부터 신호가 출력되지 않도록 제어하고, 인에이블 신호가 제2 레벨, 예컨대 하이 레벨이면, 인버팅부(10c)가 정상 동작하여, 지연부(20c)로부터 인가된 신호를 반전시켜 출력할 수 있도록 제어할 수 있다. 제어부(30c)는 인버팅부(10c)의 출력을 제어함으로써, 등화기(100')가 동작하거나 동작하지 않도록 제어할 수 있다. 인버팅부(10c) 및 지연부(20c)의 동작은 도 1의 등화기(100)와 유사한바, 중복되는 설명은 생략하기로 한다.
도 7은 도 6의 본 발명의 다른 실시예에 따른 등화기(100')의 일 구현예를 나타낸 회로도이다.
도 7을 참조하면, 인버팅부(10c)는 제1 노드(N1)로부터 게이트 전압을 인가받아 동작하는 PMOS 트랜지스터(MP1) 및 제2 노드(N2)로부터 게이트 전압을 인가받아 동작하는 NMOS 트랜지스터(MN1)를 포함할 수 있다. PMOS 트랜지스터는 게이트에 로우 레벨의 신호가 인가되면 턴온되어 하이 레벨의 신호, 예컨대 전원전압(VDD)을 출력한다. NMOS 트랜지스터(MN1)는 게이트에 하이 레벨의 신호가 인가되면 턴온되어 로우 레벨의 신호, 예컨대 접지전압(VSS)를 출력한다.
지연부(20c)는 제1 인버터(INV1), 제2 인버터(INV2) 및 제1 인버터(INV1)와 병렬로 연결된 스위치(SW)를 포함할 수 있다. 지연부(20c)는 도 3의 지연부(20a)와 유사하다. 다만, 제2 인버터(INV2)에 포함된 PMOS 트랜지스터(MP4) 및 NMOS 트랜지스터(MN3)는 턴온시 각각 다른 노드로 신호를 출력할 수 있다. 예컨대, 제1 인버터(INV1)로부터 로우 레벨의 신호가 인가되어 PMOS 트랜지스터(MP4)가 턴온되고 NMOS 트랜지스터(MN4)는 턴오프되면, PMOS 트랜지스터(MP4)는 하이 레벨의 신호, 예컨대 전원전압(VDD)을 제1 노드(N1)로 출력할 수 있다. 제1 인버터(INV1) 로부터 하이 레벨의 신호가 인가되어 NMOS 트랜지스터(MN4)가 턴온되고 PMOS 트랜지스터(MP4)가 턴오프되면, NMOS 트랜지스터(MN4)는 로우 레벨의 신호, 예컨대 접지전압(VSS)을 제2 노드(N2)로 출력할 수 있다.
제어부(30)는 풀업소자(31), 풀다운소자(32) 및 스위치(33)를 포함할 수 있다. 풀업소자(31)은 제1 전압, 예컨대 전원전압(VDD)과 제1 노드(N1) 사이에 연결될 수 있다. 풀다운소자(32)는 제2 노드(N2)와 제2 전압, 예컨대 접지전압(VSS) 사이에 연결될 수 있다. 풀업소자(31)는 인에이블신호(EN)에 응답하여 동작하는PMOS 트랜지스터(MP2)이고 풀다운소자(32)는 부인에이블(ENB) 신호에 응답하여 동작하는 NMOS 트랜지스터(MN2)일 수 있다. 이때, 부인에이블 신호(ENB)는 인에이블신호(EN)와 상반된 레벨을 갖는 신호이다. 부인에이블신호(ENB)는 인에이블신호(EN)와 함께 외부로부터 인가될수 있다. 또는 인에이블신호(EN)를 인버팅하여 생성될 수 있다.
스위치(33)는 제1 노드(N1)과 제2 노드 (N2) 사이에 연결되며, PMOS트랜지스터(MP3) 및 NMOS 트랜지스터(MN3)가 병렬로 연결된 트랜스미션 게이트일 수 있다. PMOS 트랜지스터(MP3)는 인에이블 신호(EN)에 응답하여 동작하고, NMOS 트랜지스터(MN3)는 부인에이블 신호(ENB)에 응답하여 동작할 수 있다.
인에이블 신호(EN)가 제2 레벨, 예컨대 하이 레벨이면, 스위치(32)가 턴온될 고, 제1 노드(N1)와 제2 노드(N2)는 동일한 전압을 갖을 수 있다. 따라서, 인버팅부(10c)의 NMOS 트랜지스터(MN1)과 PMOS 트랜지스터(MP1) 중 하나가 턴온되어 제1 노드(N1) 및 제2 노드(N2)의 전압의 논리 레벨과 상반된 레벨의 신호를 출력할 수 있다.
인에이블 신호(ENB)가 제1 레벨, 예컨대 로우 레벨이면, 스위치(32)는 턴오프되고, 풀업소자(31) 및 풀다운소자(32)가 턴온될 수 있다. 이에 따라, 제1 노드(N1)에는 전원전압(VDD)이 인가되고, 제2 노드(N2)에는 접지전압(VSS)이 인가되어 인버팅부(10c)의 PMOS 트랜지스터(MP1) 및 NMOS 트랜지스터(MN1)는 모두 턴오프될 수 있다. 따라서, 인버팅부(10c)는 하이 임피던스 상태를 갖고, 어떠한 신호도 출력하지 않는다.
도 8은 도 1의 등화기와 멀티플랙서(200a)를 구비한 반도체 메모리 장치의 출력단을 나타낸 블록도이다.
멀티플랙서(200a)는 DRAM이나 플래시 메모리 등과 같은 반도체 메모리 장치의 출력단에 구비될 수 있다. 멀티플랙서(200a)는 고속으로 동작하면서 코어 회로, 예컨대 셀 어레이로부터 출력된 데이터를 외부로 출력하기 위해 직렬화할 수 있다.
도 8을 참조하면, 멀티플렉서(200)는 출력단자가 연결된 복수의 트라이 스테이트 버퍼(201, 202, 203, 204)를 포함할 수 있다. 본 실시예에서는 네개의 트라이 스테이트 버퍼(201, 202, 203, 204)를 포함하는 것으로 도시하였으나 이에 제한되는 것은 아니다.
트라이 스테이트 버퍼(201, 202, 203, 204)는 예를 들어 도 9에 도시된 바와 같이 구현될 수 있다. 도 9를 참조하면, 트라이 스테이트 버퍼는 클럭 신호(CLK)와 데이터 신호(D)가 인가되는 NAND 게이트(1), 데이터 신호(D)와 부클럭신호(CLKB)가 인가되는 NOR 게이트(2) 및 상기 게이트들(1, 2)의 출력을 입력받아 인버터로 동작하는 PMOS 트랜지스터(MPO1) 및 NMOS 트랜지스터(MNO1)를 구비할 수 있다.
NAND 게이트(1)는 클럭 신호(CLK)가 로우 레벨이면 하이 레벨의 신호를 출력하고, 클럭 신호(CLK)가 하이 레벨이면 데이터 신호(D)와 반대 레벨의 신호를 출력할 수 있다. NOR 게이트(2) 는 부클럭 신호(CLKB)가 하이 레벨이면 로우 레벨의 신호를 출력하고, 부클럭 신호(CLKB)가 로우 레벨이면 데이터 신호(D)와 반대 레벨의 신호를 출력할 수 있다. 따라서, 클럭 신호(CLK)가 로우 레벨이면 PMOS 트랜지스터(MPO1)에는 하이 레벨의 신호가, NMOS 트랜지스터(MNO1)에는 로우 레벨의 신호가 인가되어 두 트랜지스터(MPO1, MNO1) 모두 턴오프되고, 트라이 스테이트 버퍼는 하이 임피던스 상태가될 수 있다. 반대로 클럭 신호(CLK)가 하이 레벨이면 PMOS 트랜지스터(MPO1) 와 NMOS 트랜지스터(MNO1)에는 데이터 신호(D)와 반대 레벨의 신호가 인가되고, PMOS 트랜지스터(MPO1) 와 NMOS 트랜지스터(MNO1)는 인버터로 동작하는바, 상기 데이터 신호와 같은 레벨의 신호를 출력할 수 있다.
다시 도 8을 참조하면, 각각의 트라이 스테이트 버퍼(201, 202, 203, 204)는 클럭 신호(CLK0~CLK3)와 데이터 신호(D0~D4)를 인가받아 동작할 수 있다. 이때, 클럭 신호들(CLK0~CLK4)은 서로 다른 위상을 갖을 수 있다. 트라이 스테이트 버퍼(201~204)는 인가된 클럭 신호(CLK0~CLK3)의 라이징/폴링 엣지 또는 로우/하이 레벨에 응답하여 인가된 데이터 신호(D0~D4)를 순차적으로 출력할 수 있다. 예를 들어, 트라이 스테이트 버퍼(201~204)가 도 9에 도시된 회로로 구현되는 경우, 클럭 신호(CLK0~CLK3)가 하이 레벨일 때, 데이터 신호(D0~D3)를 출력할 수 있다. 클럭 신호(CLK0~CLK3)는 순차적으로 하이 레벨이 되고, 그 시점이 서로 오버랩 되지 않는다. 이에 따라, 데이터 신호(D0~D3)는 순차적으로 출력된다. 이때 인가된 클럭 신호(CLK0~CLK3)가 로우 레벨인 트라이 스테이트 버퍼(201~204)는 하이 임피던스 상태를 갖을수 있다.
한편, 하나의 트라이 스테이트 버퍼가 데이터 신호를 출력할 때, 나머지 트라이 스테이트 버퍼가 하이 임피던스 상태를 갖게 되는바 출력 노드(NO)의 로드가 커지게 되고, 이로 인해 멀티플렉서(200a)가 고속으로 동작할 때, 심볼간 간섭 현상이 발생할 수 있다. 또한, 트라이 스테이트 버퍼들(201~204)이 모두 하이 임피던스 상태를 갖는 경우 멀티플랙서(200a)의 출력 노드(NO)가 플로팅될 수 있다. 도 1 내지 도 5를 참조하여 설명한 바와 같이 본 발명의 실시예에 따른 등화기(100)는 선택신호(SEL)에 응답하여 인덕티브 바이어스 회로 또는 래치 회로로 동작할 수 있다. 그러므로, 멀티플랙서(200a)의 출력 노드(NO)에 본 발명의 실시예에 따른 등화기(100)를 연결하고, 멀티플랙서(200a)의 동작 속도에 따라 등화기(100)가 인덕티브 바이어스 회로 또는 래치 회로로 동작하도록 선택신호(SEL)를 설정할 수 있다. 멀티플랙서(200a)가 수 Gbps이상의 고속으로 동작할 때는 등화기(100)가 인덕티브 바이어스 회로로 동작하게 함으로써 심볼간 간섭 현상이 발생하는 것을 방지할 수 있다. 또한, 멀티플랙서(200a)가 유휴 상태일 때는 등화기(100)가 래치 회로로 동작하게 함으로써 출력 노드(NO)가 플로팅 되는 것을 방지할 수 있다.
도 10은 도 6의 등화기와, 멀티플랙서를 구비한 반도체 메모리 장치의 출력단을 나타낸 블록도이다. 도 6을 참조하여 설명한 바와 같이 등화기(100')는 인에이블 신호(EN)에 따라 동작하거나 동작하지 않을 수 있고, 선택신호(SEL)에 따라 인덕티브 바이어스 회로 또는 래치 회로로 동작할 수 있다. 그러므로, 표1과 같이 멀티플랙서(200a)의 동작 상태 및 동작 속도에 따라 인에이블신호(EN) 및 선택신호(SEL)를 설정하여 등화기(100')를 동작시킬 수 있다.
Operate State Speed EN SEL
Normal Low L L or H
High H L
Idle - H H
표 1을 참조하면, 멀티플랙서(200a)의 동작 속도가 수 Gbps(giga bit per second) 이하의 저속, 예를 들어 2Gbps이하일 때는 인에블 신호(EN)을 로우 레벨로 설정하여 등화기(100')가 동작하지 않도록할 수 있다. 멀티플랙서(200a)의 동작 속도가 수 Gbps 이상의 고속, 예를 들어 2Gbps 이상일 때는 인에이블 신호(EN)는 하이 레벨로, 선택신호(SEL)는 로우 레벨로 설정함으로써 등화기(100')가 인덕티브 바이어스 회로로 동작하여 멀티플랙서(200a)의 출력 신호에 부호간 간섭 현상이 발생하는 것을 방지할 수 있다. 또한, 멀티플랙서(200a)가 유휴상태일 때는 인에이블 신호(EN) 및 선택신호(SEL)을 하이 레벨로 설정함으로써, 등화기(100')가 래치 회로로 동작하여 멀티플랙서(200a)의 출력 노드(NO)가 플로팅 되지 않도록할 수 있다. 따라서, 멀티플랙서(200a)가 고속으로 동작하거나 유휴상태일 때는 등화기(100')를 동작시켜 멀티플랙서(200a)가 원하는 신호를 안정적으로 출력할 수 있도록 하고, 멀티플랙서(200a)가 저속으로 동작할때는 등화기(100')를 동작하지 않도록 하여 소비전류를 감소시킬 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 일 예를 나타내는 블록도이다. 도 11을 참조하면, 메모리 장치(1000)는 메모리 셀 어레이(1100), 메모리 셀 어레이(1100)의 로우를 구동하기 위한 로우 디코더(1200), 셀 어레이(1100)의 칼럼을 구동하기 위한 칼럼 디코더(1300), 데이터를 센싱 및 증폭하는 센스앰프부(1400) 를 구비할 수 있다. 또한, 반도체 메모리 장치(1000)는 셀 어레이(1100)로부터 출력된 데이터를 외부로 출력하기 위한 멀티플랙서(1500), 등화기(1600) 및 출력 드라이버(1700)를 구비할 수 있다.
메모리 셀 어레이(1100)는 데이터를 저장하는 메모리 셀들을 포함한다. 메모리 셀은 DRAM(Dynamic RAM), SRAM(Static RAM)과 같은 휘발성 메모리 셀 또는 MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), PRAM(Phase Change RAM), Flash, RRAM(Resistive Random Access Memory), Anti-fuse Array 셀과 같은 불휘발성 메모리 셀을 포함한다.
로우 디코더(1200)는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고, 메모리 셀 어레이(1100)의 워드라인을 활성화시킬 수 있다. 칼럼 디코더(1300)는 칼럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(1100)의 비트라인에 대한 선택 동작을 수행할 수 있다. 감지 증폭기(1400)는 로우 디코더(1200)와 칼럼 디코더(1300)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 복수개의 트라이 스테이트 버퍼를 포함하는 멀티플랙서(1500)로 제공할 수 있다. 멀티플랙서(1500)는 병렬적으로 인가된 복수의 데이터를 직렬화하여 출력 드라이버(1700)으로 제공하고, 출력 드라이버(1700)는 데이터 신호들을 외부 데이터 버스를 통해 출력할 수 있다. 멀티플랙서(1500)의 출력단과 출력 드라이버(1700)의 입력단 사이에는 등화기(1600)가 연결될 수 있다. 등화기(1600)는 도 1 및 도 6을 참조하여 설명한 등화기일 수 있다. 등화기(100)는 멀티플랙서(1500)의 동작 상태 또는 동작 속도에 따라 래치 회로 또는 인덕티브 바이어스 회로로 동작함으로써, 멀티플랙서(1500)가 정확한 데이터를 안정적으로 출력 드라이버(1700)로 제공하도록할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일 예를 나타내는 구조도이다. 도 12에 도시된 바와 같이, 반도체 메모리 장치(2000)는 다수의 반도체 레이어들(LA1 내지 LAn)을 구비할 수 있다. 반도체 레이어들(LA1 내지 LAn) 각각은 휘발성 메모리 셀 또는 불휘발성 메모리 셀을 포함하는 메모리 칩일 수 있으며, 또는 반도체 레이어들(LA1 내지 LAn) 중 일부는 외부의 콘트롤러와 인터페이싱을 수행하는 마스터 칩이고 나머지는 데이터를 저장하는 슬레이브 칩일 수 있다. 도 12의 예에서는, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩이고, 나머지 반도체 레이어들(LA2 내지 LAn)은 슬레이브 칩인 것으로 가정한다. 또한, 메모리 칩은 DRAM 셀을 포함하는 메모리 칩인 것으로 가정한다.
다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 콘트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(2100)와 슬레이브 칩으로서 제n 반도체 레이어(2200)를 중심으로 하여 반도체 메모리 장치(1000)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(2100)는 슬레이브 칩들에 구비되는 셀 어레이(2210)을 구동하기 위한 각종 회로들을 구비한다. 예컨대, 제1 반도체 레이어(2100)는 셀 어레이(2210)의 워드라인을 구동하기 위한 로우 디코더(X-Dec, 2110)와, 비트라인을 구동하기 위한 칼럼 디코더(Y-Dec, 2120)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(2130), 외부로부터 커맨드(CMD)를 입력받는 커맨드 버퍼(2140)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(2150), 슬레이브 칩의 메모리 동작을 관리하기 위한 DRAM 관리부(2160)를 구비할 수 있다. 데이터 입출력부(2130)의 출력단은 셀 어레이(2210)로부터 출력된 데이터를 직렬화하여 출력하기 위한 멀티플랙서와 출력 드라이버 사이에 본 발명의 실시예들에 따른 등화기를 구비할 수 있다. 따라서, 반도체 메모리 장치는 안정적으로 동작하며, 셀 어레이(2210)에 저장되었던 데이터를 빠르고 정확하게 출력할 수 있다.
한편, 제n 반도체 레이어(2200)는, 셀 어레이(2210)와, 셀 어레이를 구동하기 위한 기타 주변 회로들, 예컨대 셀 어레이(2210)의 로우 및 칼럼을 선택하기 위한 로우/칼럼 선택부, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(2220)을 구비할 수 있다.
도 13는 본 발명의 실시예들에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 일 예를 나타낸 도면이다.
도 13을 참조하면, 메모리 시스템(3000)은 메모리 모듈(3100) 및 메모리 콘트롤러(3200)를 포함할 수 있다. 메모리 모듈(3100)은 모듈 보드(Module Board) 상에 적어도 하나 이상의 반도체 메모리 장치(3110)를 장착할 수 있다. 반도체 메모리 장치(3110)는 DRAM 칩으로 구현될 수 있다. 그러나 이는 일 예일뿐 이에 한정되는 것은 아니고, 반도체 메모리 장치(3100)는 MARAM 칩, RRAM 칩, PRAM 칩, Anti-fuse array 칩, Flash 메모리 칩 등으로 구현될 수 있다. 각각의 반도체 메모리 장치(3100)는 다수 개의 반도체 레이어들을 포함할 수 있다. 반도체 레이어들은 하나 이상의 마스터 칩(3111)과 하나 이상의 슬레이브 칩(3112)을 포함할 수 있다. 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
본 실시예에서는 반도체 레이어들 사이의 신호의 전달이 관통 실리콘 비아(TSV)를 통하여 수행되는 구조에 대하여 설명하고 있으나, 이에 한정되지 않고 와이어 본딩, 인터포즈 또는 배선이 형성된 테이프를 통해 적층되는 구조에도 적용할 수 있다.
또한, 반도체 레이어들 사이의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 예컨대, 라디오 주파수(Radio frequency, RF)파 또는 초음파를 이용하는 방사형(radiative) 방식, 자기 유도(magnetic induction)을 이용하는 유도 커플링(inductive coupling) 방식, 또는 자기장 공진을 이용하는 비방사형(non-radiative) 방식을 이용하여 서로 연결될 수 있다.
방사형 방식은 모노폴(monopole)이나 PIFA(planar inverted-F antenna) 등의 안테나를 이용하여, 무선으로 신호를 전달하는 방식이다. 시간에 따라 변화하는 전계나 자계가 서로 영향을 주면서 방사가 일어나며, 같은 주파수의 안테나가 있을 경우 입사파의 극(polarization) 특성에 맞게 신호를 수신할 수 있다. 유도 커플링 방식은 코일을 여러 번 감아서 한 방향으로 강한 자계를 발생시키고, 비슷한 주파수에서 공진하는 코일을 근접시켜 커플링을 발생시키는 방식이다. 비방사형 방식은, 근거리 전자장을 통해 같은 주파수로 공진하는 두 매체들 사이에서 전자파를 이동시키는 감쇄파 결합(evanescent wave coupling)을 이용하는 방식이다.
메모리 모듈(3100)은 시스템 버스를 통해 메모리 콘트롤러(3200)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(3100)과 메모리 콘트롤러(3200) 사이에서 송수신될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 서버 시스템의 일예를 나타내는 구조도이다.
서버 시스템(4000)은 메모리 컨트롤러(4200) 및 복수의 메모리 모듈(MM; 4110_1 ~ 4110_n)을 구비한다. 메모리 모듈들(4110_1 ~ 4110_n)은 각각 복수의 메모리 칩들로 구성된 메모리 블록들(4120a, 4120b)을 포함할 수 있다. 예로서, 메모리 블록들(4120a, 4120b)을 구성하는 메모리 칩들은 휘발성 또는 비휘발성 메모리 칩들이 포함될 수 있다. 메모리 칩들은 DRAM, SRAM, MARAM, RRAM, PRAM, Anti-fuse array 칩, Flash 메모리 칩 등을 포함할 수 있다. 상기 메모리 칩들은 본 발명의 실시예들에 따른 반도체 메모리 장치일 수 있다. 따라서, 상기 메모리 칩들은 안정적으로 동작하며 빠르고 정확하게 저장되었던 데이터를 출력할 수 있다.
본 실시예에 따른 서버 시스템(4000)은 메모리 컨트롤러(4200) 및 복수의 메모리 모듈(4110_1 ~ 4110_n)이 동일한 회로기판(4300)에 장착된 단 채널 구조로 도시되었다. 그러나 이는 일예일뿐 이에 제한되는 것은 아니다. 서버 시스템(4000)은 메모리 컨트롤러(4200)가 장착된 메인기판의 소켓들에 각각 복수의 메모리 모듈들이 장착된 서브기판들이 결합된 다채널 구조 등 다양한 구조로 설계될 수 있다.
한편, 메모리 모듈들(4110_1 ~ 4110_n)의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 서버 시스템(4000)은 전-광 변환 유닛(4320)을 더 포함할 수 있으며 메모리 모듈들(4110_1 ~ 4110_n) 각각은 광-전 변환 유닛(4130)을 더 포함할 수 있다. 또한, 다른 실시예에 따르면, 전-광 변환 유닛(4320)은 메모리 컨트롤러(4200)에 내장될 수도 있다.
메모리 컨트롤러(4200)는 전기적 채널(4310)을 통하여 전-광 변환 유닛(4320)에 접속된다. 이에 따라서, 메모리 컨트롤러(4200)는 전기적 채널(4310)을 통하여 전-광 변환 유닛(4320)과 신호들을 주고받을 수 있다.
전-광 변환 유닛(4320)은 메모리 컨트롤러(4200)로부터 수신된 전기적 신호를 광 신호로 변환시켜 광 채널(4440) 측으로 전달하고, 광 채널(4330)을 통하여 수신되는 광 신호를 전기적 신호로 변환시켜 전기적 채널(4310) 측으로 전달하는 신호 처리를 실행한다.
메모리 모듈들(4110_1 ~ 4110_n)은 광 채널(4330)을 통하여 전-광 변환 유닛(4320)과 접속된다. 광 채널(4330)을 통하여 전송된 광 신호는 각각의 메모리 모듈들(4110_1 ~ 4110_n)에 포함된 광-전 변환 유닛(4130)으로 인가된다. 광-전 변환 유닛(4130)은 광 신호를 전기적 신호로 변환하여 각 메모리 블록들(4120a, 4120b)로 전달한다. 또한, 각 메모리 블록들(4120a, 4120b)에서 발생한 전기적 신호들은 광-전 변환 유닛(4130)에서 광 신호로 변환되어 출력된다.
상술한 바와 같이, 서버 시스템(4000)에서, 메모리 컨트롤러(4200)와 복수의 메모리 모듈들(4110_1 ~ 4110_n)간의 신호 전송이 광학적 입출력 방식으로 광 채널(4330)을 통하여 이루어질 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 반도체 메모리 시스템이 솔리드 스테이트 드라이브(SSD: Solid State Drive)인 경우를 나타내는 도면이다.
도 15를 참조하면, 본 발명의 실시예에 따른 솔리드 스테이트 드라이브는 SSD 컨트롤러(5200) 및 메모리 장치(5100)를 포함한다. 메모리 장치(5100)는 본 발명의 일 실시예들에 따른 반도체 메모리 장치일 수 있다. 따라서, 메모리 장치(5100)에 저장되었던 데이터는SSD 컨트롤러(5200)의 명령에 따라 빠르고 정확하게 SSD 컨트롤러(5200)로 출력될 수 있다.
SSD 컨트롤러(5200)는 버스(BUS)로 연결되는 프로세서(5220), 램(5210), 호스트 인터페이스(5230), 캐쉬 버퍼(5240) 및 메모리 컨트롤러(5250)를 구비할 수 있다. 프로세서(5220)는 호스트의 요청(명령, 어드레스, 데이터)에 응답하여 메모리 컨트롤러(5250)가 메모리 장치(5100)와 데이터를 송수신하도록 제어한다. 본 발명의 실시예에 따른 솔리드 스테이트 드라이브의 프로세서(5220) 및 메모리 컨트롤러(5250)는 하나의 ARM 프로세서로 구현될 수도 있다. 프로세서(5220)의 동작에 필요한 데이터는 램(5210)에 로딩될 수 있다.
호스트 인터페이스(5230)는 호스트의 요청을 수신하여 프로세서(5220)로 전송하거나, 메모리 장치(5100)로부터 전송된 데이터를 호스트로 전송한다. 메모리 장치(5100)로 전송하고자 하거나, 메모리 장치(5100)로부터 전송된 데이터는 캐쉬 버퍼(5240)에 임시로 저장될 수 있다. 캐쉬 버퍼(5240)는 SRAM 등일 수 있다.
상기에서 설명된 본 발명의 실시예에 따른 반도체 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 반도체 메모리 장치가 실장될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨터 시스템을 보여준다.
도 16을 참조하면, 컴퓨터 시스템(6000)은 시스템 버스(6500)에 전기적으로 연결되는 중앙 처리 장치(6100), 사용자 인터페이스(6200), 메모리(6300) 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(6400)을 포함할 수 있다. 사용자 인터페이스(6200)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(6200)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(6200) 또는 모뎀(6400)을 통해 제공되거나 중앙 처리 장치(6100)에 의해서 처리된 데이터는 메모리(6300)에 저장될 수 있다.
메모리 (6300)는 디램과 같은 휘발성 메모리 소자 및/또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 메모리 (6300)는 본 발명의 실시예들에 따른 반도체 메모리 장치로 구현될 수 있다. 따라서, 데이터 출력단의 멀티플랙서와 출력 드라이버 사이에 구비된 등화기가 멀티플랙서가 정확하고 안정적인 데이터를 출력 드라이버로 제공하도록할 수 있다. 이에 따라, 메모리(6300)에 저장되었던 데이터는 정확하고 빠르게 출력될 수 있다.
본 발명에 따른 컴퓨터 시스템(6000)이 모바일 장치인 경우, 컴퓨터 시스템(6000)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템(6000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 그리고 입출력 장치 등이 더 제공될 수 있다.
본 발명에 따른 컴퓨터 시스템(6000)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(3200)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b, 100': 등화기
200: 트라이 스테이트 구동 회로
200a: 멀티플랙서

Claims (10)

  1. 입력신호의 신호 특성을 반영하는 선택신호에 응답하여, 입출력 노드로 인가된 입력신호를 지연시킨 지연신호 및 상기 입력신호를 반전시킨 반전신호 중 하나를 출력하는 지연부; 및
    상기 지연부로부터 제공된 신호를 반전시켜, 상기 입출력 노드로 출력하는 인버팅부를 포함하고,
    상기 지연부가 상기 지연신호 출력 시, 상기 입력신호의 고주파 성분을 증폭시켜 출력하는 인덕티브 바이어스 회로로서 동작하고, 상기 지연부가 상기 반전신호 출력 시, 상기 입력신호를 저장하고 출력하는 래치 회로로서 동작하는 것을 특징으로 하는 등화기.
  2. 제1 항에 있어서, 상기 선택신호는,
    상기 입력신호의 주파수 특성에 따라 제1 레벨 및 제2 레벨의 신호 중 하나로 설정되는 것을 특징으로 하는 등화기.
  3. 제1 항에 있어서, 상기 입출력 노드는,
    트라이스테이트 구동 회로의 출력 노드에 연결되는 것을 특징으로 하는 등화기.
  4. 제3 항에 있어서, 상기 지연부는,
    상기 트라이스테이트 구동 회로의 출력이 제1 상태 또는 제2 상태일 때는 상기 지연신호를 출력하고,
    상기 트라이스테이트 구동 회로의 출력이 하이 임피던스(High-Z) 상태이면, 상기 반전신호를 출력하는 것을 특징으로 하는 등화기.
  5. 제 1항에 있어서, 상기 지연부는,
    직렬로 연결된 복수개의 인버터들을 포함하고, 상기 선택신호에 응답하여 상기 복수개의 인버터들 중 선택적으로 홀수개 또는 짝수개의 인버터가 동작하는 것을 특징으로 하는 등화기.
  6. 제1 항에 있어서, 상기 지연부는,
    직렬로 연결되는 제1 인버터 및 제2 인버터; 및
    상기 제1 인버터 및 제2 인버터 중 하나와 병렬로 연결되고, 상기 선택신호에 응답하여 동작하는 스위치를 구비하는 것을 특징으로 하는 등화기.
  7. 제1 항에 있어서, 상기 지연부는,
    직렬로 연결되는 레지스터와 인버터; 및
    상기 인버터와 병렬로 연결되고, 상기 선택신호에 응답하여 동작하는 스위치를 구비하는 것을 특징으로 하는 등화기.
  8. 복수의 트라이스테이트 버퍼를 구비하고, 상기 복수개의 트라이스테이트 버퍼에 병렬적으로 인가되는 복수의 데이터 신호를 순차적으로 출력하는 멀티플렉서; 및
    입력신호의 신호 특성을 반영하는 선택신호에 응답하여, 입출력 노드로 인가되는 상기 입력신호를 지연시킨 지연신호 및 상기 입력신호를 반전시킨 반전신호 중 하나를 출력하는 지연부; 및 상기 지연부로부터 제공되는 신호를 반전시켜, 상기 입출력 노드로 출력하는 인버팅부를 구비하는 등화기를 포함하고,
    상기 등화기의 입출력 노드는 상기 멀티플렉서의 출력단자와 연결되고, 상기 등화기는, 상기 지연부가 상기 지연신호 출력 시, 상기 멀티플렉서의 출력 신호의 고주파 성분을 증폭시켜 출력하는 인덕티브 바이어스 회로로서 동작하고, 상기 지연부가 상기 반전신호 출력 시, 상기 멀티플렉서의 출력 신호를 저장하고 출력하는 래치 회로로서 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 지연부는,
    직렬로 연결되는 복수의 인버터를 포함하고,
    상기 선택신호가 제1 레벨이면, 상기 복수의 인버터 중 짝수개의 인버터를 이용하여 상기 출력 신호를 지연시켜 출력하고,
    상기 선택신호가 제2 레벨이면, 상기 복수의 인버터 중 홀수개의 인버터를 이용하여 상기 출력 신호를 반전시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8 항에 있어서, 상기 등화기는,
    인에이블 신호에 응답하여, 상기 인버팅부의 출력을 제어하는 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170019873A (ko) * 2015-08-13 2017-02-22 삼성전자주식회사 이퀄라이저 장치 및 이를 포함하는 메모리 장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150037053A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 반도체 장치
US10068636B2 (en) * 2016-12-30 2018-09-04 Intel Corporation Apparatuses and methods for accessing and scheduling between a plurality of row buffers
US10367506B1 (en) * 2018-12-07 2019-07-30 Sony Corporation Digital circuit based on a modified tristate circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3614210B2 (ja) 1994-06-10 2005-01-26 アジレント・テクノロジーズ・インク トライステート・バッファ
US6154056A (en) * 1997-06-09 2000-11-28 Micron Technology, Inc. Tri-stating address input circuit
US6366123B1 (en) * 2001-02-05 2002-04-02 Etron Technology, Inc. Input buffer circuit for low power application
KR100833414B1 (ko) 2002-06-29 2008-05-29 주식회사 하이닉스반도체 트리 스테이트 버퍼
JP2005339590A (ja) 2004-05-24 2005-12-08 Matsushita Electric Ind Co Ltd 半導体集積回路
JP4019079B2 (ja) * 2004-12-28 2007-12-05 エルピーダメモリ株式会社 遅延回路及び半導体装置
US7158432B1 (en) 2005-09-01 2007-01-02 Freescale Semiconductor, Inc. Memory with robust data sensing and method for sensing data
KR101642831B1 (ko) * 2009-07-31 2016-07-26 삼성전자주식회사 등화기 및 이를 구비하는 반도체 메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170019873A (ko) * 2015-08-13 2017-02-22 삼성전자주식회사 이퀄라이저 장치 및 이를 포함하는 메모리 장치
US10171269B2 (en) 2015-08-13 2019-01-01 Samsung Electronics Co., Ltd. Equalizer circuit and integrated circuit including the same

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