JP4019079B2 - 遅延回路及び半導体装置 - Google Patents

Description

本発明は、ディジタル制御信号等の各種信号を所望の遅延時間だけ遅延させて出力する遅延回路に関する。

一般に、半導体装置においては、特定パターンを持つ制御信号を異なるタイミングで供給するために遅延回路が用いられる（例えば、特許文献１、２参照）。半導体装置上に遅延回路を構成する場合、多数のインバータを直列に接続して信号を入力し、個々のインバータの時定数に依存する遅延が累積されることで所望の遅延時間を得ることができる。

半導体装置上に構成される遅延回路に対しては、長期の遅延時間を要望されることが少なくない。長期の遅延時間を得るための第１の方法は、非常に多くのインバータを用いて全体の遅延回路を構成することである。また、長期の遅延時間を得るための第２の方法は、遅延回路に含まれる個々のインバータの時定数を増加することであり、例えばインバータのサイズを縮小して電流供給能力を低くし、さらには出力側に接続されるキャパシタを設けるなどして充放電時間を長くすれば実現可能である。

また、遅延回路を用いて長期の遅延時間を得ることに加えて、一定の時間間隔で順次遅れていく複数の遅延信号を発生させる場合がある。このような遅延回路により、多数の制御対象を順番に異なるタイミングで制御する際、少しずつタイミングがずれた多数の制御信号を供給することができるので制御が容易になる。
特開平１０−３２４７３号公報 実願昭６１−１７８２１４号（実開昭６３−１７４７２４号）のマイクロフィルム

しかしながら、遅延回路により長期の遅延時間を得る場合、上記第１の方法によれば、遅延時間が長くなるほどインバータの接続数が大幅に増加するため、半導体装置における遅延回路の配置面積が大きくなることは避けられず、チップサイズの大型化やコスト上昇を招く恐れがある。一方、上記第２の方法によれば、大きい時定数を確保できる程度にサイズの小さいインバータを形成するのは、製造プロセスや電源電圧の変動を受けやすくなる結果、遅延回路で付与される遅延時間の精度が劣化することが問題となる。さらに、遅延回路の全体において長期の遅延時間を得たとしても、一定の時間間隔で異なるタイミングを持つ複数の遅延信号を発生させ、それぞれを制御に利用する構成を同時に実現することは困難であった。

そこで、本発明はこれらの問題を解決するためになされたものであり、遅延回路を構成するための配置面積を増大させることなく、かつ高い精度で長期の遅延時間を持つ遅延信号を発生させることができ、さらには一定の時間間隔で異なるタイミングを持つ多数の遅延信号を容易に発生し得る遅延回路を提供することを目的とする。

上記課題を解決するために、本発明の遅延回路は、所定のタイミングにおいてエッジを有する入力信号を遅延させて遅延信号を出力する遅延回路であって、初段の回路からＮ段目の回路に至るまで前記入力信号を順次伝送可能に縦続（縦列）接続されたＮ段構成の回路と、前記Ｎ段構成の回路の各段の伝送信号を遅延させる共通遅延回路を備え、前記初段の回路には前記入力信号を入力するとともに、ｋ（２≦ｋ≦Ｎ）段目の回路にはｋ−１段目の回路にて遅延された前記伝送信号を入力し、ｉ（１≦ｉ≦Ｎ）段目の回路において、入力された信号における前記エッジのタイミングから、当該ｉ段目の回路を介して前記共通遅延回路により遅延された前記伝送信号における前記エッジのタイミングまでの所定期間は、前記共通遅延回路を信号経路中に接続し、前記所定期間以外の期間は、前記共通遅延回路を信号経路中から切り離すように経路制御を行って、前記Ｎ段構成の回路を介して前記共通遅延回路をＮ回経由した遅延信号を発生することを特徴とする。

このように構成された本発明によれば、例えば所定のタイミングでレベルが変化する信号を遅延させたい場合、それを入力信号として初段の回路からＮ段目の回路に至るまで順次伝送させ、各段における切り替え制御に応じて共通遅延回路をＮ回通過させることにより、遅延を累積させて長期の遅延時間を持つ遅延信号を発生させることができる。このとき、各段の切り替え制御は、前段の伝送信号と自らの段の伝送信号に基づき双方のエッジのタイミングの間だけ信号経路に共通遅延回路を接続するように制御するので、異なる段の間で重なることなく、かつ互いに時間的に隣接した状態で伝送信号を繰り返し共通遅延回路に通すことができる。よって、段数Ｎを増やせば、共通遅延回路自体の遅延時間を長くすることなく長期の遅延時間を得ることができ、特に遅延回路を半導体装置に構成する場合は、配置面積を大きくしなくて済む。また、遅延回路に用いるインバータの時定数を長くする必要がないので、高い精度で安定した遅延時間を確保することができる。

また、本発明の遅延回路において、前記Ｎ段構成の回路の各段では、それぞれ前記伝送信号が単位遅延時間Δｔだけ遅延され、前記ｉ段目の回路のそれぞれは、累積された遅延時間ｉ・Δｔの遅延信号を出力することを特徴とする。

かかる特徴により、長期の遅延時間を持つ遅延信号を発生することに加え、一定の時間間隔で異なるタイミングを持つ多数の遅延信号を発生し、各種制御等に広く応用して利便性を高めることができる。

また、本発明の遅延回路において、前記Ｎ段構成の回路の各段は、入力側の前記信号経路を前記共通遅延回路の入力端に接続する入力側回路と、前記共通遅延回路の出力端を出力側の前記信号経路に接続する出力側回路とから構成され、前記Ｎ段構成の回路の各段における前記入力側回路と前記出力側回路のそれぞれに対し、前記共通遅延回路との間の接続を導通又は遮断するように切り替え制御可能なスイッチ手段が設けられることを特徴とする。

また、本発明の遅延回路において、前記スイッチ手段は、イネーブル信号に応じてインバータ動作又はハイインピーダンス状態を切り替え可能なトライステートインバータであり、前記Ｎ段構成の回路の各段において、前記入力側回路と前記出力側回路のそれぞれの前記トライステートインバータに共通の前記イネーブル信号を印加し、前記所定期間は前記トライステートインバータを前記インバータ動作に切り替え、前記所定期間以外の期間は前記トライステートインバータを前記ハイインピーダンス状態に切り替えるように制御を行うことを特徴とする。

また、本発明の遅延回路において、前記Ｎ段構成の回路の各段を介して前記共通遅延回路にて遅延される伝送信号のうち、奇数段の回路の前記伝送信号と偶数段の回路の伝送信号は、互いに論理が反転していることを特徴とする。

また、本発明の遅延回路において、前記Ｎ段構成の回路と前記共通遅延回路には、前記切り替え動作を初期化するリセット信号が供給され、前記リセット信号により初期化状態から動作状態に移行した後、前記入力信号における前記エッジのタイミングと前記Ｎ段構成の回路の各段から取り出されるＮ個の遅延信号の全ての前記エッジのタイミングの経過後に、前記リセット信号により前記初期化状態に戻すように制御することを特徴とする。

また、本発明の遅延回路において、前記リセット信号は、前記初段の回路における前記入力信号に基づいて生成されることを特徴とする。

一方、本発明の半導体装置は、上記のいずれかの遅延回路を含む回路が構成されることを特徴とする。

また、本発明の半導体装置において、前記遅延回路の各段から取り出されるＮ個の遅延信号は、半導体メモリのリフレッシュ動作に用いる制御信号として利用されることを特徴とする。

本発明によれば、縦続接続されたＮ段構成の回路を用いて、一つの共通遅延回路に繰り返し伝送信号を通すことにより、累積された遅延時間を持つ遅延信号を発生可能に構成したので、回路の配置面積を増大させることなく、かつ遅延時間の精度劣化を招くことなく、長期で高精度の遅延時間の遅延信号を発生させることができる。また、一定の時間間隔で異なるタイミングを持つ多数の遅延信号を容易に発生することができる。

以下、本発明の実施形態について図面を参照しながら説明する。ここでは、半導体装置等に構成される回路の要素となる遅延回路に対し、本発明を適用する場合の形態を説明する。

まず、本実施形態の遅延回路の基本的な構成と機能について、図１及び図２を用いて説明する。図１は、本実施形態の遅延回路の機能ブロック図である。図１に示す遅延回路は、縦続接続された４段構成の回路からなり、４個の入力側回路１１、１２、１３、１４及び４個の出力側回路２１、２２、２３、２４と、１個の共通遅延回路３が含まれる。それぞれ、初段入力側回路１１及び初段出力側回路２１からなる初段の回路と、２段目入力側回路１２及び２段目出力側回路２２からなる２段目の回路と、３段目入力側回路１３及び３段目出力側回路２３からなる３段目の回路と、４段目入力側回路１４及び４段目出力側回路２４からなる４段目の回路に区分される。一方、共通遅延回路３は初段の回路から４段目の回路のそれぞれの信号経路中に共通に接続され、入力された信号Ｄｉｎを所定の遅延時間だけ遅延させ、信号Ｄｏｕｔとして出力する遅延回路である。

初段入力側回路１１には、外部からの入力信号Ｓｉｎが入力される入力バッファ部４１と、この入力バッファ部４１に接続されるスイッチ手段としてのトライステートインバータ５１が含まれる。入力バッファ部４１においては、入力信号Ｓｉｎに基づいて経路制御のためのイネーブル信号ＥＮ１が生成される。トライステートインバータ５１は共通遅延回路３の入力端３ａに接続され、イネーブル信号ＥＮ１に応じて導通状態（インバータ動作）又は遮断状態（ハイインピーダンス状態）に切り替え制御される。

また、初段出力側回路２１には、共通遅延回路３の出力端３ｂに接続されるスイッチ手段としてのトライステートインバータ６１と、このトライステートインバータ６１に接続される出力バッファ部７１が含まれる。トライステートインバータ６１は、入力側と共通のイネーブル信号ＥＮ１に応じて、入力側のトライステートインバータ５１と連動して導通状態又は遮断状態に切り替え制御される。そして、出力バッファ部７１からは、遅延信号Ｄ１が外部出力されるとともに、遅延信号Ｄ１と同極性の伝送信号Ｔ１が出力されて入力バッファ部４１にフィードバックされ、かつ後続の２段目入力側回路１２の入力バッファ部４２に伝送される。

以下、２〜４段目入力側回路１２〜１４には、上記の初段入力側回路１１と同様、入力バッファ部４２〜４４とトライステートインバータ５２〜５４が含まれ、２〜４段目出力側回路２２〜２４には、上記の初段出力側回路２１と同様、トライステートインバータ６２〜６４と出力バッファ部７２〜７４が含まれる。そして、入力側のトライステートインバータ５２〜５４はそれぞれ共通遅延回路３の入力端３ａに接続され、かつ出力側のトライステートインバータ６２〜６４はそれぞれ共通遅延回路３の出力端３ｂに接続される構成になっている。また、各々のトライステートインバータ５２〜５４、６２〜６４は、それぞれ入力側と出力側で互いに共通のイネーブル信号ＥＮ２〜ＥＮ４に応じて切り替え制御される構成になっている。

さらに、２段目の出力バッファ部７２からは、遅延信号Ｄ２が外部出力されるとともに、遅延信号Ｄ２と逆極性の伝送信号Ｔ２が出力されて入力バッファ部４２にフィードバックされ、かつ後続の３段目入力側回路１３の入力バッファ部４３に伝送される。また、３段目の出力バッファ部７３からは、遅延信号Ｄ３が外部出力されるとともに、遅延信号Ｄ３と同極性の伝送信号Ｔ３が出力されて入力バッファ部４３にフィードバックされ、かつ後続の４段目入力側回路１４の入力バッファ部４４に伝送される。また、４段目の出力バッファ部７４からは、最終的な遅延信号Ｄ４が外部出力されるとともに、遅延信号Ｄ４と逆極性の伝送信号Ｔ４が入力バッファ部４４にフィードバックされる。

ここで、図２には、図１の遅延回路において入力信号Ｓｉｎから最終的な遅延信号Ｄ４に至るまでの信号の流れを説明する図を示している。図２において、入力信号Ｓｉｎは、最初に初段の信号経路を導通して初段入力側回路１１、共通遅延回路３、初段出力側回路２１の順に伝送されて単位遅延時間Δｔだけ遅延される。この単位遅延時間Δｔは、共通遅延回路３の遅延時間に、各段を伝送する際の遅延を加えたものであり、図１の遅延回路における１段当たりの遅延時間に対応する。

次いで伝送信号は２段目の信号経路を導通して２段目入力側回路１２、共通遅延回路３、２段目出力側回路２２の順に伝送されて累積された遅延時間２Δｔだけ遅延される。次いで伝送信号は３段目の信号経路を導通して３段目入力側回路１３、共通遅延回路３、３段目出力側回路２３の順に伝送されて累積された遅延時間３Δｔだけ遅延される。最後に伝送信号は４段目の信号経路を導通して４段目入力側回路１４、共通遅延回路３、４段目出力側回路２４の順に伝送されて累積された遅延時間４Δｔだけ遅延される。このとき、各段における共通遅延回路３との接続の切り替えは、信号の伝送タイミングに応じて適切に制御する必要があるが、詳細は後述する。

なお、図２に示すように、初段出力側回路２１から出力される単位遅延時間Δｔの遅延信号Ｄ１と、２段目出力側回路２２から出力される遅延時間２Δｔの遅延信号Ｄ２と、３段目出力側回路２３から出力される遅延時間３Δｔの遅延信号Ｄ３と、４段目出力側回路２４から出力される遅延時間４Δｔの遅延信号Ｄ４をそれぞれ個別に取り出すことができる。

このように本実施形態の遅延回路では、入力信号に対する１回の遅延動作に際し、共通遅延回路３を４回通過するように経路を制御するので、単位遅延時間Δｔの４倍の遅延時間４Δｔを作り出すことができる。よって、本実施形態の遅延回路では、所定のタイミングでエッジを有する入力信号Ｓｉｎに基づき、長期の遅延時間を発生させることが容易であり、さらに単位遅延時間Δｔの間隔でエッジのタイミングが異なる複数の遅延信号をそれぞれ発生させて利用することができる。

なお、本実施形態は４段構成の遅延回路を説明しているが、Ｎ段構成の遅延回路に対しても本発明を適用可能である。本実施形態の遅延回路をＮ段で構成することにより、入力信号Ｓｉｎに基づき、共通遅延回路３をＮ回経由された単位遅延時間ΔｔのＮ倍の遅延時間ＮΔｔを持つ遅延信号を発生させることができるとともに、ｉ段目の回路から、それぞれ遅延時間ｉ・Δｔの遅延信号を発生し、一定の時間間隔でエッジのタイミングが異なるＮ個の遅延信号を個別に取り出すことができる。

次に、本実施形態の遅延回路についての具体的な回路構成と動作を説明する。図３〜図７には、図１の機能ブロック図を細分化した回路構成の一例を示し、図８には、トライステートインバータ５１の切り替え制御の内容を示し、図９には、図３〜図７の回路構成における動作波形を示している。まず、図３に示すように、遅延回路の初段は、入力側の入力バッファ部４１及びトライステートインバータ５１と、出力側のトライステートインバータ６１及び出力バッファ部７１からなる回路構成によって実現される。

入力バッファ部４１は、４つのインバータ１０１〜１０４とＮＡＮＤ回路１０５からなる。外部からの入力信号Ｓｉｎは、２段のインバータ１０１、１０２を通って波形整形された後、ＮＡＮＤ回路１０５の一端とトライステートインバータ５１に入力される。ここで、入力信号Ｓｉｎは、図９に示すようにタイミングｔ１でローからハイに立ち上がる。この立上りエッジのタイミングｔ１は、本実施形態の遅延回路で作り出される遅延時間の起点となる。なお、入力信号Ｓｉｎの立上りエッジに先立つタイミングｔ０で、外部から供給されるリセット信号ＲＳＴをハイ（初期化状態）からロー（動作状態）に変化させるものとする。また、後述するように、リセット信号ＲＳＴとしては、入力信号Ｓｉｎを反転した信号を用いることもできる。

ＮＡＮＤ回路１０５の他端には、インバータ１０３を介して伝送信号Ｔ１が入力される。この伝送信号Ｔ１は初段の出力である遅延信号Ｄ１に一致し、後述の動作に従って、図９に示すようにタイミングｔ１から単位遅延時間Δｔだけ遅れたタイミングｔ２で立上りエッジを持つ。よって、ＮＡＮＤ回路１０５から出力されるイネーブル信号ＥＮ１は、入力信号Ｓｉｎがハイで、かつ伝送信号Ｔ１がローの状態ではローとなり、それ以外の状態ではハイとなる。つまり、図９に示すようにタイミングｔ１〜ｔ２の期間（時間間隔Δｔ）だけローとなるイネーブル信号ＥＮ１が得られる。また、インバータ１０４を介して、イネーブル信号ＥＮ１と逆極性の反転イネーブル信号／ＥＮ１が出力される。

トライステートインバータ５１は、電源Ｖｃｌとグランドとの間に直列接続されたＰＭＯＳトランジスタ１１１、１１２とＮＭＯＳトランジスタ１１３、１１４からなる。そのうち、電源側のＰＭＯＳトランジスタ１１１のゲートにはイネーブル信号ＥＮ１が印加され、グランド側のＮＭＯＳトランジスタ１１４のゲートには反転イネーブル信号／ＥＮ１が印加される。一方、ＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１３はインバータを構成し、各々のゲートには入力信号Ｓｉｎと同一の信号が印加される。

ここで、上記のトライステートインバータ５１の動作について、図８を参照しながら説明する。図９の動作波形を前提とすると、イネーブル信号ＥＮ１は、入力信号Ｓｉｎと遅延信号Ｄ１の組合せに応じて上述のタイミングｔ１〜ｔ２の期間のみローになる。図８に示すように、イネーブル信号ＥＮ１がローになると、電源側のＰＭＯＳトランジスタ１１１とグランド側のＮＭＯＳトランジスタ１１４がともにオン状態となる。これにより、ＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１３は、信号経路が導通状態となって通常のインバータ動作をする。

これに対し、タイミングｔ０〜ｔ１、タイミングｔ２〜ｔ６の期間は、イネーブル信号ＥＮ１がハイになる。イネーブル信号ＥＮ１がハイになると、電源側のＰＭＯＳトランジスタ１１１とグランド側のＮＭＯＳトランジスタ１１４がともにオフ状態になる。これにより、ＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１３の電流経路が遮断されて、各ドレイン出力においてハイインピーダンス状態となる。なお、図８に示す切り替え制御の内容は、タイミング条件を除き、他の全てのトライステートインバータにおいて共通となる。

以上の動作により、イネーブル信号ＥＮ１がローを保つ期間は、インバータ動作をするトライステートインバータ５１は、ＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１３の各ドレインを介して共通遅延回路３の入力端３ａに接続される。そして、信号Ｄｉｎとして共通遅延回路３に入力されて所定の遅延時間だけ遅延された後、出力端３ｂからの信号Ｄｏｕｔとして出力側のトライステートインバータ６１に伝送される。一方、イネーブル信号ＥＮ１がハイを保つ期間は、ハイインピーダンス状態になるトライステートインバータ５１と共通遅延回路３との接続が切り離された状態となる。なお、共通遅延回路３の具体的な回路構成については後述する。

次に、出力側のトライステートインバータ６１は、電源Ｖｃｌとグランドとの間に直列接続されたＰＭＯＳトランジスタ１２１、１２２とＮＭＯＳトランジスタ１２３、１２４からなり、入力側のトライステートインバータ５１と同様の回路構成となっている。また、インバータを構成するＰＭＯＳトランジスタ１２２及びＮＭＯＳトランジスタ１２３の各ゲートは、共通遅延回路３の出力端３ｂに接続されている。そして、電源側のＰＭＯＳトランジスタ１２１のゲートにはイネーブル信号ＥＮ１が印加され、グランド側のＮＭＯＳトランジスタ１２４のゲートには反転イネーブル信号／ＥＮ１が印加される。

このように、出力側のトライステートインバータ６１は、イネーブル信号ＥＮ１と反転イネーブル信号／ＥＮ１が入力側のトライステートインバータ５１と共通に印加される。そのため、出力側のトライステートインバータ６１は、入力側のトライステートインバータ５１と連動して同タイミングでインバータ動作又はハイインピーダンス状態を切り替え制御されることになる。従って、図９に示すようにイネーブル信号ＥＮ１がローとなるタイミングｔ１〜ｔ２の期間は、初段入力側回路１１、共通遅延回路３、初段出力側回路２１を結ぶ信号経路が形成された状態になり、それ以外の期間は信号経路が遮断された状態になる。

出力バッファ部７１は、ＮＡＮＤ回路１３１と、２つのインバータ１３２、１３３からなる。ＮＡＮＤ回路１３１の一端には、トライステートインバータ６１の出力信号が入力されるとともに、他端には反転リセット信号／ＲＳＴが入力される。この反転リセット信号／ＲＳＴは、インバータ１４１を介して出力される信号であり、リセット信号ＲＳＴと逆極性の信号である。リセット信号ＲＳＴがハイのときは、反転リセット信号／ＲＳＴはローとなり、ＮＡＤＮ回路１３１の出力は常にハイを保つが、リセット信号ＲＳＴがローのときは、反転リセット信号／ＲＳＴはハイとなり、ＮＡＮＤ回路１３１においてトライステートインバータ６１の出力信号を反転させるように動作する。

リセット信号ＲＳＴがハイとなる初期化状態では、上述したようにＮＡＮＤ回路１３１の出力は常にハイとなり、出力バッファ部７１を介して出力される遅延信号Ｄ１がローを保つ。一方、リセット信号ＲＳＴがローの状態でイネーブル信号ＥＮ１がハイからローに切り替わるタイミングｔ１（図９）においては、トライステートインバータ６１がインバータ動作に移行する。この時点では遅延信号Ｄ１がローであるが、入力信号Ｓｉｎのエッジのタイミングが共通遅延回路３により遅延された後、トライステートインバータ６１の出力がローからハイに反転し、図９のタイミングｔ２で遅延信号Ｄ１がローからハイに変化する。その結果、入力バッファ部４１の動作によってイネーブル信号ＥＮ１がローからハイに切り替わり、トライステートインバータ６１がハイインピーダンス状態に移行する。すると、ＮＡＮＤ回路１３１は、トライステートインバータ６１との接続を切り離された状態となり、その時点の出力がインバータ１３３を介して入力にフィードバックされラッチ状態となり、そのときの動作状態を保ち続けるように動作する。

このような動作により、入力信号Ｓｉｎに対して単位遅延時間Δｔだけ遅れた立上りエッジを持つ遅延信号Ｄ１が得られることになる。そして、上述したように遅延信号Ｄ１は伝送信号Ｔ１として入力バッファ部４１に入力されるとともに、後続の２段目入力側回路１２にも伝送され、２段目の遅延動作に用いられる。

次に遅延回路の２段目は、図４に示すように、入力側の入力バッファ部４２及びトライステートインバータ５２と、出力側のトライステートインバータ６２及び出力バッファ部７２からなる回路構成によって実現される。なお、かかる回路構成のうち初段の回路と構成及び動作が同一となる部分については、詳細な動作説明を省略して概略のみ説明する。

入力バッファ部４２は、インバータ２０１、２０２とＮＡＮＤ回路２０３からなる。初段の出力バッファ部７１からの伝送信号Ｔ１は、ＮＡＮＤ回路２０３の一端に入力され、かつインバータ２０１を介してトライステートインバータ５２に入力される。また、ＮＡＮＤ回路２０３の他端には、２段目の出力である伝送信号Ｔ２が入力される。この伝送信号Ｔ２は遅延信号Ｄ２の発生経路から得られる遅延信号Ｄ２の反転信号であり、後述の動作に従い、タイミングｔ１から遅延時間２Δｔだけ遅れたタイミングｔ３（図９）で立下りエッジを持つ。よって、ＮＡＮＤ回路２０３の出力は、伝送信号Ｔ１がハイで伝送信号Ｔ２がハイの状態（遅延信号Ｄ１がハイで遅延信号Ｄ２がロー）ではローとなり、それ以外の状態ではハイとなる。その結果、図９に示すようにタイミングｔ２〜ｔ３の期間（時間間隔Δｔ）だけローとなるイネーブル信号ＥＮ２が得られる。また、インバータ２０２を介して、イネーブル信号ＥＮ２と逆極性の反転イネーブル信号／ＥＮ２が出力される。

入力側のトライステートインバータ５２は、ＰＭＯＳトランジスタ２１１、２１２とＮＭＯＳトランジスタ２１３、２１４からなる。また、出力側のトライステートインバータ６２は、ＰＭＯＳトランジスタ２２１、２２２とＮＭＯＳトランジスタ２２３、２２４からなる。これらの各トライステートインバータ５２、６２は、いずれもイネーブル信号ＥＮ２に応じて切り替え制御され、初段の各トライステートインバータ５１、６１と構成及び動作が同様になる。よって、各トライステートインバータ５２、６２は、イネーブル信号ＥＮ２がローのとき通常のインバータ動作をし、イネーブル信号ＥＮ２がハイのとき出力側がハイインピーダンス状態となる。

この場合、図９に示すようにイネーブル信号ＥＮ２がローとなるのは、初段のイネーブル信号ＥＮ１のタイミングｔ１〜ｔ２から単位遅延時間Δｔだけ遅れたタイミングｔ２〜ｔ３となるので、この期間のみ各々のトライステートインバータ５２、６２の間に共通遅延回路３が接続されることになる。すなわち、タイミングｔ２〜ｔ３の期間は、２段目入力側回路１２、共通遅延回路３、２段目出力側回路２２を結ぶ信号経路が形成された状態になり、それ以外の期間は信号経路が遮断された状態になる。

出力バッファ部７２は、ＮＯＲ回路２３１と、３つのインバータ２３２、２３３、２３４からなる。ＮＯＲ回路２３１の一端には、トライステートインバータ６２の出力信号が入力されるとともに、他端にはリセット信号ＲＳＴが入力される。そして、リセット信号ＲＳＴがハイのときは、ＮＯＲ回路２３１の出力は常にローを保つが、リセット信号ＲＳＴがローのときは、ＮＯＲ回路２３１においてトライステートインバータ６２の出力信号を反転させて後段に伝送させるように動作する。このように、ＮＯＲ回路２３１では、初段の出力バッファ部７１のＮＡＮＤ回路１３１と論理が反転した動作になっている。

そして、ＮＯＲ回路２３１とインバータ２３２、２３３では、リセット信号ＲＳＴがローで、かつイネーブル信号ＥＮ２もローの状態で、論理の切り替わった伝送信号Ｔ１が、トライステートインバータ５２、共通遅延回路３、トライステートインバータ６２を経由して伝達し、その出力がハイからローになるタイミングｔ３においてハイからローに切り替わる伝送信号Ｔ２が生成される。この伝送信号Ｔ２は、入力信号Ｓｉｎとは論理が反転しているので、インバータ２３４を介して伝送信号Ｔ２を反転した遅延信号Ｄ２を出力する。このような動作により、入力信号Ｓｉｎから遅延時間２Δｔだけ遅れた立上りエッジを持ち、かつ初段の遅延信号Ｄ１から遅延時間Δｔだけ遅れた立上りエッジを持つ遅延信号Ｄ２が得られる。一方、伝送信号Ｔ２は、入力バッファ部４２に入力されるとともに、後続の３段目入力側回路１３に伝送されて３段目の遅延動作に用いられる。

次に遅延回路の３段目は、図５に示すように、入力側の入力バッファ部４３及びトライステートインバータ５３と、出力側のトライステートインバータ６３及び出力バッファ部７３からなる回路構成によって実現される。かかる構成において、入力バッファ部４３は、インバータ３０１〜３０３とＮＡＮＤ回路３０４からなる。このうちインバータ３０２、３０３、ＮＡＮＤ回路３０４の部分は、初段の入力バッファ部４１のインバータ１０３、１０４、ＮＡＮＤ回路１０５と同様の構成となっている。一方、２段目の出力バッファ部７２からの伝送信号Ｔ２は論理が反転しているので、インバータ３０１を介して反転させた後にトライステートインバータ５３に入力している。この場合、ＮＡＮＤ回路３０４からは、図９に示すようにタイミングｔ３〜ｔ４の期間（時間間隔Δｔ）だけローとなるイネーブル信号ＥＮ３が出力され、さらにインバータ３０３を介して、イネーブル信号ＥＮ３と逆極性の反転イネーブル信号／ＥＮ３が出力される。

入力側のトライステートインバータ５３は、ＰＭＯＳトランジスタ３１１、３１２とＮＭＯＳトランジスタ３１３、３１４からなる。また、出力側のトライステートインバータ６３は、ＰＭＯＳトランジスタ３２１、３２２とＮＭＯＳトランジスタ３２３、３２４からなる。これらの各トライステートインバータ５３、６３は、いずれもイネーブル信号ＥＮ３に応じて切り替え制御され、初段及び２段目の各トライステートインバータ５１、５２、６１、６２と構成及び動作が同様になる。よって、各トライステートインバータ５３、６３は、イネーブル信号ＥＮ３がローのとき通常のインバータ動作をし、イネーブル信号ＥＮ３がハイのとき出力側がハイインピーダンス状態となる。

この場合、図９に示すようにイネーブル信号ＥＮ３がローとなるのは、初段のイネーブル信号ＥＮ１のタイミングｔ１〜ｔ２から遅延時間２Δｔだけ遅れたタイミングｔ３〜ｔ４となるので、この期間のみ各々のトライステートインバータ５３、６３の間に共通遅延回路３が接続されることになる。すなわち、タイミングｔ３〜ｔ４の期間は、３段目入力側回路１３、共通遅延回路３、３段目出力側回路２３を結ぶ信号経路が形成された状態になり、それ以外の期間は信号経路が遮断された状態になる。

出力バッファ部７３は、ＮＡＮＤ回路３３１と、２つのインバータ３３２、３３３からなり、初段の出力バッファ部７１と同様の構成となっている。よって、入力信号Ｓｉｎから遅延時間３Δｔだけ遅れた立上りエッジを持つ遅延信号Ｄ３が得られる。そして、この遅延信号Ｄ３は伝送信号Ｔ３として、入力バッファ部４３に入力されるとともに、後続の４段目入力側回路１４に伝送されて４段目の遅延動作に用いられる。

次に遅延回路の４段目は、図６に示すように、入力側の入力バッファ部４４及びトライステートインバータ５４と、出力側のトライステートインバータ６４及び出力バッファ部７４からなる回路構成によって実現される。かかる構成において、入力バッファ部４４は、インバータ４０１、４０２とＮＡＮＤ回路４０３からなり、２段目の入力バッファ部４２と同様に構成となっている。この場合、ＮＡＮＤ回路４０３からは、図９に示すようにタイミングｔ４〜ｔ５の期間（時間間隔Δｔ）だけローとなるイネーブル信号ＥＮ４が出力され、さらにインバータ４０２を介して、イネーブル信号ＥＮ４と逆極性の反転イネーブル信号／ＥＮ４が出力される。

入力側のトライステートインバータ５４は、ＰＭＯＳトランジスタ４１１、４１２とＮＭＯＳトランジスタ４１３、４１４からなる。また、出力側のトライステートインバータ６４は、ＰＭＯＳトランジスタ４２１、４２２とＮＭＯＳトランジスタ４２３、４２４からなる。これらの各トライステートインバータ５４、６４は、いずれもイネーブル信号ＥＮ４に応じて切り替え制御され、初段乃至３段目の各トライステートインバータ５１〜５３、６１〜６３と構成及び動作が同様になる。よって、各トライステートインバータ５４、６４は、イネーブル信号ＥＮ４がローのとき通常のインバータ動作をし、イネーブル信号ＥＮ４がハイのとき出力側がハイインピーダンス状態となる。

この場合、図９に示すようにイネーブル信号ＥＮ４がローとなるのは、初段のイネーブル信号ＥＮ１のタイミングｔ１〜ｔ２から遅延時間３Δｔだけ遅れたタイミングｔ４〜ｔ５となるので、この期間のみ各々のトライステートインバータ５４、６４の間に共通遅延回路３が接続されることになる。すなわち、タイミングｔ４〜ｔ５の期間は、４段目入力側回路１４、共通遅延回路３、４段目出力側回路２４を結ぶ信号経路が形成された状態になり、それ以外の期間は信号経路が遮断された状態になる。

出力バッファ部７４は、ＮＯＲ回路４３１と、３つのインバータ４３２〜４３４からなり、２段目の出力バッファ部７２と同様の構成となっている。よって、入力信号Ｓｉｎから遅延時間４Δｔだけ遅れた立上りエッジを持つ遅延信号Ｄ４が得られる。この遅延信号Ｄ４は、本実施形態の遅延回路における最終的な遅延信号となる。そして、この遅延信号Ｄ４と逆極性の伝送信号Ｔ４が、入力バッファ部４４に入力される。

次に遅延回路における共通遅延回路３は、図７に示すような回路構成により実現することができる。図７の共通遅延回路３には、ＮＯＲ回路５０１と、１２個のインバータ５０２〜５１３が含まれる。ＮＯＲ回路５０１には、共通遅延回路３への入力伝送信号Ｄｉｎとリセット信号ＲＳＴが入力される。入力側におけるＮＯＲ回路５０１とインバータ５０２、５０３の回路部分は、例えば、図４の出力バッファ部７２におけるＮＯＲ回路２３１とインバータ２３２、２３３の回路部分と同様の動作をする。よって、リセット信号ＲＳＴがローのときのみ、入力伝送信号Ｄｉｎを反転させて後段の回路に伝送させるように動作する。

１０個のインバータ５０４〜５１３は、２個がペアになって５つの単位遅延部ＤＰ１〜ＤＰ５を構成する。各々のインバータ５０４〜５１３は同一サイズで同一特性に形成されて互いに時定数が一致し、単位遅延部ＤＰ１〜ＤＰ５のそれぞれの時定数に依存して全体の遅延時間Δｔ’が定まる。例えば、単位遅延部ＤＰ１〜ＤＰ５の１つの遅延時間が０．２ｎｓに設定されていると、単位遅延部ＤＰ１〜ＤＰ５の全体で１ｎｓの遅延時間Δｔ’を持たせることができる。

ここで、各単位遅延部ＤＰ１〜ＤＰ５の遅延に加え、配線遅延や他の回路部分の遅延が付加される分、上述の遅延時間Δｔ’は遅延回路の１段当たりの単位遅延時間Δｔに比べて若干小さくなる。図９に示すように、単位遅延回路３の入力伝送信号Ｄｉｎが変化するタイミングから、遅延時間Δｔ’だけ遅延されて（図中、Ａで表示）、出力伝送信号Ｄｏｕｔが変化するが、遅延回路各段における信号変化のタイミングから若干ずれた状態になる。

なお、共通遅延回路３における単位遅延部の接続段数は、所望の遅延時間Δｔ’に応じて適宜に調整することができる。この場合、いずれかの単位遅延部の経路中にスイッチを設け、接続段数を変更可能に構成すれば、スイッチの制御によって遅延時間Δｔ’を可変させることができる。

以上のように初段乃至４段目の回路及び共通遅延回路を構成し、その全体の遅延回路を一体的に動作させすることにより、入力信号Ｓｉｎに対応する遅延時間Δｔ、２Δｔ、３Δｔ、４Δｔの各遅延信号Ｄ１〜Ｄ４を得ることができる。図９に示すように、各段の回路の経路制御に用いるイネーブル信号ＥＮ１〜ＥＮ４は、互いに重ならずかつ時間的に隣接するパルスとなるので、共通遅延回路３を異なる時間帯で繰り返し用いることができる。よって、共通遅延回路３の遅延時間Δｔ’を大きくしなくても、遅延回路の段数を増加させることにより、長期の遅延時間を確保することができる。

また、奇数段（初段、３段目）と偶数段（２段目、４段目）で論理を反転させているので、図９に示すように、共通遅延回路３における伝送信号Ｄｉｎ、Ｄｏｕｔは各段でハイとローが交互に反転する。そのため、遅延信号Ｄ１〜Ｄ４を伝送する際の時間的な境界となるｔ２、ｔ３、ｔ４の近辺で不整合を生じることなく適切な切り替え制御を行うことができる。このようにして、初段から４段目まで共通遅延回路３を４回通過しながら、順番に遅延信号Ｄ１〜Ｄ４を伝送させていくことができる。その結果、共通遅延回路３の配置面積を増大させることなく安定した長期の遅延時間を得ることが可能となる。

なお、上記の実施形態においては、リセット信号ＲＳＴを遅延回路の外部から供給する場合を説明したが、遅延回路の内部において入力信号Ｓｉｎに基づきリセット信号ＲＳＴを生成してもよい。例えば、図３に示す初段の回路において入力信号Ｓｉｎが入力されるインバータ１０１の出力をリセット信号ＲＳＴとして用いてもよい。この場合、図９における入力信号Ｓｉｎと逆極性のリセット信号ＲＳＴが得られ、タイミングｔ０はタイミングｔ１とほぼ一致し、入力信号Ｓｉｎが立ち上がってから立ち下がるまでの間、リセット信号ＲＳＴのローを保持して遅延回路を動作させることができる。

本実施形態の遅延回路を適用可能な半導体装置としては、半導体メモリ、ロジックＬＳＩ、ＡＳＩＣ（Application Specific Integrated Circuit）、マイクロプロセッサやＤＳＰ（Digital Signal Processor）等を対象にすることができる。また、本実施形態の遅延回路は、半導体装置だけに限られず、一般的な個別部品で構成された回路に対しても適用可能である。

本実施形態の有用な適用例としては、ＤＲＡＭのリフレッシュ制御回路を挙げることができる。例えば、複数の記憶領域に区分されて構成されるＤＲＡＭに対し、電流集中の低減の観点から、記憶領域毎に異なるタイミングでリフレッシュ制御信号を供給するように制御を行う場合がある。かかる制御時に本実施形態の遅延回路を用いて、基本となる制御信号を初段の回路に入力し、一定の時間間隔でエッジのタイミングがずれた複数の制御信号として遅延回路の各段から出力される遅延信号を用い、各々の記憶領域に供給すればよい。

以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、本実施形態では、所定のタイミングで立上りエッジを有する入力信号Ｓｉｎを遅延させる構成を説明したが、入力信号Ｓｉｎが所定のタイミングで立下りエッジを有する場合であっても、入力部と出力部に１段のインバータを追加したり、全体の回路を逆の極性で構成すれば本発明を適用することができる。また例えば、本実施形態では、スイッチ手段としてトライステートインバータを用いる場合を説明したが、信号経路中において導通状態又は遮断状態を切り替え制御可能な他の形態のスイッチ手段を用いてもよい。例えば、図３に示されるトライステートインバータ５１の代わりに、以下の回路を利用しても同じ機能を実現することができる。すなわち、電源Ｖｃｌとグランドの間にＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１３でインバータを構成し、各ゲートを共通に接続して入力信号を印加するとともに、このインバータの出力接点から信号Ｄｉｎまでの間を、ＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１４をトランスファーゲートとしてパラレル接続し、一方のゲートにイネーブル信号ＥＮ１を印加し、他方のゲートに反転イネーブル信号／ＥＮ１を印加して構成すれば、同等の機能を実現可能となる。

本実施形態の遅延回路の機能ブロック図である。 図１の遅延回路において入力信号Ｓｉｎから最終的な遅延信号Ｄ４に至るまでの信号の流れを説明する図である。 本実施形態の遅延回路における初段の回路構成の一例を示す図である。 本実施形態の遅延回路における２段目の回路構成の一例を示す図である。 本実施形態の遅延回路における３段目の回路構成の一例を示す図である。 本実施形態の遅延回路における４段目の回路構成の一例を示す図である。 本実施形態の遅延回路における共通遅延回路の回路構成の一例を示す図である。 トライステートインバータの切り替え制御の内容を示す図である。 図３〜図７の回路構成における動作波形を示している。

符号の説明

３…共通遅延回路
１１…初段入力側回路
１２…２段目入力側回路
１３…３段目入力側回路
１４…４段目入力側回路
２１…初段出力側回路
２２…２段目出力側回路
２３…３段目出力側回路
２４…４段目出力側回路
４１〜４４…入力バッファ部
５１〜５４、６１〜６４…トライステートインバータ
７１〜７４…出力バッファ部
１０１〜１０４、１３２、１３３、１４１…インバータ
１０５、１３１…ＮＡＮＤ回路
１１１、１１２、１２１、１２２…ＰＭＯＳトランジスタ
１１３、１１４、１２３、１２４…ＮＭＯＳトランジスタ
２０１、２０２、２３２〜２３４…インバータ
２０３…ＮＡＮＤ回路
２１１、２１２、２２１、２２２…ＰＭＯＳトランジスタ
２１３、２１４、２２３、２２４…ＮＭＯＳトランジスタ
２３１…ＮＯＲ回路
３０１〜３０３、３３２、３３３…インバータ
３０４、３３１…ＮＡＮＤ回路
３１１、３１２、３２１、３２２…ＰＭＯＳトランジスタ
３１３、３１４、３２３、３２４…ＮＭＯＳトランジスタ
４０１、４０２、４３２〜４３４…インバータ
４０２…ＮＡＮＤ回路
４１１、４１２、４２１、４２２…ＰＭＯＳトランジスタ
４１３、４１４、４２３、４２４…ＮＭＯＳトランジスタ
４３１…ＮＯＲ回路

Claims (9)

1. 所定のタイミングにおいてエッジを有する入力信号を遅延させて遅延信号を出力する遅延回路であって、
   初段の回路からＮ段目の回路に至るまで前記入力信号を順次伝送可能に縦続接続されたＮ段構成の回路と、前記Ｎ段構成の回路の各段の伝送信号を遅延させる共通遅延回路を備え、
   前記初段の回路には前記入力信号を入力するとともに、ｋ（２≦ｋ≦Ｎ）段目の回路にはｋ−１段目の回路にて遅延された前記伝送信号を入力し、
   ｉ（１≦ｉ≦Ｎ）段目の回路において、入力された信号における前記エッジのタイミングから、当該ｉ段目の回路を介して前記共通遅延回路により遅延された前記伝送信号における前記エッジのタイミングまでの所定期間は、前記共通遅延回路を信号経路中に接続し、前記所定期間以外の期間は、前記共通遅延回路を信号経路中から切り離すように経路制御を行って、前記Ｎ段構成の回路を介して前記共通遅延回路をＮ回経由した遅延信号を発生することを特徴とする遅延回路。
2. 前記Ｎ段構成の回路の各段では、それぞれ前記伝送信号が単位遅延時間Δｔだけ遅延され、
   前記ｉ段目の回路のそれぞれは、累積された遅延時間ｉ・Δｔの遅延信号を出力することを特徴とする請求項１に記載の遅延回路。
3. 前記Ｎ段構成の回路の各段は、入力側の前記信号経路を前記共通遅延回路の入力端に接続する入力側回路と、前記共通遅延回路の出力端を出力側の前記信号経路に接続する出力側回路とから構成され、
   前記Ｎ段構成の回路の各段における前記入力側回路と前記出力側回路のそれぞれに対し、前記共通遅延回路との間の接続を導通又は遮断するように切り替え制御可能なスイッチ手段が設けられることを特徴とする請求項１又は２に記載の遅延回路。
4. 前記スイッチ手段は、イネーブル信号に応じてインバータ動作又はハイインピーダンス状態を切り替え可能なトライステートインバータであり、
   前記Ｎ段構成の回路の各段において、前記入力側回路と前記出力側回路のそれぞれの前記トライステートインバータに共通の前記イネーブル信号を印加し、前記所定期間は前記トライステートインバータを前記インバータ動作に切り替え、前記所定期間以外の期間は前記トライステートインバータを前記ハイインピーダンス状態に切り替えるように制御を行うことを特徴とする請求項３に記載の遅延回路。
5. 前記Ｎ段構成の回路の各段を介して前記共通遅延回路にて遅延される伝送信号のうち、奇数段の回路の前記伝送信号と偶数段の回路の伝送信号は、互いに論理が反転していることを特徴とする請求項１から４のいずれかに記載の遅延回路。
6. 前記Ｎ段構成の回路と前記共通遅延回路には、前記切り替え動作を初期化するリセット信号が供給され、
   前記リセット信号により初期化状態から動作状態に移行した後、前記入力信号における前記エッジのタイミングと前記Ｎ段構成の回路の各段から取り出されるＮ個の前記遅延時間の全ての前記エッジのタイミングの経過後に、前記リセット信号により前記初期化状態に戻すように制御することを特徴とする請求項１から５のいずれかに記載の遅延回路。
7. 前記リセット信号は、前記初段の回路における前記入力信号に基づいて生成されることを特徴とする請求項６に記載の遅延回路。
8. 請求項１から７のいずれかに記載の遅延回路を含む回路が構成されることを特徴とする半導体装置。
9. 前記遅延回路の各段から取り出されるＮ個の遅延信号は、半導体メモリのリフレッシュ動作に用いる制御信号として利用されることを特徴とする請求項８に記載の半導体装置。