JP2007060582A - 論理回路、半導体集積回路および携帯端末装置 - Google Patents

Abstract

【課題】 前段ゲート回路が接続される電源から後段ラッチ回路、後段ラッチ回路が接続される電源から前段ゲート回路に流れるスタンバイ電流を低減する。
【解決手段】 イネーブル制御信号Ｅｎａｂｌｅによりハイインピーダンス状態とローインピーダンス状態とが制御される前段ゲート回路１０と、この前段ゲート回路１０の出力側に接続された後段ラッチ回路２０、２１または２２との間に、イネーブル制御信号Ｅｎａｂｌｅによって制御されるトランスファゲートＴ１を直列接続して、イネーブル制御信号Ｅｎａｂｌｅによって、前段ゲート回路１０がハイインピーダンス状態に制御されているときにトランスファゲートＴ１を非導通状態に制御し、また、前段ゲート回路１０がローインピーダンス状態に制御されているときにトランスファゲートＴ１を導通状態に制御している。
【選択図】 図１

Description

本発明は、イネーブル制御信号によりハイインピーダンス状態とローインピーダンス状態とが制御される前段ゲート回路と、この前段ゲート回路の出力側に接続された後段ラッチ回路とを備えた論理回路、この論理回路が入力バッファや出力回路、半導体メモリのアドレス入力回路やデータ出力バッファなどとして内蔵された半導体集積回路、この半導体集積回路が内蔵された携帯電話機などの携帯端末装置に関する。

この種の従来の半導体集積回路では、外部から入力される入力信号を内部に伝達するための入力バッファとして、図４に示すような論理回路が用いられている。

図４は、従来の半導体集積回路に入力バッファとして用いられている論理回路の一例を示す回路図である。

図４において、入力バッファ１００は、イネーブル制御信号Ｅｎａｂｌｅによりハイインピーダンス状態とローインピーダンス状態とが制御される前段ゲート回路１０と、前段ゲート回路１０の出力信号を含む複数の信号が入力されて、前段ゲート回路１０の出力に正帰還される信号を出力する後段ラッチ回路２０とを有している。

前段ゲート回路１０は、第１電源電圧ＶＣＣと接地電圧ＶＳＳとの間にＰＭＯＳトランジスタＰ１およびＰ２とＮＭＯＳトランジスタＮ１およびＮ２とがカスケード接続されてインバータが構成されている。イネーブル制御信号ＥｎａｂｌｅはＰＭＯＳトランジスタＰ１のゲートにインバータＩＮＶ１を介して入力されると共にＮＭＯＳトランジスタＮ１のゲートにも入力されている。また、ＰＭＯＳトランジスタＰ２のゲートとＮＭＯＳトランジスタＮ２のゲートとは一つにまとめられて入力ノードに接続されている。さらに、ＰＭＯＳトランジスタＰ２のドレインとＮＭＯＳトランジスタＮ２のドレインは一つにまとめられて配線Ｌ１を介して出力ノードと接続されている。

後段ラッチ回路２０は、第２電源電圧ＶＣＣと接地電圧ＶＳＳとの間にＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とが直列に接続されてインバータが構成されている。ＰＭＯＳトランジスタＰ３のゲートとＮＭＯＳトランジスタＮ３のゲートとは一つにまとめられて、一方の入力が前段論理ゲート回路１０の出力に接続されると共に他方の入力にインバータＩＮＶ２を介してリセット制御信号Ｒｅｓｅｔが入力されるＮＡＮＤ回路ＮＡＮＤ１の出力端に接続されている。また、ＰＭＯＳトランジスタＰ３のドレインとＮＭＯＳトランジスタＮ３のドレインは一つにまとめられて前段ゲート回路１０と出力ノードとをつなぐ配線Ｌ１に接続されている。

上記構成により、以下に、入力バッファ１００の動作について説明する。

図４に示すように、入力バッファ１００において、まず、入力ノードからの入力信号は前段ゲート回路１０に入力される。

その際、イネーブル制御信号Ｅｎａｂｌｅが”Ｌｏｗ”状態では、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がＯＦＦ状態となるので、前段ゲート回路１０はインバータとして機能せず、入力ノードから入力された信号が前段ゲート回路１０から先に伝達されない。

一方、イネーブル制御信号Ｅｎａｂｌｅが”Ｈｉｇｈｔ”状態では、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がＯＮ状態となるので、入力信号にしたがってＰＭＯＳトランジスタＰ２またはＮＭＯＳトランジスタＮ２がＯＮ状態となり、入力信号は前段ゲート回路１０を通って、入力信号の状態が反転されて伝達される。

前段ゲート回路１０を通った信号は、後段ラッチ回路２０のＮＡＮＤ回路ＮＡＮＤ１に入力される。

その際、リセット制御信号Ｒｅｓｅｔが”Ｌｏｗ”状態では、前段ゲート回路１０からＮＡＮＤ回路ＮＡＮＤ１に入力された信号はＮＡＮＤ回路ＮＡＮＤ１を通って状態が反転され、さらに、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とによって構成されたインバータを通って状態が反転されて元の状態となって出力ノードから出力される。この出力ノードから出力される信号は、配線Ｌ１を通ってＮＡＮＤ回路ＮＡＮＤ１に再入力され、ラッチ機能が実現される。

一方、リセット制御信号Ｒｅｓｅｔが”Ｈｉｇｈｔ”状態では、前段ゲート回路１０を通った信号に関わらず、ＮＡＮＤ回路ＮＡＮＤ１の出力は”Ｈｉｇｈｔ”状態となり、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とによって構成されたインバータからの出力は”Ｌｏｗ”状態となって、出力ノードから”Ｌｏｗ”状態の信号が出力される。

これと同時に、前段ゲート回路１０を通った信号は、配線Ｌ１を通って出力ノードに出力されるため、入力ノードから入力された信号は、信号状態が反転されて出力ノードに伝えられる。

このように、入力バッファ１００は、後段ラッチ回路２０を備えているため、入力ノードから入力された信号を記憶させることもできる。さらに、後段ラッチ回路２０の正帰還動作によって、前段ゲート回路１０を構成するＰＭＯＳトランジスタＰ１とＰ２に対するＮＭＯＳトランジスタＮ１とＮ２の能力比が後段ラッチ回路２０に記憶されている状態によって変化されることを利用して、前段ゲート回路１０の入力反転レベルを変化させることができる。即ち、入力ノードに与えられる信号の遷移方向（”Ｌ”状態から”Ｈ”状態に変化する場合と”Ｈ”状態から”Ｌ”状態に変化する場合）によって、前段ゲート回路１０の入力反転レベルが変化するので、入力反転レベルにヒステリシス特性を設けることができる。

図４において、リセット制御信号Ｒｅｓｅｔとイネーブル制御信号Ｅｎａｂｌｅは、信号状態が同期されており、リセット制御信号Ｒｅｓｅｔが”Ｈｉｇｈｔ”状態のときに、イネーブル制御信号Ｅｎａｂｌｅは”Ｌｏｗ”状態とされる。また、リセット制御信号Ｒｅｓｅｔが”Ｌｏｗ”状態のときに、イネーブル制御信号Ｅｎａｂｌｅは”Ｈｉｇｈｔ”状態とされる。

上記関係が成り立たない場合には、入力ノードから入力される信号と、後段ラッチ回路２０から出力される信号とが衝突し、貫通電流が発生することになる。

従来技術として、例えば特許文献１には、出力用インバータと帰還用インバータとを有するラッチ回路において、帰還用インバータをウェル領域が電源に接続または接地されたＭＯＳトランジスタによって構成し、出力用インバータをウェル領域とゲートが接続されたダイナミックスレッショルドＭＯＳトランジスタによって構成することにより、消費電力を少なくしたラッチ回路が開示されている。

また、例えば特許文献２には、例えばその図２に、外部からデータが入力されてイネーブル制御信号によりデータを出力するトランスファゲートと、そのトランスファゲートの出力に一方の入力が接続されて外部へデータを出力する論理ゲートと、論理ゲートの出力が入力されたインバータとを有し、インバータ出力が上記論理ゲートの一方の入力と接続されたラッチ回路において、インバータを抵抗またはインダクタンスを介して電源電位および接地電位の少なくとも一方と接続することにより、入力信号の切り替わり時に流れる電流を減少させたラッチ回路が開示されている。
特開２００２−５０９４４号公報 特開平４−１６２８１７号公報

上記従来の論理回路１００において、出力ノードからの出力信号が”Ｈｉｇｈ”状態で、イネーブル制御信号Ｅｎａｂｌｅが”Ｌｏｗ”状態、かつ、リセット制御信号Ｒｅｓｅｔが”Ｌｏｗ”状態である場合、配線Ｌ１は”Ｈｉｇｈ”状態である。また、ＰＭＯＳトランジスタＰ１はＯＦＦ状態であり、ＮＭＯＳトランジスタＮ１もＯＦＦ状態である。

このとき、入力ノードからの入力信号が”Ｈｉｇｈ”状態である場合には、ＮＭＯＳトランジスタＮ２はドレイン電圧が”Ｈｉｇｈ”状態であり、ゲート電圧が”Ｈｉｇｈ”状態であるため、ソース電圧が”Ｈｉｇｈ”状態よりもＮＭＯＳトランジスタＮ２の閾値電圧分だけ低い電圧になるまで、ＮＭＯＳトランジスタＮ２がＯＮ状態となる。また、ＮＭＯＳトランジスタＮ１はＯＦＦ状態であるが、ソース−ドレイン間に電圧がかかっているため、オフリーク電流が流れる。

したがって、上記状態では、第２電源電圧ＶＣＣからＰＭＯＳトランジスタＰ３を通り、配線Ｌ１、ＮＭＯＳトランジスタＮ２およびＮ１を通って接地電圧ＶＳＳに電流が流れる。

同様に、図４に示す従来の論理回路１００において、出力ノードからの出力信号が”Ｌｏｗ”状態で、イネーブル制御信号Ｅｎａｂｌｅが”Ｌｏｗ”状態、かつ、リセット制御信号Ｒｅｓｅｔが”Ｌｏｗ”状態である場合、配線Ｌ１は”Ｌｏｗ”状態である。また、ＰＭＯＳトランジスタＰ１はＯＦＦ状態であり、ＮＭＯＳトランジスタＮ１もＯＦＦ状態である。

このとき、入力ノードからの入力信号が”Ｌｏｗ”状態である場合には、ＰＭＯＳトランジスタＰ２はドレイン電圧が”Ｌｏｗ”状態であり、ゲート電圧が”Ｌｏｗ”状態であるため、ソース電圧が”Ｌｏｗ”状態よりもＰＭＯＳトランジスタＰ２の閾値電圧分だけ高い電圧になるまで、ＰＭＯＳトランジスタＰ２がＯＮ状態となる。また、ＰＭＯＳトランジスタＰ１はＯＦＦ状態であるが、ソース−ドレイン間に電圧がかかっているため、オフリーク電流が流れる。

したがって、上記状態では、接地電圧ＶＳＳからＮＭＯＳトランジスタＮ３を通り、配線Ｌ１、ＰＭＯＳトランジスタＰ２およびＰ１を通って第１電源電圧ＶＣＣに電流が流れる。

以上のように、従来の論理回路１００では、入力ノードの状態とラッチ回路２０との状態によって、リーク電流が発生する。このリーク電流が発生するイネーブル制御信号Ｅｎａｂｌｅとリセット制御信号Ｒｅｓｅｔの状態は、半導体集積回路（半導体装置）のスタンバイ状態と同じである。したがって、このリーク電流は、半導体集積回路のスタンバイ電流に含まれることになる。

このリーク電流は、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のオフリーク電流分のみであるので、微小ではあるが、スタンバイ電流という微小な電流の中では、その割合が大きくなる。また、最近の半導体集積回路における入力ノード数の増加やプロセスデザインルールの微細化によるオフリーク電流の増加に伴って、このリーク電流は加速度的に増加する傾向にある。よって、従来では無視することが可能なレベルであったが、今後は無視できない問題となってきている。

上記特許文献１では、出力用インバータをＤＴＭＯＳトランジスタで構成することにより占有面積を大きくすることなく駆動力を大きくし、帰還用インバータを通常のＭＯＳトランジスタで構成することにより両インバータをＤＴＭＯＳトランジスタで構成した場合に比べて入力信号の切り替わり時に流れる貫通電流を小さくしている。しかしながら、この特許文献１には、上述したようなスタンバイ電流の低減については何ら記載されていない。

上記特許文献２では、入力信号の切り替わり時に流れる電流を減少させることを目的としており、上述したようなスタンバイ電流の低減については何ら記載されていない。また、特許文献２では、消費電流を減少させるためにラッチ回路を構成するインバータに流れる電流量を減少させている。これは、ヒステリシス特性を減少させることとなるため、入力ノードに与えられる信号の遷移方向によって前段ゲート回路の入力反転レベルにヒステリシス特性を与えることが可能な図４に示すような論理回路には適していない。

本発明は、上記従来の問題を解決するもので、前段ゲート回路が接続される電源から後段ラッチ回路、後段ラッチ回路が接続される電源から前段ゲート回路に流れるスタンバイ電流を低減できる論理回路、この論理回路が内蔵された半導体集積回路およびこの半導体集積回路が内蔵された携帯端末装置を提供することを目的とする。

本発明の論理回路は、イネーブル制御信号によりハイインピーダンス状態とローインピーダンス状態とが制御される前段ゲート回路と、該前段ゲート回路の出力側に接続される後段ラッチ回路との間にトランスファゲート手段が直列接続されており、該トランスファゲート手段は、該イネーブル制御信号によって、該前段ゲート回路が該ハイインピーダンス状態に制御されているときに非導通状態に制御され、該前段ゲート回路が該ローインピーダンス状態に制御されているときに導通状態に制御されており、そのことにより上記目的が達成される。

また、好ましくは、本発明の論理回路における前段ゲート回路は、第１電源電圧端とこれよりも電圧が低い第２電源電圧端との間に、二つのＰＭＯＳトランジスタ手段の直列回路と二つのＮＭＯＳトランジスタ手段の直列回路とがカスケード接続されてインバータ構成とされ、前記イネーブル制御信号が一方のＰＭＯＳトランジスタ手段のゲートにインバータ手段を介して入力されると共に他方のＮＭＯＳトランジスタ手段のゲートに入力され、 他方のＰＭＯＳトランジスタ手段のゲートと一方のＮＭＯＳトランジスタ手段のゲートとが入力ノードに接続され、該他方のＰＭＯＳトランジスタ手段のドレインと該一方のＮＭＯＳトランジスタ手段のドレインとが前記トランスファゲート手段を介して出力ノードと接続されている。

さらに、好ましくは、本発明の論理回路におけるトランスファゲートは、前記イネーブル制御信号がインバータ手段を介してゲートに入力されるＰＭＯＳトランジスタ手段と、該イネーブル制御信号がゲートに直接入力されるＮＭＯＳトランジスタ手段との並列回路で構成されている。

さらに、好ましくは、本発明の論理回路における後段ラッチ回路は、前記前段ゲート回路の出力信号を含む一または複数の信号が入力されて、該前段ゲート回路の出力端に正帰還される信号を出力する。

さらに、好ましくは、本発明の論理回路における後段ラッチ回路は、第３電源電圧端とこれよりも電圧が低い第４電源電圧端との間に、ＰＭＯＳトランジスタ手段とＮＭＯＳトランジスタ手段とが直列接続されてインバータ構成とされ、該ＰＭＯＳトランジスタ手段のゲートと該ＮＭＯＳトランジスタ手段のゲートとがＮＡＮＤ回路の出力端に接続され、該ＮＡＮＤ回路の一方入力端が前記トランスファゲート手段の出力端に接続され、該ＮＡＮＤ回路の他方入力端がインバータ手段を介してリセット制御信号の出力端に接続され、 該ＰＭＯＳトランジスタ手段のドレインと該ＮＭＯＳトランジスタ手段のドレインとが前記トランスファゲート手段の出力端と出力ノードとに接続されている。

さらに、好ましくは、本発明の論理回路における後段ラッチ回路は、第３電源電圧端とこれよりも電圧が低い第４電源電圧端との間に、ＰＭＯＳトランジスタ手段とＮＭＯＳトランジスタ手段とが直列接続されてインバータ構成とされ、前記トランスファゲート手段の出力端がインバータ手段を介して、該ＰＭＯＳトランジスタ手段のゲートと該ＮＭＯＳトランジスタ手段のゲートとに接続され、該ＰＭＯＳトランジスタ手段のドレインと該ＮＭＯＳトランジスタ手段のドレインとが前記トランスファゲート手段の出力端と出力ノードとに接続されている。

さらに、好ましくは、本発明の論理回路における後段ラッチ回路は、第３電源電圧端とこれよりも電圧が低い第４電源電圧端との間に、ＰＭＯＳトランジスタ手段とＮＭＯＳトランジスタ手段とが直列接続されてインバータ構成とされ、該ＰＭＯＳトランジスタ手段のゲートと該ＮＭＯＳトランジスタ手段のゲートとがＮＯＲ回路の出力端に接続され、該ＮＯＲ回路の一方入力端が前記トランスファゲート手段の出力端に接続され、該ＮＯＲ回路の他方入力端がリセット制御信号の出力端に接続され、該ＰＭＯＳトランジスタ手段のドレインと該ＮＭＯＳトランジスタ手段のドレインとが前記トランスファゲート手段の出力端と出力ノードとに接続されている。

本発明の半導体集積回路は、本発明の上記論理回路が内蔵されており、そのことにより上記目的が達成される。

また、好ましくは、本発明の半導体集積回路において、前記論理回路が入力バッファ、出力回路、半導体メモリのアドレス入力回路およびデータ出力バッファの少なくともいずれかとして内蔵されている。

本発明の携帯端末装置は、本発明の上記論理回路が内蔵されており、そのことにより上記目的が達成される。

また、好ましくは、本発明の携帯端末装置において、前記論理回路が入力バッファ、出力回路、半導体メモリのアドレス入力回路およびデータ出力バッファの少なくともいずれかとして内蔵されている。

上記構成により、以下、本発明の作用を説明する。

本発明の論理回路にあっては、イネーブル制御信号によりハイインピーダンス状態とローインピーダンス状態とが制御される前段ゲート回路と、後段ラッチ回路との間に、そのイネーブル制御信号によって制御されるトランスファゲート手段が直列接続されており、イネーブル制御信号によって前段ゲート回路がハイインピーダンス状態に制御されているときにトランスファゲート手段が非導通状態に制御されるようになっている。

これにより、図４に示す従来技術において、後段ラッチ回路に接続される電源電圧ＶＣＣから後段ラッチ回路を構成するＰＭＯＳトランジスタを通り、出力ノードと前段ゲート回路の出力端とを接続する配線Ｌ１、前段ゲート回路を構成する二つのＮＭＯＳトランジスタを通って前段ゲート回路の接地電圧ＶＳＳに流れるリーク電流経路、または、前段ゲート回路に接続される電源電圧ＶＣＣから二つのＰＭＯＳトランジスタを通って、出力ノードと前段ゲート回路の出力端とを接続する配線Ｌ１、後段ラッチ回路を構成するＮＭＯＳトランジスタから後段ラッチ回路の接地電圧ＶＳＳに流れるリーク電流経路が、そのトランスファゲート手段によって遮断され得るので、スタンバイ電流を低減することが可能となる。

以上により、本発明の論理回路によれば、イネーブル制御信号によりハイインピーダンス状態とローインピーダンス状態とが制御される前段ゲート回路と、後段ラッチ回路との間に、そのイネーブル制御信号によって制御されるトランスファゲート手段を直列接続して、イネーブル制御信号によって前段ゲート回路がハイインピーダンス状態に制御されるときに、トランスファゲート手段を非導通状態に制御するため、スタンバイ状態時にリーク電流経路を遮断してリーク電流の低減を図ることができる。

また、本発明の論理回路を、半導体集積回路の入力バッファや出力回路、または半導体メモリのアドレス入力回路やデータ出力バッファなどに用いることによって、携帯電話機などの携帯端末装置において多数使用されている半導体集積回路のスタンバイ電流を削減でき、これによって、待ち受け可能時間など、特に、電池駆動される携帯型電子機器の利用時間を長くすることができる。

以下に、本発明の論理回路の実施形態１〜３を、半導体集積回路の入力バッファとして用いる場合について、図面を参照しながら説明する。
（実施形態１）
図１は、本発明の実施形態１に係る論理回路が内蔵された半導体集積回路の入力バッファの構成例を示す回路図である。

図１において、本実施形態１の半導体集積回路の入力バッファ１０１は、イネーブル制御信号Ｅｎａｂｌｅによりハイインピーダンス状態とローインピーダンス状態とが制御される前段ゲート回路１０と、前段ゲート回路１０の出力信号を含む複数の信号が入力されて、前段ゲート回路１０の出力端側に正帰還される信号を出力する後段ラッチ回路２０との間に、そのイネーブル制御信号Ｅｎａｂｌｅによって制御されるトランスファゲート手段としてのトランスファゲートＴ１が直列に接続されている。

前段ゲート回路１０は、第１電源電圧ＶＣＣとこれよりも電圧が低い第２電源電圧（基準電圧）としての接地電圧ＶＳＳとの間に、二つのＰＭＯＳトランジスタ手段としてのＰＭＯＳトランジスタＰ１およびＰ２の直列回路と、二つのＮＭＯＳトランジスタ手段としてのＮＭＯＳトランジスタＮ１およびＮ２の直列回路とがカスケード接続されてインバータ構成とされている。イネーブル制御信号ＥｎａｂｌｅはＰＭＯＳトランジスタＰ１のゲートにインバータＩＮＶ１を介して入力されると共にＮＭＯＳトランジスタＮ１のゲートに入力されている。また、ＰＭＯＳトランジスタＰ２のゲートとＮＭＯＳトランジスタＮ２のゲートは一つにまとめられて入力ノードに接続されている。さらに、ＰＭＯＳトランジスタＰ２のドレインとＮＭＯＳトランジスタＮ２のドレインは一つにまとめられてトランスファゲートＴ１および配線Ｌ１を介して出力ノードに接続されている。

後段ラッチ回路２０は、第３電源電圧ＶＣＣとこれよりも電圧が低い第４電源電圧（基準電圧）としての接地電圧ＶＳＳとの間に、ＰＭＯＳトランジスタ手段としてのＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタ手段としてのＮＭＯＳトランジスタＮ３とが直列に接続されてインバータ構成とされている。ＰＭＯＳトランジスタＰ３のゲートとＮＭＯＳトランジスタＮ３のゲートとは一つにまとめられて、ＮＡＮＤ回路ＮＡＮＤ１の出力端に接続されている。このＮＡＮＤ回路ＮＡＮＤ１の一方入力端は前段論理ゲート回路１０の出力端に接続され、その他方の入力端はインバータＩＮＶ２を介してリセット制御信号Ｒｅｓｅｔの出力端に接続されている。また、ＰＭＯＳトランジスタＰ３のドレインとＮＭＯＳトランジスタＮ３のドレインとは一つにまとめられて、トランスファゲートＴ１の出力端と出力ノードとをつなぐ配線Ｌ１に接続されている。

トランスファゲートＴ１は、イネーブル制御信号Ｅｎａｂｌｅがインバータ手段としてのインバータＩＮＶ１を介してゲートに入力されるＰＭＯＳトランジスタ手段としてのＰＭＯＳトランジスタと、このイネーブル制御信号Ｅｎａｂｌｅがゲートに直接入力されるＮＭＯＳトランジスタ手段としてのＮＭＯＳトランジスタとの並列回路で構成されている。 さらに、このトランスファゲートＴ１の出力端が前段ゲート回路１０と出力ノードとをつなぐ配線Ｌ１に接続されている。さらに詳細に説明すると、このトランスファゲートＴ１を構成するＰＭＯＳトランジスタのゲートは、前段ゲート回路１０を構成するＰＭＯＳトランジスタＰ１のゲートと接続され、インバータＩＮＶ１を介してイネーブル制御信号Ｅｎａｂｌｅの出力端に接続されている。また、トランスファゲートＴ１を構成するＮＭＯＳトランジスタのゲートは、前段ゲート回路１０を構成するＮＭＯＳトランジスタＮ１のゲートと接続され、イネーブル制御信号Ｅｎａｂｌｅの出力端と接続されている。これにより、イネーブル制御信号Ｅｎａｂｌｅによって前段ゲート回路１０がハイインピーダンス状態に制御されているときにトランスファゲートＴ１が非導通状態に制御され、また、イネーブル制御信号Ｅｎａｂｌｅによって前段ゲート回路１０がローインピーダンス状態に制御されているときにトランスファゲートＴ１が導通状態に制御されている。

上記構成により、以下に、入力バッファ１０１の動作について説明する。

図１に示すように、入力バッファ１０１において、入力ノードからの入力信号は、図４に示す従来の入力バッファ１００の場合と同様に、まず、前段ゲート回路１０に入力する。

この際に、イネーブル制御信号Ｅｎａｂｌｅが”Ｌｏｗ”状態では、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がＯＦＦ状態となるので、前段ゲート回路１０はインバータとして機能せず、入力ノードから入力された信号が前段ゲート回路１０から先に伝達されない。

一方、イネーブル制御信号Ｅｎａｂｌｅが”Ｈｉｇｈ”状態では、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がＯＮ状態となるので、入力信号にしたがってＰＭＯＳトランジスタＰ２またはＮＭＯＳトランジスタＮ２がＯＮ状態となり、入力信号は前段ゲート回路１０を通ってその信号状態が反転して伝達する。

前段ゲート回路１０を通った信号は、イネーブル制御信号Ｅｎａｂｌｅが”Ｈｉｇｈ”状態では、トランスファゲートＴ１が導通状態となるため、トランスファゲートＴ１および配線Ｌ１を通って後段ラッチ回路２０のＮＡＮＤ回路ＮＡＮＤ１の一方入力端に入力する。

その際、リセット制御信号Ｒｅｓｅｔが”Ｌｏｗ”状態では、前段ゲート回路１０からＮＡＮＤ回路ＮＡＮＤ１に入力された信号はＮＡＮＤ回路ＮＡＮＤ１を通って状態が反転され、さらに、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とによって構成されたインバータを通って状態が反転されて元の状態となって出力ノードから出力する。この出力ノードから出力する信号は、配線Ｌ１を通ってＮＡＮＤ回路ＮＡＮＤ１の一方入力端にも再入力され、これによってラッチ機能が実現される。

一方、リセット制御信号Ｒｅｓｅｔが”Ｈｉｇｈ”状態では、前段ゲート回路１０を通った信号に関わらず、ＮＡＮＤ回路ＮＡＮＤ１の出力は”Ｈｉｇｈ”状態となり、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とによって構成されたインバータからの出力は”Ｌｏｗ”状態となって、出力ノードからは”Ｌｏｗ”状態の信号が出力する。

これと同時に、前段ゲート回路１０を通った信号は、配線Ｌ１を通って出力ノードに出力されるため、入力ノードから入力された信号は、信号状態が反転されて出力ノードに伝えられる。

半導体集積回路のスタンバイ状態では、イネーブル制御信号Ｅｎａｂｌｅが”Ｌｏｗ”状態で、かつ、リセット制御信号Ｒｅｓｅｔが”Ｌｏｗ”状態とされる。

ここで、図４に示す従来の入力バッファ１００では、出力ノードからの出力信号が”Ｈｉｇｈｔ”状態で、入力ノードからの入力信号が”Ｈｉｇｈ”状態である場合には、後段の電源電圧ＶＣＣからＰＭＯＳトランジスタＰ３を通り、配線Ｌ１、ＮＭＯＳトランジスタＮ２およびＮ１を通って接地電圧ＶＳＳに電流が流れる。また、出力ノードからの出力信号が”Ｌｏｗ”状態で、入力ノードからの入力信号が”Ｌｏｗ”状態である場合には、前段の電源電圧ＶＣＣからＰＭＯＳトランジスタＰ１およびＰ２を通って、配線Ｌ１、ＮＭＯＳトランジスタＮ３から接地電圧ＶＳＳに至る経路に電流が流れる。

これに対して、本実施形態１の入力バッファ１０１では、イネーブル制御信号Ｅｎａｂｌｅが”Ｌｏｗ”状態であるスタンバイ状態のときにトランスファゲートＴ１がＯＦＦ状態となり、上記リーク電流の経路が遮断されるため、リーク電流を低減することができる。スタンバイ状態以外のときには、イネーブル制御信号が”Ｈｉｇｈ”状態でトランスファゲートＴ１がＯＮ状態となるため、前段ゲート回路１０からの出力は、トランスファゲートＴ１から配線Ｌ１を通って出力ノードに出力する。

これによって、前段ゲート回路１０が接続される電源ＶＣＣから後段ラッチ回路２０側に流れるスタンバイ電流、後段ラッチ回路２０が接続される電源から前段ゲート回路１０側に流れるスタンバイ電流を低減できる論理回路を得ることができる。
（実施形態２）
上記実施形態１では、図１に示しように、後段ラッチ回路２０は、電源電圧ＶＣＣの出力端とこれよりも電圧が低い接地電圧ＶＳＳの出力端との間に、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とが直列接続されてインバータ構成とされ、ＰＭＯＳトランジスタＰ３のゲートとＮＭＯＳトランジスタＮ３のゲートとがＮＡＮＤ回路ＮＡＮＤ１の出力端に接続され、このＮＡＮＤ回路ＮＡＮＤ１の一方入力端がトランスファゲートＴ１の出力端に接続され、このＮＡＮＤ回路ＮＡＮＤ１の他方入力端がインバータＩＮＶ２を介してリセット制御信号の出力端に接続され、ＰＭＯＳトランジスタＰ３のドレインとＮＭＯＳトランジスタＮ３のドレインとがトランスファゲートＴ１の出力端と出力ノードとに接続されている場合について説明したが、本実施形態２では、後述する図２に示しように、後段ラッチ回路２１として、電源電圧ＶＣＣの出力端とこれよりも電圧が低い接地電圧ＶＳＳの出力端との間に、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とが直列接続されてインバータ構成とされ、トランスファゲートＴ１の出力端がインバータＩＮＶ３を介してＰＭＯＳトランジスタＰ３のゲートとＮＭＯＳトランジスタＮ３のゲートとに接続され、ＰＭＯＳトランジスタＰ３のドレインとＮＭＯＳトランジスタＮ３のドレインとがトランスファゲートＴ１の出力端と出力ノードとに接続されている場合について説明する。

図２は、本発明の実施形態２に係る論理回路を用いた入力バッファの構成例を示す回路図である。

図２において、本実施形態２の半導体集積回路の入力バッファ１０２は、前述したように、図１に示す後段ラッチ回路２０の代わりに後段ラッチ回路２１が設けられており、入力信号としてリセット制御信号Ｒｅｓｅｔが省略されている。

即ち、後段ラッチ回路２１は、第３電源電圧ＶＣＣとこれよりも電圧が低い第４電源電圧としての接地電圧ＶＳＳ（基準電圧）との間に、ＰＭＯＳトランジスタ手段としてのＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタ手段としてのＮＭＯＳトランジスタＮ３とが直列に接続されてインバータ構成とされている。ＰＭＯＳトランジスタＰ３のゲートとＮＭＯＳトランジスタＮ３のゲートは一つにまとめられてトランスファゲートＴ１の出力端にインバータ手段としてのインバータＩＮＶ３を介して接続されている。また、ＰＭＯＳトランジスタＰ３のドレインとＮＭＯＳトランジスタＮ３のドレインは一つにまとめられてトランスファゲートＴ１と出力ノードとをつなぐ配線Ｌ１に接続されている。

本実施形態２の入力バッファ１０２においても、上記実施形態１の場合と同様に、イネーブル制御信号Ｅｎａｂｌｅが”Ｌｏｗ”状態であるスタンバイ状態のときにトランスファゲートＴ１がＯＦＦ状態となり、図４の入力バッファ１００のようなリーク電流の経路が遮断されるため、リーク電流を低減することができる。スタンバイ状態以外のときには、イネーブル制御信号が”Ｈｉｇｈｔ”状態でトランスファゲートＴ１がＯＮ状態となるため、前段ゲート回路１０からの出力は、トランスファゲートＴ１および配線Ｌ１を通って出力ノードに出力される。

本実施形態２の入力バッファ１０２では、図１の入力バッファ１０１の場合と比較して、リセット制御信号Ｒｅｓｅｔが省略されているため、後段ラッチ回路２１の初期状態を制御する機能が無くなるが、ＮＡＮＤ回路ＮＡＮＤ１が設けられないため、トランジスタ数を減らして回路規模を小さくしたい場合には有効である。
（実施形態３）
本実施形態３では、後段ラッチ回路２２として、後述する図３に示すように、電源電圧ＶＣＣの出力端とこれよりも電圧が低い接地電圧ＶＳＳの出力端との間に、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とが直列接続されてインバータ構成とされ、ＰＭＯＳトランジスタＰ３のゲートとＮＭＯＳトランジスタＮ３のゲートとがＮＯＲ回路ＮＯＲ１の出力端に接続され、このＮＯＲ回路ＮＯＲ１の一方入力端がトランスファゲートＴ１の出力端に接続され、このＮＯＲ回路ＮＯＲ１の他方入力端がリセット制御信号の出力端に接続され、ＰＭＯＳトランジスタＰ３のドレインとＮＭＯＳトランジスタＮ３のドレインとがトランスファゲートＴ１の出力端と出力ノードとに接続されている場合について説明する。

図３は、本発明の実施形態３に係る論理回路を用いた入力バッファの構成例を示す回路図である。

図３において、本実施形態３の半導体集積回路の入力バッファ１０３は、前述したように、図１に示す後段ラッチ回路２０の代わりに後段ラッチ回路２２が設けられている。

即ち、この後段ラッチ回路２２は、第３電源電圧ＶＣＣとこれよりも電圧が低い第４電源電圧としての接地電圧ＶＳＳ（基準電圧）との間に、ＰＭＯＳトランジスタ手段としてのＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタ手段としてのＮＭＯＳトランジスタＮ３とが直列に接続されてインバータ構成とされている。ＰＭＯＳトランジスタＰ３のゲートとＮＭＯＳトランジスタＮ３のゲートとは一つにまとめられて、ＮＯＲ回路ＮＯＲ１の出力端に接続されている。このＮＯＲ回路ＮＯＲ１の一方入力端がトランスファゲートＴ１の出力端に接続され、その他方入力端がリセット制御信号の出力端に接続されている。また、ＰＭＯＳトランジスタＰ３のドレインとＮＭＯＳトランジスタＮ３のドレインとは一つにまとめられてトランスファゲートＴ１の出力端と出力ノードとをつなぐ敗戦Ｌ１に接続されている。

本実施形態３の入力バッファ１０３においても、イネーブル制御信号Ｅｎａｂｌｅが”Ｌｏｗ”状態であるスタンバイ状態のときにトランスファゲートＴ１がＯＦＦ状態となっており、これによって、図４の入力バッファ１００のようなリーク電流の経路が遮断されている。このため、リーク電流を低減することができる。スタンバイ状態以外のときには、イネーブル制御信号が”Ｈｉｇｈｔ”状態でトランスファゲートＴ１がＯＮ状態となっているため、前段ゲート回路１０からの出力は、トランスファゲートＴ１および配線Ｌ１を通って出力ノードに出力する。

本実施形態３の入力バッファ１０３では、図１の入力バッファ１０１の場合と比較して、リセット制御信号Ｒｅｓｅｔが入力されるインバータＩＮＶ１が削除されているため、後段ラッチ回路２２の初期状態を制御する機能を備え、かつ、トランジスタ数を減らして回路規模を小さくしたい場合に有効である。

以上により、上記実施形態１〜３によれば、半導体集積回路の入力バッファにおいて、イネーブル制御信号Ｅｎａｂｌｅによりハイインピーダンス状態とローインピーダンス状態とが制御される前段ゲート回路１０と、この前段ゲート回路１０の出力側に接続された後段ラッチ回路２０、２１または２２との間に、イネーブル制御信号Ｅｎａｂｌｅによって制御されるトランスファゲートＴ１を直列接続して、イネーブル制御信号Ｅｎａｂｌｅによって、前段ゲート回路１０がハイインピーダンス状態に制御されているときにトランスファゲートＴ１を非導通状態に制御し（構成トランジスタがハイインピーダンス制御時にも、構成トランジスタのいずれかがタイミング的にローインピーダンス状態になっている場合があるので、トランスファゲートＴ１を非導通状態にしている）、また、前段ゲート回路１０がローインピーダンス状態に制御されているときにトランスファゲートＴ１を導通状態に制御している。これによって、前段ゲート回路１０が接続される電源ＶＣＣから前段ゲート回路１０さらに後段ラッチ回路２０、２１または２２に流れるスタンバイ電流を低減することができる共に、後段ラッチ回路２０、２１または２２が接続される電源ＶＣＣから後段ラッチ回路２０、２１または２２さらに前段ゲート回路１０に流れるスタンバイ電流を低減することができる。

なお、上記実施形態１〜３では、図１〜図３に示す本実施形態１〜３の論理回路を、半導体集積回路の入力バッファ（入力バッファ回路）として用いる場合について説明したが、これに限らず、図１〜図３に示す本実施形態１〜３の論理回路を、半導体集積回路の出力回路、半導体メモリのアドレス入力回路やデータ出力バッファとして用いる場合にも、上記実施形態１〜３と同様に、イネーブル制御信号によりハイインピーダンス状態とローインピーダンス状態とが制御される前段ゲート回路１０と、後段ラッチ回路２０、２１または２２との間に、そのイネーブル制御信号によって制御されるトランスファゲートＴ1を直列に接続することにより、スタンバイ電流を低減することができる。

以上のように、本発明の好ましい実施形態１〜３を用いて本発明を例示してきたが、本発明は、この実施形態１〜３に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜３の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、イネーブル制御信号によりハイインピーダンス状態とローインピーダンス状態とが制御される前段ゲート回路と、この前段ゲート回路の出力側に接続された後段ラッチ回路とを備えた論理回路、この論理回路が入力バッファや出力回路、半導体メモリのアドレス入力回路やデータ出力バッファなどとして内蔵された半導体集積回路、この半導体集積回路が内蔵された携帯電話機などの携帯端末装置の分野において、イネーブル制御信号によりハイインピーダンス状態とローインピーダンス状態とが制御される前段ゲート回路と、後段ラッチ回路との間に、このイネーブル制御信号によって制御されるトランスファゲートを直列に接続されて、イネーブル制御信号によって前段ゲート回路がハイインピーダンス状態に制御されているときにトランスファゲートを非導通状態に制御することにより、スタンバイ状態時にリーク電流経路を遮断してリーク電流を低減することができる。また、本発明の論理回路が内蔵された半導体集積回路を携帯電話機などの携帯端末装置に用いることによって、半導体集積回路のスタンバイ電流が減少され、待ち受け可能時間など、電池駆動する携帯型電子機器の利用時間をより長くすることができる。

半導体集積回路に入力バッファとして用いる本発明の実施形態１に係る論理回路の構成例を示す回路図である。 半導体集積回路に入力バッファとして用いる本発明の実施形態２に係る論理回路の構成例を示す回路図である。 半導体集積回路に入力バッファとして用いる本発明の実施形態３に係る論理回路の構成例を示す回路図である。 従来の半導体集積回路に入力バッファとして用いられている論理回路の一例を示す回路図である。

符号の説明

１０１、１０２、１０３ 入力バッファ
１０ 前段ゲート回路
２０、２１、２２ 後段ラッチ回路
Ｔ１ トランスファゲート（トランスファゲート手段）
Ｐ１、Ｐ２、Ｐ３ ＰＭＯＳトランジスタ（ＰＭＯＳトランジスタ手段）
Ｎ１、Ｎ２、Ｎ３ ＮＭＯＳトランジスタ（ＮＭＯＳトランジスタ手段）
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ インバータ（インバータ手段）
ＶＣＣ 電源電圧（第１電源電圧または第３電源電圧）
ＶＳＳ 接地電圧（第２電源電圧または第４電源電圧）
Ｌ１ 配線
ＮＡＮＤ１ ＮＡＮＤ回路
ＮＯＲ１ ＮＯＲ回路
Ｅｎａｂｌｅ イネーブル制御信号
Ｒｅｓｅｔ リセット制御信号

Claims (11)

1. イネーブル制御信号によりハイインピーダンス状態とローインピーダンス状態とが制御される前段ゲート回路と、該前段ゲート回路の出力側に接続される後段ラッチ回路との間にトランスファゲート手段が直列接続されており、
   該トランスファゲート手段は、該イネーブル制御信号によって、該前段ゲート回路が該ハイインピーダンス状態に制御されているときに非導通状態に制御され、該前段ゲート回路が該ローインピーダンス状態に制御されているときに導通状態に制御される論理回路。
2. 前記前段ゲート回路は、
   第１電源電圧端とこれよりも電圧が低い第２電源電圧端との間に、二つのＰＭＯＳトランジスタ手段の直列回路と二つのＮＭＯＳトランジスタ手段の直列回路とがカスケード接続されてインバータ構成とされ、
   前記イネーブル制御信号が一方のＰＭＯＳトランジスタ手段のゲートにインバータ手段を介して入力されると共に他方のＮＭＯＳトランジスタ手段のゲートに入力され、
   他方のＰＭＯＳトランジスタ手段のゲートと一方のＮＭＯＳトランジスタ手段のゲートとが入力ノードに接続され、
   該他方のＰＭＯＳトランジスタ手段のドレインと該一方のＮＭＯＳトランジスタ手段のドレインとが前記トランスファゲート手段を介して出力ノードと接続されている請求項１に記載の論理回路。
3. 前記トランスファゲートは、前記イネーブル制御信号がインバータ手段を介してゲートに入力されるＰＭＯＳトランジスタ手段と、該イネーブル制御信号がゲートに直接入力されるＮＭＯＳトランジスタ手段との並列回路で構成されている請求項１または２に記載の論理回路。
4. 前記後段ラッチ回路は、前記前段ゲート回路の出力信号を含む一または複数の信号が入力されて、該前段ゲート回路の出力端に正帰還される信号を出力する請求項１に記載の論理回路。
5. 前記後段ラッチ回路は、
   第３電源電圧端とこれよりも電圧が低い第４電源電圧端との間に、ＰＭＯＳトランジスタ手段とＮＭＯＳトランジスタ手段とが直列接続されてインバータ構成とされ、
   該ＰＭＯＳトランジスタ手段のゲートと該ＮＭＯＳトランジスタ手段のゲートとがＮＡＮＤ回路の出力端に接続され、該ＮＡＮＤ回路の一方入力端が前記トランスファゲート手段の出力端に接続され、該ＮＡＮＤ回路の他方入力端がインバータ手段を介してリセット制御信号の出力端に接続され、
   該ＰＭＯＳトランジスタ手段のドレインと該ＮＭＯＳトランジスタ手段のドレインとが前記トランスファゲート手段の出力端と出力ノードとに接続されている請求項１または４に記載の論理回路。
6. 前記後段ラッチ回路は、
   第３電源電圧端とこれよりも電圧が低い第４電源電圧端との間に、ＰＭＯＳトランジスタ手段とＮＭＯＳトランジスタ手段とが直列接続されてインバータ構成とされ、
   前記トランスファゲート手段の出力端がインバータ手段を介して、該ＰＭＯＳトランジスタ手段のゲートと該ＮＭＯＳトランジスタ手段のゲートとに接続され、
   該ＰＭＯＳトランジスタ手段のドレインと該ＮＭＯＳトランジスタ手段のドレインとが前記トランスファゲート手段の出力端と出力ノードとに接続されている請求項１または４に記載の論理回路。
7. 前記後段ラッチ回路は、
   第３電源電圧端とこれよりも電圧が低い第４電源電圧端との間に、ＰＭＯＳトランジスタ手段とＮＭＯＳトランジスタ手段とが直列接続されてインバータ構成とされ、
   該ＰＭＯＳトランジスタ手段のゲートと該ＮＭＯＳトランジスタ手段のゲートとがＮＯＲ回路の出力端に接続され、該ＮＯＲ回路の一方入力端が前記トランスファゲート手段の出力端に接続され、該ＮＯＲ回路の他方入力端がリセット制御信号の出力端に接続され、
   該ＰＭＯＳトランジスタ手段のドレインと該ＮＭＯＳトランジスタ手段のドレインとが前記トランスファゲート手段の出力端と出力ノードとに接続されている請求項１または４に記載の論理回路。
8. 請求項１〜７のいずれかに記載の論理回路が内蔵された半導体集積回路。
9. 前記論理回路が入力バッファ、出力回路、半導体メモリのアドレス入力回路およびデータ出力バッファの少なくともいずれかとして内蔵された請求項８に記載の半導体集積回路。
10. 請求項１〜７のいずれかに記載の論理回路が内蔵された携帯端末装置。
11. 前記論理回路が入力バッファ、出力回路、半導体メモリのアドレス入力回路およびデータ出力バッファの少なくともいずれかとして内蔵された請求項１０に記載の携帯端末装置。

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