JP4717092B2 - 信号受信器回路 - Google Patents
信号受信器回路 Download PDFInfo
- Publication number
- JP4717092B2 JP4717092B2 JP2008059107A JP2008059107A JP4717092B2 JP 4717092 B2 JP4717092 B2 JP 4717092B2 JP 2008059107 A JP2008059107 A JP 2008059107A JP 2008059107 A JP2008059107 A JP 2008059107A JP 4717092 B2 JP4717092 B2 JP 4717092B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control signal
- terminal
- node
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 claims description 37
- 230000005540 biological transmission Effects 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000001808 coupling effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 claims 1
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 11
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 11
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 11
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 11
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 11
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 7
- 230000007704 transition Effects 0.000 description 7
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 6
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
図2は、この発明の実施形態にかかる信号受信器回路を示すブロック図である。信号受信器回路200は、伝送ゲート(transmission gate)201と、プルロウ(pull-low)ユニット202と、ブーストキャパシター(boost capacitor)203と、電圧分割ユニット204と、受信器ユニット205とを含む。
N1,N2,N3 ノード
INVR1,INVR2,INVR3 インバーター
200 信号受信器回路
201 伝送ゲート
202 プルロウユニット
203 ブーストキャパシター
204 電圧分割ユニット
205 受信器ユニット
300 制御信号発生器
T1〜T6 期間(time Periods)
Claims (14)
- 信号受信器回路であって:
伝送ゲートであり、入力信号を受信するための入力端、第1ノードに連結された出力端および制御信号に連結された制御端を有するものであって、前記伝送ゲートが前記制御信号に従って前記入力信号を導通させるか否かを決定する伝送ゲートと;
プルロウ(pull-low )ユニットであり、前記制御信号に従って前記第1ノードの電圧を引き下げるか否かを決定するプルロウユニットと;
ブースト(boost )キャパシターであり、前記第1ノードに連結された第1端および第2ノードに連結された第2端を有するブーストキャパシターと;
電圧分割ユニットであり、前記制御信号に従って参照電圧を分割するとともに分割された電圧を前記第2ノードへ送るか否かを決定する電圧分割ユニットと;
受信器ユニットであり、前記第2ノードに連結された第1入力端および出力信号を出力するための出力端を有する受信器ユニットと
を含むものであり、そのうち、前記第2ノードのロジックハイレベルおよびロジックロウレベルがともに前記入力信号のロジックハイレベルおよびロジックロウレベルよりも高いものであることを特徴とする信号受信器回路。 - 前記電圧分割ユニットが:
第1抵抗器であり、前記参照電圧に連結された第1端、および第2端を有する第1抵抗器と;
第2抵抗器であり、前記第1抵抗器の前記第2端に連結された第1端、および第2端を有する第2抵抗器と;
第1トランジスターであり、接地された第1端、前記第2抵抗器の前記第2端に連結された第2端、および前記制御信号に連結された制御端を有する第1トランジスターと;
第2トランジスターであり、前記第2ノードに連結された第1端、前記第1トランジスターの前記第2端と前記第2トランジスターの前記第1端とに連結された第2端、および前記制御信号に連結された制御端を有する第2トランジスターと
を含むものであることを特徴とする請求項1記載の信号受信器回路。 - 前記プルロウユニットが、接地された第1端、前記第1ノードに連結された第2端、および前記制御信号に連結された制御端を有する第3トランジスターを含むものであることを特徴とする請求項1記載の信号受信器回路。
- さらに、第1インバーターを含み、そのうち、前記第1インバーターが前記制御信号を反転するとともに前記反転された制御信号を前記伝送ゲートの前記制御端に伝送するものであることを特徴とする請求項1記載の信号受信器回路。
- さらに、制御信号発生器を含み、そのうち、前記制御信号発生器がパワーオンパルスおよび前記出力信号に従って前記制御信号を発生するものであることを特徴とする請求項1記載の信号受信器回路。
- 前記制御信号発生器が:
第2インバーターであり、前記出力信号に連結された入力端、および出力端を有する第2インバーターと;
第4トランジスターであり、互いに連結された第1端および第2端、ならびに接地された制御端を有する第4トランジスターと;
第1NORゲートであり、前記出力信号に連結された第1入力端、前記第2インバーターの前記出力端に連結された第2入力端、および出力端を有する第1NORゲートと;
第2NORゲートであり、前記第1NORゲートの前記出力端に連結された第1入力端、前記パワーオンパルスに連結された第2入力端、および出力端を有する第2NORゲートと;
第3インバーターであり、前記第2NORゲートの前記出力端に連結された入力端、および前記制御信号を出力するための出力端を有する第3インバーターと
を含むものであることを特徴とする請求項5記載の信号受信器回路。 - 半導体メモリーの信号受信器回路に適した電圧ブースターであって、前記電圧ブースターが:
伝送ゲートであり、制御信号に従って入力信号を導通するか否かを決定する伝送ゲートと;
プルロウユニットであり、前記制御信号に従って前記第1ノードの電圧を引き下げるか否かを決定するプルロウユニットと;
ブーストキャパシターであり、前記第1ノードに連結された第1端、および第2ノードに連結された第2端を有するブーストキャパシターと;
電圧分割ユニットであり、前記制御信号に従って参照電圧を分割するとともに分割された電圧を前記第2ノードへ送るか否かを決定する電圧分割ユニットと;
制御信号発生器であり、前記信号受信器回路のパワーオン状態および出力信号に従って制御信号を発生させる制御信号発生器と含むものであり;
そのうち、第2ノード上の信号が前記受信器ユニットの入力信号として使用され;
前記ブーストキャパシターの連結効果を介して、前記受信器ユニットの前記入力信号のロジックハイレベルおよびロジックロウレベルがともに前記電圧ブースターの前記入力信号のロジックハイレベルおよびロジックロウレベルよりも高いものであることを特徴とする、電圧ブースター。 - 前記制御信号発生器が、前記信号受信器回路の前記出力信号が推移する時、ロジックハイレベルにおいて前記制御信号を発生させるものであることを特徴とする請求項7記載の電圧ブースター。
- 前記制御信号発生器が、前記信号受信器回路がスタートアップされる時、ロジックハイレベルにおいて前記制御信号を発生させるものであることを特徴とする請求項7記載の電圧ブースター。
- 前記伝送ゲートが前記入力信号を受信するための入力端、前記第1ノードに連結された出力端、および前記制御信号に連結された制御端を有することを特徴とする請求項7記載の電圧ブースター。
- 前記電圧分割ユニットが:
第1抵抗器であり、前記参照電圧に連結された第1端、および第2端を有する第1抵抗器と;
第2抵抗器であり、前記第1抵抗器の第2端に連結された第1端、および第2端を有する第2抵抗器と;
第1トランジスターであり、接地された第1端、前記第2抵抗器の前記第2端に連結された第2端、および前記制御信号に連結された制御端を有する第1トランジスターと;
第2トランジスターであり、前記第2ノードに連結された第1端、前記第1抵抗器の前記第2端と前記第2抵抗器の前記第1端とに連結された第2端、および前記制御信号に連結された制御端を有する第2トランジスターと
を含むものであることを特徴とする請求項7記載の電圧ブースター。 - 前記プルロウユニットが、接地された第1端、前記第1ノードに連結された第2端、および前記制御信号に連結された制御端を有する第3トランジスターを含むものであることを特徴とする請求項7記載の電圧ブースター。
- さらに、第1インバーターを含み、そのうち、前記第1インバーターが前記制御信号を反転するとともに、前記反転された制御信号を前記伝送ゲートの前記制御端へ伝送するものであることを特徴とする請求項7記載の電圧ブースター。
- 前記制御信号発生器が:
第2インバーターであり、前記信号受信器回路の前記出力信号に連結された入力端、および出力端を有する第2インバーターと;
第4トランジスターであり、互いに連結された第1端および第2端、ならびに接地された制御端を有する第4トランジスターと;
第1NORゲートであり、前記出力信号に連結された第1入力端、前記第2インバーターの前記出力端に連結された第2入力端、および出力端を有する第1NORゲートと;
第2NORゲートであり、前記第1NORゲートの前記出力端に連結された第1入力端、前記パワーオンパルスに連結された第2入力端、および出力端を有する第2NORゲートと;
第3インバーターであり、前記第2NORゲートの前記出力端に連結された入力端、および前記制御信号を出力するための出力端を有する第3インバーターと
を含むものであることを特徴とする請求項7記載の電圧ブースター。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW096129215A TWI340547B (en) | 2007-08-08 | 2007-08-08 | Signal receiver circuit |
TW096129215 | 2007-08-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009044711A JP2009044711A (ja) | 2009-02-26 |
JP4717092B2 true JP4717092B2 (ja) | 2011-07-06 |
Family
ID=40227091
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008059107A Active JP4717092B2 (ja) | 2007-08-08 | 2008-03-10 | 信号受信器回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8019393B2 (ja) |
JP (1) | JP4717092B2 (ja) |
DE (1) | DE102008010124B4 (ja) |
TW (1) | TWI340547B (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3116127B1 (en) | 2015-07-08 | 2018-09-12 | Power Integrations Switzerland GmbH | Receiver circuit |
US10581420B2 (en) * | 2018-07-20 | 2020-03-03 | Nanya Technology Corporation | Semiconductor device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1084394A (ja) * | 1996-09-10 | 1998-03-31 | Nec Corp | 信号伝送回路 |
JP2007019966A (ja) * | 2005-07-08 | 2007-01-25 | Renesas Technology Corp | 半導体集積回路装置 |
JP2007060582A (ja) * | 2005-08-26 | 2007-03-08 | Sharp Corp | 論理回路、半導体集積回路および携帯端末装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08101260A (ja) * | 1994-09-30 | 1996-04-16 | Mitsubishi Electric Corp | 半導体装置 |
EP0814481B1 (en) * | 1996-06-18 | 2002-03-20 | STMicroelectronics S.r.l. | Low-supply-voltage nonvolatile memory device with voltage boosting |
US6020769A (en) * | 1997-10-17 | 2000-02-01 | Lucent Technologies, Inc. | Low voltage sample and hold circuits |
KR100725362B1 (ko) * | 2005-07-11 | 2007-06-07 | 삼성전자주식회사 | 동적 메모리 장치 및 이를 포함하는 통신 단말기 |
JP2008077705A (ja) * | 2006-09-19 | 2008-04-03 | Fujitsu Ltd | 半導体記憶装置 |
-
2007
- 2007-08-08 TW TW096129215A patent/TWI340547B/zh active
- 2007-12-13 US US11/955,400 patent/US8019393B2/en active Active
-
2008
- 2008-02-20 DE DE102008010124A patent/DE102008010124B4/de active Active
- 2008-03-10 JP JP2008059107A patent/JP4717092B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1084394A (ja) * | 1996-09-10 | 1998-03-31 | Nec Corp | 信号伝送回路 |
JP2007019966A (ja) * | 2005-07-08 | 2007-01-25 | Renesas Technology Corp | 半導体集積回路装置 |
JP2007060582A (ja) * | 2005-08-26 | 2007-03-08 | Sharp Corp | 論理回路、半導体集積回路および携帯端末装置 |
Also Published As
Publication number | Publication date |
---|---|
US20090042531A1 (en) | 2009-02-12 |
TWI340547B (en) | 2011-04-11 |
TW200908554A (en) | 2009-02-16 |
US8019393B2 (en) | 2011-09-13 |
JP2009044711A (ja) | 2009-02-26 |
DE102008010124B4 (de) | 2011-06-01 |
DE102008010124A1 (de) | 2009-02-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20070188194A1 (en) | Level shifter circuit and method thereof | |
JP2010524303A (ja) | トランジスタスナップバック保護を組み込むレベルシフタ回路 | |
JPH10322192A (ja) | レベル変換回路 | |
US20100194453A1 (en) | Semiconductor device | |
JP4174531B2 (ja) | レベル変換回路及びこれを有する半導体装置 | |
JP4717092B2 (ja) | 信号受信器回路 | |
US20200274532A1 (en) | Power-on clear circuit and semiconductor device | |
US7084684B2 (en) | Delay stage insensitive to operating voltage and delay circuit including the same | |
JP2007095075A (ja) | 内部電圧生成装置 | |
US11075626B2 (en) | Power-on clear circuit and semiconductor device | |
US20110057687A1 (en) | Input buffer circuit | |
JP2006352204A (ja) | 電位検出回路及びそれを備える半導体集積回路 | |
US6850110B2 (en) | Voltage generating circuit and method | |
KR20070082472A (ko) | 레벨 쉬프터 회로 | |
JP7395390B2 (ja) | 半導体装置 | |
JP4576199B2 (ja) | 降圧電圧出力回路 | |
JP2002246892A (ja) | 入力バッファ回路 | |
JP6966367B2 (ja) | 基準電圧発生回路 | |
KR100772705B1 (ko) | 내부전압 생성장치 | |
JP5094355B2 (ja) | パワーオンリセット回路 | |
JP3510228B2 (ja) | 電圧比較回路 | |
JP2008066930A (ja) | 発振回路 | |
JP2016206818A (ja) | 電圧レギュレータ、半導体装置、及び電圧レギュレータの電圧生成方法 | |
KR100732253B1 (ko) | 반도체 장치의 부스팅 회로 | |
JP5265367B2 (ja) | 低電圧ダウンコンバータ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110301 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110329 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4717092 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |