JP2002246892A - 入力バッファ回路 - Google Patents
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- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
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Abstract
(57)【要約】
【課題】 省電力化が可能であり、かつ、入力信号の直
流成分および振幅の変動に対する出力信号の変動を抑制
する入力バッファ回路を提供する。 【解決手段】 差動増幅回路５０とインバータ２との間
に結合回路３０を接続する。結合回路３０は出力ノード
Ａ３にインバータ２の理論しきい値と等しい基準電位を
供給する。入力信号Ｖｉｎの直流成分および振幅の変動
により差動増幅回路５０から出力された出力信号Ｖｏｕ
ｔの直流成分および振幅が変動した場合でも、その直流
成分および振幅は結合回路３０にてノードＡ３にかかる
基準電位に近づけられて出力される。
流成分および振幅の変動に対する出力信号の変動を抑制
する入力バッファ回路を提供する。 【解決手段】 差動増幅回路５０とインバータ２との間
に結合回路３０を接続する。結合回路３０は出力ノード
Ａ３にインバータ２の理論しきい値と等しい基準電位を
供給する。入力信号Ｖｉｎの直流成分および振幅の変動
により差動増幅回路５０から出力された出力信号Ｖｏｕ
ｔの直流成分および振幅が変動した場合でも、その直流
成分および振幅は結合回路３０にてノードＡ３にかかる
基準電位に近づけられて出力される。
Description
【０００１】
【発明の属する技術分野】この発明は、入力バッファ回
路に関し、さらに詳しくは、半導体装置に含まれる入力
バッファ装置に関する。
路に関し、さらに詳しくは、半導体装置に含まれる入力
バッファ装置に関する。
【０００２】
【従来の技術】半導体記憶装置の入力バッファ回路は、
外部より入力される信号を半導体記憶装置の内部に適す
る電位に変換するものである。
外部より入力される信号を半導体記憶装置の内部に適す
る電位に変換するものである。
【０００３】図９は入力バッファ回路の回路図である。
図９を参照して、入力バッファ回路１０は、参照電位Ｖ
ｒｅｆと入力信号Ｖｉｎとを比較する差動増幅回路１と
差動増幅回路１の出力信号Ｖｏｕｔを受けて反転するイ
ンバータ２とを含む。
図９を参照して、入力バッファ回路１０は、参照電位Ｖ
ｒｅｆと入力信号Ｖｉｎとを比較する差動増幅回路１と
差動増幅回路１の出力信号Ｖｏｕｔを受けて反転するイ
ンバータ２とを含む。
【０００４】差動増幅回路１は、ＮチャネルＭＯＳトラ
ンジスタ３〜５とＰチャネルＭＯＳトランジスタ６およ
び７とを含む。ＰチャネルＭＯＳトランジスタ６および
７のソースは共に電源ノードＶＣＣに接続される。ま
た、ＰチャネルＭＯＳトランジスタ６および７のゲート
は互いに接続され、さらにＰチャネルＭＯＳトランジス
タ６はダイオード接続される。
ンジスタ３〜５とＰチャネルＭＯＳトランジスタ６およ
び７とを含む。ＰチャネルＭＯＳトランジスタ６および
７のソースは共に電源ノードＶＣＣに接続される。ま
た、ＰチャネルＭＯＳトランジスタ６および７のゲート
は互いに接続され、さらにＰチャネルＭＯＳトランジス
タ６はダイオード接続される。
【０００５】ＮチャネルＭＯＳトランジスタ４のドレイ
ンはＰチャネルＭＯＳトランジスタ６のドレインに、Ｎ
チャネルＭＯＳトランジスタ５のドレインはＰチャネル
ＭＯＳトランジスタ７のドレインにそれぞれ接続され
る。ＮチャネルＭＯＳトランジスタ４および５のソース
は共にＮチャネルＭＯＳトランジスタ３のドレインに接
続される。ＮチャネルＭＯＳトランジスタ４のゲートに
は参照電位Ｖｒｅｆが、ＮチャネルＭＯＳトランジスタ
５のゲートには入力信号Ｖｉｎがそれぞれ入力され、Ｎ
チャネルＭＯＳトランジスタ５とＰチャネルＭＯＳトラ
ンジスタ７との接続点である出力ノードＡ１から出力信
号Ｖｏｕｔが出力される。
ンはＰチャネルＭＯＳトランジスタ６のドレインに、Ｎ
チャネルＭＯＳトランジスタ５のドレインはＰチャネル
ＭＯＳトランジスタ７のドレインにそれぞれ接続され
る。ＮチャネルＭＯＳトランジスタ４および５のソース
は共にＮチャネルＭＯＳトランジスタ３のドレインに接
続される。ＮチャネルＭＯＳトランジスタ４のゲートに
は参照電位Ｖｒｅｆが、ＮチャネルＭＯＳトランジスタ
５のゲートには入力信号Ｖｉｎがそれぞれ入力され、Ｎ
チャネルＭＯＳトランジスタ５とＰチャネルＭＯＳトラ
ンジスタ７との接続点である出力ノードＡ１から出力信
号Ｖｏｕｔが出力される。
【０００６】また、ＮチャネルＭＯＳトランジスタ３の
ソースは接地ノード５００に接続される。ＮチャネルＭ
ＯＳトランジスタ３のゲートには定電位が供給されるた
め、ＮチャネルＭＯＳトランジスタ３に流れる電流ｉは
常に一定である。
ソースは接地ノード５００に接続される。ＮチャネルＭ
ＯＳトランジスタ３のゲートには定電位が供給されるた
め、ＮチャネルＭＯＳトランジスタ３に流れる電流ｉは
常に一定である。
【０００７】インバータ２は、出力信号Ｖｏｕｔをとも
にゲートに受け電源ノードＶＣＣと接地ノード５００と
の間に直列に接続されるＰチャネルＭＯＳトランジスタ
８およびＮチャネルＭＯＳトランジスタ９を含む。イン
バータ２は出力信号Ｖｏｕｔを受け、ＰチャネルＭＯＳ
トランジスタ８とＮチャネルＭＯＳトランジスタ９との
接続点である出力ノードＡ２から信号φＢを出力する。
にゲートに受け電源ノードＶＣＣと接地ノード５００と
の間に直列に接続されるＰチャネルＭＯＳトランジスタ
８およびＮチャネルＭＯＳトランジスタ９を含む。イン
バータ２は出力信号Ｖｏｕｔを受け、ＰチャネルＭＯＳ
トランジスタ８とＮチャネルＭＯＳトランジスタ９との
接続点である出力ノードＡ２から信号φＢを出力する。
【０００８】差動増幅回路１は、参照電位Ｖｒｅｆと比
較して入力信号Ｖｉｎのレベルが高い場合には出力信号
ＶｏｕｔとしてＬレベルを出力し、参照電位Ｖｒｅｆに
対して入力信号Ｖｉｎのレベルが低い場合に出力信号Ｖ
ｏｕｔとしてＨレベルを出力する。
較して入力信号Ｖｉｎのレベルが高い場合には出力信号
ＶｏｕｔとしてＬレベルを出力し、参照電位Ｖｒｅｆに
対して入力信号Ｖｉｎのレベルが低い場合に出力信号Ｖ
ｏｕｔとしてＨレベルを出力する。
【０００９】次にこのような回路構成を有する入力バッ
ファ回路１０の動作について説明する。
ファ回路１０の動作について説明する。
【００１０】図１０は入力信号Ｖｉｎ１と、出力信号Ｖ
ｏｕｔ１と、信号φＢ１の動作波形図である。
ｏｕｔ１と、信号φＢ１の動作波形図である。
【００１１】図１０を参照して、入力バッファ回路１０
にその直流成分が参照電位Ｖｒｅｆと等しいＶ１である
入力信号Ｖｉｎ１が入力されると、入力バッファ回路１
０内の差動増幅回路１の出力ノードＡ１から入力信号Ｖ
ｉｎ１の逆相である出力信号Ｖｏｕｔ１が出力される。
このとき出力信号Ｖｏｕｔ１の直流成分がインバータ２
のしきい値電圧Ｖｔｈ１となるように差動増幅回路１を
設計する。その結果、インバータ２は出力信号Ｖｏｕｔ
１を受け、出力信号Ｖｏｕｔ１の逆相である信号φＢ１
を出力する。
にその直流成分が参照電位Ｖｒｅｆと等しいＶ１である
入力信号Ｖｉｎ１が入力されると、入力バッファ回路１
０内の差動増幅回路１の出力ノードＡ１から入力信号Ｖ
ｉｎ１の逆相である出力信号Ｖｏｕｔ１が出力される。
このとき出力信号Ｖｏｕｔ１の直流成分がインバータ２
のしきい値電圧Ｖｔｈ１となるように差動増幅回路１を
設計する。その結果、インバータ２は出力信号Ｖｏｕｔ
１を受け、出力信号Ｖｏｕｔ１の逆相である信号φＢ１
を出力する。
【００１２】また、差動増幅回路１のＮチャネルＭＯＳ
トランジスタ３は定電流源として機能することから、差
動増幅回路１に入力される入力信号Ｖｉｎ１の直流成分
Ｖ１および参照電位Ｖｒｅｆが同相に変化した場合にお
いても、出力ノードＡ１から出力される出力信号Ｖｏｕ
ｔ１の直流成分Ｖｔｈ１は常に一定となる。
トランジスタ３は定電流源として機能することから、差
動増幅回路１に入力される入力信号Ｖｉｎ１の直流成分
Ｖ１および参照電位Ｖｒｅｆが同相に変化した場合にお
いても、出力ノードＡ１から出力される出力信号Ｖｏｕ
ｔ１の直流成分Ｖｔｈ１は常に一定となる。
【００１３】このように、従来の入力バッファ回路は図
９に示した差動増幅回路１内のＮチャネルＭＯＳトラン
ジスタ３が定電流源として作用するため、差動増幅回路
１に入力される入力信号Ｖｉｎ１の直流成分Ｖ１および
参照電位Ｖｒｅｆの同相の変動に依存しない安定した直
流成分Ｖｔｈ１を有する出力信号Ｖｏｕｔ１を出力する
ことが可能であった。
９に示した差動増幅回路１内のＮチャネルＭＯＳトラン
ジスタ３が定電流源として作用するため、差動増幅回路
１に入力される入力信号Ｖｉｎ１の直流成分Ｖ１および
参照電位Ｖｒｅｆの同相の変動に依存しない安定した直
流成分Ｖｔｈ１を有する出力信号Ｖｏｕｔ１を出力する
ことが可能であった。
【００１４】このような回路構成を有する差動増幅回路
１では、入力信号Ｖｉｎ１および参照電位ＶｒｅｆはＮ
チャネルＭＯＳトランジスタ３による電圧降下を考慮し
て入力信号Ｖｉｎおよび参照電位Ｖｒｅｆの電位レベル
を引上げる必要がある。よって、近年半導体記憶装置に
求められている省電力化を図るためには、差動増幅回路
１に定電流源としてのＮチャネルＭＯＳトランジスタ３
を含まないことが望ましい。
１では、入力信号Ｖｉｎ１および参照電位ＶｒｅｆはＮ
チャネルＭＯＳトランジスタ３による電圧降下を考慮し
て入力信号Ｖｉｎおよび参照電位Ｖｒｅｆの電位レベル
を引上げる必要がある。よって、近年半導体記憶装置に
求められている省電力化を図るためには、差動増幅回路
１に定電流源としてのＮチャネルＭＯＳトランジスタ３
を含まないことが望ましい。
【００１５】
【発明が解決しようとする課題】しかしながら、差動増
幅回路１に定電流源として機能するＮチャネルＭＯＳト
ランジスタ３を備えない場合には、差動増幅回路１に入
力する入力信号Ｖｉｎ１の直流成分Ｖ１と参照電位Ｖｒ
ｅｆがたとえ同相に入力した場合でも、その出力信号Ｖ
ｏｕｔ１の直流成分Ｖｔｈ１は変動する。
幅回路１に定電流源として機能するＮチャネルＭＯＳト
ランジスタ３を備えない場合には、差動増幅回路１に入
力する入力信号Ｖｉｎ１の直流成分Ｖ１と参照電位Ｖｒ
ｅｆがたとえ同相に入力した場合でも、その出力信号Ｖ
ｏｕｔ１の直流成分Ｖｔｈ１は変動する。
【００１６】図１１は定電流源を除いた差動増幅回路を
含む入力バッファ回路の回路図である。また、図１２は
図１１に示した差動増幅回路内のＮチャネルＭＯＳトラ
ンジスタの静特性とＰチャネルＭＯＳトランジスタの動
特性を示す図である。
含む入力バッファ回路の回路図である。また、図１２は
図１１に示した差動増幅回路内のＮチャネルＭＯＳトラ
ンジスタの静特性とＰチャネルＭＯＳトランジスタの動
特性を示す図である。
【００１７】図１１を参照して、差動増幅回路５０は図
９に示した差動増幅回路１と比較して、定電流源として
機能するＮチャネルＭＯＳトランジスタ３が除かれてい
る。
９に示した差動増幅回路１と比較して、定電流源として
機能するＮチャネルＭＯＳトランジスタ３が除かれてい
る。
【００１８】インバータ２の回路構成は図９に示した回
路構成と同じであるため、その説明は繰返さない。
路構成と同じであるため、その説明は繰返さない。
【００１９】ここで、入力信号Ｖｉｎ１の直流成分Ｖ１
と参照電位Ｖｒｅｆに注目し、直流成分Ｖ１と参照電位
Ｖｒｅｆが同相に変化した場合について説明する。
と参照電位Ｖｒｅｆに注目し、直流成分Ｖ１と参照電位
Ｖｒｅｆが同相に変化した場合について説明する。
【００２０】入力信号Ｖｉｎ１の直流成分Ｖ１と参照電
位Ｖｒｅｆが同相に変化した場合、差動増幅回路５０中
のＮチャネルＭＯＳトランジスタ４および５は、図１２
に示すＮチャネルＭＯＳトランジスタの静特性に従い、
またＰチャネルＭＯＳトランジスタ６および７は図１２
に示すＰチャネルＭＯＳトランジスタの動特性に従う。
よって、両特性の交点の値が差動増幅回路５０のノード
Ａ１から出力される出力信号ＶｏｕｔおよびノードＡ４
にかかるＰチャネルＭＯＳトランジスタのゲート電位と
なる。
位Ｖｒｅｆが同相に変化した場合、差動増幅回路５０中
のＮチャネルＭＯＳトランジスタ４および５は、図１２
に示すＮチャネルＭＯＳトランジスタの静特性に従い、
またＰチャネルＭＯＳトランジスタ６および７は図１２
に示すＰチャネルＭＯＳトランジスタの動特性に従う。
よって、両特性の交点の値が差動増幅回路５０のノード
Ａ１から出力される出力信号ＶｏｕｔおよびノードＡ４
にかかるＰチャネルＭＯＳトランジスタのゲート電位と
なる。
【００２１】直流成分Ｖ１と参照電位Ｖｒｅｆが同相で
上昇した場合、ＮチャネルＭＯＳトランジスタの静特性
が静特性１から２へ上昇する。よって出力信号Ｖｏｕｔ
およびＰチャネルＭＯＳトランジスタのゲート電位はＶ
１０からＶ２０へ下降する。
上昇した場合、ＮチャネルＭＯＳトランジスタの静特性
が静特性１から２へ上昇する。よって出力信号Ｖｏｕｔ
およびＰチャネルＭＯＳトランジスタのゲート電位はＶ
１０からＶ２０へ下降する。
【００２２】よって、定電流源として機能するＮチャネ
ルＭＯＳトランジスタ３が除かれている差動増幅回路５
０では入力される直流成分Ｖ１と参照電位Ｖｒｅｆが同
相に変化しても、その出力信号Ｖｏｕｔは変動すること
となる。
ルＭＯＳトランジスタ３が除かれている差動増幅回路５
０では入力される直流成分Ｖ１と参照電位Ｖｒｅｆが同
相に変化しても、その出力信号Ｖｏｕｔは変動すること
となる。
【００２３】ここで、入力信号Ｖｉｎ１の直流成分Ｖ１
の変動が信号φＢ１に与える影響について説明する。
の変動が信号φＢ１に与える影響について説明する。
【００２４】図１３〜図１５は入力バッファ回路１１の
差動増幅回路５０に入力される入力信号Ｖｉｎ１の直流
成分Ｖ１が変動した場合の出力信号Ｖｏｕｔ１および信
号φＢ１の変動を示す動作波形図である。
差動増幅回路５０に入力される入力信号Ｖｉｎ１の直流
成分Ｖ１が変動した場合の出力信号Ｖｏｕｔ１および信
号φＢ１の変動を示す動作波形図である。
【００２５】図１３に示すように差動増幅回路１に入力
される入力信号Ｖｉｎ１の直流成分Ｖ１および参照電位
Ｖｒｅｆが共にＶ２に上昇した場合、出力ノードＡ１か
らは図１４に示すように出力信号Ｖｏｕｔ２が出力され
る。出力信号Ｖｏｕｔ２の直流成分Ｖｔｈ２は、出力信
号Ｖｏｕｔ１の直流成分Ｖｔｈ１よりも小さい。
される入力信号Ｖｉｎ１の直流成分Ｖ１および参照電位
Ｖｒｅｆが共にＶ２に上昇した場合、出力ノードＡ１か
らは図１４に示すように出力信号Ｖｏｕｔ２が出力され
る。出力信号Ｖｏｕｔ２の直流成分Ｖｔｈ２は、出力信
号Ｖｏｕｔ１の直流成分Ｖｔｈ１よりも小さい。
【００２６】よって、出力信号Ｖｏｕｔ２のＬレベルが
立上がり、インバータ２のしきい値電圧Ｖｔｈ１と等し
くなる時刻ｔｂは出力信号Ｖｏｕｔ１のＬレベルが立上
がり、しきい値電圧Ｖｔｈ１と等しくなる時刻ｔａより
も遅くなる。
立上がり、インバータ２のしきい値電圧Ｖｔｈ１と等し
くなる時刻ｔｂは出力信号Ｖｏｕｔ１のＬレベルが立上
がり、しきい値電圧Ｖｔｈ１と等しくなる時刻ｔａより
も遅くなる。
【００２７】その結果、出力信号Ｖｏｕｔ２を受けたイ
ンバータ２から出力された信号φＢ２は図１５のように
なり、信号φＢ２のＨレベルからＬレベルへの立ち下が
り時刻ｔ２は、信号φＢ１のＨレベルからＬレベルへの
立ち下がり時刻ｔ１よりも遅くなる。
ンバータ２から出力された信号φＢ２は図１５のように
なり、信号φＢ２のＨレベルからＬレベルへの立ち下が
り時刻ｔ２は、信号φＢ１のＨレベルからＬレベルへの
立ち下がり時刻ｔ１よりも遅くなる。
【００２８】図１３に示す入力信号Ｖｉｎ１の直流成分
Ｖ１および参照電位ＶｒｅｆがともにＶ３に低下した場
合は、差動増幅回路１の出力ノードＡ１から図１４に示
すように出力信号Ｖｏｕｔ３が出力される。出力信号Ｖ
ｏｕｔ３の直流成分Ｖｔｈ３は、出力信号Ｖｏｕｔ１の
直流成分Ｖｔｈ１よりも大きい。
Ｖ１および参照電位ＶｒｅｆがともにＶ３に低下した場
合は、差動増幅回路１の出力ノードＡ１から図１４に示
すように出力信号Ｖｏｕｔ３が出力される。出力信号Ｖ
ｏｕｔ３の直流成分Ｖｔｈ３は、出力信号Ｖｏｕｔ１の
直流成分Ｖｔｈ１よりも大きい。
【００２９】よって、出力信号Ｖｏｕｔ３のＬレベルが
立上がり、インバータ２のしきい値電圧Ｖｔｈ１と等し
くなる時刻ｔｃは出力信号Ｖｏｕｔ１のＬレベルが立上
がり、しきい値電圧Ｖｔｈ１と等しくなる時刻ｔａより
も早くなる。
立上がり、インバータ２のしきい値電圧Ｖｔｈ１と等し
くなる時刻ｔｃは出力信号Ｖｏｕｔ１のＬレベルが立上
がり、しきい値電圧Ｖｔｈ１と等しくなる時刻ｔａより
も早くなる。
【００３０】その結果、出力信号Ｖｏｕｔ３を受けたイ
ンバータ２から出力された信号φＢ３は図１５のように
なり、信号φＢ３のＨレベルからＬレベルへの立ち下が
り時刻ｔ３は、信号φＢ１のＨレベルからＬレベルへの
立ち下がり時刻ｔ１よりも早くなる。
ンバータ２から出力された信号φＢ３は図１５のように
なり、信号φＢ３のＨレベルからＬレベルへの立ち下が
り時刻ｔ３は、信号φＢ１のＨレベルからＬレベルへの
立ち下がり時刻ｔ１よりも早くなる。
【００３１】以上の動作の結果、入力信号Ｖｉｎ１の直
流成分Ｖ１と参照電位Ｖｒｅｆが同相で変動すると、入
力バッファ回路１０の出力信号φＢ１のＨレベルからＬ
レベルへの立ち下がりおよびＬレベルからＨレベルへの
立上がりのタイミングがずれることとなり、入力バッフ
ァ回路１１が正しく機能しない。
流成分Ｖ１と参照電位Ｖｒｅｆが同相で変動すると、入
力バッファ回路１０の出力信号φＢ１のＨレベルからＬ
レベルへの立ち下がりおよびＬレベルからＨレベルへの
立上がりのタイミングがずれることとなり、入力バッフ
ァ回路１１が正しく機能しない。
【００３２】また、差動増幅回路から出力される出力信
号Ｖｏｕｔは、入力信号Ｖｉｎの振幅の変動の影響を受
ける。
号Ｖｏｕｔは、入力信号Ｖｉｎの振幅の変動の影響を受
ける。
【００３３】以下、入力信号Ｖｉｎ１の振幅の変動が信
号φＢ１に与える影響について説明する。
号φＢ１に与える影響について説明する。
【００３４】図１６は入力信号Ｖｉｎ１の振幅が変動し
た場合の動作波形図である。また、図１７は図１６の入
力信号Ｖｉｎの振幅の変動に対して出力される出力信号
Ｖｏｕｔの動作波形図である。
た場合の動作波形図である。また、図１７は図１６の入
力信号Ｖｉｎの振幅の変動に対して出力される出力信号
Ｖｏｕｔの動作波形図である。
【００３５】図１６を参照して、入力信号Ｖｉｎ１の直
流成分Ｖ１は変化せずに、その振幅のみ増大し、入力信
号Ｖｉｎ４となった場合、差動増幅回路５０から図１７
に示す出力信号Ｖｏｕｔ４が出力される。出力信号Ｖｏ
ｕｔ４は差動増幅回路１内のトランジスタの特性によ
り、その波形に歪みが生じ、その結果、出力信号Ｖｏｕ
ｔ４のＬレベルが立上がり、インバータ２のしきい値電
圧Ｖｔｈ１と等しくなる時刻と、出力信号Ｖｏｕｔ１の
Ｌレベルが立上がり、しきい値電圧Ｖｔｈ１と等しくな
る時刻とは、ずれが生じる。
流成分Ｖ１は変化せずに、その振幅のみ増大し、入力信
号Ｖｉｎ４となった場合、差動増幅回路５０から図１７
に示す出力信号Ｖｏｕｔ４が出力される。出力信号Ｖｏ
ｕｔ４は差動増幅回路１内のトランジスタの特性によ
り、その波形に歪みが生じ、その結果、出力信号Ｖｏｕ
ｔ４のＬレベルが立上がり、インバータ２のしきい値電
圧Ｖｔｈ１と等しくなる時刻と、出力信号Ｖｏｕｔ１の
Ｌレベルが立上がり、しきい値電圧Ｖｔｈ１と等しくな
る時刻とは、ずれが生じる。
【００３６】一方、入力信号Ｖｉｎ１の振幅のみ縮小
し、入力信号Ｖｉｎ５となった場合、差動増幅回路５０
から図１７に示す出力信号Ｖｏｕｔ５が出力される。振
幅が小さくなる場合は、トランジスタの特性によりその
信号がＬレベルからＨレベルに変更するタイミングはほ
ぼ変化しないことから、出力信号Ｖｏｕｔ５のＬレベル
が立上がり、インバータ２のしきい値電圧Ｖｔｈ１と等
しくなる時刻と、出力信号Ｖｏｕｔ１のＬレベルが立上
がり、しきい値電圧Ｖｔｈ１と等しくなる時刻とは、ほ
ぼ同じになる。
し、入力信号Ｖｉｎ５となった場合、差動増幅回路５０
から図１７に示す出力信号Ｖｏｕｔ５が出力される。振
幅が小さくなる場合は、トランジスタの特性によりその
信号がＬレベルからＨレベルに変更するタイミングはほ
ぼ変化しないことから、出力信号Ｖｏｕｔ５のＬレベル
が立上がり、インバータ２のしきい値電圧Ｖｔｈ１と等
しくなる時刻と、出力信号Ｖｏｕｔ１のＬレベルが立上
がり、しきい値電圧Ｖｔｈ１と等しくなる時刻とは、ほ
ぼ同じになる。
【００３７】以上のことから、差動増幅回路１に入力さ
れる入力信号Ｖｉｎの振幅が増大した場合についても、
インバータ２から出力される信号φＢのＨレベルからＬ
レベルへの立ち下がりおよびＬレベルからＨレベルへの
立上がりのタイミングがずれることとなり、入力バッフ
ァ回路１１が正しく機能しない。
れる入力信号Ｖｉｎの振幅が増大した場合についても、
インバータ２から出力される信号φＢのＨレベルからＬ
レベルへの立ち下がりおよびＬレベルからＨレベルへの
立上がりのタイミングがずれることとなり、入力バッフ
ァ回路１１が正しく機能しない。
【００３８】この発明の目的は、省電力化が可能であ
り、かつ、入力信号の直流成分および振幅の変動に対す
る出力信号の変動を抑制する入力バッファ回路を提供す
ることである。
り、かつ、入力信号の直流成分および振幅の変動に対す
る出力信号の変動を抑制する入力バッファ回路を提供す
ることである。
【００３９】
【課題を解決するための手段】この発明による入力バッ
ファ回路は、第１の差動入力ノードに入力される入力信
号の電位を第２の差動入力ノードに入力される参照電位
と比較して出力ノードから出力信号を出力する差動増幅
回路と、インバータと、差動増幅回路の出力ノードから
出力された出力信号の直流成分の電位レベルをインバー
タの理論しきい値に近づけて出力信号をインバータに出
力する結合回路とを含む。
ファ回路は、第１の差動入力ノードに入力される入力信
号の電位を第２の差動入力ノードに入力される参照電位
と比較して出力ノードから出力信号を出力する差動増幅
回路と、インバータと、差動増幅回路の出力ノードから
出力された出力信号の直流成分の電位レベルをインバー
タの理論しきい値に近づけて出力信号をインバータに出
力する結合回路とを含む。
【００４０】これにより、入力信号の直流成分の変動に
対して出力信号の変動を抑制することが可能となる。
対して出力信号の変動を抑制することが可能となる。
【００４１】好ましくは、上記結合回路はさらに、差動
増幅回路の出力ノードから出力された出力信号の振幅を
小さくして出力信号を前記インバータに出力する。
増幅回路の出力ノードから出力された出力信号の振幅を
小さくして出力信号を前記インバータに出力する。
【００４２】これにより、入力信号の振幅の増大に対し
て出力信号の変動を抑制することが可能となる。
て出力信号の変動を抑制することが可能となる。
【００４３】さらに好ましくは、上記結合回路は、基準
電位を発生して差動増幅回路の出力ノードに供給する基
準電位発生手段を含む。
電位を発生して差動増幅回路の出力ノードに供給する基
準電位発生手段を含む。
【００４４】さらに好ましくは、基準電位発生手段は、
差動増幅回路の出力ノードおよび電源ノードの間に接続
される第１のトランジスタと、差動増幅回路の出力ノー
ドおよび接地ノードの間に接続される第２のトランジス
タとを含む。
差動増幅回路の出力ノードおよび電源ノードの間に接続
される第１のトランジスタと、差動増幅回路の出力ノー
ドおよび接地ノードの間に接続される第２のトランジス
タとを含む。
【００４５】さらに好ましくは、上記第１および第２の
トランジスタのゲートにはほぼ等しい電位が供給され
る。
トランジスタのゲートにはほぼ等しい電位が供給され
る。
【００４６】これにより、入力バッファ回路は、入力信
号の直流成分および振幅の変動に依存しない。
号の直流成分および振幅の変動に依存しない。
【００４７】さらに好ましくは、上記第１および第２の
トランジスタのゲートは差動増幅回路の出力ノードに接
続される。
トランジスタのゲートは差動増幅回路の出力ノードに接
続される。
【００４８】これにより、入力バッファ回路は、入力信
号の直流成分および振幅の変動にダイナミックに対応出
来る。
号の直流成分および振幅の変動にダイナミックに対応出
来る。
【００４９】この発明による入力バッファ回路は、入力
信号の直流成分の電位レベルを所定の電位レベルに近づ
けて入力信号を出力する第１の結合回路と、参照電位の
直流成分の電位レベルを所定の電位レベルに近づけて参
照電位を出力する第２の結合回路と、第１の結合回路か
ら出力されて第１の差動入力ノードに入力される入力信
号の電位を第２の結合回路から出力されて第２の差動入
力ノードに入力される参照電位と比較して出力ノードか
ら出力信号を出力する差動増幅回路とを含む。
信号の直流成分の電位レベルを所定の電位レベルに近づ
けて入力信号を出力する第１の結合回路と、参照電位の
直流成分の電位レベルを所定の電位レベルに近づけて参
照電位を出力する第２の結合回路と、第１の結合回路か
ら出力されて第１の差動入力ノードに入力される入力信
号の電位を第２の結合回路から出力されて第２の差動入
力ノードに入力される参照電位と比較して出力ノードか
ら出力信号を出力する差動増幅回路とを含む。
【００５０】これにより、入力信号の直流成分および参
照電位の変動に対して出力信号の変動を抑制することが
可能となる。
照電位の変動に対して出力信号の変動を抑制することが
可能となる。
【００５１】好ましくは、第１の結合回路はさらに、入
力信号の振幅を小さくして入力信号を差動増幅回路の第
１の差動入力ノードに出力し、第２の結合回路はさら
に、参照電位の振幅を小さくして参照電位を差動増幅回
路の第２の差動入力ノードに出力する。
力信号の振幅を小さくして入力信号を差動増幅回路の第
１の差動入力ノードに出力し、第２の結合回路はさら
に、参照電位の振幅を小さくして参照電位を差動増幅回
路の第２の差動入力ノードに出力する。
【００５２】これにより、入力信号の振幅の増大に対し
て出力信号の変動を抑制することが可能となる。
て出力信号の変動を抑制することが可能となる。
【００５３】さらに好ましくは、入力バッファ回路は、
入力信号を増幅して第１の結合回路に出力する第１の反
転増幅回路と、参照電位を増幅して第２の結合回路に出
力する第２の反転増幅回路とを含む。
入力信号を増幅して第１の結合回路に出力する第１の反
転増幅回路と、参照電位を増幅して第２の結合回路に出
力する第２の反転増幅回路とを含む。
【００５４】これにより、入力バッファ回路内の差動増
幅回路の動作速度を速くすることが可能となる。
幅回路の動作速度を速くすることが可能となる。
【００５５】さらに好ましくは、第１の結合回路は、第
１の基準電位を発生して差動増幅回路の第１の差動入力
ノードに供給する第１の基準電位発生手段を含み、第２
の結合回路は、第２の基準電位を発生して差動増幅回路
の第２の差動入力ノードに供給する第２の基準電位発生
手段を含む。
１の基準電位を発生して差動増幅回路の第１の差動入力
ノードに供給する第１の基準電位発生手段を含み、第２
の結合回路は、第２の基準電位を発生して差動増幅回路
の第２の差動入力ノードに供給する第２の基準電位発生
手段を含む。
【００５６】さらに好ましくは、第１の基準電位発生手
段は、差動増幅回路の第１の差動入力ノードおよび電源
ノードの間に接続される第１のトランジスタと、差動増
幅回路の第１の差動入力ノードおよび接地ノードの間に
接続される第２のトランジスタとを含み、第２の基準電
位発生手段は、差動増幅回路の第２の差動入力ノードお
よび電源ノードの間に接続される第３のトランジスタ
と、差動増幅回路の第２の差動入力ノードおよび接地ノ
ードの間に接続される第４のトランジスタとを含む。
段は、差動増幅回路の第１の差動入力ノードおよび電源
ノードの間に接続される第１のトランジスタと、差動増
幅回路の第１の差動入力ノードおよび接地ノードの間に
接続される第２のトランジスタとを含み、第２の基準電
位発生手段は、差動増幅回路の第２の差動入力ノードお
よび電源ノードの間に接続される第３のトランジスタ
と、差動増幅回路の第２の差動入力ノードおよび接地ノ
ードの間に接続される第４のトランジスタとを含む。
【００５７】さらに好ましくは、上記第１〜第４のトラ
ンジスタのゲートにはほぼ等しい電位が供給される。
ンジスタのゲートにはほぼ等しい電位が供給される。
【００５８】これにより、入力バッファ回路は、入力信
号の直流成分および振幅の変動に依存しない。
号の直流成分および振幅の変動に依存しない。
【００５９】さらに好ましくは、上記第１および第２の
トランジスタのゲートは差動増幅回路の第１の差動入力
ノードに接続され、第３および第４のトランジスタのゲ
ートは差動増幅回路の第２の差動入力ノードに接続され
る。
トランジスタのゲートは差動増幅回路の第１の差動入力
ノードに接続され、第３および第４のトランジスタのゲ
ートは差動増幅回路の第２の差動入力ノードに接続され
る。
【００６０】これにより、入力バッファ回路は、入力信
号の直流成分および振幅の変動にダイナミックに対応出
来る。
号の直流成分および振幅の変動にダイナミックに対応出
来る。
【００６１】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお図中同一または相当
部分には同一符号を付してその説明は繰返さない。
面を参照して詳しく説明する。なお図中同一または相当
部分には同一符号を付してその説明は繰返さない。
【００６２】[実施の形態１]図１はこの発明の実施の形
態による入力バッファ回路を含む半導体記憶装置の全体
構成を示す概略ブロック図である。
態による入力バッファ回路を含む半導体記憶装置の全体
構成を示す概略ブロック図である。
【００６３】図１を参照して、半導体記憶装置１００
は、クロック発生回路１８と、行および列アドレスバッ
ファ１２と、行デコーダ１３と、列デコーダ１４と、メ
モリセルアレイ１５と、センスアンプ＋入出力制御回路
１６と、入力バッファ回路１０１と、出力バッファ１７
とを含む。
は、クロック発生回路１８と、行および列アドレスバッ
ファ１２と、行デコーダ１３と、列デコーダ１４と、メ
モリセルアレイ１５と、センスアンプ＋入出力制御回路
１６と、入力バッファ回路１０１と、出力バッファ１７
とを含む。
【００６４】クロック発生回路１８は、外部制御信号／
ＲＡＳおよび／ＣＡＳに従って所定の動作モードを選択
し、半導体記憶装置１００全体を制御する。
ＲＡＳおよび／ＣＡＳに従って所定の動作モードを選択
し、半導体記憶装置１００全体を制御する。
【００６５】行および列アドレスバッファ１２は、外部
アドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数で
ある）に従って行アドレス信号ＲＡ０〜ＲＡｉおよび列
アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した行アド
レス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜
ＣＡｉをそれぞれ行デコーダ１３および列デコーダ１４
に与える。
アドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数で
ある）に従って行アドレス信号ＲＡ０〜ＲＡｉおよび列
アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した行アド
レス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜
ＣＡｉをそれぞれ行デコーダ１３および列デコーダ１４
に与える。
【００６６】メモリセルアレイ１５は、それぞれが１ビ
ットのデータを記憶する複数のメモリセルを含む。各メ
モリセルは、行アドレスおよび列アドレスによって決定
される所定のアドレスに配置される。
ットのデータを記憶する複数のメモリセルを含む。各メ
モリセルは、行アドレスおよび列アドレスによって決定
される所定のアドレスに配置される。
【００６７】行デコーダ１３は、行および列アドレスバ
ッファ１２から与えられた行アドレス信号ＲＡ０〜ＲＡ
ｉに従って、メモリセルアレイ１５の行アドレスを指定
する。列デコーダ１４は、行および列アドレスバッファ
１２から与えられた列アドレス信号ＣＡ０〜ＣＡｉに従
って、メモリセルアレイ１５の列アドレスを指定する。
ッファ１２から与えられた行アドレス信号ＲＡ０〜ＲＡ
ｉに従って、メモリセルアレイ１５の行アドレスを指定
する。列デコーダ１４は、行および列アドレスバッファ
１２から与えられた列アドレス信号ＣＡ０〜ＣＡｉに従
って、メモリセルアレイ１５の列アドレスを指定する。
【００６８】センスアンプ＋入出力制御回路１６は、行
デコーダ１３および列デコーダ１４によって指定された
アドレスのメモリセルをデータ入出力線対ＩＯＰの一方
端に接続する。データ入出力線対ＩＯＰの他方端は、入
力バッファ回路１０１および出力バッファ１７に接続さ
れる。
デコーダ１３および列デコーダ１４によって指定された
アドレスのメモリセルをデータ入出力線対ＩＯＰの一方
端に接続する。データ入出力線対ＩＯＰの他方端は、入
力バッファ回路１０１および出力バッファ１７に接続さ
れる。
【００６９】入力バッファ回路１０１は、書込モード時
に、外部制御信号／Ｗに応答して、外部から入力された
データＤ０〜Ｄｊ（ただし、ｊは０以上の整数である）
をデータ入出力線ＩＯＰを介して選択されたメモリセル
に与える。
に、外部制御信号／Ｗに応答して、外部から入力された
データＤ０〜Ｄｊ（ただし、ｊは０以上の整数である）
をデータ入出力線ＩＯＰを介して選択されたメモリセル
に与える。
【００７０】出力バッファ１７は、読出モード時に、外
部制御信号／ＯＥに応答して、選択されたメモリセルか
らの読出データを外部に出力する。
部制御信号／ＯＥに応答して、選択されたメモリセルか
らの読出データを外部に出力する。
【００７１】図２は図１中に示した入力バッファ回路１
０１の回路図である。図２を参照して、入力バッファ回
路１０１は、差動増幅回路５０と制御回路２００とを含
む。制御回路２００はインバータ２と結合回路３０とを
含む。
０１の回路図である。図２を参照して、入力バッファ回
路１０１は、差動増幅回路５０と制御回路２００とを含
む。制御回路２００はインバータ２と結合回路３０とを
含む。
【００７２】差動増幅回路５０とインバータ２の回路構
成については図１１に示した入力バッファ回路１０にお
ける回路構成と同じであるため、その説明は繰返さな
い。
成については図１１に示した入力バッファ回路１０にお
ける回路構成と同じであるため、その説明は繰返さな
い。
【００７３】結合回路３０は、電源ノードＶＣＣと接地
ノード５００との間に直列に接続されるＰチャネルＭＯ
Ｓトランジスタ３１およびＮチャネルＭＯＳトランジス
タ３２を含む。ＰチャネルＭＯＳトランジスタ３１およ
びＮチャネルＭＯＳトランジスタ３２のゲートはともに
差動増幅回路１内のＮチャネルＭＯＳトランジスタ６お
よび７のゲートに接続される。また、ＰチャネルＭＯＳ
トランジスタ３１とＮチャネルＭＯＳトランジスタ３２
との接合点である出力ノードＡ３は差動増幅回路１の出
力ノードＡ１と接続される。出力ノードＡ３はインバー
タ２内のＰチャネルＭＯＳトランジスタ８およびＮチャ
ネルＭＯＳトランジスタ９のゲートに接続される。
ノード５００との間に直列に接続されるＰチャネルＭＯ
Ｓトランジスタ３１およびＮチャネルＭＯＳトランジス
タ３２を含む。ＰチャネルＭＯＳトランジスタ３１およ
びＮチャネルＭＯＳトランジスタ３２のゲートはともに
差動増幅回路１内のＮチャネルＭＯＳトランジスタ６お
よび７のゲートに接続される。また、ＰチャネルＭＯＳ
トランジスタ３１とＮチャネルＭＯＳトランジスタ３２
との接合点である出力ノードＡ３は差動増幅回路１の出
力ノードＡ１と接続される。出力ノードＡ３はインバー
タ２内のＰチャネルＭＯＳトランジスタ８およびＮチャ
ネルＭＯＳトランジスタ９のゲートに接続される。
【００７４】なお結合回路３０のしきい値電圧はインバ
ータ２のしきい値電圧と等しく設定する。
ータ２のしきい値電圧と等しく設定する。
【００７５】以上のような回路構成を有する入力バッフ
ァ回路１０１において、はじめに、入力信号Ｖｉｎの直
流成分および参照電位Ｖｒｅｆを同相で変動させた場合
の結合回路３０の動作について説明する。
ァ回路１０１において、はじめに、入力信号Ｖｉｎの直
流成分および参照電位Ｖｒｅｆを同相で変動させた場合
の結合回路３０の動作について説明する。
【００７６】図１３に示すように、差動増幅回路５０に
入力される入力信号Ｖｉｎ１の直流成分Ｖ１および参照
電位ＶｒｅｆをＶ２へ上昇した結果、入力信号Ｖｉｎ２
がＮチャネルＭＯＳトランジスタ５のゲートに入力さ
れ、入力信号Ｖｉｎ２の直流成分Ｖ２と同相の参照電位
Ｖｒｅｆが差動増幅回路５０に入力された場合、出力ノ
ードＡ１からはその直流成分が結合回路３０およびイン
バータ２のしきい値Ｖｔｈ１より低い電位Ｖｔｈ２とな
る出力信号Ｖｏｕｔ２が出力される。
入力される入力信号Ｖｉｎ１の直流成分Ｖ１および参照
電位ＶｒｅｆをＶ２へ上昇した結果、入力信号Ｖｉｎ２
がＮチャネルＭＯＳトランジスタ５のゲートに入力さ
れ、入力信号Ｖｉｎ２の直流成分Ｖ２と同相の参照電位
Ｖｒｅｆが差動増幅回路５０に入力された場合、出力ノ
ードＡ１からはその直流成分が結合回路３０およびイン
バータ２のしきい値Ｖｔｈ１より低い電位Ｖｔｈ２とな
る出力信号Ｖｏｕｔ２が出力される。
【００７７】ここで結合回路３０内のＰチャネルＭＯＳ
トランジスタ３１およびＮチャネルＭＯＳトランジスタ
３２の各ゲートには、差動増幅回路１内においてカレン
トミラーを形成しているＮチャネルＭＯＳトランジスタ
６および７の共通ゲート電位が供給される。共通ゲート
電位は定電位であるため、結合回路３０の出力ノードＡ
３には常にインバータ２と等しいしきい値電圧Ｖｔｈ１
がかかる。
トランジスタ３１およびＮチャネルＭＯＳトランジスタ
３２の各ゲートには、差動増幅回路１内においてカレン
トミラーを形成しているＮチャネルＭＯＳトランジスタ
６および７の共通ゲート電位が供給される。共通ゲート
電位は定電位であるため、結合回路３０の出力ノードＡ
３には常にインバータ２と等しいしきい値電圧Ｖｔｈ１
がかかる。
【００７８】したがって、差動増幅回路５０から出力さ
れた出力信号Ｖｏｕｔ２が結合回路３０の出力ノードＡ
３を通過するとき、出力信号Ｖｏｕｔ２の直流成分Ｖｔ
ｈ２はしきい値電圧Ｖｔｈ１に等しくなるように上昇す
る。その結果、結合回路３０から出力された信号φＣ２
の直流成分は、図３に示すように、入力信号Ｖｉｎ１が
差動増幅回路５０に入力された結果結合回路３０から出
力された信号φＣ１の直流成分Ｖｔｈ１とほぼ等しくな
る。
れた出力信号Ｖｏｕｔ２が結合回路３０の出力ノードＡ
３を通過するとき、出力信号Ｖｏｕｔ２の直流成分Ｖｔ
ｈ２はしきい値電圧Ｖｔｈ１に等しくなるように上昇す
る。その結果、結合回路３０から出力された信号φＣ２
の直流成分は、図３に示すように、入力信号Ｖｉｎ１が
差動増幅回路５０に入力された結果結合回路３０から出
力された信号φＣ１の直流成分Ｖｔｈ１とほぼ等しくな
る。
【００７９】その結果、図４に示すように入力バッファ
回路１０１が差動増幅回路１に入力信号Ｖｉｎ２を受け
てインバータ２から出力する信号φＢ２は入力バッファ
回路１０１が差動増幅回路１に入力信号Ｖｉｎ１を受け
てインバータ２から出力する信号φＢ１と比較して、Ｈ
レベルからＬレベルへの立ち下がりタイミングおよびＬ
レベルからＨレベルへの立上がりタイミングのずれがな
くなる。
回路１０１が差動増幅回路１に入力信号Ｖｉｎ２を受け
てインバータ２から出力する信号φＢ２は入力バッファ
回路１０１が差動増幅回路１に入力信号Ｖｉｎ１を受け
てインバータ２から出力する信号φＢ１と比較して、Ｈ
レベルからＬレベルへの立ち下がりタイミングおよびＬ
レベルからＨレベルへの立上がりタイミングのずれがな
くなる。
【００８０】差動増幅回路１にその直流成分がＶ１より
も低いＶ３である入力信号Ｖｉｎ３が入力され、その結
果出力ノードから出力信号Ｖｏｕｔ３が出力された場合
についても出力信号Ｖｏｕｔ２の場合と同様に、結合回
路３０通過後の信号φＣ３の直流成分は信号φＣ１の直
流成分の電位Ｖｔｈ１と等しくなる。
も低いＶ３である入力信号Ｖｉｎ３が入力され、その結
果出力ノードから出力信号Ｖｏｕｔ３が出力された場合
についても出力信号Ｖｏｕｔ２の場合と同様に、結合回
路３０通過後の信号φＣ３の直流成分は信号φＣ１の直
流成分の電位Ｖｔｈ１と等しくなる。
【００８１】よって、図４に示すように入力バッファ回
路１０１が差動増幅回路１に入力信号Ｖｉｎ３を受けて
インバータ２から出力する信号φＢ３は入力バッファ回
路１０１が差動増幅回路１に入力信号Ｖｉｎ１を受けて
インバータ２から出力する信号φＢ１と比較して、Ｈレ
ベルからＬレベルへの立ち下がりタイミングおよびＬレ
ベルからＨレベルへの立上がりタイミングのずれがなく
なる。
路１０１が差動増幅回路１に入力信号Ｖｉｎ３を受けて
インバータ２から出力する信号φＢ３は入力バッファ回
路１０１が差動増幅回路１に入力信号Ｖｉｎ１を受けて
インバータ２から出力する信号φＢ１と比較して、Ｈレ
ベルからＬレベルへの立ち下がりタイミングおよびＬレ
ベルからＨレベルへの立上がりタイミングのずれがなく
なる。
【００８２】次に、図２に示した入力バッファ回路１０
１において、入力信号Ｖｉｎの振幅を変動させた場合の
結合回路３０の動作について説明する。
１において、入力信号Ｖｉｎの振幅を変動させた場合の
結合回路３０の動作について説明する。
【００８３】図１６に示したように、差動増幅回路５０
に入力信号Ｖｉｎ１の振幅を増幅した入力信号Ｖｉｎ４
が入力された場合、差動増幅回路５０の出力ノードＡ１
からは図１７に示すように動作波形の歪んだ出力信号Ｖ
ｏｕｔ４が出力される。
に入力信号Ｖｉｎ１の振幅を増幅した入力信号Ｖｉｎ４
が入力された場合、差動増幅回路５０の出力ノードＡ１
からは図１７に示すように動作波形の歪んだ出力信号Ｖ
ｏｕｔ４が出力される。
【００８４】ここで結合回路３０内のＰチャネルＭＯＳ
トランジスタ３１およびＮチャネルＭＯＳトランジスタ
３２の各ゲートには、差動増幅回路１内においてカレン
トミラーを形成しているＮチャネルＭＯＳトランジスタ
６および７の共通ゲート電位が供給される。共通ゲート
電位は定電位であるため、結合回路３０の出力ノードＡ
３には常に電位Ｖｔｈ１がかかる。
トランジスタ３１およびＮチャネルＭＯＳトランジスタ
３２の各ゲートには、差動増幅回路１内においてカレン
トミラーを形成しているＮチャネルＭＯＳトランジスタ
６および７の共通ゲート電位が供給される。共通ゲート
電位は定電位であるため、結合回路３０の出力ノードＡ
３には常に電位Ｖｔｈ１がかかる。
【００８５】よって、出力信号Ｖｏｕｔ４が結合回路３
０の出力ノードＡ３を通過するときの出力信号Ｖｏｕｔ
４の振幅はしきい値電圧Ｖｔｈ１に近づくように縮小す
る。
０の出力ノードＡ３を通過するときの出力信号Ｖｏｕｔ
４の振幅はしきい値電圧Ｖｔｈ１に近づくように縮小す
る。
【００８６】差動増幅回路５０に入力される入力信号Ｖ
ｉｎ１の振幅を縮小した入力信号Ｖｉｎ５が入力され、
出力信号Ｖｏｕｔ５が出力された場合についても同様
に、出力信号Ｖｏｕｔ５が結合回路３０の出力ノードＡ
３を通過するときの出力信号Ｖｏｕｔ５の振幅はしきい
値電圧Ｖｔｈ１に近づくように縮小する。
ｉｎ１の振幅を縮小した入力信号Ｖｉｎ５が入力され、
出力信号Ｖｏｕｔ５が出力された場合についても同様
に、出力信号Ｖｏｕｔ５が結合回路３０の出力ノードＡ
３を通過するときの出力信号Ｖｏｕｔ５の振幅はしきい
値電圧Ｖｔｈ１に近づくように縮小する。
【００８７】インバータは、そのトランジスタ特性によ
り、入力される信号の振幅の変動が小さい程、信号のＨ
レベルからＬレベルへの立ち下がり、ＬレベルからＨレ
ベルへの立上がりタイミングのずれが小さくなる。
り、入力される信号の振幅の変動が小さい程、信号のＨ
レベルからＬレベルへの立ち下がり、ＬレベルからＨレ
ベルへの立上がりタイミングのずれが小さくなる。
【００８８】よって、インバータ２から出力される信号
φＢは、入力信号Ｖｉｎ１の振幅の変動の影響を受けな
い。
φＢは、入力信号Ｖｉｎ１の振幅の変動の影響を受けな
い。
【００８９】以上の動作により、差動増幅回路１に入力
される入力信号Ｖｉｎの直流成分および振幅が変動した
場合でも、出力信号Ｖｏｕｔが結合回路３０に入力され
ると、その直流成分はしきい値Ｖｔｈにほぼ等しくな
り、振幅も小さくされた信号φＣとして出力される。
される入力信号Ｖｉｎの直流成分および振幅が変動した
場合でも、出力信号Ｖｏｕｔが結合回路３０に入力され
ると、その直流成分はしきい値Ｖｔｈにほぼ等しくな
り、振幅も小さくされた信号φＣとして出力される。
【００９０】よって、入力信号Ｖｉｎの直流成分および
振幅が変動した場合でも、インバータ２から出力する信
号φＢはその影響を受けず、ＨレベルからＬレベルへの
立ち下がりタイミングおよびＬレベルからＨレベルへの
立上がりタイミングのずれは抑制される。
振幅が変動した場合でも、インバータ２から出力する信
号φＢはその影響を受けず、ＨレベルからＬレベルへの
立ち下がりタイミングおよびＬレベルからＨレベルへの
立上がりタイミングのずれは抑制される。
【００９１】[実施の形態２]以上、この発明の実施の形
態を説明したが、この発明は上述した実施の形態に制限
されることなく、その他の形態でも実施することができ
る。
態を説明したが、この発明は上述した実施の形態に制限
されることなく、その他の形態でも実施することができ
る。
【００９２】図５はこの発明の実施の形態２による入力
バッファ回路の回路図である。図５を参照して、入力バ
ッファ回路１０２は差動増幅回路１と制御回路２１０と
を含む。制御回路２１０はインバータ２と結合回路４０
とを含む。
バッファ回路の回路図である。図５を参照して、入力バ
ッファ回路１０２は差動増幅回路１と制御回路２１０と
を含む。制御回路２１０はインバータ２と結合回路４０
とを含む。
【００９３】差動増幅回路５０およびインバータ２の回
路構成は図１１に示した回路構成と同じであるため、そ
の説明は繰返さない。
路構成は図１１に示した回路構成と同じであるため、そ
の説明は繰返さない。
【００９４】結合回路４０は電源ノードＶＣＣと接地ノ
ード５００との間に直列に接続されるＰチャネルＭＯＳ
トランジスタ４１およびＮチャネルＭＯＳトランジスタ
４２を含む。ＰチャネルＭＯＳトランジスタ４１および
ＮチャネルＭＯＳトランジスタ４２のゲートはともに差
動増幅回路１出力ノードＡ１に接続される。また、Ｐチ
ャネルＭＯＳトランジスタ４１とＮチャネルＭＯＳトラ
ンジスタ４２との接合点である出力ノードＡ４も差動増
幅回路１の出力ノードＡ１と接続される。出力ノードＡ
４はさらにインバータ２内のＰチャネルＭＯＳトランジ
スタ８およびＮチャネルＭＯＳトランジスタ９のゲート
に接続される。
ード５００との間に直列に接続されるＰチャネルＭＯＳ
トランジスタ４１およびＮチャネルＭＯＳトランジスタ
４２を含む。ＰチャネルＭＯＳトランジスタ４１および
ＮチャネルＭＯＳトランジスタ４２のゲートはともに差
動増幅回路１出力ノードＡ１に接続される。また、Ｐチ
ャネルＭＯＳトランジスタ４１とＮチャネルＭＯＳトラ
ンジスタ４２との接合点である出力ノードＡ４も差動増
幅回路１の出力ノードＡ１と接続される。出力ノードＡ
４はさらにインバータ２内のＰチャネルＭＯＳトランジ
スタ８およびＮチャネルＭＯＳトランジスタ９のゲート
に接続される。
【００９５】なお結合回路４０のしきい値はインバータ
２のしきい値Ｖｔｈ１と等しく設定する。
２のしきい値Ｖｔｈ１と等しく設定する。
【００９６】以上のような回路構成を有する入力バッフ
ァ回路１０２において、はじめに、入力信号Ｖｉｎの直
流成分および参照電位Ｖｒｅｆを同相で変動させた場合
の結合回路４０の動作について説明する。
ァ回路１０２において、はじめに、入力信号Ｖｉｎの直
流成分および参照電位Ｖｒｅｆを同相で変動させた場合
の結合回路４０の動作について説明する。
【００９７】差動増幅回路５０に入力される入力信号Ｖ
ｉｎ１の直流成分Ｖ１および参照電位Ｖｒｅｆを図１３
に示すようにＶ２へ上昇した結果、出力信号Ｖｏｕｔ２
が出力される。
ｉｎ１の直流成分Ｖ１および参照電位Ｖｒｅｆを図１３
に示すようにＶ２へ上昇した結果、出力信号Ｖｏｕｔ２
が出力される。
【００９８】ここで結合回路４０内のＰチャネルＭＯＳ
トランジスタ３１およびＮチャネルＭＯＳトランジスタ
３２の各ゲートには、出力信号Ｖｏｕｔ２が供給され
る。その結果、ＰチャネルＭＯＳトランジスタ４１がオ
ンとなり、ＮチャネルＭＯＳトランジスタ４２がオフと
なる。よって、出力信号Ｖｏｕｔ２の直流成分がその電
位レベルをしきい値Ｖｔｈ１とするまで出力ノードＡ４
には電源ノードＶＣＣから電位が供給され、その結果、
出力ノードＡ４の電位は低下する。
トランジスタ３１およびＮチャネルＭＯＳトランジスタ
３２の各ゲートには、出力信号Ｖｏｕｔ２が供給され
る。その結果、ＰチャネルＭＯＳトランジスタ４１がオ
ンとなり、ＮチャネルＭＯＳトランジスタ４２がオフと
なる。よって、出力信号Ｖｏｕｔ２の直流成分がその電
位レベルをしきい値Ｖｔｈ１とするまで出力ノードＡ４
には電源ノードＶＣＣから電位が供給され、その結果、
出力ノードＡ４の電位は低下する。
【００９９】一方、差動増幅回路５０に入力される入力
信号Ｖｉｎ１の直流成分Ｖ１および参照電位Ｖｒｅｆを
図１３に示すようにＶ３へ下降し、出力信号Ｖｏｕｔ３
が出力された場合は、結合回路４０内のＰチャネルＭＯ
Ｓトランジスタ４１がオフとなり、ＮチャネルＭＯＳト
ランジスタ４２がオンとなる。よって、出力信号Ｖｏｕ
ｔ３の電位レベルがしきい値Ｖｔｈ１となるまで出力ノ
ードＡ４の電位は低下する。
信号Ｖｉｎ１の直流成分Ｖ１および参照電位Ｖｒｅｆを
図１３に示すようにＶ３へ下降し、出力信号Ｖｏｕｔ３
が出力された場合は、結合回路４０内のＰチャネルＭＯ
Ｓトランジスタ４１がオフとなり、ＮチャネルＭＯＳト
ランジスタ４２がオンとなる。よって、出力信号Ｖｏｕ
ｔ３の電位レベルがしきい値Ｖｔｈ１となるまで出力ノ
ードＡ４の電位は低下する。
【０１００】その結果、入力信号Ｖｉｎ１の直流成分Ｖ
１および参照電位Ｖｒｅｆが変動した場合でも、結合回
路４０から出力される信号φＤの直流成分はインバータ
２のしきい値電圧Ｖｔｈ１とほぼ同じとなる。よって、
入力バッファ回路１０２が差動増幅回路５０に入力信号
Ｖｉｎ２を受けてインバータ２から出力する信号φＢ２
および、入力バッファ回路１０２が差動増幅回路５０に
入力信号Ｖｉｎ３を受けてインバータ２から出力する信
号φＢ３は、入力バッファ回路１０１が差動増幅回路１
に入力信号Ｖｉｎ１を受けてインバータ２から出力する
信号φＢ１と比較して、ＨレベルからＬレベルへの立ち
下がりタイミングおよびＬレベルからＨレベルへの立上
がりタイミングのずれがなくなる。
１および参照電位Ｖｒｅｆが変動した場合でも、結合回
路４０から出力される信号φＤの直流成分はインバータ
２のしきい値電圧Ｖｔｈ１とほぼ同じとなる。よって、
入力バッファ回路１０２が差動増幅回路５０に入力信号
Ｖｉｎ２を受けてインバータ２から出力する信号φＢ２
および、入力バッファ回路１０２が差動増幅回路５０に
入力信号Ｖｉｎ３を受けてインバータ２から出力する信
号φＢ３は、入力バッファ回路１０１が差動増幅回路１
に入力信号Ｖｉｎ１を受けてインバータ２から出力する
信号φＢ１と比較して、ＨレベルからＬレベルへの立ち
下がりタイミングおよびＬレベルからＨレベルへの立上
がりタイミングのずれがなくなる。
【０１０１】次に、図５に示した入力バッファ回路１０
２において、入力信号Ｖｉｎの振幅を変動させた場合の
結合回路４０の動作について説明する。
２において、入力信号Ｖｉｎの振幅を変動させた場合の
結合回路４０の動作について説明する。
【０１０２】差動増幅回路１に入力される入力信号Ｖｉ
ｎ１の振幅を増幅した入力信号Ｖｉｎ４が入力された結
果、出力信号Ｖｏｕｔ４が出力された場合、出力信号Ｖ
ｏｕｔ４の振幅がＨレベルのときは、結合回路４０内の
ＰチャネルＭＯＳトランジスタ４１がオフとなり、Ｎチ
ャネルＭＯＳトランジスタ４２がオンとなる。よって、
出力信号Ｖｏｕｔ４がその電位レベルをしきい値Ｖｔｈ
１とするまで出力ノードＡ４の電位は低下する。一方、
出力信号Ｖｏｕｔ４の振幅がＬレベルのときは、Ｐチャ
ネルＭＯＳトランジスタ４１がオンとなり、Ｎチャネル
ＭＯＳトランジスタ４２がオフとなる。よって、出力信
号Ｖｏｕｔ４がその電位レベルをしきい値Ｖｔｈ１とす
るまで出力ノードＡ４の電位は上昇する。
ｎ１の振幅を増幅した入力信号Ｖｉｎ４が入力された結
果、出力信号Ｖｏｕｔ４が出力された場合、出力信号Ｖ
ｏｕｔ４の振幅がＨレベルのときは、結合回路４０内の
ＰチャネルＭＯＳトランジスタ４１がオフとなり、Ｎチ
ャネルＭＯＳトランジスタ４２がオンとなる。よって、
出力信号Ｖｏｕｔ４がその電位レベルをしきい値Ｖｔｈ
１とするまで出力ノードＡ４の電位は低下する。一方、
出力信号Ｖｏｕｔ４の振幅がＬレベルのときは、Ｐチャ
ネルＭＯＳトランジスタ４１がオンとなり、Ｎチャネル
ＭＯＳトランジスタ４２がオフとなる。よって、出力信
号Ｖｏｕｔ４がその電位レベルをしきい値Ｖｔｈ１とす
るまで出力ノードＡ４の電位は上昇する。
【０１０３】よって、出力信号Ｖｏｕｔ４を受けた結合
回路４０が出力ノードＡ４から出力する信号φＤの振幅
は出力信号Ｖｏｕｔ４の振幅と比較して、しきい値電圧
Ｖｔｈ１に近づく。
回路４０が出力ノードＡ４から出力する信号φＤの振幅
は出力信号Ｖｏｕｔ４の振幅と比較して、しきい値電圧
Ｖｔｈ１に近づく。
【０１０４】差動増幅回路５０に入力される入力信号Ｖ
ｉｎ１の振幅を縮小した入力信号Ｖｉｎ５が入力され、
出力信号Ｖｏｕｔ５が出力された場合についても同様
に、出力信号Ｖｏｕｔ５を受けた結合回路４０が出力ノ
ードＡ４から出力する信号φＤの振幅はしきい値電圧Ｖ
ｔｈ１に近づくように縮小する。
ｉｎ１の振幅を縮小した入力信号Ｖｉｎ５が入力され、
出力信号Ｖｏｕｔ５が出力された場合についても同様
に、出力信号Ｖｏｕｔ５を受けた結合回路４０が出力ノ
ードＡ４から出力する信号φＤの振幅はしきい値電圧Ｖ
ｔｈ１に近づくように縮小する。
【０１０５】以上の動作により、出力信号Ｖｏｕｔを受
ける結合回路４０がダイナミックにインピーダンスを変
化させることで、入力信号Ｖｉｎの直流成分および振幅
が変動した場合でも、インバータ２から出力する信号φ
Ｂはその影響を受けず、ＨレベルからＬレベルへの立ち
下がりタイミングおよびＬレベルからＨレベルへの立上
がりタイミングは常に一定となる。
ける結合回路４０がダイナミックにインピーダンスを変
化させることで、入力信号Ｖｉｎの直流成分および振幅
が変動した場合でも、インバータ２から出力する信号φ
Ｂはその影響を受けず、ＨレベルからＬレベルへの立ち
下がりタイミングおよびＬレベルからＨレベルへの立上
がりタイミングは常に一定となる。
【０１０６】[実施の形態３]図６はこの発明の実施の形
態３による入力バッファ回路１０３の回路図である。
態３による入力バッファ回路１０３の回路図である。
【０１０７】図６を参照して、入力バッファ回路１０２
は差動増幅回路５０と制御回路２２０とを含む。また、
制御回路２２０はインバータ２と結合回路６０とを含
む。
は差動増幅回路５０と制御回路２２０とを含む。また、
制御回路２２０はインバータ２と結合回路６０とを含
む。
【０１０８】差動増幅回路５０およびインバータ２の回
路構成は図９に示した回路構成と同じであるため、その
説明は繰返さない。
路構成は図９に示した回路構成と同じであるため、その
説明は繰返さない。
【０１０９】結合回路６０は基準電位（以下、ＶＴＴと
称する）発生回路６５と抵抗素子６４とを含む。ＶＴＴ
発生回路６５は電源ノードＶＣＣと抵抗素子６４との間
に接続される。抵抗素子６４の他端は出力ノードＡ１と
インバータ２内のＰチャネルＭＯＳトランジスタ８およ
びＮチャネルＭＯＳトランジスタ９の共通ゲートとに接
続される。
称する）発生回路６５と抵抗素子６４とを含む。ＶＴＴ
発生回路６５は電源ノードＶＣＣと抵抗素子６４との間
に接続される。抵抗素子６４の他端は出力ノードＡ１と
インバータ２内のＰチャネルＭＯＳトランジスタ８およ
びＮチャネルＭＯＳトランジスタ９の共通ゲートとに接
続される。
【０１１０】図７は図６に示したＶＴＴ回路６５の回路
図である。図７を参照して、ＶＴＴ発生回路は抵抗素子
６１および６２とオペアンプ６３とを含む。抵抗素子６
１および６２は電源ノードＶＤＤと接地ノード５００と
の間に直列に接続される。オペアンプ６３は電圧フォロ
アとして機能する。すなわち、オペアンプ６３の非反転
入力素子は、抵抗素子６１と６２との接続点であるノー
ドｄ１に接続され、出力端子は反転入力端子に接続され
る。
図である。図７を参照して、ＶＴＴ発生回路は抵抗素子
６１および６２とオペアンプ６３とを含む。抵抗素子６
１および６２は電源ノードＶＤＤと接地ノード５００と
の間に直列に接続される。オペアンプ６３は電圧フォロ
アとして機能する。すなわち、オペアンプ６３の非反転
入力素子は、抵抗素子６１と６２との接続点であるノー
ドｄ１に接続され、出力端子は反転入力端子に接続され
る。
【０１１１】結合回路６０はノードＡ５にインバータ２
のしきい値Ｖｔｈ１と等しい基準電位を供給するように
機能する。さらに、抵抗素子６４の抵抗値をＰチャネル
ＭＯＳトランジスタ７およびＮチャネルＭＯＳトランジ
スタ５のチャネル抵抗値と等しく設定する。
のしきい値Ｖｔｈ１と等しい基準電位を供給するように
機能する。さらに、抵抗素子６４の抵抗値をＰチャネル
ＭＯＳトランジスタ７およびＮチャネルＭＯＳトランジ
スタ５のチャネル抵抗値と等しく設定する。
【０１１２】以上のような回路構成を有する入力バッフ
ァ回路１０３において、はじめに、入力信号Ｖｉｎの直
流成分および参照電位Ｖｒｅｆを同相で変動させた場合
の結合回路６０の動作について説明する。
ァ回路１０３において、はじめに、入力信号Ｖｉｎの直
流成分および参照電位Ｖｒｅｆを同相で変動させた場合
の結合回路６０の動作について説明する。
【０１１３】差動増幅回路５０に入力される入力信号Ｖ
ｉｎ１の直流成分Ｖ１および参照電位Ｖｒｅｆが図１３
に示すようにＶ３へ低下した結果、出力信号Ｖｏｕｔ３
が出力される。
ｉｎ１の直流成分Ｖ１および参照電位Ｖｒｅｆが図１３
に示すようにＶ３へ低下した結果、出力信号Ｖｏｕｔ３
が出力される。
【０１１４】ここで出力信号Ｖｏｕｔ３は結合回路６０
がノードＡ５に供給する電位Ｖｔｈ１よりも大きい。よ
って、差動増幅回路５０のＰチャネルＭＯＳトランジス
タ７を流れる電流が抵抗素子６４に流れ込み、その分Ｎ
チャネルＭＯＳトランジスタ５に流れる電流は少なくな
る。その結果差動増幅回路１の出力ノードＡ１から出力
される出力信号Ｖｏｕｔ２は低下し、インバータ２のし
きい値電圧Ｖｔｈ１に近づく。
がノードＡ５に供給する電位Ｖｔｈ１よりも大きい。よ
って、差動増幅回路５０のＰチャネルＭＯＳトランジス
タ７を流れる電流が抵抗素子６４に流れ込み、その分Ｎ
チャネルＭＯＳトランジスタ５に流れる電流は少なくな
る。その結果差動増幅回路１の出力ノードＡ１から出力
される出力信号Ｖｏｕｔ２は低下し、インバータ２のし
きい値電圧Ｖｔｈ１に近づく。
【０１１５】一方、差動増幅回路１に入力される入力信
号Ｖｉｎ１の直流成分Ｖ１および参照電位Ｖｒｅｆを図
１０に示すようにＶ２へ上昇し、出力信号Ｖｏｕｔ２が
出力された場合は、結合回路６０から差動増幅回路１内
のＮチャネルＭＯＳトランジスタ５へ電流が流れ込み、
その結果出力信号Ｖｏｕｔ２は上昇し、インバータ２の
しきい値電圧Ｖｔｈ１に近づく。
号Ｖｉｎ１の直流成分Ｖ１および参照電位Ｖｒｅｆを図
１０に示すようにＶ２へ上昇し、出力信号Ｖｏｕｔ２が
出力された場合は、結合回路６０から差動増幅回路１内
のＮチャネルＭＯＳトランジスタ５へ電流が流れ込み、
その結果出力信号Ｖｏｕｔ２は上昇し、インバータ２の
しきい値電圧Ｖｔｈ１に近づく。
【０１１６】その結果、入力信号Ｖｉｎ１の直流成分Ｖ
１および参照電位Ｖｒｅｆが変動した場合でも、結合回
路６０により出力信号Ｖｏｕｔ１の直流成分Ｖｔｈ１は
ほぼ一定となる。
１および参照電位Ｖｒｅｆが変動した場合でも、結合回
路６０により出力信号Ｖｏｕｔ１の直流成分Ｖｔｈ１は
ほぼ一定となる。
【０１１７】次に、図６に示した入力バッファ回路１０
３において、入力信号Ｖｉｎの振幅を変動させた場合の
結合回路６０の動作について説明する。
３において、入力信号Ｖｉｎの振幅を変動させた場合の
結合回路６０の動作について説明する。
【０１１８】差動増幅回路５０に入力される入力信号Ｖ
ｉｎ１の振幅を増幅した入力信号Ｖｉｎ４が入力された
結果、出力信号Ｖｏｕｔ４が出力された場合、出力信号
Ｖｏｕｔ４の振幅がＨレベルのときは、差動増幅回路１
のＰチャネルＭＯＳトランジスタ７を流れる電流が抵抗
素子６４に流れ込み、その分ＮチャネルＭＯＳトランジ
スタ５に流れる電流は少なくなる。一方、出力信号Ｖｏ
ｕｔ４の振幅がＬレベルのときは、結合回路６０から差
動増幅回路１内のＮチャネルＭＯＳトランジスタ５へ電
流が流れ込む。その結果、出力信号Ｖｏｕｔ４の振幅は
縮小する。
ｉｎ１の振幅を増幅した入力信号Ｖｉｎ４が入力された
結果、出力信号Ｖｏｕｔ４が出力された場合、出力信号
Ｖｏｕｔ４の振幅がＨレベルのときは、差動増幅回路１
のＰチャネルＭＯＳトランジスタ７を流れる電流が抵抗
素子６４に流れ込み、その分ＮチャネルＭＯＳトランジ
スタ５に流れる電流は少なくなる。一方、出力信号Ｖｏ
ｕｔ４の振幅がＬレベルのときは、結合回路６０から差
動増幅回路１内のＮチャネルＭＯＳトランジスタ５へ電
流が流れ込む。その結果、出力信号Ｖｏｕｔ４の振幅は
縮小する。
【０１１９】差動増幅回路５０に入力される入力信号Ｖ
ｉｎ１の振幅を縮小した入力信号Ｖｉｎ５が入力され、
出力信号Ｖｏｕｔ５が出力された場合についても同様
に、出力信号Ｖｏｕｔ５が結合回路４０の出力ノードＡ
３を通過するときの出力信号Ｖｏｕｔ５の振幅はしきい
値電圧Ｖｔｈ１に近づくように縮小する。
ｉｎ１の振幅を縮小した入力信号Ｖｉｎ５が入力され、
出力信号Ｖｏｕｔ５が出力された場合についても同様
に、出力信号Ｖｏｕｔ５が結合回路４０の出力ノードＡ
３を通過するときの出力信号Ｖｏｕｔ５の振幅はしきい
値電圧Ｖｔｈ１に近づくように縮小する。
【０１２０】以上の動作により、結合回路６０が基準電
圧発生回路として機能することで、入力信号Ｖｉｎの直
流成分および参照電位Ｖｒｅｆの変動と入力信号Ｖｉｎ
の振幅の変動に影響されない信号φＢをインバータ２か
ら出力することが可能となる。
圧発生回路として機能することで、入力信号Ｖｉｎの直
流成分および参照電位Ｖｒｅｆの変動と入力信号Ｖｉｎ
の振幅の変動に影響されない信号φＢをインバータ２か
ら出力することが可能となる。
【０１２１】よって、信号φＢのＨレベルからＬレベル
への立ち下がりタイミングおよびＬレベルからＨレベル
への立上がりタイミングは常に一定となる。
への立ち下がりタイミングおよびＬレベルからＨレベル
への立上がりタイミングは常に一定となる。
【０１２２】[実施の形態４]図８はこの発明の実施の形
態４による入力バッファ回路１０４の回路図である。
態４による入力バッファ回路１０４の回路図である。
【０１２３】図８を参照して、入力バッファ回路１０４
は差動増幅回路５０と制御回路９０および９１とを含
む。また制御回路９０は反転増幅回路７０と結合回路４
０とを含む。
は差動増幅回路５０と制御回路９０および９１とを含
む。また制御回路９０は反転増幅回路７０と結合回路４
０とを含む。
【０１２４】反転増幅回路７０は抵抗素子７１とＮチャ
ネルＭＯＳトランジスタ７２とを含む。抵抗素子７１は
電源ノードＶＣＣと出力ノードＡ６との間に接続され、
ＮチャネルＭＯＳトランジスタ７２は出力ノードＡ６と
接地ノード５００との間に接続される。ＮチャネルＭＯ
Ｓトランジスタ７２のゲートに入力信号Ｖｉｎ１が入力
される反転増幅回路７０は、入力信号Ｖｉｎの信号を反
転し、その振幅を増幅する。
ネルＭＯＳトランジスタ７２とを含む。抵抗素子７１は
電源ノードＶＣＣと出力ノードＡ６との間に接続され、
ＮチャネルＭＯＳトランジスタ７２は出力ノードＡ６と
接地ノード５００との間に接続される。ＮチャネルＭＯ
Ｓトランジスタ７２のゲートに入力信号Ｖｉｎ１が入力
される反転増幅回路７０は、入力信号Ｖｉｎの信号を反
転し、その振幅を増幅する。
【０１２５】結合回路４０は電源ノードＶＣＣと接地ノ
ード５００との間に直列に接続されるＰチャネルＭＯＳ
トランジスタ４１およびＮチャネルＭＯＳトランジスタ
４２を含む。ＰチャネルＭＯＳトランジスタ４１および
ＮチャネルＭＯＳトランジスタ４２のゲートは共に反転
増幅回路７０の出力ノードＡ６に接続される。また、Ｐ
チャネルＭＯＳトランジスタ４１とＮチャネルＭＯＳト
ランジスタ４２との接合点である出力ノードＡ４は差動
増幅回路１内のＮチャネルＭＯＳトランジスタ５のゲー
トと接続される。
ード５００との間に直列に接続されるＰチャネルＭＯＳ
トランジスタ４１およびＮチャネルＭＯＳトランジスタ
４２を含む。ＰチャネルＭＯＳトランジスタ４１および
ＮチャネルＭＯＳトランジスタ４２のゲートは共に反転
増幅回路７０の出力ノードＡ６に接続される。また、Ｐ
チャネルＭＯＳトランジスタ４１とＮチャネルＭＯＳト
ランジスタ４２との接合点である出力ノードＡ４は差動
増幅回路１内のＮチャネルＭＯＳトランジスタ５のゲー
トと接続される。
【０１２６】なお、結合回路４０については、図２に示
した結合回路３０や図６に示した結合回路６０の回路構
成としてもよい。
した結合回路３０や図６に示した結合回路６０の回路構
成としてもよい。
【０１２７】制御回路９１の回路構成についても制御回
路９０と同等である。制御回路９１には参照電位Ｖｒｅ
ｆが入力され、差動増幅回路１のＮチャネルＭＯＳトラ
ンジスタ４のゲートへ信号を出力する。
路９０と同等である。制御回路９１には参照電位Ｖｒｅ
ｆが入力され、差動増幅回路１のＮチャネルＭＯＳトラ
ンジスタ４のゲートへ信号を出力する。
【０１２８】差動増幅回路１の回路構成は図９に示した
回路構成と同じであるため、その説明は繰返さない。
回路構成と同じであるため、その説明は繰返さない。
【０１２９】以上のような回路構成を有する入力バッフ
ァ回路１０４において、はじめに、入力信号Ｖｉｎの直
流成分および参照電位Ｖｒｅｆを同相で変動させた場合
の制御回路９０の動作について説明する。
ァ回路１０４において、はじめに、入力信号Ｖｉｎの直
流成分および参照電位Ｖｒｅｆを同相で変動させた場合
の制御回路９０の動作について説明する。
【０１３０】入力信号Ｖｉｎ１の直流成分Ｖ１および参
照電位Ｖｒｅｆを図１３に示すようにＶ２へ上昇し、入
力信号Ｖｉｎ２となった場合、入力信号Ｖｉｎ２を受け
た反転増幅回路７０から出力された信号φＦ２の直流成
分ＶＦ２は入力信号Ｖｉｎ１を受けて出力された信号φ
Ｆ１の直流成分ＶＦ１と比較して小さくなる。
照電位Ｖｒｅｆを図１３に示すようにＶ２へ上昇し、入
力信号Ｖｉｎ２となった場合、入力信号Ｖｉｎ２を受け
た反転増幅回路７０から出力された信号φＦ２の直流成
分ＶＦ２は入力信号Ｖｉｎ１を受けて出力された信号φ
Ｆ１の直流成分ＶＦ１と比較して小さくなる。
【０１３１】ここで結合回路４０内のＰチャネルＭＯＳ
トランジスタ４１およびＮチャネルＭＯＳトランジスタ
４２の各ゲートには、信号φＦ２が供給される。その結
果、ＰチャネルＭＯＳトランジスタ４１がオンとなり、
ＮチャネルＭＯＳトランジスタ４２がオフとなる。よっ
て、出力ノードＡ４には電源ノードＶＣＣから電位が供
給され、出力ノードＡ４の電位は上昇する。
トランジスタ４１およびＮチャネルＭＯＳトランジスタ
４２の各ゲートには、信号φＦ２が供給される。その結
果、ＰチャネルＭＯＳトランジスタ４１がオンとなり、
ＮチャネルＭＯＳトランジスタ４２がオフとなる。よっ
て、出力ノードＡ４には電源ノードＶＣＣから電位が供
給され、出力ノードＡ４の電位は上昇する。
【０１３２】一方、入力信号Ｖｉｎ１の直流成分Ｖ１お
よび参照電位Ｖｒｅｆを図１３に示すようにＶ３へ下降
し、入力信号Ｖｉｎ３となった場合は、結合回路４０内
のＰチャネルＭＯＳトランジスタ４１がオフとなり、Ｎ
チャネルＭＯＳトランジスタ４２がオンとなる。よっ
て、出力ノードＡ４の電位は低下する。
よび参照電位Ｖｒｅｆを図１３に示すようにＶ３へ下降
し、入力信号Ｖｉｎ３となった場合は、結合回路４０内
のＰチャネルＭＯＳトランジスタ４１がオフとなり、Ｎ
チャネルＭＯＳトランジスタ４２がオンとなる。よっ
て、出力ノードＡ４の電位は低下する。
【０１３３】入力バッファ回路１０４において入力信号
Ｖｉｎの直流成分および参照電位Ｖｒｅｆを同相で変動
させた場合の制御回路９１の動作についても同じである
ため、その説明は繰返さない。
Ｖｉｎの直流成分および参照電位Ｖｒｅｆを同相で変動
させた場合の制御回路９１の動作についても同じである
ため、その説明は繰返さない。
【０１３４】その結果、入力信号Ｖｉｎ１の直流成分Ｖ
１および参照電位Ｖｒｅｆが変動した場合でも、制御回
路９０および９１から出力される信号の直流成分はほぼ
一定となる。よって、入力バッファ回路１０４が差動増
幅回路１に入力信号Ｖｉｎを受けて出力ノードから出力
する出力信号ＶｏｕｔのＨレベルからＬレベルへの立ち
下がりタイミングおよびＬレベルからＨレベルへの立上
がりタイミングのずれはなくなる。
１および参照電位Ｖｒｅｆが変動した場合でも、制御回
路９０および９１から出力される信号の直流成分はほぼ
一定となる。よって、入力バッファ回路１０４が差動増
幅回路１に入力信号Ｖｉｎを受けて出力ノードから出力
する出力信号ＶｏｕｔのＨレベルからＬレベルへの立ち
下がりタイミングおよびＬレベルからＨレベルへの立上
がりタイミングのずれはなくなる。
【０１３５】次に、図８に示した入力バッファ回路１０
４において、入力信号Ｖｉｎの振幅を変動させた場合の
制御回路９０の動作について説明する。
４において、入力信号Ｖｉｎの振幅を変動させた場合の
制御回路９０の動作について説明する。
【０１３６】入力信号Ｖｉｎの振幅を変動させた場合、
反転増幅回路７０でその振幅は増大する。その結果、反
転増幅回路７０から出力される信号φＦのスルーレート
は入力信号Ｖｉｎ１のスルーレートよりも速くなる。増
幅された信号φＦは、結合回路４０に入力される。信号
φＦの振幅がＨレベルのときは、結合回路４０内のＰチ
ャネルＭＯＳトランジスタ４１がオフとなり、Ｎチャネ
ルＭＯＳトランジスタ４２がオンとなる。よって、信号
φＦの電位レベルは低下する。一方、信号φＦの振幅が
Ｌレベルのときは、ＰチャネルＭＯＳトランジスタ４１
がオンとなり、ＮチャネルＭＯＳトランジスタ４２がオ
フとなる。よって、信号φＦの電位レベルは上昇する。
反転増幅回路７０でその振幅は増大する。その結果、反
転増幅回路７０から出力される信号φＦのスルーレート
は入力信号Ｖｉｎ１のスルーレートよりも速くなる。増
幅された信号φＦは、結合回路４０に入力される。信号
φＦの振幅がＨレベルのときは、結合回路４０内のＰチ
ャネルＭＯＳトランジスタ４１がオフとなり、Ｎチャネ
ルＭＯＳトランジスタ４２がオンとなる。よって、信号
φＦの電位レベルは低下する。一方、信号φＦの振幅が
Ｌレベルのときは、ＰチャネルＭＯＳトランジスタ４１
がオンとなり、ＮチャネルＭＯＳトランジスタ４２がオ
フとなる。よって、信号φＦの電位レベルは上昇する。
【０１３７】よって、信号φＦが結合回路４０の出力ノ
ードＡ４を通過するときの出力信号φＣの振幅は縮小す
る。
ードＡ４を通過するときの出力信号φＣの振幅は縮小す
る。
【０１３８】以上の動作により、入力信号Ｖｉｎの振幅
を制御回路９０内の反転増幅回路７０で増大し、スルー
レートを速くした後に、結合回路４０によりその振幅を
縮小することで、差動増幅回路１の動作速度を速めるこ
とも可能である。
を制御回路９０内の反転増幅回路７０で増大し、スルー
レートを速くした後に、結合回路４０によりその振幅を
縮小することで、差動増幅回路１の動作速度を速めるこ
とも可能である。
【０１３９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。
【０１４０】
【発明の効果】この発明により、省電力化が可能であ
り、かつ、入力信号の直流成分および振幅の変動に対す
る出力信号の変動を抑制する入力バッファ回路を含む半
導体記憶装置を提供することが可能となる。
り、かつ、入力信号の直流成分および振幅の変動に対す
る出力信号の変動を抑制する入力バッファ回路を含む半
導体記憶装置を提供することが可能となる。
【図１】 この発明の実施の形態による入力バッファ回
路を含む半導体記憶装置の全体構成を示す概略ブロック
図である。
路を含む半導体記憶装置の全体構成を示す概略ブロック
図である。
【図２】 図１中に示した入力バッファ回路１０１の回
路図である。
路図である。
【図３】 図２中の結合回路から出力された信号の動作
波形図である。
波形図である。
【図４】 図２中のインバータから出力された信号の動
作波形図である。
作波形図である。
【図５】 この発明の実施の形態２による入力バッファ
回路の回路図である。
回路の回路図である。
【図６】 この発明の実施の形態３による入力バッファ
回路１０３の回路図である。
回路１０３の回路図である。
【図７】 図６に示したＶＴＴ発生回路６５の回路図で
ある。
ある。
【図８】 この発明の実施の形態４による入力バッファ
回路１０４の回路図である。
回路１０４の回路図である。
【図９】 従来の入力バッファ回路の回路図である。
【図１０】 入力信号Ｖｉｎ１と、出力信号Ｖｏｕｔ１
と、信号φＢ１の動作波形図である。
と、信号φＢ１の動作波形図である。
【図１１】 定電流源を除いた差動増幅回路を含む入力
バッファ回路の回路図である。
バッファ回路の回路図である。
【図１２】 図１１に示した差動増幅回路内のＮチャネ
ルＭＯＳトランジスタの静特性とＰチャネルＭＯＳトラ
ンジスタの動特性を示す図である。
ルＭＯＳトランジスタの静特性とＰチャネルＭＯＳトラ
ンジスタの動特性を示す図である。
【図１３】 図１１に示した入力バッファ回路の差動増
幅回路に入力される入力信号Ｖｉｎ１の直流成分Ｖ１が
変動した場合の出力信号Ｖｏｕｔ１および信号φＢ１の
変動を示す動作波形図である。
幅回路に入力される入力信号Ｖｉｎ１の直流成分Ｖ１が
変動した場合の出力信号Ｖｏｕｔ１および信号φＢ１の
変動を示す動作波形図である。
【図１４】 図１１に示した入力バッファ回路の差動増
幅回路に入力される入力信号Ｖｉｎ１の直流成分Ｖ１が
変動した場合の出力信号Ｖｏｕｔ１の変動を示す動作波
形図である。
幅回路に入力される入力信号Ｖｉｎ１の直流成分Ｖ１が
変動した場合の出力信号Ｖｏｕｔ１の変動を示す動作波
形図である。
【図１５】 図１１に示した入力バッファ回路の差動増
幅回路に入力される入力信号Ｖｉｎ１の直流成分Ｖ１が
変動した場合の信号φＢ１の変動を示す動作波形図であ
る。
幅回路に入力される入力信号Ｖｉｎ１の直流成分Ｖ１が
変動した場合の信号φＢ１の変動を示す動作波形図であ
る。
【図１６】 入力信号Ｖｉｎ１の振幅が変動した場合の
動作波形図である。
動作波形図である。
【図１７】 図１６に示した入力信号Ｖｉｎの振幅の変
動に対して出力される出力信号Ｖｏｕｔの動作波形図で
ある。
動に対して出力される出力信号Ｖｏｕｔの動作波形図で
ある。
１，５０ 差動増幅回路、２ インバータ、１０，１０
１〜１０４ 入力バッファ回路、３０，４０，６０ 結
合回路、６３ オペアンプ、６５ ＶＴＴ発生回路、７
０ 反転増幅回路、２００，２１０，２２０ 制御回
路。
１〜１０４ 入力バッファ回路、３０，４０，６０ 結
合回路、６３ オペアンプ、６５ ＶＴＴ発生回路、７
０ 反転増幅回路、２００，２１０，２２０ 制御回
路。
フロントページの続き Ｆターム(参考） 5B015 JJ03 JJ11 KB32 KB65 QQ01 5J056 AA01 BB01 BB17 CC00 CC02 CC04 CC10 DD13 DD16 DD28 DD29 EE11 FF06 FF08 GG06 KK01 5J066 AA01 AA45 CA11 CA36 FA01 HA10 HA17 HA25 KA00 KA01 KA02 KA04 KA09 KA11 MA05 MA21 ND01 ND14 ND22 PD01 SA00 TA01 TA02 TA06 5J091 AA01 AA45 CA11 CA36 FA01 HA10 HA17 HA25 KA00 KA01 KA02 KA04 KA09 KA11 MA05 MA21 QA00 TA01 TA02 TA06 5J092 AA01 AA45 CA11 CA36 FA01 HA10 HA17 HA25 KA00 KA01 KA02 KA04 KA09 KA11 MA05 MA21 SA00 TA01 TA02 TA06
Claims (13)
- 【請求項１】 第１の差動入力ノードに入力される入力
信号の電位を第２の差動入力ノードに入力される参照電
位と比較して出力ノードから出力信号を出力する差動増
幅回路と、 インバータと、 前記差動増幅回路の出力ノードから出力された出力信号
の直流成分の電位レベルを前記インバータの理論しきい
値に近づけて前記出力信号を前記インバータに出力する
結合回路とを含む、入力バッファ回路。 - 【請求項２】 前記結合回路はさらに、前記差動増幅回
路の出力ノードから出力された出力信号の振幅を小さく
して前記出力信号を前記インバータに出力する、請求項
１に記載の入力バッファ回路。 - 【請求項３】 前記結合回路は、基準電位を発生して前
記差動増幅回路の出力ノードに供給する基準電位発生手
段を含む、請求項２に記載の入力バッファ回路。 - 【請求項４】 前記基準電位発生手段は、 前記差動増幅回路の出力ノードおよび電源ノードの間に
接続される第１のトランジスタと、 前記差動増幅回路の出力ノードおよび接地ノードの間に
接続される第２のトランジスタとを含む、請求項３に記
載の入力バッファ回路。 - 【請求項５】 前記第１および第２のトランジスタのゲ
ートにはほぼ等しい電位が供給される、請求項４に記載
の入力バッファ回路。 - 【請求項６】 前記第１および第２のトランジスタのゲ
ートは前記差動増幅回路の出力ノードに接続される、請
求項４に記載の入力バッファ回路。 - 【請求項７】 入力信号の直流成分の電位レベルを所定
の電位レベルに近づけて前記入力信号を出力する第１の
結合回路と、 参照電位の直流成分の電位レベルを所定の電位レベルに
近づけて前記参照電位を出力する第２の結合回路と、 前記第１の結合回路から出力されて第１の差動入力ノー
ドに入力される入力信号の電位を前記第２の結合回路か
ら出力されて第２の差動入力ノードに入力される参照電
位と比較して出力ノードから出力信号を出力する差動増
幅回路とを含む、入力バッファ回路。 - 【請求項８】 前記第１の結合回路はさらに、前記入力
信号の振幅を小さくして前記入力信号を前記差動増幅回
路の第１の差動入力ノードに出力し、 前記第２の結合回路はさらに、前記参照電位の振幅を小
さくして前記参照電位を前記差動増幅回路の第２の差動
入力ノードに出力する、請求項７に記載の入力バッファ
回路。 - 【請求項９】 前記入力バッファ回路はさらに、 前記入力信号を増幅して前記第１の結合回路に出力する
第１の反転増幅回路と、 前記参照電位を増幅して前記第２の結合回路に出力する
第２の反転増幅回路とを含む、請求項８に記載の入力バ
ッファ回路。 - 【請求項１０】 前記第１の結合回路は、第１の基準電
位を発生して前記差動増幅回路の第１の差動入力ノード
に供給する第１の基準電位発生手段を含み、 前記第２の結合回路は、第２の基準電位を発生して前記
差動増幅回路の第２の差動入力ノードに供給する第２の
基準電位発生手段を含む、請求項８に記載の入力バッフ
ァ回路。 - 【請求項１１】 前記第１の基準電位発生手段は、 前記差動増幅回路の第１の差動入力ノードおよび電源ノ
ードの間に接続される第１のトランジスタと、 前記差動増幅回路の第１の差動入力ノードおよび接地ノ
ードの間に接続される第２のトランジスタとを含み、 前記第２の基準電位発生手段は、 前記差動増幅回路の第２の差動入力ノードおよび電源ノ
ードの間に接続される第３のトランジスタと、 前記差動増幅回路の第２の差動入力ノードおよび接地ノ
ードの間に接続される第４のトランジスタとを含む、請
求項１０に記載の入力バッファ回路。 - 【請求項１２】 前記第１〜第４のトランジスタのゲー
トにはほぼ等しい電位が供給される、請求項１１に記載
の入力バッファ回路。 - 【請求項１３】 前記第１および第２のトランジスタの
ゲートは前記差動増幅回路の第１の差動入力ノードに接
続され、 前記第３および第４のトランジスタのゲートは前記差動
増幅回路の第２の差動入力ノードに接続される、請求項
１１に記載の入力バッファ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001046277A JP2002246892A (ja) | 2001-02-22 | 2001-02-22 | 入力バッファ回路 |
| US09/940,621 US20020113627A1 (en) | 2001-02-22 | 2001-08-29 | Input buffer circuit capable of suppressing fluctuation in output signal and reducing power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001046277A JP2002246892A (ja) | 2001-02-22 | 2001-02-22 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002246892A true JP2002246892A (ja) | 2002-08-30 |
Family
ID=18907932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001046277A Withdrawn JP2002246892A (ja) | 2001-02-22 | 2001-02-22 | 入力バッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020113627A1 (ja) |
| JP (1) | JP2002246892A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008124732A (ja) * | 2006-11-10 | 2008-05-29 | Hitachi Ltd | 半導体装置 |
| JP2010273009A (ja) * | 2009-05-20 | 2010-12-02 | Toshiba Corp | 電圧変換回路および無線通信装置 |
| CN102045044A (zh) * | 2010-12-27 | 2011-05-04 | 华为技术有限公司 | 一种比较器和模数转换器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104158517B (zh) * | 2014-08-26 | 2016-08-31 | 深圳市华星光电技术有限公司 | 比较器 |
| CN117353729B (zh) * | 2023-10-24 | 2024-04-05 | 苏州优达光电子有限公司 | 一种阻容隔离耦合器 |
-
2001
- 2001-02-22 JP JP2001046277A patent/JP2002246892A/ja not_active Withdrawn
- 2001-08-29 US US09/940,621 patent/US20020113627A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008124732A (ja) * | 2006-11-10 | 2008-05-29 | Hitachi Ltd | 半導体装置 |
| JP4625798B2 (ja) * | 2006-11-10 | 2011-02-02 | 株式会社日立製作所 | 半導体装置 |
| JP2010273009A (ja) * | 2009-05-20 | 2010-12-02 | Toshiba Corp | 電圧変換回路および無線通信装置 |
| CN102045044A (zh) * | 2010-12-27 | 2011-05-04 | 华为技术有限公司 | 一种比较器和模数转换器 |
| US8446178B2 (en) | 2010-12-27 | 2013-05-21 | Huawei Technologies Co., Ltd. | Comparator and analog-to-digital |
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| Publication number | Publication date |
|---|---|
| US20020113627A1 (en) | 2002-08-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080513 |