JP4199742B2 - 遅延回路、及びこれらを備えた半導体装置 - Google Patents

Description

本発明は、遅延回路に係り、特に製造条件のばらつき依存を低減した遅延回路、及びこれらを備えた半導体装置に関する。

半導体装置は大容量化が進み、ダイナミックランダムアクセス（Dynamic Random Access Memory以下、ＤＲＡＭと略記する。）においては１ＧビットＤＲＡＭが実用化されている。これらの半導体装置においては外部電源電圧を降圧した内部電源電圧が使用されている。しかし、降圧された低い電源電圧の場合には、製造条件のばらつき、例えばトランジスタの閾値電圧の変動に対して、内部回路の遅延時間が大きく変動する。そのためタイミング発生回路内における遅延回路の遅延時間が変動し、内部回路間の同期が取れなくなり、半導体装置の安定動作の支障となる。

これらの問題を解決するために、特許文献１には、多値電圧発生手段を設け、最適な電圧を選択して、内部回路の電源電圧とすることで内部回路の遅延時間を補正している。特許文献２には、外部クロックと内部発生クロックとを比較し、チャージポンプ回路を制御し、その出力電圧を遅延回路の制御信号として遅延回路の遅延時間を制御している。また、特許文献３には、セレクタを設け、セレクタにより制御信号と、遅延した制御信号とを切換えて内部制御信号とする技術が開示されている。

さらに特許文献４には、基準電圧とトランジスタの閾値電圧との差を検知し、その差分を電源電圧に帰還させることで、温度、プロセス依存による遅延時間のばらつきを抑えている。特許文献４に記載された技術を図６〜８を参照して説明する。図６には概念的な説明図、図７には１つの実施例における回路図、図８には別の実施例の回路図を示す。

図６（Ａ）には、降圧された内部電源電圧を使用した半導体装置の概念図を示す。電源電圧降圧回路は基準電圧発生回路６１から発生される基準電圧Ｖｒｅｆを差動増幅器６２により低インピダンスに変換して降圧された内部電源電圧Ｖｄｄを生成し、半導体装置６３の電源電圧として供給するものである。差動増幅器６２により、内部電源電圧Ｖｄｄはほぼ基準電圧発生回路６１で発生される基準電圧Ｖｒｅｆに等しい電圧となる。ここで、図６（Ｂ）に示す基準電圧Ｖｒｅｆは温度が上昇するとともに高くなり、また基準電圧発生回路のトランジスタの閾値電圧が大きくなるほど高くなるように設定する。一方、電源電圧が一定の場合には、温度が高くなると遅延時間が大きくなり、またトランジスタの閾値電圧が高くなると遅延時間が大きくなる。したがって、図６（Ｃ）に示すように、基準電圧Ｖｒｅｆを高くすることで、この遅延時間の増大を防止するものである。

図７にトランジスタの閾値電圧の変動に対応する降圧回路の回路図を示す。降圧回路は、基準電圧Ｖｉが入力される差動増幅器７３、差動増幅器７３の出力をゲート入力とするＮＭＯＳトランジスタ７１、ダイオード接続されたＰＭＯＳトランジスタ７２、定電流源７４から構成される。差動増幅器７３の一方の入力にはＰＭＯＳトランジスタ７２のドレイン電位が入力されることから、その出力電圧は（Ｖｉ＋Ｖｔｎ＋Ｖｔｐ）となり、基準電圧Ｖｉよりトランジスタの閾値電圧分高い電圧が内部電源電圧として供給される。閾値電圧が高くなると、内部電源電圧も高くなり、内部回路の遅延時間の増大を防止する。

図８に他の実施例を示す。電源電圧降圧回路は、温度依存性のある基準電圧発生回路８１、トランジスタの閾値電圧に依存する基準電圧発生回路８２、電流源回路８３、半導体装置が動作しているときに降圧電圧を供給する降圧出力回路８４、半導体装置が待機状態にあるときに降圧電圧を供給する降圧出力回路８５から構成される。温度依存性のある基準電圧発生回路８１からの基準電圧に、さらに基準電圧発生回路８２によりトランジスタの閾値電圧に依存する電圧を加えた基準電圧とする。温度依存性とトランジスタの閾値電圧依存性を有する基準電圧を内部電源電圧として発生させている。

しかし、製造ばらつきによる遅延時間のばらつきは１８％程度であり、上記した文献の電源電圧降圧回路を採用した場合にも、１０％程度は改善されるが遅延時間のばらつきが残る。たとえば、電源電圧１．４Ｖ動作で動作する遅延素子は、Ｓｌｏｗモデル（動作が遅くなる条件：例えばＶｔ閾値電圧が高い）：３．１０ｎｓ、Ｔｙｐモデル：２．８６ｎｓ、Ｆａｓｔモデル（動作が速くなる条件：Ｖｔ閾値電圧が低い）：２．６３ｎｓとＳｌｏｗ／Ｆａｓｔで１８％程度の遅延差となっている。製造範囲でのトランジスタのＶｔバラツキ範囲のように、使用条件のバラツキなど、補償するべき動作範囲で、この１８％の遅延差をコントロールしなくてはならない。

しかし、この遅延差をコントロールするのに特許文献４におけるＶｔｎ＋Ｖｔｐ＋Ｖｉ（Ｖｉは固定電位）のレベルを使用した場合には、約１０％の改善となる。閾値電圧に依存（ＶｔｎとＶｔｐ）した電位を内部降圧の電位として使用しているため、ＶｔｎとＶｔｐの水準による依存は１０％程度であり、そのまま遅延回路の電源レベルとして使用してもばらつきを緩和する程度で、改善としては不十分である。したがってさらなる改善が必要であるという問題が残されている。

特開２００４−０２０３２５号公報 特開平０９−００８６１７号公報 特開平０５−０１２８７２号公報 特開平０４−１６２１１３号公報

上記したように、トランジスタの閾値電圧に依存する内部電源電圧を用いる場合にも遅延時間のばらつきが残るという問題がある。例えば、ＤＲＡＭのｔＲＣＤに関係するセンスタイミングは、内部定電圧を使用することで電源電圧依存は小さくすることが可能となっている。しかし、内部電圧を使用することで電位が下がり（１．８Ｖ品では１．４Ｖ程度）、逆に遅延回路のトランジスタ特性のばらつきによる依存は大きくなる問題がある。

本願の目的は、上記した問題に鑑み、トランジスタの製造ばらつきによる遅延時間のばらつきを補正できる電源電圧降圧回路、遅延回路、及びこれらを備えた半導体装置を提供することである。

本願の電源電圧降圧回路は、オフセット電圧と製造ばらつきに依存する電圧とを加算した基準電圧を発生させるレベル発生回路と、前記基準電圧をｍ（ｍは正数）倍した電圧を出力するｍ倍電圧発生回路とを備えたことを特徴とする。

本願の電源電圧降圧回路において、前記製造ばらつきに依存する電圧は、同一導電型のＭＯＳトランジスタの閾値電圧のｎ（ｎは正の整数）倍であることを特徴とする。

本願の電源電圧降圧回路において、前記レベル発生回路は、差動増幅器と、出力段とから構成され、前記出力段は前記差動増幅器からの出力を受けるトランジスタと、それぞれダイオード接続されたｎ個のトランジスタと、定電流源とが、電源電圧と内部電源電圧との間にそれぞれ縦方向に順に接続され、前記差動増幅器は前記オフセット電圧と、前記定電流源と前記ダイオード接続されたトランジスタとの接続点の電位を入力されることを特徴とする。

本願の電源電圧降圧回路において、前記ｍ倍電圧発生回路は、差動増幅器と、出力段とから構成され、前記出力段は前記差動増幅器からの出力を受けるトランジスタと、抵抗とから構成され、前記差動増幅器は前記レベル発生回路からの出力と、前記抵抗の分割節点からの電位が入力されることを特徴とする。

本願の遅延回路は、ＰＭＯＳまたはＮＭＯＳトランジスタにより遅延時間が支配的となるインバータ回路を複数段接続して構成され、オフセット電圧と前記遅延回路の遅延時間を支配するＭＯＳトランジスタと同じ導電型のＭＯＳトランジスタの閾値電圧のｎ（ｎは正の整数）倍の電圧とを加算した基準電圧をｍ（ｍは正数）倍した電圧を前記インバータ回路の電源電圧とすることを特徴とする。

本願の遅延回路は、ＰＭＯＳまたはＮＭＯＳトランジスタにより遅延時間が支配的となるインバータ回路を複数段接続して構成され、オフセット電圧と前記遅延回路の遅延時間を支配するＭＯＳトランジスタと同じ導電型のＭＯＳトランジスタの閾値電圧のｎ（ｎは正の整数）倍の電圧とを加算した基準電圧を発生させるレベル発生回路と、前記基準電圧をｍ（ｍは正数）倍した電圧を出力するｍ倍電圧発生回路とを備えた電源電圧降圧回路からの出力電圧を前記インバータ回路の電源電圧とすることを特徴とする。

本願の遅延回路において、前記電源電圧降圧回路は、製造ばらつきのベスト及びワースト条件において、前記遅延回路の遅延時間がほぼ同一遅延時間となる電源電圧値から前記オフセット電圧およびｍ値を決め、前記遅延回路の遅延時間が遅くなる条件には高電源電圧を出力し、前記遅延回路の遅延時間が早くなる条件には低電源電圧を出力することを特徴とする。

本願の半導体装置は、ＰＭＯＳまたはＮＭＯＳトランジスタにより遅延時間が支配的となるインバータ回路を複数段接続して構成された遅延回路と、オフセット電圧と前記遅延回路の遅延時間を支配するＭＯＳトランジスタと同じ導電型のＭＯＳトランジスタの閾値電圧のｎ（ｎは正の整数）倍の電圧とを加算した基準電圧を発生させるレベル発生回路と前記基準電圧をｍ（ｍは正数）倍した電圧を出力するｍ倍電圧発生回路とから構成された電源電圧降圧回路とを備え、前記電源電圧降圧回路からの出力電圧を前記遅延回路の電源電圧とすることを特徴とする。

本願の半導体装置において、前記遅延回路によりセンスアンプの活性化信号を遅らせることを特徴とする。

本願は、遅延回路として、ＮＭＯＳまたはＰＭＯＳトランジスタが支配的となる回路構成とし、オフセット電圧と製造ばらつきに依存する電圧とを加算した基準電圧を発生させるレベル発生回路とｍ倍電圧発生回路からなる電源電圧降圧回路の出力電圧を遅延回路の電源電圧とすることで、製造ばらつきによる遅延時間のばらつきを防止する遅延回路及び半導体装置が得られる効果がある。

本発明について、図面を参照して以下詳細に説明する。

実施例１として、図１〜図４を用いて説明する。図１に実施例１におけるブロック構成図、図２に遅延回路の回路図、図３にレベル発生回路およびｍ倍電圧発生回路の回路図、図４に閾値電圧に対する遅延時間の電源電圧依存を示す相関図を示す。

図1にはレベル発生回路３とｍ倍電圧発生回路４を備えた電源電圧降圧回路１と、遅延回路２とを示す。レベル発生回路３はオフセット電圧Ｖoffsetを入力され、出力電圧（２＊Ｖｔ＋Ｖoffset）をｍ倍電圧発生回路４に出力する。ｍ倍電圧発生回路４は入力された電圧（２＊Ｖｔ＋Ｖoffset）をｍ倍し、ｍ＊（２＊Ｖｔ＋Ｖoffset）を遅延回路２の電源電圧として供給する。

レベル発生回路３は差動増幅器１１、トランジスタＰ５，トランジスタＮ５、Ｎ６、Ｎ７から構成されている。以下、トランジスタとしてはＰＭＯＳトランジスタにはＰ、ＮＭＯＳトランジスタにはＮの符号を付けそれぞれ略記する。差動増幅器１１にはオフセット電圧ＶoffsetとトランジスタＮ６のソースとトランジスタＮ７のドレインとの接続点である節点１２とが入力されその出力はトランジスタＰ５のゲートに入力される。

トランジスタＰ５のドレイン、ソース、ゲートはそれぞれ、トランジスタＮ５のドレイン、外部電源ＶＤＤ、差動増幅器１１の出力に接続される。トランジスタＮ５のドレイン、ソース、ゲートはそれぞれ、トランジスタＰ５のドレイン、トランジスタＮ６のドレイン、トランジスタＰ５のドレインに接続される。トランジスタＮ６のドレイン、ソース、ゲートはそれぞれ、トランジスタＮ５のソース、トランジスタＮ７のドレイン、トランジスタＮ６のドレインに接続される。トランジスタＮ７のドレイン、ソース、ゲートはそれぞれ、トランジスタＮ６のソース、内部電源電圧ＶＢＢ、バイアス電圧Ｂｉａｓ１に接続される。

トランジスタＮ７はバイアス電圧Ｂｉａｓ１をゲート入力とする定電流源回路であり、トランジスタがオン状態となるときに流れ始める電流として、例えば１０ｎＡの定電流源に設定される。そのためダイオード接続されたトランジスタＮ５，Ｎ６の電圧降下はそれぞれの閾値電圧となる。差動増幅器１１には、オフセット電圧Ｖoffsetと節点１２とが入力されることから、レベル発生回路３の出力であるトランジスタＰ５のドレインからは、トランジスタＮ５，Ｎ６の閾値電圧Ｖｔｎが加算された出力電圧（２＊Ｖｔｎ＋Ｖoffset）を出力する。ここで、トランジスタＮ５、Ｎ６は遅延回路に使用されるトランジスタであり、同一のトランジスタ特性を有するトランジスタである。

また、本実施例ではトランジスタＮ５，Ｎ６の２段構成としたが、ｎ段構成とすることでその出力電圧を（ｎ＊Ｖｔｎ＋Ｖoffset）とすることができる。また、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを同様にダイオード接続することで（ｎ＊Ｖｔｐ＋Ｖoffset）とすることができる。ＮＭＯＳまたはＰＭＯＳトランジスタを使用するかは遅延回路の遅延時間において、どちらのトランジスタ能力が支配的であるかによって決定する。例えばＮＭＯＳトランジスタが支配的であれば、ＮＭＯＳトランジスタを接続する。

遅延回路としては、ＮＭＯＳ，ＰＭＯＳの両方で支配させることが一般的であり、それぞれの閾値電圧Ｖｔｎ、Ｖｔｐを基準電位に加味する方法もある。しかし両型のトランジスタで遅延時間を支配させた場合にはＮＭＯＳ、ＰＭＯＳのトランジスタ特性に依存することから、両方を満足させるための構成が複雑となる。したがって、遅延時間を片方のＭＯＳトランジスタにより支配させるほうがより好ましい。

ｍ倍電圧発生回路４は、差動増幅器１３と、トランジスタＰ６と、抵抗Ｒ１，Ｒ２とで構成される。（２＊Ｖｔｎ＋Ｖoffset）を入力とし、トランジスタＰ６のドレインと抵抗Ｒ１との接続点を出力端子とし、入力電圧をｍ倍した出力電圧ｍ＊（２＊Ｖｔｎ＋Ｖoffset）を出力する。差動増幅器１３にはレベル発生回路３からの出力電圧（２＊Ｖｔｎ＋Ｖoffset）と抵抗Ｒ１とＲ２の接続点である節点１４とが入力されその出力はトランジスタＰ６のゲートに入力される。トランジスタＰ５のドレイン、ソース、ゲートはそれぞれ、抵抗Ｒ１の一端子、外部電源ＶＤＤ、差動増幅器１３の出力に接続される。抵抗Ｒ１は一端子をトランジスタＰ６のドレイン、他端子を抵抗Ｒ２の一端子に接続される。抵抗Ｒ２は一端子を抵抗Ｒ１の他端子に、他端子は接地電位ＧＮＤに接続される。ここで抵抗Ｒ１とＲ２の分割比は出力電圧Ｖｏｕｔが入力電圧（２＊Ｖｔｎ＋Ｖoffset）をｍ倍するように、ｍ＝（Ｒ１＋Ｒ２）／Ｒ２とする。

遅延回路２は複数のインバータ１５が接続され、初段のインバータに入力された信号を最終段のインバータから遅延させて出力する。この遅延回路２の電源電圧としては、ｍ倍電圧発生回路４からの出力電圧Ｖｏｕｔが供給される。

図２の遅延回路は、負荷トランジスタＰ１と、ドライバトランジスタＮ１から構成されるインバータ列が６段接続されている。ドレインとソースを共通接続されたトランジスタＮ２はそれぞれのインバータの負荷容量となる。ここで上段のインバータチェーンには外部からの供給される電源電圧ＶＤＤが供給され、下段のインバータチェーンには図１に示した電源電圧降圧回路１からの出力電圧Ｖｏｕｔが供給される。ここでトランジスタＮ１の駆動能力をトランジスタＰ１の能力よりも小さくすることで、ＮＭＯＳトランジスタＮ１の能力が支配的な遅延回路を構成できる。例えば、それぞれのトランジスタのゲート幅／ゲート長を、トランジスタＰ１は５μｍ／０．２４μｍ、トランジスタＮ１を２μｍ／０．４８μｍ、トランジスタＮ２を５μｍ／５μｍとすれば、遅延回路の遅延時間がトランジスタＮ１の能力が支配的になる。ここではトランジスタの能力比が３倍程度以上であれば、支配的であるとする。

遅延時間の遅延時間を支配するトランジスタを前記した図1におけるレベル発生回路３のトランジスタＮ５及びＮ６とする。また、逆に遅延回路の遅延時間をＰＭＯＳトランジスタの能力により支配させるには、ＮＭＯＳ、ＰＭＯＳトランジスタのゲート幅／ゲート長を逆に、トランジスタＮ１は５μｍ／０．２４μｍ、トランジスタＰ１を２μｍ／０．４８μｍとし、図１のトランジスタＮ５，Ｎ６の代わりにＰＭＯＳトランジスタをダイオード接続させて構成させればよい。

図３に電源電圧降圧回路１のレベル発生回路３と、ｍ倍電圧発生回路４のトランジスタレベルの回路図を示す。図１を比較参照して説明する。レベル発生回路３の差動アンプ１１は、トランジスタＰ１０，Ｐ１１，トランジスタＮ１１０，Ｎ１１，Ｎ１２，から構成され、出力段はトランジスタＰ１２、トランジスタＮ１３，Ｎ１４，Ｎ１５から構成される。

差動増幅器１１のトランジスタＰ１０のドレイン、ソース、ゲートはそれぞれ、トランジスタＮ１０のドレイン、内部昇圧電圧ＶＰＰ、トランジスタＰ１１のゲート及びトランジスタＰ１０のドレインに接続される。トランジスタＰ１１のドレイン、ソース、ゲートはそれぞれ、トランジスタＮ１１のドレイン、内部昇圧電圧ＶＰＰ、トランジスタＰ１０のゲートに接続される。トランジスタＮ１０のドレイン、ソース、ゲートはそれぞれ、トランジスタＰ１０のドレイン、トランジスタＮ１２のドレイン、トランジスタＮ１４のソース及びトランジスタＮ１５のドレインに接続される。トランジスタＮ１１のドレイン、ソース、ゲートはそれぞれ、トランジスタＰ１１のドレイン、トランジスタＮ１２のドレイン、オフセット電圧Ｖoffsetに接続される。トランジスタＮ１２のドレイン、ソース、ゲートはそれぞれ、トランジスタＮ１０及びＮ１１のドレイン、内部電源電圧ＶＢＢ、バイアス電圧Ｂｉａｓ１に接続される。

レベル発生回路３の出力段のトランジスタＰ１２のドレイン、ソース、ゲートはそれぞれ、トランジスタＮ１３のドレイン、外部電源電圧ＶＤＤ、差動増幅器１１の出力であるトランジスタＰ１１のドレインに接続される。トランジスタＮ１３のドレイン、ソース、ゲートはそれぞれ、トランジスタＰ１２のドレイン、トランジスタＮ１４のドレイン、トランジスタＮ１３のドレインに接続される。トランジスタＮ１４のドレイン、ソース、ゲートはそれぞれ、トランジスタＮ１３のソース、トランジスタＮ１５のドレイン、トランジスタＮ１４のドレインに接続される。トランジスタＮ１５のドレイン、ソース、ゲートはそれぞれ、トランジスタＮ１４のソース、内部電源電圧ＶＢＢ、バイアス電圧Ｂｉａｓ１に接続される。ドレインとソースが接地電位ＧＮＤに共通接続され、ゲートがレベル発生回路の出力に接続されたトランジスタＮ１６は負荷容量である。

差動増幅器１１はオフセット電圧Ｖoffsetと、出力段のトランジスタＮ１４のソース電位と、を入力され、出力をトランジスタＰ１２のゲートに出力する。トランジスタＮ１２は定電流源である。出力段のトランジスタＰ１２，Ｎ１３，Ｎ１４，Ｎ１５はそれぞれ図１のトランジスタＰ５，Ｎ５，Ｎ６，Ｎ７と同様な構成、動作を行う。レベル発生回路としては、オフセット電圧Ｖoffsetを入力され、出力電圧（ｎ＊Ｖｔ＋Ｖoffset）を出力する。図３においては、閾値電圧を検出されるトランジスタとしてＮＭＯＳトランジスタＮ１３，Ｎ１４を２段ダイオード接続していることから、ｎ＝２となる。ここでｎは正の整数である。また差動増幅器の高電源として内部昇圧電源ＶＰＰ、低電源電圧として負電位を含む内部電源電圧ＶＢＢを使用する理由はオフセット電圧を自由に選択できることによる。例えば低電源電圧が接地電位ＧＮＤで、オフセット電圧を小さな電圧とした場合に、電源電圧降圧回路が動作しなくなるためである。オフセット電圧が大きい場合には接地電位ＧＮＤでもよい。

ｍ倍電圧発生回路４の差動増幅器１２はトランジスタＰ１３，Ｐ１４、トランジスタＮ１７，Ｎ１８，Ｎ１９から構成される。出力段はトランジスタＰ１５、抵抗Ｒ３，Ｒ４から構成される。ドレインとソースが接地電位ＧＮＤに共通接続され、ゲートがレベル発生回路の出力に接続されたトランジスタＮ２０は負荷容量である。ｍ倍電圧発生回路４は入力される入力電圧（２＊Ｖｔ＋Ｖｏｆｆｓｅｔ）をｍ倍して、出力電圧Ｖｏｕｔとして、ｍ＊（ｎ＊Ｖｔ＋Ｖｏｆｆｓｅｔ）を出力する。これらの構成、動作は前述した差動増幅器、出力段と同じであるため詳細な説明は省略する。

またここで差動増幅器を構成するトランジスタＰ１０とＰ１１、トランジスタＮ１０とＮ１１，トランジスタＰ１３とＰ１４、トランジスタＮ１７とＮ１８とは、それぞれ同じトランジスタ特性を有するように同じトランジスタサイズで構成される。トランジスタＮ１３，Ｎ１４は遅延回路の遅延時間を支配する遅延回路のトランジスタＮ１と同じトランジスタサイズである。また抵抗Ｒ３とＲ４の比は出力電圧がｍ倍になるように設定される。

これらの回路構成において、実際の電源電圧と遅延回路の遅延時間の相関について、図４を参照して説明する。遅延回路２において、トランジスタＮ１のチャンネル幅／長は２μｍ／０．４８μｍであり、トランジスタＮ１により遅延時間は支配され、電源電圧として電源電圧降圧回路からの出力電圧Ｖｏｕｔが供給されている。さらに遅延回路の製造ばらつきとして、閾値電圧Ｖｔｎは０．４２Ｖ±０．３Ｖとし、電源電圧１．４Ｖ固定の場合は考える。このときの遅延時間として、ＦＡＳＴは２．６３ｎｓ（Ｖｔｎ＝０．３９Ｖ）、ＴＹＰは２．８６ｎｓ（Ｖｔｎ＝０．４２Ｖ）、ＳＬＯＷは３．１０ｎｓ（Ｖｔｎ＝０．４５Ｖ）となる。遅延時間のばらつきとして、１８％である。

ここで本実施例の電源電圧降圧回路からの出力電圧Ｖｏｕｔを遅延回路に供給する。オフセット電圧として、実測またはシュミュレーションによりそれぞれの閾値電圧に対し遅延時間のばらつきがなくなる電源電圧を求め、そのときのＳＬＯＷ（Ｖｔｎ＝０．４５Ｖ）とＦＡＳＴ（Ｖｔｎ＝０．３９Ｖ）の電源電圧比と、ＳＬＯＷ（Ｖｔｎ＝０．４５Ｖ）とＦＡＳＴ（Ｖｔｎ＝０．３９Ｖ）の（２＊Ｖｔｎ＋Ｖoffset）比が同じくなるように、オフセット電圧とｍを決める。ＴＹＰ（Ｖｔｎ＝０．４２Ｖ）とほぼ同じ遅延時間になるのは、ＳＬＯＷ（Ｖｔｎ＝０．４５Ｖ）で１．４７Ｖ、ＦＡＳＴ（Ｖｔｎ＝０．３９Ｖ）では１．３３Ｖである。１．４７／１．３３＝１．１１となり、（２＊Ｖｔｎ＋Ｖoffset）比を１．１１とするためにはオフセット電圧は０．４Ｖとなる。さらにｍ＝１．１２となる。これらのデータに、さらに比較のためオフセット電圧を０．２ｖ、０．４Ｖ，０．６Ｖとした場合の結果を表１、及び図４に示す。

遅延回路の遅延時間は一定電源電圧（１．４Ｖ）の場合は、１８％のばらつきを持っていたが、本実施例にオフセット電圧０．４Ｖの場合には１％のばらつきしかなく、閾値電圧のばらつきに対して、遅延時間のばらつきを完全に補正できる。またオフセット電圧を大きく０．６Ｖの場合には、製造ばらつきＦＡＳＴの場合の遅延時間が早くなり、これらの関係を順依存と呼ぶ。逆にまたオフセット電圧を小さく０.２Ｖの場合には、製造ばらつきＦＡＳＴ条件の場合の遅延時間が遅くなり、これらの関係を逆依存と呼ぶ。また、ｍの値が１以下の場合には抵抗の接続を接地電位ではなく、ある正の電源電圧に接続し、その抵抗分割比を変更すればよい。

本実施例においては、ＮＭＯＳまたはＰＭＯＳトランジスタのどちらかが遅延時間を支配する遅延回路を備え、電源電圧レベル発生回路において製造ばらつきに依存する基準電圧を発生させ、この基準電圧をｍ倍した電圧を遅延回路の電源電圧とする。これらの構成とすることで、製造ばらつきによる遅延時間のばらつきを防止できる遅延回路、及びこれらを備えた半導体装置が得られる。

実施例２として、図５を用いて説明する。本実施例は本願の遅延回路を半導体記憶装置に採用した実施例である。半導体記憶装置の読み出しアクセス時間は、規格により設定されており、製造ばらつきがあっても一定期間内に読み出しする必要がある。したがって、外部からの読み出し（センス）コマンドからセンスアンプを活性化する期間はつねに一定と設定することが半導体記憶装置の安定動作のポイントとなる。

図５に半導体装置の読み出しのタイミングチャートを示す。センスコマンドが入力され読み出し動作となる。センス基準信号が反転され、選択されたワード線が活性化され、選択されたメモリセルの情報はビット線に微小信号として読み出される。遅延回路により設定期間遅延されたセンス基準信号によりセンスアンプが活性化され、ビット線信号はセンスアンプ回路で増幅され、ハイレベル／ローレベルとなる。センスアンプの出力が読み出され、入出力回路を経由して出力される。

ここでセンス基準信号は遅延回路により設定期間遅延された後に、センスアンプを活性化してビット線信号を読み出す。この遅延される期間が早すぎるとビット線電位の微小電位をセンスアンプが読み出しできなくなる。また逆に遅すぎると、規格で決められた期間内に読み出し動作が完了しなくなる。これらの遅延は規格により定められた期間とするのがより好ましい。一定期間遅延させることで安定動作する半導体記憶装置が得られる。

本実施例においては、実施例の１つとして一定期間遅延される遅延回路を半導体記憶装置の読み出し用に使用した実施例である。しかし、本実施例に係らず半導体装置には規格として設定されるタイミングは多く、製造ばらつきがあっても一定期間遅延される遅延回路はいろんな半導体装置に必要である。本願の構成とすることで、製造ばらつきに依存しないで、つねに一定期間遅延される遅延回路、及び半導体装置が得られる。

以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明における実施例１のブロック構成図である。 図１における遅延回路の回路図である。 図１におけるレベル発生回路と電源電圧発生回路の回路図である。 実施例１における製造ばらつきと遅延時間との相関図である。 実施例２におけるタイミングチャートである。 従来例における説明図である。 従来例における第１実施例の回路図である。 従来例における第２実施例の回路図である。

符号の説明

１ 電源電圧降圧回路
２ 遅延回路
３ レベル発生回路
４ ｍ倍電圧発生回路
６１，８１，８２ 基準電圧発生回路
６２，７３ 差動増幅器
６３ 半導体回路
７１ ＮＭＯＳトランジスタ
７２ ＰＭＯＳトランジスタ
７４，８３ 定電流源
８４，８５ 降圧出力回路
１１，１３ 差動増幅器
１２，１４ 節点
１５ インバータ
Ｐ１，Ｐ５，Ｐ６，Ｐ１０ ＰＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ５，Ｎ６ ＮＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗

Claims (9)

1. 電源電圧降圧回路において、オフセット電圧と製造ばらつきに依存する電圧とを加算した基準電圧を発生させるレベル発生回路と、前記基準電圧をｍ（ｍは正数）倍した電圧を出力するｍ倍電圧発生回路とを備えたことを特徴とする電源電圧降圧回路。
2. 前記製造ばらつきに依存する電圧は、同一導電型のＭＯＳトランジスタの閾値電圧のｎ（ｎは正の整数）倍であることを特徴とする請求項１に記載の電源電圧降圧回路。
3. 前記レベル発生回路は、差動増幅器と、出力段とから構成され、前記出力段は前記差動増幅器からの出力を受けるトランジスタと、それぞれダイオード接続されたｎ個のトランジスタと、定電流源とが、電源電圧と内部電源電圧との間にそれぞれ縦方向に順に接続され、前記差動増幅器は前記オフセット電圧と、前記定電流源と前記ダイオード接続されたトランジスタとの接続点の電位を入力されることを特徴とする請求項２に記載の電源電圧降圧回路。
4. 前記ｍ倍電圧発生回路は、差動増幅器と、出力段とから構成され、前記出力段は前記差動増幅器からの出力を受けるトランジスタと、抵抗とから構成され、前記差動増幅器は前記レベル発生回路からの出力と、前記抵抗の分割節点からの電位が入力されることを特徴とする請求項１に記載の電源電圧降圧回路。
5. 遅延回路において、該遅延回路はＰＭＯＳまたはＮＭＯＳトランジスタにより遅延時間が支配的となるインバータ回路を複数段接続して構成され、オフセット電圧と前記遅延回路の遅延時間を支配するＭＯＳトランジスタと同じ導電型のＭＯＳトランジスタの閾値電圧のｎ（ｎは正の整数）倍の電圧とを加算した基準電圧をｍ（ｍは正数）倍した電圧を前記インバータ回路の電源電圧とすることを特徴とする遅延回路。
6. 遅延回路において、該遅延回路はＰＭＯＳまたはＮＭＯＳトランジスタにより遅延時間が支配的となるインバータ回路を複数段接続して構成され、オフセット電圧と前記遅延回路の遅延時間を支配するＭＯＳトランジスタと同じ導電型のＭＯＳトランジスタの閾値電圧のｎ（ｎは正の整数）倍の電圧とを加算した基準電圧を発生させるレベル発生回路と、前記基準電圧をｍ（ｍは正数）倍した電圧を出力するｍ倍電圧発生回路とを備えた電源電圧降圧回路からの出力電圧を前記インバータ回路の電源電圧とすることを特徴とする遅延回路。
7. 前記電源電圧降圧回路は、製造ばらつきのベスト及びワースト条件において、前記遅延回路の遅延時間がほぼ同一遅延時間となる電源電圧値から前記オフセット電圧およびｍ値を決め、前記遅延回路の遅延時間が遅くなる条件には高電源電圧を出力し、前記遅延回路の遅延時間が早くなる条件には低電源電圧を出力することを特徴とする請求項６に記載の遅延回路。
8. 半導体装置において、ＰＭＯＳまたはＮＭＯＳトランジスタにより遅延時間が支配的となるインバータ回路を複数段接続して構成された遅延回路と、オフセット電圧と前記遅延回路の遅延時間を支配するＭＯＳトランジスタと同じ導電型のＭＯＳトランジスタの閾値電圧のｎ（ｎは正の整数）倍の電圧とを加算した基準電圧を発生させるレベル発生回路と前記基準電圧をｍ（ｍは正数）倍した電圧を出力するｍ倍電圧発生回路とから構成された電源電圧降圧回路とを備え、前記電源電圧降圧回路からの出力電圧を前記遅延回路の電源電圧とすることを特徴とする半導体装置。
9. 前記遅延回路によりセンスアンプの活性化信号を遅らせることを特徴とする請求項８に記載の半導体装置。

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