JP2000357951A - 遅延回路、クロック生成回路及び位相同期回路 - Google Patents

遅延回路、クロック生成回路及び位相同期回路

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Kiyoshi Hayase
清 早瀬
Koichi Iwami
幸一 石見
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Abstract

(57)【要約】 【課題】 製造工程のばらつきや環境の変化による遅延
時間の変化を防止するのが困難な上に任意に遅延時間を
変化させることができないという課題があった。 【解決手段】 所定の遅延時間を設定するための情報が
記憶されるレジスタ１９と、それぞれの遅延時間がＰＬ
Ｌ９からの制御信号により制御される複数の遅延素子と
して複数のインバータ２０を有しており、レジスタ１９
に記憶された情報に応じて、入力信号に所定の遅延時間
を付与すべく、入力信号が通るインバータ２０の段数を
切り換えるマルチプレクサ１２とを備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、入力されるクロ
ック等の信号を遅延する遅延回路、クロックを生成する
クロック生成回路、及び、入力されるクロックを基準信
号に同期させる位相同期回路に関するものである。
【０００２】
【従来の技術】図１３は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃ
ｋｅｄ Ｌｏｏｐ）を用い、入力クロックに同期してお
り入力クロックと同一又は逓倍の周波数を有する出力ク
ロックを生成する、従来のクロック生成回路（または位
相同期回路）の構成を示すブロック図である。図１３に
おいて、１は電圧制御発振器（以下ＶＣＯと略す）、３
はＶＣＯ１からの、入力クロックの周波数の逓倍の周波
数を有する出力クロックを分周する分周器、４は入力ク
ロックとして基準クロックを生成する発振器、６は分周
器３からの分周クロックの位相と発振器４からの基準ク
ロックの位相とを比較し、これらの位相をそろえるよう
位相差に応じた値の制御電圧をＶＣＯ１へ出力するチャ
ージポンプ、８はＶＣＯに含まれるインバータ、９はＰ
ＬＬである。
【０００３】次に動作について説明する。ＶＣＯ１は、
基準クロックの周波数のｎ倍の周波数を有する出力クロ
ックを生成し、これを出力するとともに分周器３へ送出
する。分周器３は、この出力クロックを分周して分周ク
ロックを生成してチャージポンプ６へ出力する。チャー
ジポンプ６は、分周器３からの分周クロックの位相と発
振器４からの基準クロックの位相とを比較し、これらの
位相をそろえるよう位相差に応じた値の制御信号を生成
する。具体的には、分周クロックの位相が早い場合は制
御信号の値即ち電圧を高くし、これに対して、基準クロ
ックの位相の方が早い場合は制御信号の電圧を低くす
る。分周器３からの分周クロックの位相と発振器４から
の基準クロックの位相とが一致すると、ＰＬＬ９はロッ
ク状態となる。そのとき、出力クロックを分周器３によ
りｎ分周した分周クロックの周期と基準クロックの周期
は同一になる。
【０００４】ＰＬＬ９に複数の分周器３を設け、所望の
逓倍比に合わせていずれか一つの分周器３を選択するこ
とにより逓倍比を切り換え上記の所望の逓倍比に設定す
ることもできる。例えば、ｎ分周が選ばれると、ＰＬＬ
９は基準クロックの周波数をｎ倍した周波数を有する出
力クロックを生成する。さらに、複数の発振器４を設け
この中からいずれか１つの発振器４を選択することによ
り、基準クロックの周波数を変化させることも可能であ
る。しかしながら、この方法で出力クロックの周期を変
更するためには、ＰＬＬのロックが外れるために再ロッ
クを行う必要があり、出力クロックの周期変更に多くの
時間が必要となる。そこで、短時間で周期を切り換える
必要がある場合には、図１４に示すように、複数の発振
器４と複数のＰＬＬ９を設けて周期の異なる複数のクロ
ックを生成し、それらの中から所望の１つをマルチプレ
クサ１０を用いて選択する方法がある。しかしながら、
この方法は、周期を広範囲で細かく調節しようとすると
回路の規模が非常に大きくなり、また、クロックを切り
換える際に位相ずれ等が起こり大きなジッタを生む危険
性があるという欠点がある。
【０００５】図１５は、遅延時間を調節できる従来の遅
延回路の一例の構成を示すブロック図である。図１５に
おいて、１１はインバータ、１２はマルチプレクサ、１
９はレジスタ、４６は遅延回路である。図１５に示すよ
うに、遅延回路４６は、直列に接続された偶数個のイン
バータ１１を有している。この直列の複数のインバータ
１１は、２段ずつの複数の組に分割され、２段毎に設け
られた複数のリード線及び直列の複数のインバータ１１
の両端からのリード線がマルチプレクサ１２に接続され
ている。マルチプレクサ１２は、レジスタ１９の内容に
応じてそれらのリード線の中からいずれか１つを選択す
ることにより遅延時間を切り換えることができる。ま
た、図１５に示すような遅延回路を備えたＰＬＬを用い
ることにより、出力クロックの周期を調節することも可
能である。しかしながら、このような方法は、ゲート遅
延で決まる時間ステップでしか遅延時間を切り換えでき
ず、その遅延時間は周囲温度や電源電圧等によって変化
し、正確な時間ステップで周期を変更することができな
いという欠点がある。
【０００６】図１６は、遅延時間を広い範囲で細かく調
節するために、複数の遅延回路が直列に接続された、従
来の遅延回路の他の例の構成を示すブロック図である。
図１６に示すように、例えば、２つの遅延回路４６ａ，
４６ｂが直列に接続された場合には、第１の遅延回路４
６ａは遅延時間を細かく調節できるように、第２の遅延
回路４６ｂは遅延時間を大まかに設定できるように構成
される。第１及び第２の遅延回路４６ａ，４６ｂの遅延
時間は、それぞれレジスタ１９の下位ビット、上位ビッ
トにより設定される。このとき、第１の遅延回路４６ａ
は８段階の調節が可能であり、第１の遅延回路４６ａの
インバータ１１の２段当たりの遅延時間を△ｄ、第２の
遅延回路４６ｂのインバータ１１の２段当たりの遅延時
間を△Ｄとすると、△Ｄは（△ｄ×８）に等しくなけれ
ばならない。しかし、電源電圧や周囲温度、製造工程の
ばらつきなどにより、常に△Ｄを△ｄ×８に等しくなる
ようにすることは不可能である。もし、常に△Ｄを△ｄ
×８に一致させることができないならば、遅延回路の遅
延時間の変化の最小幅が△ｄ以上になったり、レジスタ
１９の内容が遅延時間を増大させるように変化した場合
であっても逆に遅延時間が減少する可能性がある。
【０００７】図１７は、例えば特許公開昭５９−６３８
２２号公報に開示された従来の遅延カイエおの他の例の
構成を示すブロック図である。図１７において、５０は
印加された基準クロックの位相又は周波数と分周器３か
らの分周クロックの位相又は周波数とを比較する位相／
周波数比較器、５１は位相／周波数比較器５０の出力か
ら制御信号を生成して、ＶＣＯ１及びディレイライン５
３へ出力するループフィルタ及びレベルシフタである。
【０００８】次に動作について説明する。ＶＣＯ１の出
力は、分周器３に送られ、ここで分周される。分周器３
の出力である分周クロックは位相／周波数比較器５０へ
送られ、ここで基準クロックと比較される。位相／周波
数比較器５０の出力は、ループフィルタ及びレベルシフ
タ５１に送られる。ループフィルタ及びレベルシフタ５
１は、制御信号をディレイライン５３に出力する。制御
信号は、基準クロックと分周クロック間の位相差を示し
ており、位相／周波数比較器５０のパルス信号に応じて
変化する。制御信号はディレイライン５３にも印加さ
れ、ディレイライン５３の遅延時間は制御信号により所
定の値に設定される。
【０００９】
【発明が解決しようとする課題】従来のクロック生成回
路は以上のように構成されているので、ＰＬＬでは出力
クロックの周期を入力クロックの逓倍や分周により決定
するため，周期を広範囲で細かく調節するのは困難であ
るという課題があった。
【００１０】また、図１５に示すような従来の遅延回路
は、製造工程のばらつきや環境の変化により遅延時間が
変化するため、一定時間ステップで遅延時間を設定でき
ず、このため、一定時間ステップで周期や位相差を設定
できるクロック生成回路を提供できないという課題があ
った。
【００１１】また、図１６に示すような複数の遅延回路
を直列につなぎ，遅延時間を広い範囲で細かく調節する
回路では、電源電圧や周囲温度、製造工程のばらつきな
どにより遅延時間を一定に保つことができないので、遅
延回路の遅延時間の変化の最小幅が大きくなったり、遅
延時間を増大させようと制御しても逆に遅延時間を減少
させてしまう可能性がある等の課題があった。
【００１２】また、図１７に示すような従来の遅延回路
は、ディレイライン５３に含まれる各遅延素子とＶＣＯ
１に含まれる各遅延素子とを同一構造とすることによ
り、製造工程のばらつきや環境の変化による遅延時間の
変化を防止できるが、任意に遅延時間を変化させること
ができないという課題があった。
【００１３】この発明は上記のような課題を解決するた
めになされたもので、製造プロセスや環境変化に関係な
く遅延時間を一定時間ステップで正確に変更可能である
とともに、任意に遅延時間を変更可能な遅延回路、この
遅延回路を用いて出力クロックの周期や位相を一定時間
ステップで正確に変更可能なクロック生成回路、及び、
上記遅延回路を用いて出力クロックの位相を一定時間ス
テップで正確に変更できるとともに他のクロックと同期
を正確に取ることが可能な位相同期回路を得ることを目
的とする。
【００１４】
【課題を解決するための手段】この発明に係る遅延回路
は、所定の遅延時間を設定するための情報が記憶される
記憶手段と、それぞれの遅延時間が発振手段からの制御
信号により制御される複数の遅延素子を有しており、前
記記憶手段に記憶された情報に応じて、入力信号に前記
所定の遅延時間を付与すべく、前記入力信号が通る遅延
素子の段数を切り換える遅延手段とを備えたものであ
る。
【００１５】この発明に係る遅延回路は、発振手段に含
まれる複数の遅延素子と、遅延手段に含まれる複数の遅
延素子とが同一半導体プロセスにより形成されているも
のである。
【００１６】この発明に係る遅延回路は、それぞれが発
振手段、記憶手段、及び遅延手段を有し、直列に接続さ
れた複数の遅延回路を備えており、各遅延回路は互いに
異なる時間ステップでそれぞれの所定の遅延時間を設定
できるものである。
【００１７】この発明に係る遅延回路は、各遅延回路に
おいて、発振手段に含まれる複数の遅延素子と、遅延手
段に含まれる複数の遅延素子とが、同一半導体プロセス
により形成されているものである。
【００１８】この発明に係るクロック生成回路は、所定
の遅延時間を設定するための情報が記憶される記憶手段
と、それぞれの遅延時間が発振手段からの制御信号によ
り制御される複数の遅延素子を有しており、前記記憶手
段に記憶された情報に応じて、入力信号に所定の遅延時
間を付与すべく前記入力信号が通る遅延素子の段数を決
定し、前記所定の遅延時間を前記入力信号に付与して出
力する遅延手段とをそれぞれ備えた少なくとも１つの遅
延回路と、少なくとも１つの前記遅延回路とともにルー
プを形成し、所定の基本パルス周期のクロックパルスを
生成して前記遅延回路へ供給し、前記遅延回路と協働し
て所定の周期のクロックを生成するためのクロック生成
手段とを備えたものである。
【００１９】この発明に係るクロック生成回路は、上記
のような構成の複数の遅延回路を備え、各遅延回路は互
いに異なる時間ステップでそれぞれの所定の遅延時間を
設定でき、前記複数の遅延回路はクロック生成手段とル
ープを形成するものである。
【００２０】この発明に係るクロック生成回路は、各遅
延回路において、発振手段に含まれる複数の遅延素子と
遅延手段に含まれる複数の遅延素子とが、同一半導体プ
ロセスにより形成されているものである。
【００２１】この発明に係るクロック生成回路は、クロ
ック生成手段が、ともにループを形成する直列に接続さ
れた少なくとも１つの前記遅延回路の出力信号を反転し
て前記遅延回路と協働して所定の周期のクロックを生成
する手段であるものである。
【００２２】この発明に係るクロック生成回路は、クロ
ック生成手段が、当該クロック生成手段とともにループ
を形成する直列に接続された少なくとも１つの遅延回路
の出力信号を反転するとともに、クロック生成手段に含
まれる制御手段からの制御信号により制御される遅延時
間を前記出力信号に付与し、前記遅延回路と協働して所
定の周期のクロックを生成する遅延手段を含むものであ
る。
【００２３】この発明に係るクロック生成回路は、クロ
ック生成手段の制御手段が、制御信号によりそれぞれの
遅延時間が制御されループ状に接続された遅延部として
の複数の遅延素子を有しており、クロック生成手段の遅
延手段は、それぞれの遅延時間が前記制御手段からの前
記制御信号により制御され直列に接続された複数の遅延
素子であるものである。
【００２４】この発明に係るクロック生成回路は、クロ
ック生成手段の制御手段に含まれる複数の遅延素子とク
ロック生成手段の遅延手段に含まれる複数の遅延素子と
が、同一半導体プロセスにより形成されているものであ
る。
【００２５】この発明に係るクロック生成回路は、クロ
ック生成手段の制御手段が、制御信号により遅延時間が
制御される遅延部としてのディジタルディレイラインを
有しており、クロック生成手段の遅延手段が、遅延時間
が前記制御手段からの前記制御信号により制御されるデ
ィジタルディレイラインであるものである。
【００２６】この発明に係るクロック生成回路は、少な
くとも１つの遅延回路に印加される基準クロックの周波
数が、クロック生成手段に印加される基準クロックの周
波数に等しいものである。
【００２７】この発明に係るクロック生成回路は、クロ
ック生成手段から出力される所定の周期のクロックの位
相を調節するために設けられた少なくとも１つの他の遅
延回路を備えており、この他の遅延回路は、所定の遅延
時間を設定するための情報が記憶される記憶手段と、そ
れぞれの遅延時間が自身の発振手段からの制御信号によ
り制御される複数の遅延素子を有しており、前記記憶手
段に記憶された情報に応じて、入力信号に前記所定の遅
延時間を付与すべく、前記入力信号が通る遅延素子の段
数を切り換える遅延手段を備えたものである。
【００２８】この発明に係る位相同期回路は、所定の遅
延時間を設定するための情報が記憶される記憶手段と、
それぞれの遅延時間が発振手段からの制御信号により制
御される複数の遅延素子を有しており、前記記憶手段に
記憶された情報に応じて、入力クロック信号に前記所定
の遅延時間を付与すべく、前記入力クロック信号が通る
遅延素子の段数を切り換える遅延手段と、印加される第
２基準クロックの位相と前記遅延手段の出力クロック信
号の位相とを比較し、それらの位相が一致するように前
記記憶手段に記憶され前記情報を変更する位相同期手段
とを備えたものである。
【００２９】この発明に係る位相同期回路は、発振手段
に含まれる複数の遅延素子と、遅延手段に含まれる複数
の遅延素子とが、同一半導体プロセスにより形成されて
いるものである。
【００３０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による遅
延回路の構成を示すブロック図である。図１において、
１は電圧制御発振器（以下ＶＣＯと略す）、４は基準ク
ロック５を生成する発振器、６は基準クロック５の位相
と分周器３の出力の位相とを比較し、その位相差に応じ
た値即ち電圧を有する制御信号をＶＣＯ１に出力するチ
ャージポンプ、８はＶＣＯ１に設けられたインバータ
（遅延素子）、９はこれらのＶＣＯ１，チャージポンプ
６，ループ状に接続された複数のインバータ８を備えた
ＰＬＬ（発振手段）、１１は遅延すべき入力信号が印加
される入力端子、１０は入力端子１１とマルチプレクサ
１２との間に設けられており、入力端子１に印加された
入力信号に複数の所定の遅延時間を与えて複数の遅延さ
れた出力を生成する遅延部（遅延手段）、１２は遅延部
１０からの複数の出力のうちから１つを選択して出力端
子１３へ出力するマルチプレクサ（遅延手段）、１９は
マルチプレクサ１２を制御するための情報が書き込まれ
るレジスタ（記憶手段）である。なお、図１では５つの
インバータ８が図示されているが、インバータ８の段数
は５段に限定されるものではない。また、遅延手段は遅
延部１０及びマルチプレクサ１２から構成される。分周
器３は、ＶＣＯ１の出力信号の周波数を（１／ｎ）し、
基準クロックの周波数と等しい周波数の分周クロックを
生成してチャージポンプ７へ出力する。ＶＣＯ１はチャ
ージポンプ６からの制御信号によりその位相が制御され
た逓倍クロックを生成する。なお、この逓倍クロックの
周波数は基準クロックの周波数のｎ倍である。また、図
１に示すように、遅延部１０は直列に接続された偶数個
のインバータ（遅延素子）２０から構成され得る。この
直列の複数のインバータ２０は２段ずつの複数の組に分
割され、２段毎に設けられた複数のリード線及び直列の
複数のインバータ２０の両端がマルチプレクサ１２に接
続されている。また、好ましくは、各インバータ２０は
ＶＣＯ１に使用されている各インバータ８と同一の半導
体プロセスにより製造される。
【００３１】図２はチャージポンプ６の構成を示すブロ
ック図である。図２において、４０は基準クロックの位
相と分周器３からの分周クロックの位相とを比較し、そ
の位相差に応じた値の信号ＵＰＯＵＴ及びＤＯＷＮＯＵ
Ｔを出力する位相比較器である。また、図３は各インバ
ータ８の構成を示すブロック図である。図３において、
１６は印加される制御信号の値に応じてその抵抗が変化
するｐチャネルＭＯＳトランジスタである。
【００３２】次に動作について説明する。以下では、図
１に示すように、ＰＬＬ９のＶＣＯ１が５段のインバー
タ８から構成されているとし、発振器４がパルス周期２
５ｎｓｅｃ（即ち周波数が４０ＭＨｚ）の基準クロック
を生成するとして説明する。ＰＬＬ９が基準クロックを
受信すると、ＰＬＬ９のチャージポンプ６は基準クロッ
クの位相と分周器３からの分周クロックの位相とを比較
する。その比較結果に応じて、チャージポンプ６はＶＣ
Ｏ１へ出力する制御信号の電圧を変化させる。チャージ
ポンプ６は、分周クロックの位相の方が早い場合には制
御信号の電圧を高くし、基準クロックの位相の方が早い
場合には制御信号の電圧を低くする。ＶＣＯ１の各イン
バータ８では、そのｐチャネルＭＯＳトランジスタ１６
が制御信号により制御される可変抵抗として働く。ｐチ
ャネルＭＯＳトランジスタ１６は、制御信号の電圧が低
くなれば低抵抗となり、制御信号の電圧が高くなれば高
抵抗となる。従って、各インバータ８の遅延時間は制御
信号の電圧が低くなれば小さくなり、高くなれば大きく
なる。その結果、分周クロックの位相の方が早いときは
各インバータ８の遅延時間が大きくなるので出力される
逓倍クロックのパルス周期は長くなり、基準クロックの
位相の方が早いときは、各インバータ８の遅延時間が小
さくなるので出力される逓倍クロックのパルス周期は短
くなる。そして、分周クロックの位相と基準クロックの
位相とが一致すると、ＰＬＬ９はロック状態となり、そ
の際に、逓倍クロックの周波数を分周器３により１／ｎ
に分周した分周クロックの周期と基準クロックの周期と
は同一となる。このとき、ＶＣＯ１が生成する逓倍クロ
ックのパルス周期は、（２５／ｎ）ｎｓｅｃとなる。例
えば、分周器３が入力される逓倍クロックの周波数を１
／２０にする場合、ＶＣＯ１が生成する逓倍クロックの
パルス周期は１．２５ｎｓｅｃとなる。
【００３３】ＰＬＬ９のチャージポンプ６の出力である
制御信号は、図１に示すように、ＶＣＯ１の各インバー
タ８の制御端子に印加されるとともに、遅延部１０の各
インバータ２０の制御端子にも印加される。各インバー
タ２０により付与される遅延時間はＰＬＬ９により制御
される。ＰＬＬ９がロック状態となると、上記したよう
に、ＶＣＯ１が生成する逓倍クロックを分周したクロッ
クの位相は基準クロックの位相に一致するとともに、逓
倍クロックのパルス周期は、例えば、発振器４が周期２
５ｎｓｅｃの基準クロックを生成する場合には（２５／
ｎ）ｎｓｅｃとなり、ＶＣＯ１の各インバータ８の遅延
時間は所定の値に固定される。その結果、遅延部１０の
各インバータ２０の遅延時間もＰＬＬ９の制御により上
記所定の値に固定される。例えば、分周器３がＶＣＯ１
からの逓倍クロックの周波数を１／２０にする場合、Ｖ
ＣＯ１で生成される逓倍クロックのパルス周期は１．２
５ｎｓｅｃとなる。ＶＣＯ１は５段のインバータ８で構
成されている場合、各インバータ８により付与される遅
延時間は０．２５ｎｓｅｃとなる。同様に、遅延部１０
の各インバータ２０により付与される遅延時間も０．２
５ｎｓｅｃとなる。したがって、遅延部１０が２Ｎ個の
インバータ２０により構成されている場合には、遅延部
１０は入力端子１１を介して入力された信号に０．５ｎ
ｓｅｃ刻みで０〜（０．５ｘＮ）ｎｓｅｃの範囲の遅延
時間で遅延された（Ｎ＋１）個の出力をマルチプレクサ
１２へ出力する。即ち、遅延部１０により入力端子１１
に印加される入力信号に与えられる遅延時間の変化の最
小幅はインバータ２０の２段分の遅延時間に相当する。
マルチプレクサ１２はレジスタ１９に書き込まれる情報
により制御される。即ち、レジスタ１９の内容に応じて
マルチプレクサ１２は遅延部１０からの上記複数の出力
から１つを選択する。
【００３４】図４はこの実施の形態１による遅延回路を
任意の内部回路の出力端子に設けた例を示すブロック図
である。このように、遅延回路を出力ピンと内部回路に
出力端子との間に設けることにより、内部回路の出力す
る信号に正確な所定の時間ステップ刻みで０から所定の
遅延時間を付与することが可能になる。すなわち、内部
回路の出力端子のＡＣ特性を遅延回路のレジスタ１９の
内容を変更することにより制御することが可能となる。
なお、この実施の形態１による遅延回路を任意の内部回
路の入力側に設けてもよい。この場合も、同様に、内部
回路の入力端子のＡＣ特性を遅延回路のレジスタ１９の
内容を変更することにより制御することが可能となる。
【００３５】以上のように、この実施の形態１によれ
ば、ＰＬＬ９により制御された遅延部１０により所定の
時間ステップ刻みで０から所定の遅延時間で遅延された
複数の出力を生成し、さらにマルチプレクサ１２を用い
て遅延部１０からの複数の出力から所望の１つを選択す
ることができる。従って、図１の遅延回路１８の遅延時
間を正確に所定の時間ステップ刻み、例えば０．５ｎｓ
ｅｃ刻みで制御することが可能となる。この際、使用環
境の周囲温度や電源電圧等の変動により遅延部１０の設
定された遅延時間がたとえ変化したとしても、ＰＬＬ９
においても同様な変化が起こりこれにより誘起されるＰ
ＬＬ９が生成する逓倍クロックを分周したものと基準ク
ロックとの位相差をゼロにするようにＰＬＬ９は動作す
るので、遅延部１０により入力信号に付与される遅延時
間を即座に且つ容易に所望の設定値に戻すことができ
る。さらに、上記したように、遅延部１０の複数のイン
バータ２０はＰＬＬ９に含まれる複数のインバータ８と
同一の半導体プロセスにより形成され得るので、製造工
程のばらつきに起因する遅延時間の設定値からのずれが
生じることはない。
【００３６】実施の形態２．図５はこの発明の実施の形
態２によるクロック生成回路の構成を示すブロック図で
ある。図５において、図１に示すものと同一の参照符号
は上記実施の形態１による遅延回路の構成要素と同一の
ものを示しており、以下ではその説明を省略する。この
実施の形態２によるクロック生成回路は図５からわかる
ように上記実施の形態１による遅延回路１８を有してい
る。また、図５において、２１は遅延回路１８の出力端
子１３と入力端子１１とを接続してループを形成するイ
ンバータ（クロック生成手段）である。また、図５に示
す例では、ＰＬＬ９のＶＣ０１は５段のインバータ８か
ら構成されている。言うまでもないが、インバータ８の
段数は５段に限定されるものではない。
【００３７】次に動作について説明する。以下では、図
５に示すように、ＰＬＬ９のＶＣＯ１が５段のインバー
タ８から構成されているとし、発振器４がパルス周期２
５ｎｓｅｃ（即ち周波数が４０ＭＨｚ）の基準クロック
を生成するとして説明する。なお、遅延回路１８は上記
実施の形態１と同様に動作する。すなわち、ＰＬＬ９が
基準クロックを受信すると、ＰＬＬ９のチャージポンプ
６は基準クロックの位相と分周器３からの分周クロック
の位相とを比較する。その比較結果に応じて、分周クロ
ックの位相と基準クロックの位相とが一致するように、
チャージポンプ６はＶＣＯ１へ出力する制御信号の電圧
を変化させる。そして、分周クロックの位相と基準クロ
ックの位相とが一致すると、ＰＬＬ９はロック状態とな
る。その結果、逓倍クロックの周波数を分周器３により
１／ｎに分周した分周クロックの周期と基準クロックの
周期とは同一となる。このとき、ＶＣＯ１が生成する逓
倍クロックのパルス周期は、（２５／ｎ）ｎｓｅｃとな
る。例えば、分周器３が入力される逓倍クロックの周波
数を１／２０にする場合、ＶＣＯ１が生成する逓倍クロ
ックのパルス周期は１．２５ｎｓｅｃとなる。
【００３８】ＰＬＬ９のチャージポンプ６の出力である
制御信号は、図５に示すように、ＶＣＯ１の各インバー
タ８の制御端子に印加されるとともに、遅延部１０の各
インバータ２０の制御端子にも印加される。各インバー
タ２０により付与される遅延時間はＰＬＬ９により制御
される。ＰＬＬ９がロック状態となると、上記したよう
に、ＶＣＯ１が生成する逓倍クロックの位相は基準クロ
ックの位相に一致するとともに、逓倍クロックのパルス
周期は、例えば、発振器４が周期２５ｎｓｅｃの基準ク
ロックを生成する場合には（２５／ｎ）ｎｓｅｃとな
り、ＶＣＯ１の各インバータ８の遅延時間は所定の値に
固定される。その結果、遅延部１０の各インバータ２０
の遅延時間もＰＬＬ９の制御により上記所定の値に固定
される。例えば、分周器３がＶＣＯ１からの逓倍クロッ
クの周波数を１／２０にする場合、遅延部１０の各イン
バータ２０により付与される遅延時間は０．２５ｎｓｅ
ｃとなる。したがって、遅延部１０が２Ｎ個のインバー
タ２０により構成されている場合には、遅延部１０は入
力信号に０．５ｎｓｅｃ刻みで０〜（０．５ｘＮ）ｎｓ
ｅｃで遅延された（Ｎ＋１）個の出力をマルチプレクサ
１２へ出力する。即ち、遅延部１０により入力端子１１
に印加されるインバータ２１からの入力信号に与えられ
る遅延時間の変化の最小幅はインバータ２０の２段分の
遅延時間に相当する。マルチプレクサ１２はレジスタ１
９に書き込まれる情報により制御される。即ち、レジス
タ１９の内容に応じてマルチプレクサ１２は遅延部１０
からの上記複数の出力から１つを選択する。この結果、
この実施の形態２によるクロック生成回路は、出力クロ
ックのパルス周期をレジスタ１９の内容に応じて正確に
０．５ｎｓｅｃ刻みで変化させることができる。なお、
出力クロックの基本パルス周期はインバータ２１による
遅延時間により決まる。従って、上記例では、出力クロ
ックの周期は、この基本パルス周期から｛基本パルス周
期＋（０．５ｘＮ）｝ｎｓｅｃの範囲で０．５ｎｓｅｃ
刻みで変化可能である。
【００３９】以上のように、この実施の形態２によれ
ば、ＰＬＬ９により制御された遅延部１０により所定の
時間ステップ刻みで０から所定の遅延時間で遅延された
複数の出力を生成し、さらにマルチプレクサ１２を用い
て遅延部１０からの複数の出力から所望の１つを選択す
ることができる遅延回路１８を用いて、出力クロックの
パルス周期を所定の時間ステップ刻みで正確に変化させ
ることができる。この際、使用環境の周囲温度や電源電
圧等の変動により遅延回路１８の遅延部１０の設定され
た遅延時間がたとえ変化したとしても、ＰＬＬ９におい
ても同様な変化が起こりこれにより誘起されるＰＬＬ９
が生成する逓倍クロックを分周したものと基準クロック
との位相差をゼロにするようにＰＬＬ９は動作するの
で、遅延回路１８により設定された出力クロックのパル
ス周期を即座に且つ容易に所望の設定値に戻すことがで
きる。さらに、上記したように、遅延部１０の複数のイ
ンバータ２０はＰＬＬ９に含まれる複数のインバータ８
と同一の半導体プロセスにより形成され得るので、製造
工程のばらつきに起因する出力クロックのパルス周期の
設定値からのずれが生じることはない。
【００４０】実施の形態３．図６はこの発明の実施の形
態３によるクロック生成回路の構成を示すブロック図で
ある。図６において、図１に示すものと同一の参照符号
は上記実施の形態１による遅延回路の構成要素と同一の
ものを示しており、以下ではその説明を省略する。この
実施の形態３によるクロック生成回路は図６からわかる
ように実施の形態１による遅延回路１８を有している。
また、図６において、２４は第２の基準クロックを生成
する発振器、２６は第２の基準クロック５の位相と分周
器２３の出力の位相とを比較し、その位相差に応じた値
を有する制御信号をＶＣＯ（遅延部）２２に出力するチ
ャージポンプ、２８はＶＣＯ２２に設けられたインバー
タ（遅延素子）、２９はＶＣＯ２２に内蔵されており、
遅延回路１８に設けられたマルチプレクサ１２と同一の
遅延時間を入力信号に付与するマルチプレクサ、３０は
これらの構成要素２２，２３，２６から構成されるＰＬ
Ｌ（クロック生成手段、制御手段）、３１は遅延回路１
８の出力端子１３と入力端子１１との間に接続され、Ｐ
ＬＬ３０のチャージポンプ２６からの制御信号により遅
延時間が制御される遅延部（クロック生成手段、遅延手
段）、３２は遅延部３１に設けられ遅延時間がその制御
信号により制御されるインバータ（遅延素子）である。
分周器２３は、ＶＣＯ２２の出力信号の周波数を（１／
ｍ）し、第２の基準クロックの周波数と等しい周波数の
分周クロックを生成してチャージポンプ２６へ出力す
る。ＶＣＯ２２はチャージポンプ２６からの制御信号に
よりその位相が制御された逓倍クロックを生成する。な
お、この逓倍クロックの周波数は基準クロックの周波数
のｍ倍である。
【００４１】また、図６に示すように、遅延部３１は、
ＶＣＯ２２内蔵の複数のインバータ２８と同数の直列に
接続された複数のインバータ３２から構成され得る。ま
た、図６に示す例では、ＶＣＯ２２は５段のインバータ
２８から構成され、遅延部３１は５段のインバータ３２
から構成されている。言うまでもないが、インバータ８
の段数は５段に限定されるものではない。また、好まし
くは、インバータ３２はインバータ２８と同一の半導体
プロセスにより製造される。
【００４２】次に動作について説明する。以下では、図
６に示すように、遅延回路１８のＰＬＬ９のＶＣＯ１が
５段のインバータ８から構成されているとし、同様に、
ＰＬＬ３０のＶＣＯ２２が５段のインバータ２８から構
成され且つ遅延部３１が５段のインバータ３２から構成
されているとする。さらに、発振器４がパルス周期２５
ｎｓｅｃ（即ち周波数が４０ＭＨｚ）の第１の基準クロ
ックを生成し、発振器２４がパルス周期２０ｎｓｅｃ
（即ち周波数が５０ＭＨｚ）の第２の基準クロックを生
成するとする。遅延回路１８は上記実施の形態１と同様
に動作するので、以下ではその説明を省略する。
【００４３】遅延回路１８のＰＬＬ９と同様に、ＰＬＬ
３０が第２の基準クロックを受信すると、ＰＬＬ３０の
チャージポンプ２６は第２の基準クロックの位相と分周
器２３からの分周クロックの位相とを比較する。その比
較結果に応じて、分周クロックの位相と基準クロックの
位相とが一致するように、チャージポンプ２６はＶＣＯ
２２へ出力する制御信号の電圧を変化させる。そして、
分周クロックの位相と第２の基準クロックの位相とが一
致すると、ＰＬＬ３０はロック状態となる。その結果、
逓倍クロックの周波数を分周器２３により１／ｍに分周
した分周クロックの周期と第２の基準クロックの周期と
は同一となる。このとき、ＶＣＯ２２が生成する逓倍ク
ロックのパルス周期は、（２０／ｍ）ｎｓｅｃとなる。
例えば、分周器２３が入力される逓倍クロックの周波数
を１／２にする場合、ＶＣＯ２２が生成する逓倍クロッ
クのパルス周期は１０ｎｓｅｃとなる。
【００４４】ＰＬＬ３０のチャージポンプ２６の出力で
ある制御信号は、図６に示すように、ＶＣＯ２２の各イ
ンバータ２８の制御端子に印加されるとともに、遅延部
３１の各インバータ３２の制御端子にも印加される。各
インバータ３２により入力信号に付与される遅延時間は
ＰＬＬ３０により制御される。ＰＬＬ３０がロック状態
となると、上記したように、ＶＣＯ２２が生成する逓倍
クロックの位相は第２の基準クロックの位相に一致する
とともに、逓倍クロックのパルス周期は、例えば、発振
器２４が周期が２０ｎｓｅｃの第２の基準クロックを生
成する場合には（２０／ｍ）ｎｓｅｃとなり、ＶＣＯ２
２の各インバータ２８の遅延時間は所定の値に固定され
る。その結果、遅延部３１の各インバータ３２の遅延時
間もＰＬＬ３０の制御によりこの所定の値に固定され
る。例えば、分周器２３がＶＣＯ２２からの逓倍クロッ
クの周波数を１／２にする場合、ＶＣＯ２２により生成
される逓倍クロックの周期は１０ｎｓｅｃとなる。ここ
で、ＶＣＯ２２内蔵の複数のインバータ２８とマルチプ
レクサ２９による遅延時間は、遅延部３１による遅延時
間と遅延回路１８のマルチプレクサ１２の遅延時間との
和に相当しているので、遅延部３１及びマルチプレクサ
１２により信号に付与される遅延時間は１０ｎｓｅｃと
なる。従って、出力クロックの基本周期は１０ｎｓｅｃ
（即ち、基本周波数は１００ＭＨｚ）となる。
【００４５】他方、遅延回路１８の分周器３がＶＣＯ１
からの逓倍クロックの周波数を１／２０にする場合に
は、上記実施の形態１で述べたように、遅延部１０の各
インバータ２０により付与される遅延時間は０．２５ｎ
ｓｅｃとなる。したがって、遅延部１０が２Ｎ個のイン
バータ２０により構成されている場合には、遅延部１０
は入力信号に０．５ｎｓｅｃ刻みで０〜（０．５ｘＮ）
ｎｓｅｃで遅延された（Ｎ＋１）個の出力をマルチプレ
クサ１２へ出力する。マルチプレクサ１２は、レジスタ
１９の内容に応じて遅延部１０からの上記複数の出力か
ら１つを選択する。この結果、この実施の形態３による
クロック生成回路は、出力クロックのパルス周期をレジ
スタ１９の内容に応じて正確に１０ｎｓｅｃから（１０
＋０．５ｘＮ）ｎｓｅｃまで０．５ｎｓｅｃ刻みで切り
換えることができる。
【００４６】第１及び第２の基準クロックを同一の周波
数としてもよい。例えば、発振器４及び発振器２４が、
周期２５ｎｓｅｃ（周波数４０ＭＨｚ）の第１及び第２
の基準クロックをそれぞれ生成し、分周器３がＶＣＯ１
からの逓倍クロックの周波数を１／２０し、分周器２３
がＶＣＯ２２からの逓倍クロックの周波数をそのまま維
持する場合、出力クロックの周期は、レジスタ１９の内
容に応じて、２５ｎｓｅｃから（２５＋０．５ｘＮ）ｎ
ｓｅｃまで０．５ｎｓｅｃ刻みで切り換えることができ
る。
【００４７】以上のように、この実施の形態３によれ
ば、ＰＬＬ３０により制御された遅延部３１により、出
力クロックの基本パルス周期を正確に維持することがで
き、さらに、遅延回路１８のマルチプレクサ１２を用い
て遅延部１０からの複数の出力から所望の１つを選択す
ることにより、出力クロックのパルス周期を所定の時間
ステップ刻みで変化させることができる。この際、使用
環境の周囲温度や電源電圧等の変動により遅延部３１に
より設定される基本パルス周期がたとえ変化したとして
も、ＰＬＬ３０においても同様な変化が起こりこれによ
り誘起されるＰＬＬ３０が生成する逓倍クロックと第２
の基準クロックとの位相差をゼロにするようにＰＬＬ３
０は動作するので、遅延部３１により設定された出力ク
ロックの基本パルス周期を即座に且つ容易に所望の設定
値に戻すことができる。さらに、使用環境の周囲温度や
電源電圧等の変動により遅延回路１８の遅延部１０の設
定された遅延時間がたとえ変化したとしても、ＰＬＬ９
においても同様な変化が起こりこれにより誘起されるＰ
ＬＬ９が生成する逓倍クロックと基準クロックとの位相
差をゼロにするようにＰＬＬ９は動作するので、遅延回
路１８により設定された出力クロックのパルス周期を即
座に且つ容易に所望の設定値に戻すことができる。さら
に、上記したように、遅延部３１の複数のインバータ３
２はＰＬＬ３０に含まれる複数のインバータ２８と同一
の半導体プロセスにより形成され得るので、製造工程の
ばらつきに起因する出力クロックの基本パルス周期の設
定値からのずれが生じることはない。
【００４８】実施の形態４．図７はこの発明の実施の形
態４による位相同期回路の構成を示すブロック図であ
る。図７において、図１に示すものと同一の参照符号は
上記実施の形態１による遅延回路の構成要素と同一のも
のを示しており、以下ではその説明を省略する。この実
施の形態４による位相同期回路は図７からわかるように
上記実施の形態１による遅延回路１８を有している。ま
た、図７において、３７は所定のパルス周期のクロック
を生成する発振器である。発振器３７はＰＬＬで構成さ
れ得る。また、これに代わって、発振器３７は、上記実
施の形態２又は３によるクロック生成回路であってもよ
い。さらに、図７において、３８は印加される第２の基
準クロックの位相と遅延回路１８の出力クロックの位相
とを比較し、その位相差に応じた制御信号をレジスタ１
９に出力して、その位相差がゼロとなるようにレジスタ
１９の内容を変更する位相比較器（位相同期手段）であ
る。
【００４９】次に動作について説明する。以下では、図
６に示すように、遅延回路１８のＰＬＬ９のＶＣＯ１が
５段のインバータ８から構成されているとする。さら
に、発振器４がパルス周期２５ｎｓｅｃ（即ち周波数が
４０ＭＨｚ）の第１の基準クロックを生成するとする。
遅延回路１８は上記実施の形態１と同様に動作するの
で、以下ではその説明を省略する。
【００５０】遅延回路１８の分周器３がＶＣＯ１からの
逓倍クロックの周波数を１／２０にする場合には、上記
実施の形態１で述べたように、遅延部１０の各インバー
タ２０により入力されるクロックに付与される遅延時間
は０．２５ｎｓｅｃとなる。したがって、遅延部１０が
２Ｎ個のインバータ２０により構成されている場合に
は、遅延部１０は入力信号に０．５ｎｓｅｃ刻みで０〜
（０．５ｘＮ）ｎｓｅｃで遅延された（Ｎ＋１）個の出
力をマルチプレクサ１２へ出力する。マルチプレクサ１
２は、レジスタ１９の内容に応じて遅延部１０からの上
記複数の出力から１つを選択する。この結果、この実施
の形態４によるクロック生成回路は、入力クロックの位
相をレジスタ１９の内容に応じて０から（０．５ｘＮ）
ｎｓｅｃまで０．５ｎｓｅｃ刻みで正確に遅延させるこ
とができる。
【００５１】また、他のクロック即ち第２の基準クロッ
クと発振回路３７からの出力クロックとの同期をとる場
合、位相比較器３８が第２の基準クロックの位相と出力
クロックの位相とを比較し、その位相差に応じた値を有
する制御信号をレジスタ１９に出力して、その位相差が
ゼロとなるようにレジスタ１９の内容を変更する。即
ち、位相比較器３８は、出力クロックの位相の方が早い
ときにはインバータ２０の段数を多くし、出力クロック
の位相の方が遅いときにはインバータ２０の段数を少な
くするように、レジスタ１９の内容を書き換える。遅延
回路１８の分周器３がＶＣＯ１からの逓倍クロックの周
波数を１／２０にする場合には、レジスタ１９の内容を
変化させて、出力クロックの位相を他のクロックの位相
に対して０から（０．５ｘＮ）ｎｓｅｃまで０．５ｎｓ
ｅｃ刻みで正確に変化させて、出力クロックを第２の基
準クロックに同期させることができる。
【００５２】以上のように、この実施の形態４によれ
ば、遅延回路１８のマルチプレクサ１２を用いて遅延部
１０からの複数の出力から所望の１つを選択することに
より、出力クロックの位相を所定の時間ステップ刻みで
変化させ、必要に応じて他のクロックと同期を取ること
ができる。この際、使用環境の周囲温度や電源電圧等の
変動により遅延回路１８の遅延部１０の設定された遅延
時間がたとえ変化したとしても、ＰＬＬ９においても同
様な変化が起こりこれにより誘起されるＰＬＬ９が生成
する逓倍クロックと基準クロックとの位相差をゼロにす
るようにＰＬＬ９は動作するので、遅延回路１８により
設定された入力クロックに付与する位相シフトを即座に
且つ容易に所望の設定値に戻すことができる。さらに、
遅延部１０の複数のインバータ２０はＰＬＬ９に含まれ
る複数のインバータ８と同一の半導体プロセスにより形
成され得るので、製造工程のばらつきに起因する入力ク
ロックに付与する位相シフトの設定値からのずれが生じ
ることはない。
【００５３】実施の形態５．図８はこの発明の実施の形
態５によるクロック生成回路の構成を示すブロック図で
ある。図８において、図６に示すものと同一の参照符号
は上記実施の形態３による遅延回路の構成要素と同一の
ものを示しており、以下ではその説明を省略する。この
実施の形態５によるクロック生成回路は図８からわかる
ように上記実施の形態１による遅延回路と同一の構成を
有する複数の遅延回路１８ａ，１８ｂ，１８ｃ，１８ｄ
を有している。また、図８において、２４は基準クロッ
クを生成する発振器、２６は基準クロックの位相と分周
器２３の出力の位相とを比較し、その位相差に応じた値
を有する制御信号をＶＣＯ２２に出力するチャージポン
プ、２８はＶＣＯ２２に設けられたインバータ、２９は
ＶＣＯ２２に内蔵されており、各遅延回路１８ａ，１８
ｂに設けられたマルチプレクサ１２と同一の遅延時間を
入力信号に付与するマルチプレクサ、３０はこれらの構
成要素２２，２３，２６から構成されるＰＬＬ、３１は
ＰＬＬ３０のチャージポンプ２６からの制御信号により
遅延時間が制御される遅延部、３２は遅延部３１に設け
られ遅延時間がその制御信号により制御されるインバー
タである。
【００５４】分周器２３は、ＶＣＯ２２の出力信号の周
波数を（１／ｍ）し、基準クロックの周波数と等しい周
波数の分周クロックを生成してチャージポンプ２６へ出
力する。ＶＣＯ２２はチャージポンプ２６からの制御信
号によりその位相が制御された逓倍クロックを生成す
る。なお、この逓倍クロックの周波数は基準クロックの
周波数のｍ倍である。また、図８に示すように、遅延部
３１は、ＶＣＯ２２内蔵の複数のインバータ２８と同数
の直列に接続された複数のインバータ３２から構成さ
れ、複数の遅延回路１８ａ，１８ｂとループを構成して
いる。さらに、ループの出力端でもある遅延部３１の出
力は直列に接続された複数の遅延回路１８ｃ，１８ｄに
接続され、最終段の遅延回路１８ｄから出力クロックが
出力される。また、図８に示す例では、ＶＣＯ２２は５
段のインバータ２８から構成され、遅延部３１も５段の
インバータ３２から構成されている。言うまでもない
が、インバータ２８の段数は５段に限定されるものでは
ない。また、好ましくは、インバータ３２はインバータ
２８と同一の半導体プロセスにより製造される。
【００５５】次に動作について説明する。以下では、発
振器２４がパルス周期２０ｎｓｅｃ（即ち周波数が５０
ＭＨｚ）の基準クロックを生成するとする。遅延回路１
８ａ，１８ｂ，１８ｃ，１８ｄは上記実施の形態１の遅
延回路と同様に動作するので、以下ではその詳細な説明
を省略する。
【００５６】図８に示すこの実施の形態５によるクロッ
ク生成回路は、ＰＬＬ３０及び遅延部３１により出力ク
ロックの基本周期を設定し、さらに少なくとも２つの遅
延回路１８ａ，１８ｂにより出力クロックの周期を調節
する。そして、このクロック生成回路は、少なくとも２
つのさらなる遅延回路１８ｃ，１８ｄにより出力クロッ
クの位相を調節することができる。このように、この実
施の形態５によるクロック生成回路は、出力クロックの
周期や位相を調節するための複数の遅延回路１８ａ〜１
８ｄを備えているので、出力クロックのパルス周期を細
かい時間ステップ幅でより大きな範囲で変化させるとと
もにその位相を微少に且つ広い範囲で調節することがで
きる。
【００５７】例えば、上記実施の形態１で説明した方法
で遅延回路１８ａを０．５ｎｓｅｃ刻みで０〜１０ｎｓ
ｅｃの範囲でパルス周期を調節できるようにを設定し、
遅延回路１８ｂを１０ｎｓｅｃ刻みで０〜１００ｎｓｓ
ｅｃの範囲でパルス周期を調節できるように設定するこ
とにより、このクロック生成回路は出力クロックのパル
ス周期を０．５ｎｓｅｃ刻みで０〜１１０ｎｓｅｃの範
囲で調節可能である。さらに、出力クロックの位相につ
いても、同様に設定された遅延回路１８ｃ，１８ｄを用
いることにより、微細に且つ広範囲で調節され得る。
【００５８】以上のように、この実施の形態５によれ
ば、ＰＬＬ３０により制御された遅延部３１により、出
力クロックの基本パルス周期を正確に維持することがで
きる上に、出力クロックの周期や位相を調節するための
複数の遅延回路１８ａ〜１８ｄを備えているので、出力
クロックのパルス周期を細かい時間ステップでより大き
な範囲で変化させるとともにその位相を微細に且つ広い
範囲で調節することができる。この際、使用環境の周囲
温度や電源電圧等の変動により遅延部３１により設定さ
れる基本パルス周期がたとえ変化したとしても、ＰＬＬ
３０においても同様な変化が起こりこれにより誘起され
るＰＬＬ３０が生成する逓倍クロックと基準クロックと
の位相差をゼロにするようにＰＬＬ３０は動作するの
で、遅延部３１により設定された出力クロックの基本パ
ルス周期を即座に且つ容易に所望の設定値に戻すことが
できる。さらに、この際、使用環境の周囲温度や電源電
圧等の変動により各遅延回路１８ａ，１８ｂ，１８ｃ，
又は１８ｄの遅延部の設定された遅延時間がたとえ変化
したとしても、各遅延回路内蔵のＰＬＬにおいても同様
な変化が起こりこれにより誘起されるＰＬＬが生成する
逓倍クロックと基準クロックとの位相差をゼロにするよ
うにＰＬＬは動作するので、各遅延回路により設定され
た入力クロックに付与する位相シフトを即座に且つ容易
に所望の設定値に戻すことができる。さらに、遅延部３
１の複数のインバータ３２はＰＬＬ３０に含まれる複数
のインバータ２８と同一の半導体プロセスにより形成さ
れ得るので、製造工程のばらつきに起因する入力クロッ
クに付与する位相シフトの設定値からのずれが生じるこ
とはない。
【００５９】実施の形態６．図９はこの発明の実施の形
態６による遅延回路の構成を示すブロック図である。図
９において、３２は電圧制御発振器（以下ＶＣＯと略
す）、４は基準クロックを生成する発振器、６は基準ク
ロックの位相と分周器３の出力の位相とを比較し、その
位相差に応じた値を有する制御信号をＶＣＯ３２に出力
するチャージポンプ、３３はＶＣＯ３２に設けられたマ
ルチプレクサ、９はこれらのチャージポンプ６、ＶＣＯ
３２、及び分周器３を含むＰＬＬ、１１は遅延すべき入
力信号が印加される入力端子、３４は入力端子１１と出
力端子１３との間に設けられており、入力端子１１に印
加された入力信号に所定の遅延時間を付与する遅延部、
３５は遅延部３４に設けられたマルチプレクサ、１９は
遅延部３４の複数のマルチプレクサ３５を制御するため
の情報が書き込まれるレジスタ、４１は遅延回路であ
る。
【００６０】分周器３は、ＶＣＯ３２の出力信号の周波
数を（１／ｎ）し、基準クロックの周波数と等しい周波
数の分周クロックを生成してチャージポンプ６へ出力す
る。ＶＣＯ３２はチャージポンプ６からの制御信号によ
りその位相が制御された逓倍クロックを生成する。な
お、この逓倍クロックの周波数は基準クロックの周波数
のｎ倍である。また、図９に示すように、遅延部３４は
直列に接続された偶数個のマルチプレクサ３５から構成
され得る。入力端子１１に最も近い２つのマルチプレク
サ３５を除く各組の２つのマルチプレクサ３５の入力側
にレジスタ１９からの選択制御信号が印加される。ま
た、好ましくは、各マルチプレクサ３５はＶＣＯ３２に
使用されている各マルチプレクサ３３と同一の半導体プ
ロセスにより製造される。
【００６１】次に動作について説明する。以下では、図
９に示すように、ＰＬＬ９のＶＣＯ３２が５段のマルチ
プレクサ３３から構成されているとし、発振器４がパル
ス周期２５ｎｓｅｃ（即ち周波数が４０ＭＨｚ）の基準
クロックを生成するとして説明する。ＰＬＬ９が基準ク
ロックを受信すると、ＰＬＬ９のチャージポンプ６は基
準クロックの位相と分周器３からの分周クロックの位相
とを比較する。その比較結果に応じて、チャージポンプ
６はＶＣＯ３２へ出力する制御信号の電圧を変化させ
る。チャージポンプ６は、分周クロックの位相の方が早
い場合には制御信号の電圧を高くし、基準クロックの位
相の方が早い場合には制御信号の電圧を低くする。ＶＣ
Ｏ３２の各マルチプレクサ３３の遅延時間は制御信号の
電圧が低くなれば小さくなり、高くなれば大きくなる。
その結果、分周クロックの位相の方が早いときは各マル
チプレクサ３３の遅延時間が大きくなるので出力される
逓倍クロックのパルス周期は長くなり、基準クロックの
位相の方が早いときは、各マルチプレクサ３３の遅延時
間が小さくなるので出力される逓倍クロックのパルス周
期は短くなる。そして、分周クロックの位相と基準クロ
ックの位相とが一致すると、ＰＬＬ９はロック状態とな
り、その際に、逓倍クロックの周波数を分周器３により
１／ｎに分周した分周クロックの周期と基準クロックの
周期とは同一となる。このとき、ＶＣＯ１が生成する逓
倍クロックのパルス周期は、（２５／ｎ）ｎｓｅｃとな
る。例えば、分周器３が入力される逓倍クロックの周波
数を１／２０にする場合、ＶＣＯ３２が生成する逓倍ク
ロックのパルス周期は１．２５ｎｓｅｃとなる。
【００６２】ＰＬＬ９のチャージポンプ６の出力である
制御信号は、図９に示すように、ＶＣＯ３２の各マルチ
プレクサ３３の制御端子に印加されるとともに、遅延部
３４の各マルチプレクサ３５の制御端子にも印加され
る。各マルチプレクサ３５により付与される遅延時間は
ＰＬＬ９により制御される。ＰＬＬ９がロック状態とな
ると、上記したように、ＶＣＯ３２が生成する逓倍クロ
ックの位相は基準クロックの位相に一致するとともに、
逓倍クロックのパルス周期は、例えば、発振器４が周期
２５ｎｓｅｃの基準クロックを生成する場合には（２５
／ｎ）ｎｓｅｃとなり、ＶＣＯ３２の各マルチプレクサ
３３の遅延時間は所定の値に固定される。その結果、遅
延部３４の各マルチプレクサ３５の遅延時間もＰＬＬ９
の制御により上記所定の値に固定される。
【００６３】例えば、分周器３がＶＣＯ３２からの逓倍
クロックの周波数を１／２０にする場合、ＶＣＯ３２で
生成される逓倍クロックのパルス周期は１．２５ｎｓｅ
ｃとなる。ＶＣＯ３２が５段のマルチプレクサ３３で構
成されている場合、各マルチプレクサ３３により付与さ
れる遅延時間は０．２５ｎｓｅｃとなる。同様に、遅延
部３４の各マルチプレクサ３５により付与される遅延時
間も０．２５ｎｓｅｃとなる。したがって、遅延部３４
が２Ｎ個のマルチプレクサ３５により構成されている場
合には、遅延部３４は入力信号に０．５ｎｓｅｃ刻みで
０．５〜（０．５ｘＮ）ｎｓｅｃの遅延時間を入力信号
に付与することができる。即ち、遅延部３４により入力
端子１１に印加される入力信号に与えられる遅延時間の
ステップ幅はマルチプレクサ３５の２段分の遅延時間に
相当する。入力端子１１に最も近い２つのマルチプレク
サ３５を除き、２つ一組とした各組のマルチプレクサ３
５の入力側はレジスタ１９に書き込まれる情報により制
御される。例えば、レジスタ１９の内容により最も出力
端子１３に近い組の入力側のマルチプレクサ３５が入力
端子１１からの入力を選択するように制御された場合、
遅延部３４は入力信号に０．５ｎｓｅｃの遅延時間を付
与する。
【００６４】以上のように、この実施の形態６によれ
ば、ＰＬＬ９により遅延時間のステップ幅が制御された
遅延部３４をさらにレジスタ１９により制御することに
より、制御された時間ステップ刻みで時間ステップに相
当する遅延時間から所定の遅延時間の範囲にある遅延時
間を入力信号に付与することができる。従って、図９の
遅延回路４１の遅延時間を正確に所定の時間ステップ刻
み、例えば０．５ｎｓｅｃ刻みで制御することが可能と
なる。この際、使用環境の周囲温度や電源電圧等の変動
により遅延部３４の設定された遅延時間がたとえ変化し
たとしても、ＰＬＬ９においても同様な変化が起こりこ
れにより誘起されるＰＬＬ９が生成する逓倍クロックと
基準クロックとの位相差をゼロにするようにＰＬＬ９は
動作するので、遅延部３４により入力信号に付与される
遅延時間を即座に且つ容易に所望の設定値に戻すことが
できる。さらに、上記したように、遅延部３４の複数の
マルチプレクサ３５はＰＬＬ９に含まれる複数のマルチ
プレクサ３３と同一の半導体プロセスにより形成され得
るので、製造工程のばらつきに起因する遅延時間の設定
値からのずれが生じることはない。
【００６５】実施の形態７．図１０はこの発明の実施の
形態７によるクロック生成回路の構成を示すブロック図
である。図１０において、図９に示すものと同一の参照
符号は上記実施の形態６による遅延回路の構成要素と同
一のものを示しており、以下ではその説明を省略する。
この実施の形態７によるクロック生成回路は図１０から
わかるように上記実施の形態６による遅延回路４１を有
している。また、図１０において、２１は遅延回路４１
の出力端子１３と入力端子１１とを接続してループを形
成するインバータである。また、図１０に示す例では、
ＰＬＬ９のＶＣＯ３２は５段のマルチプレクサ３３から
構成されている。言うまでもないが、マルチプレクサ３
３の段数は５段に限定されるものではない。
【００６６】次に動作について説明する。以下では、図
１０に示すように、ＰＬＬ９のＶＣＯ３２が５段のマル
チプレクサ３３から構成されているとし、発振器４がパ
ルス周期２５ｎｓｅｃ（即ち周波数が４０ＭＨｚ）の基
準クロックを生成するとして説明する。なお、遅延回路
４１は上記実施の形態６と同様に動作する。すなわち、
ＰＬＬ９が基準クロックを受信すると、ＰＬＬ９のチャ
ージポンプ６は基準クロックの位相と分周器３からの分
周クロックの位相とを比較する。その比較結果に応じ
て、分周クロックの位相と基準クロックの位相とが同じ
になるように、チャージポンプ６はＶＣＯ３２へ出力す
る制御信号の電圧を変化させる。そして、分周クロック
の位相と基準クロックの位相とが同じになると、ＰＬＬ
９はロック状態となる。その結果、逓倍クロックの周波
数を分周器３により１／ｎに分周した分周クロックの周
期と基準クロックの周期とは同一となる。このとき、Ｖ
ＣＯ３２が生成する逓倍クロックのパルス周期は、（２
５／ｎ）ｎｓｅｃとなる。例えば、分周器３が入力され
る逓倍クロックの周波数を１／２０にする場合、ＶＣＯ
３２が生成する逓倍クロックのパルス周期は１．２５ｎ
ｓｅｃとなる。
【００６７】ＰＬＬ９のチャージポンプ６の出力である
制御信号は、図１０に示すように、ＶＣＯ３２の各マル
チプレクサ３３の制御端子に印加されるとともに、遅延
部３４の各マルチプレクサ３５の制御端子にも印加され
る。各マルチプレクサ３５により付与される遅延時間は
ＰＬＬ９により制御される。ＰＬＬ９がロック状態とな
ると、上記したように、ＶＣＯ３２が生成する逓倍クロ
ックの位相は基準クロックの位相に一致するとともに、
逓倍クロックのパルス周期は、例えば、発振器４が周期
２５ｎｓｅｃの基準クロックを生成する場合には（２５
／ｎ）ｎｓｅｃとなり、ＶＣＯ３２の各マルチプレクサ
３３の遅延時間は所定の値に固定される。その結果、遅
延部３４の各マルチプレクサ３５の遅延時間もＰＬＬ９
の制御により上記所定の値に固定される。
【００６８】例えば、分周器３がＶＣＯ３２からの逓倍
クロックの周波数を１／２０にする場合、遅延部３４の
各マルチプレクサ３５により付与される遅延時間は０．
２５ｎｓｅｃとなる。したがって、遅延部３４が２Ｎ個
のマルチプレクサ３５により構成されている場合には、
遅延部３４は入力信号に０．５ｎｓｅｃ刻みで０．５〜
（０．５ｘＮ）ｎｓｅｃの範囲の遅延時間を付与する。
即ち、遅延部３４により入力端子１１に印加される入力
信号に与えられる遅延時間のステップ幅はマルチプレク
サ３５の２段分の遅延時間に相当する。入力端子１１に
最も近い２つのマルチプレクサ３５を除き、各組のマル
チプレクサ３５の入力側はレジスタ１９に書き込まれる
情報により制御される。この結果、この実施の形態７に
よるクロック生成回路は、出力クロックのパルス周期を
レジスタ１９の内容に応じて正確に０．５ｎｓｅｃ刻み
で基本パルス周期から（基本パルス周期＋０．５ｘ（Ｎ
−１））の範囲で切り換えることができる。なお、出力
クロックの基本パルス周期は、インバータ２１による遅
延時間に０．５ｎｓｅｃを足したものに等しい。
【００６９】以上のように、この実施の形態７によれ
ば、ＰＬＬ９により制御された遅延部３４により所定の
時間ステップ刻みでその時間ステップに相当する遅延時
間から所定の遅延時間の範囲で入力信号を遅延させるこ
とにより、出力クロックのパルス周期を変化させること
ができる。この際、使用環境の周囲温度や電源電圧等の
変動により遅延回路４１の遅延部３４の設定された遅延
時間がたとえ変化したとしても、ＰＬＬ９においても同
様な変化が起こりこれにより誘起されるＰＬＬ９が生成
する逓倍クロックと基準クロックとの位相差をゼロにす
るようにＰＬＬ９は動作するので、遅延回路４１により
設定された出力クロックのパルス周期を即座に且つ容易
に所望の設定値に戻すことができる。さらに、上記した
ように、遅延部３４の複数のマルチプレクサ３５はＰＬ
Ｌ９に含まれる複数のマルチプレクサ３３と同一の半導
体プロセスにより形成され得るので、製造工程のばらつ
きに起因する出力クロックのパルス周期の設定値からの
ずれが生じることはない。
【００７０】実施の形態８．図１１はこの発明の実施の
形態８によるクロック生成回路の構成を示すブロック図
である。図１１において、図９に示すものと同一の参照
符号は上記実施の形態６による遅延回路の構成要素と同
一のものを示しており、以下ではその説明を省略する。
この実施の形態８によるクロック生成回路は図１１から
わかるように上記実施の形態６による遅延回路４１を有
している。また、図１１において、２４は第２の基準ク
ロックを生成する発振器、４２は第２の基準クロックの
位相とディジタルディレイライン（遅延部）４４の出力
の位相とを比較し、その位相差に応じた制御信号を生成
してディジタルディレイライン４４の遅延時間を決定す
るとともに、図示していないカウンタを用いてディジタ
ルディレイライン４４で生成される逓倍クロックの逓倍
比を決定する制御回路、４３はこれらの構成要素４２，
４４から構成されるディジタルＰＬＬ（クロック生成手
段、制御手段）、４５は遅延回路４１の出力端子１３と
入力端子１１との間に接続され、ディジタルＰＬＬ４３
の制御回路４２からの制御信号により遅延時間が制御さ
れるディジタルディレイライン（クロック生成手段、遅
延手段）であり、このディジタルディレイライン４５の
遅延時間はディジタルディレイライン４４の遅延時間に
等しい（即ち、ディジタルディレイライン４５の遅延時
間はディジタルＰＬＬ４３が生成する逓倍クロックの周
期に等しい）。ディジタルディレイライン４４は制御回
路４２からの制御信号によりその位相が制御された逓倍
クロックを生成する。なお、この逓倍クロックの周波数
は第２の基準クロックの周波数のｍ倍である。また、好
ましくは、ディジタルディレイライン４５はディジタル
ディレイライン４４と同一の条件の下で製造される。
【００７１】次に動作について説明する。以下では、図
１１に示すように、遅延回路４１のＰＬＬ９のＶＣＯ３
２が５段のマルチプレクサ３３から構成されていると
し、遅延部３４が２Ｎ個のマルチプレクサ３５から構成
されているとする。さらに、発振器４がパルス周期２５
ｎｓｅｃ（即ち周波数が４０ＭＨｚ）の第１の基準クロ
ックを生成し、発振器２４がパルス周期２０ｎｓｅｃ
（即ち周波数が５０ＭＨｚ）の第２の基準クロックを生
成するとする。遅延回路４１は上記実施の形態６と同様
に動作するので、以下ではその詳細な説明を省略する。
【００７２】遅延回路４１のＰＬＬ９と同様に、ディジ
タルＰＬＬ４３が第２の基準クロックを受信すると、デ
ィジタルＰＬＬ４３の制御回路４２は第２の基準クロッ
クの位相とディジタルディレイライン４４からの逓倍ク
ロックの位相とを比較する。その逓倍クロックは、第２
の基準クロックの周波数のｍ倍の周波数を有するもので
ある。その比較結果に応じて、逓倍クロックの位相と第
２の基準クロックの位相とが同じになるように、制御回
路４２はディジタルディレイライン４４へ出力する制御
信号の電圧を変化させる。そして、分周クロックの位相
と第２の基準クロックの位相とが一致すると、ディジタ
ルＰＬＬ４３はロック状態となる。このとき、ディジタ
ルディレイライン４４が生成する逓倍クロックのパルス
周期は、（２０／ｍ）ｎｓｅｃとなる。例えば、ディジ
タルディレイライン４４が２逓倍のクロックを生成する
場合、その逓倍クロックの周期は１０ｎｓｅｃとなる。
【００７３】ディジタルＰＬＬ４３の制御回路４２の出
力である制御信号は、図１１に示すように、ディジタル
ディレイライン４４の制御端子に印加されるとともに、
ディジタルディレイライン４５の制御端子にも印加され
る。この結果、ディジタルディレイライン４５により入
力信号に付与される遅延時間は制御回路４２により制御
される。ディジタルＰＬＬ４３がロック状態となると、
上記したように、ディジタルディレイライン４４が生成
する逓倍クロックの位相は第２の基準クロックの位相に
一致するとともに、逓倍クロックのパルス周期は、例え
ば、発振器２４が周期２０ｎｓｅｃの第２の基準クロッ
クを生成する場合には（２０／ｍ）ｎｓｅｃとなり、デ
ィジタルディレイライン４４の遅延時間は所定の値に固
定される。その結果、ディジタルディレイライン４５の
遅延時間も制御回路４２の制御によりこの所定の値に固
定される。例えば、ディジタルディレイライン４４が２
逓倍のクロックを生成する場合、ディジタルディレイラ
イン４５の遅延時間は１０ｎｓｅｃとなる。
【００７４】他方、遅延回路４１の分周器３がＶＣＯ３
２からの逓倍クロックの周波数を１／２０にする場合に
は、遅延部３４の各マルチプレクサ３５により付与され
る遅延時間は０．２５ｎｓｅｃとなる。したがって、遅
延部３４が２Ｎ個のマルチプレクサ３５により構成され
ている場合には、遅延部３４は入力信号に０．５ｎｓｅ
ｃ刻みで０．５〜（０．５ｘＮ）ｎｓｅｃの範囲の遅延
時間を付与する。この結果、この実施の形態８によるク
ロック生成回路は、出力クロックのパルス周期をレジス
タ１９の内容に応じて正確に０．５ｎｓｅｃ刻みで基本
パルス周期から（基本パルス周期＋０．５ｘ（Ｎ−
１））の範囲で切り換えることができる。なお、上記の
例では、出力クロックの基本パルス周期は、１０．５ｎ
ｓｅｃとなる。
【００７５】第１及び第２基準クロックを同一の周波数
としてもよい。例えば、発振器４及び発振器２４が、周
期２５ｎｓｅｃ（周波数４０ＭＨｚ）の第１及び第２の
基準クロックをそれぞれ生成し、分周器３がＶＣＯ３２
からの逓倍クロックの周波数を１／２０し、ディジタル
ディレイライン４４が１逓倍のクロックを生成する場
合、出力クロックの周期は、２５．５ｎｓｅｃから（２
５＋０．５ｘＮ）ｎｓｅｃまで０．５ｎｓｅｃ刻みで切
り換えることができる。
【００７６】以上のように、この実施の形態８によれ
ば、ディジタルＰＬＬ４３により制御されたディジタル
ディレイライン４５により、出力クロックの基本パルス
周期を正確に維持することができ、さらに、ＰＬＬ９に
より制御された遅延部３４により所定の時間ステップ刻
みでその時間ステップに相当する遅延時間から所定の遅
延時間の範囲で入力信号を遅延させることにより、出力
クロックのパルス周期を変化させることができる。この
際、使用環境の周囲温度や電源電圧等の変動によりディ
ジタルディレイライン４５により設定される基本パルス
周期がたとえ変化したとしても、ディジタルＰＬＬ４３
においても同様な変化が起こりこれにより誘起されるデ
ィジタルＰＬＬ４３が生成する逓倍クロックと基準クロ
ックとの位相差をゼロにするようにＰＬＬ４３は動作す
るので、ディジタルディレイライン４５により設定され
た出力クロックの基本パルス周期を即座に且つ容易に所
望の設定値に戻すことができる。さらに、使用環境の周
囲温度や電源電圧等の変動により遅延回路４１の遅延部
３４の設定された遅延時間がたとえ変化したとしても、
ＰＬＬ９においても同様な変化が起こりこれにより誘起
されるＰＬＬ９が生成する逓倍クロックと基準クロック
との位相差をゼロにするようにＰＬＬ９は動作するの
で、遅延回路４１により設定された出力クロックのパル
ス周期を即座に且つ容易に所望の設定値に戻すことがで
きる。さらに、上記したように、ディジタルディレイラ
イン４５はディジタルディレイライン４４と同一の条件
の下で形成され得るので、製造工程のばらつきに起因す
る出力クロックの基本パルス周期の設定値からのずれが
生じることはない。
【００７７】実施の形態９．図１２はこの発明の実施の
形態９による位相同期回路の構成を示すブロック図であ
る。図１２において、図９に示すものと同一の参照符号
は上記実施の形態６による遅延回路の構成要素と同一の
ものを示しており、以下ではその説明を省略する。この
実施の形態９による位相同期回路は図１２からわかるよ
うに上記実施の形態６による遅延回路４１を有してい
る。また、図１２において、３７は所定のパルス周期の
クロックを生成する発振器である。発振器３７はＰＬＬ
で構成され得る。また、これに代わって、発振器３７
は、上記実施の形態２若しくは３、又は上記実施の形態
７若しくは８によるクロック生成回路であってもよい。
さらに、図１２において、３８は印加される第２の基準
クロックの位相と遅延回路４１の出力クロックの位相と
を比較し、その位相差に応じた制御信号をレジスタ１９
に出力して、その位相差がゼロとなるようにレジスタ１
９の内容を変更する位相比較器（位相同期手段）であ
る。
【００７８】次に動作について説明する。以下では、図
１２に示すように、遅延回路４１のＰＬＬ９のＶＣＯ３
２が５段のマルチプレクサ３３から構成されているとす
る。さらに、発振器４がパルス周期２５ｎｓｅｃ（即ち
周波数が４０ＭＨｚ）の第１の基準クロックを生成する
とする。遅延回路４１は上記実施の形態６のものと同様
に動作するので、以下ではその詳細な説明を省略する。
【００７９】遅延回路４１の分周器３がＶＣＯ３２から
の逓倍クロックの周波数を１／２０にする場合には、上
記実施の形態６で述べたように、遅延部３４の各マルチ
プレクサ３５により入力されるクロックに付与される遅
延時間は０．２５ｎｓｅｃとなる。したがって、遅延部
３４が２Ｎ個のマルチプレクサ３５により構成されてい
る場合には、遅延部３４は入力信号に０．５ｎｓｅｃ刻
みで０．５〜（０．５ｘＮ）ｎｓｅｃの遅延時間を入力
信号に付与することができる。即ち、遅延部３４により
入力端子１１に印加される入力信号に与えられる遅延時
間のステップ幅はマルチプレクサ３５の２段分の遅延時
間に相当する。入力端子１１に最も近い２つのマルチプ
レクサ３５を除き、各組のマルチプレクサ３５の入力側
はレジスタ１９に書き込まれる情報により制御される。
例えば、レジスタ１９の内容により最も出力端子１３に
近い組の入力側のマルチプレクサ３５が入力端子１１か
らの入力を選択するように制御された場合、遅延部３４
は入力クロックに０．５ｎｓｅｃの遅延時間を付与す
る。
【００８０】また、他のクロックである第２の基準クロ
ックと発振回路３７からの出力クロックとの同期をとる
場合、位相比較器３８が第２の基準クロックの位相と出
力クロックの位相とを比較し、その位相差に応じた制御
信号をレジスタ１９に出力して、その位相差がゼロとな
るようにレジスタ１９の内容を変更する。位相比較器３
８は、出力クロックの位相の方が早いときにはマルチプ
レクサ３５の段数を多くし、出力クロックの位相の方が
遅いときにはマルチプレクサ３５の段数を少なくするよ
うに、レジスタ１９の内容を書き換える。遅延回路４１
の分周器３がＶＣＯ３２からの逓倍クロックの周波数を
１／２０にする場合には、レジスタ１９の内容を変化さ
せて、出力クロックの位相を他のクロックの位相に対し
て０．５から（０．５ｘＮ）ｎｓｅｃまで０．５ｎｓｅ
ｃ刻みで正確に変化させて、出力クロックを他のクロッ
クに同期させることができる。従って、出力クロックを
半導体回路の内部基準クロックとして使用した場合、そ
の半導体回路のＡＣ特性をレジスタ１９により制御する
ことができる。
【００８１】以上のように、この実施の形態９によれ
ば、ＰＬＬ９により制御された遅延部３４により所定の
時間ステップ刻みでその時間ステップに相当する遅延時
間から所定の遅延時間の範囲で入力クロックを遅延させ
ることにより、出力クロックの位相を所定のステップ幅
刻みで変化させ、必要に応じて他のクロックと同期を取
ることができる。この際、使用環境の周囲温度や電源電
圧等の変動により遅延回路４１の遅延部３４の設定され
た遅延時間がたとえ変化したとしても、ＰＬＬ９におい
ても同様な変化が起こりこれにより誘起されるＰＬＬ９
が生成する逓倍クロックと基準クロックとの位相差をゼ
ロにするようにＰＬＬ９は動作するので、遅延回路４１
により設定された入力クロックに付与する位相シフトを
即座に且つ容易に所望の設定値に戻すことができる。さ
らに、遅延部３４の複数のマルチプレクサ３５はＶＣＯ
３２に含まれる複数のマルチプレクサ３３と同一の半導
体プロセスにより形成され得るので、製造工程のばらつ
きに起因する入力クロックに付与する位相シフトの設定
値からのずれが生じることはない。
【００８２】
【発明の効果】以上のように、この発明によれば、所定
の遅延時間を設定するための情報が記憶される記憶手段
と、それぞれの遅延時間が発振手段からの制御信号によ
り制御される複数の遅延素子を有しており、前記記憶手
段に記憶された情報に応じて、入力信号に前記所定の遅
延時間を付与すべく、前記入力信号が通る遅延素子の段
数を切り換える遅延手段とを備えるように構成したの
で、遅延時間を正確に所定の時間ステップ刻みで制御す
ることが可能となる効果がある。さらに、使用環境の周
囲温度や電源電圧等の変動により遅延手段の設定された
遅延時間がたとえ変化したとしても、発振手段において
も同様な変化が起こりこれにより誘起される発振手段が
生成するクロックと基準クロックとの位相差をゼロにす
るように発振手段は動作するので、遅延手段により入力
信号に付与される遅延時間を即座に且つ容易に所望の設
定値に戻すことができる効果がある。
【００８３】この発明に係る遅延回路は、発振手段に含
まれる複数の遅延素子と、遅延手段に含まれる複数の遅
延素子とが同一半導体プロセスにより形成されているの
で、製造工程のばらつきに起因する遅延時間の設定値か
らのずれが生じることはないという効果がある。
【００８４】この発明に係る遅延回路は、それぞれが発
振手段、記憶手段、及び遅延手段を有し、直列に接続さ
れた複数の遅延回路を備えており、各遅延回路は互いに
異なる時間ステップでそれぞれの所定の遅延時間を設定
できるように構成されているので、入力信号に付与する
遅延時間を細かい時間ステップでより大きな範囲で変化
させることができる効果がある。
【００８５】この発明に係る遅延回路は、各遅延回路に
おいて、発振手段に含まれる複数の遅延素子と、遅延手
段に含まれる複数の遅延素子とが、同一半導体プロセス
により形成されているので、製造工程のばらつきに起因
する遅延時間の設定値からのずれが生じることはないと
いう効果がある。
【００８６】この発明に係るクロック生成回路は、所定
の遅延時間を設定するための情報が記憶される記憶手段
と、それぞれの遅延時間が発振手段からの制御信号によ
り制御される複数の遅延素子を有しており、前記記憶手
段に記憶された情報に応じて、入力信号に所定の遅延時
間を付与すべく前記入力信号が通る遅延素子の段数を決
定し、前記所定の遅延時間を前記入力信号に付与して出
力する遅延手段とをそれぞれ備えた少なくとも１つの遅
延回路と、少なくとも１つの前記遅延回路とともにルー
プを形成し、所定の基本パルス周期のクロックパルスを
生成して前記遅延回路へ供給し、前記遅延回路と協働し
て所定の周期のクロックを生成するためのクロック生成
手段とを備えるように構成したので、出力クロックのパ
ルス周期を所定の時間ステップ刻みで正確に変化させる
ことができるという効果がある。さらに、使用環境の周
囲温度や電源電圧等の変動により遅延回路の遅延手段の
設定された遅延時間がたとえ変化したとしても、遅延回
路の発振手段においても同様な変化が起こりこれにより
誘起される発振手段が生成するクロックと基準クロック
との位相差をゼロにするように発振手段は動作するの
で、遅延回路により設定された出力クロックのパルス周
期を即座に且つ容易に所望の設定値に戻すことができる
という効果がある。
【００８７】この発明に係るクロック生成回路は、上記
のような構成の複数の遅延回路を備え、各遅延回路は互
いに異なる時間ステップでそれぞれの所定の遅延時間を
設定でき、前記複数の遅延回路はクロック生成手段とル
ープを形成するように構成したので、出力クロックの基
本パルス周期を正確に維持することができる上に、出力
クロックの周期を細かい時間ステップでより大きな範囲
で変化させることができる効果がある。
【００８８】この発明に係るクロック生成回路は、各遅
延回路において、発振手段に含まれる複数の遅延素子と
遅延手段に含まれる複数の遅延素子とが、同一半導体プ
ロセスにより形成されているので、製造工程のばらつき
に起因する出力クロックのパルス周期の設定値からのず
れが生じることはないという効果がある。
【００８９】この発明に係るクロック生成回路は、クロ
ック生成手段が、ともにループを形成する直列に接続さ
れた少なくとも１つの前記遅延回路の出力信号を反転し
て前記遅延回路と協働して所定の周期のクロックを生成
する手段であるように構成したので、出力クロックのパ
ルス周期を所定の時間ステップ刻みで正確に変化させる
ことができる効果がある。
【００９０】この発明に係るクロック生成回路は、クロ
ック生成手段が、当該クロック生成手段とともにループ
を形成する直列に接続された少なくとも１つの遅延回路
の出力信号を反転するとともに、クロック生成手段に含
まれる制御手段からの制御信号により制御される遅延時
間を前記出力信号に付与し、前記遅延回路と協働して所
定の周期のクロックを生成する遅延手段を含むように構
成したので、制御手段により制御された遅延手段によ
り、出力クロックの基本パルス周期を正確に維持するこ
とができ、出力クロックのパルス周期を所定の時間ステ
ップ刻みで正確に変化させることができる効果がある。
【００９１】この発明に係るクロック生成回路は、クロ
ック生成手段の制御手段が、制御信号によりそれぞれの
遅延時間が制御されループ状に接続された遅延部として
の複数の遅延素子を有しており、クロック生成手段の遅
延手段は、それぞれの遅延時間が前記制御手段からの前
記制御信号により制御され直列に接続された複数の遅延
素子であるように構成したので、出力クロックの基本パ
ルス周期を正確に維持することができ、出力クロックの
パルス周期を所定の時間ステップ刻みで正確に変化させ
ることができる効果がある。
【００９２】この発明に係るクロック生成回路は、クロ
ック生成手段の制御手段に含まれる複数の遅延素子とク
ロック生成手段の遅延手段に含まれる複数の遅延素子と
が、同一半導体プロセスにより形成されているので、製
造工程のばらつきに起因する出力クロックのパルス周期
の設定値からのずれが生じることはないという効果があ
る。
【００９３】この発明に係るクロック生成回路は、クロ
ック生成手段の制御手段が、制御信号により遅延時間が
制御される遅延部としてのディジタルディレイラインを
有しており、クロック生成手段の遅延手段が、遅延時間
が前記制御手段からの前記制御信号により制御されるデ
ィジタルディレイラインであるように構成されているの
で、出力クロックの基本パルス周期を正確に維持するこ
とができ、出力クロックのパルス周期を所定の時間ステ
ップ刻みで正確に変化させることができる効果がある。
【００９４】この発明に係るクロック生成回路は、少な
くとも１つの遅延回路に印加される基準クロックの周波
数が、クロック生成手段に印加される基準クロックの周
波数に等しいように構成されているので、１つの基準ク
ロックを用いて、出力クロックの基本パルス周期を正確
に維持することができ、出力クロックのパルス周期を所
定の時間ステップ刻みで正確に変化させることができる
効果がある。
【００９５】この発明に係るクロック生成回路は、クロ
ック生成手段から出力される所定の周期のクロックの位
相を調節するために設けられた少なくとも１つの他の遅
延回路を備えており、この他の遅延回路は、所定の遅延
時間を設定するための情報が記憶される記憶手段と、そ
れぞれの遅延時間が自身の発振手段からの制御信号によ
り制御される複数の遅延素子を有しており、前記記憶手
段に記憶された情報に応じて、入力信号に前記所定の遅
延時間を付与すべく、前記入力信号が通る遅延素子の段
数を切り換える遅延手段を備えるように構成しているの
で、出力クロックの基本パルス周期を正確に維持するこ
とができる上に、出力クロックの位相を微細に且つ広い
範囲で調節することができる効果がある。
【００９６】この発明に係る位相同期回路は、所定の遅
延時間を設定するための情報が記憶される記憶手段と、
それぞれの遅延時間が発振手段からの制御信号により制
御される複数の遅延素子を有しており、前記記憶手段に
記憶された情報に応じて、入力クロック信号に前記所定
の遅延時間を付与すべく、前記入力クロック信号が通る
遅延素子の段数を切り換える遅延手段と、印加される第
２基準クロックの位相と前記遅延手段の出力クロック信
号の位相とを比較し、それらの位相が一致するように前
記記憶手段に記憶され前記情報を変更する位相同期手段
とを備えるように構成しているので、出力クロックの位
相を所定の時間ステップ刻みで変化させ、必要に応じて
他のクロックと同期を取ることができる効果がある。さ
らに、使用環境の周囲温度や電源電圧等の変動により遅
延手段の設定された遅延時間がたとえ変化したとして
も、発振手段においても同様な変化が起こりこれにより
誘起される発振手段が生成する逓倍クロックと基準クロ
ックとの位相差をゼロにするように発振手段は動作する
ので、遅延手段により設定された入力クロックに付与す
る位相シフトを即座に且つ容易に所望の設定値に戻すこ
とができる効果がある。
【００９７】この発明に係る位相同期回路は、発振手段
に含まれる複数の遅延素子と、遅延手段に含まれる複数
の遅延素子とが、同一半導体プロセスにより形成されて
いるので、製造工程のばらつきに起因する出力クロック
の位相シフトの設定値からのずれが生じることはないと
いう効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による遅延回路の構
成を示すブロック図である。
【図２】 図１に示すこの発明の実施の形態１による遅
延回路のＰＬＬに含まれるチャージポンプの一例の構成
を示すブロック図である。
【図３】 図１に示すこの発明の実施の形態１による遅
延回路のＰＬＬに含まれるインバータの一例の構成を示
すブロック図である。
【図４】 図１に示す遅延回路を用いてＡＣ特性を制御
する回路の一例の構成を示すブロック図である。
【図５】 この発明の実施の形態２によるクロック生成
回路の構成を示すブロック図である。
【図６】 この発明の実施の形態３によるクロック生成
回路の構成を示すブロック図である。
【図７】 この発明の実施の形態４による位相同期回路
の構成を示すブロック図である。
【図８】 この発明の実施の形態５によるクロック生成
回路の構成を示すブロック図である。
【図９】 この発明の実施の形態６による遅延回路の構
成を示すブロック図である。
【図１０】 この発明の実施の形態７によるクロック生
成回路の構成を示すブロック図である。
【図１１】 この発明の実施の形態８によるクロック生
成回路の構成を示すブロック図である。
【図１２】 この発明の実施の形態９による位相同期回
路の構成を示すブロック図である。
【図１３】 従来のクロック生成回路の一例の構成を示
すブロック図である。
【図１４】 複数の異なる周期の出力クロックを切り換
えることができる従来のクロック生成回路の一例の構成
を示すブロック図である。
【図１５】 遅延時間の設定ができる従来の遅延回路の
一例の構成を示すブロック図である。
【図１６】 遅延時間の設定ができる従来の遅延回路の
他の例の構成を示すブロック図である。
【図１７】 従来の遅延回路の他の例の構成を示すブロ
ック図である。
【符号の説明】
８ インバータ（遅延素子）、９ ＰＬＬ（発振手
段）、１０ 遅延部（遅延手段）、１２ マルチプレク
サ（遅延手段）、１８ 遅延回路、１９ レジスタ（記
憶手段）、２０ インバータ（遅延素子）、２１ イン
バータ（クロック生成手段）、２２ ＶＣＯ（遅延
部）、２８ インバータ（遅延素子）、３０ ＰＬＬ
（クロック生成手段、制御手段）、３１ 遅延部（クロ
ック生成手段、遅延手段）、３２ インバータ（遅延素
子）、３８ 位相比較器（位相同期手段）、４３ ディ
ジタルＰＬＬ（クロック生成手段、制御手段）、４４
ディジタルディレイライン（遅延部）、４５ ディジタ
ルディレイライン（クロック生成手段、遅延手段）。
フロントページの続き Ｆターム(参考） 5J001 AA05 BB12 BB20 BB23 BB24 DD01 DD09 5J039 AC18 KK01 KK10 KK13 KK27 KK29 MM01 MM02 5J098 AA14 AB00 AB04 AB15 AB21 AB30 AB31 AB36 AC04 AC09 AC10 AC20 AC21 AC27 AD06 AD07 AD16 AD29 FA03 FA09 5J106 AA04 CC01 CC15 CC21 CC38 CC41 CC52 DD09 DD32 DD38 GG10 HH02 JJ06 KK05 KK13 KK14 KK32 KK36

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 印加される基準クロックの位相と比較用
    のクロックの位相とを比較し、その位相差に応じた値を
    有する制御信号を生成し、前記制御信号によりそれぞれ
    の遅延時間が制御されループ状に接続された複数の遅延
    素子を少なくとも用いて前記比較用のクロックを生成
    し、前記比較用のクロックの位相を前記基準クロックの
    位相に一致させるように前記制御信号を変化させる発振
    手段と、 所定の遅延時間を設定するための情報が記憶される記憶
    手段と、 それぞれの遅延時間が前記発振手段からの前記制御信号
    により制御される複数の遅延素子を有しており、前記記
    憶手段に記憶された情報に応じて、入力信号に前記所定
    の遅延時間を付与すべく、前記入力信号が通る遅延素子
    の段数を切り換える遅延手段とを備えた遅延回路。
  2. 【請求項２】 発振手段に含まれる複数の遅延素子と、
    遅延手段に含まれる複数の遅延素子とは、同一半導体プ
    ロセスにより形成されていることを特徴とする請求項１
    記載の遅延回路。
  3. 【請求項３】 それぞれが発振手段、記憶手段、及び遅
    延手段を有し、直列に接続された複数の遅延回路を備え
    ており、各前記遅延回路は互いに異なる時間ステップで
    それぞれの所定の遅延時間を設定できることを特徴とす
    る請求項１記載の遅延回路。
  4. 【請求項４】 各遅延回路において、発振手段に含まれ
    る複数の遅延素子と、遅延手段に含まれる複数の遅延素
    子とは、同一半導体プロセスにより形成されていること
    を特徴とする請求項３記載の遅延回路。
  5. 【請求項５】 印加される基準クロックの位相と該基準
    クロックに基づき生成したクロックの位相とを比較し、
    その位相差に応じた値を有する制御信号を生成し、該制
    御信号によりそれぞれの遅延時間が制御されループ状に
    接続された複数の遅延素子を有しており、前記クロック
    の位相を前記基準クロックの位相に一致させる発振手段
    と、所定の遅延時間を設定するための情報が記憶される
    記憶手段と、それぞれの遅延時間が前記発振手段からの
    前記制御信号により制御される複数の遅延素子を有して
    おり、前記記憶手段に記憶された情報に応じて、入力信
    号に所定の遅延時間を付与すべく前記入力信号が通る遅
    延素子の段数を決定し、前記所定の遅延時間を前記入力
    信号に付与して出力する遅延手段とをそれぞれ備えた少
    なくとも１つの遅延回路と、 少なくとも１つの前記遅延回路とともにループを形成
    し、所定の基本パルス周期のクロックパルスを生成して
    前記遅延回路へ供給し、前記遅延回路と協働して所定の
    周期のクロックを生成するためのクロック生成手段とを
    備えたクロック生成回路。
  6. 【請求項６】 印加される基準クロックの位相と比較用
    のクロックの位相とを比較し、その位相差に応じた値を
    有する制御信号を生成し、前記制御信号によりそれぞれ
    の遅延時間が制御されループ状に接続された複数の遅延
    素子を少なくとも用いて前記比較用のクロックを生成
    し、前記比較用のクロックの位相を前記基準クロックの
    位相に一致させるように前記制御信号を変化させる発振
    手段と、所定の遅延時間を設定するための情報が記憶さ
    れる記憶手段と、それぞれの遅延時間が前記発振手段か
    らの前記制御信号により制御される複数の遅延素子を有
    しており、前記記憶手段に記憶された情報に応じて、入
    力信号に所定の遅延時間を付与すべく前記入力信号が通
    る遅延素子の段数を決定し、前記所定の遅延時間を前記
    入力信号に付与して出力する遅延手段とをそれぞれ備え
    直列に接続された複数の遅延回路を備え、各前記遅延回
    路は互いに異なる時間ステップでそれぞれの所定の遅延
    時間を設定でき、前記複数の遅延回路はクロック生成手
    段とループを形成することを特徴とする請求項５記載の
    クロック生成回路。
  7. 【請求項７】 各遅延回路において、発振手段に含まれ
    る複数の遅延素子と遅延手段に含まれる複数の遅延素子
    とは、同一半導体プロセスにより形成されていることを
    特徴とする請求項５または６記載の遅延回路。
  8. 【請求項８】 クロック生成手段は、ともにループを形
    成する直列に接続された少なくとも１つの前記遅延回路
    の出力信号を反転して前記遅延回路と協働して所定の周
    期のクロックを生成する手段であることを特徴とする請
    求項５から請求項７のうちのいずれか一項記載のクロッ
    ク生成回路。
  9. 【請求項９】 クロック生成手段は、印加される基準ク
    ロックの位相と該基準クロックに基づき生成した比較用
    のクロックの位相とを比較し、その位相差に応じた値を
    有する制御信号を生成し、前記制御信号により遅延時間
    が制御されループ状に接続せれた遅延部を用いて前記比
    較用のクロックを生成し、前記比較用のクロックの位相
    を前記基準クロックの位相に一致させるように前記制御
    信号を変化させる制御手段と、当該クロック生成手段と
    ともにループを形成する直列に接続された少なくとも１
    つの遅延回路の出力信号を反転するとともに、前記制御
    手段からの前記制御信号により制御される遅延時間を前
    記出力信号に付与し、前記遅延回路と協働して所定の周
    期のクロックを生成する遅延手段とを含むことを特徴と
    する請求項５から請求項７のうちのいずれか一項記載の
    クロック生成回路。
  10. 【請求項１０】 クロック生成手段の制御手段は、制御
    信号によりそれぞれの遅延時間が制御されループ状に接
    続された遅延部としての複数の遅延素子を有しており、
    クロック生成手段の遅延手段は、それぞれの遅延時間が
    前記制御手段からの前記制御信号により制御され直列に
    接続された複数の遅延素子であることを特徴とする請求
    項９記載のクロック生成回路。
  11. 【請求項１１】 クロック生成手段の制御手段に含まれ
    る複数の遅延素子とクロック生成手段の遅延手段に含ま
    れる複数の遅延素子とは、同一半導体プロセスにより形
    成されていることを特徴とする請求項１０記載の遅延回
    路。
  12. 【請求項１２】 クロック生成手段の制御手段は、制御
    信号により遅延時間が制御される遅延部としてのディジ
    タルディレイラインを有しており、クロック生成手段の
    遅延手段は、遅延時間が前記制御手段からの前記制御信
    号により制御されるディジタルディレイラインであるこ
    とを特徴とする請求項９記載のクロック生成回路。
  13. 【請求項１３】 少なくとも１つの遅延回路に印加され
    る基準クロックの周波数は、クロック生成手段に印加さ
    れる基準クロックの周波数に等しいことを特徴とする請
    求項９から請求項１２のうちのいずれか一項記載のクロ
    ック生成回路。
  14. 【請求項１４】 クロック生成手段から出力される所定
    の周期のクロックの位相を調節するために設けられた少
    なくとも１つの他の遅延回路を備えており、各前記他の
    遅延回路は、印加される基準クロックの位相と比較用の
    クロックの位相とを比較し、その位相差に応じた値を有
    する制御信号を生成し、前記制御信号によりそれぞれの
    遅延時間が制御されループ状に接続された複数の遅延素
    子を少なくとも用いて前記比較用のクロックを生成し、
    前記比較用のクロックの位相を前記基準クロックの位相
    に一致させるように前記制御信号を変化させる発振手段
    と、所定の遅延時間を設定するための情報が記憶される
    記憶手段と、それぞれの遅延時間が前記発振手段からの
    前記制御信号により制御される複数の遅延素子を有して
    おり、前記記憶手段に記憶された情報に応じて、入力信
    号に前記所定の遅延時間を付与すべく、前記入力信号が
    通る遅延素子の段数を切り換える遅延手段とを備えたこ
    とを特徴とする請求項９から請求項１３のうちのいずれ
    か一項記載のクロック生成回路。
  15. 【請求項１５】 印加される第１基準クロックの位相と
    比較用のクロックの位相とを比較し、その位相差に応じ
    た値を有する制御信号を生成し、前記制御信号によりそ
    れぞれの遅延時間が制御されループ状に接続された複数
    の遅延素子を少なくとも用いて前記比較用のクロックを
    生成し、前記比較用のクロックの位相を前記基準クロッ
    クの位相に一致させるように前記制御信号を変化させる
    発振手段と、 所定の遅延時間を設定するための情報が記憶される記憶
    手段と、 それぞれの遅延時間が前記発振手段からの前記制御信号
    により制御される複数の遅延素子を有しており、前記記
    憶手段に記憶された情報に応じて、入力クロック信号に
    前記所定の遅延時間を付与すべく、前記入力クロック信
    号が通る遅延素子の段数を切り換える遅延手段と、 印加される第２基準クロックの位相と前記遅延手段の出
    力クロック信号の位相とを比較し、それらの位相が一致
    するように前記記憶手段に記憶され前記情報を変更する
    位相同期手段とを備えた位相同期回路。
  16. 【請求項１６】 発振手段に含まれる複数の遅延素子
    と、遅延手段に含まれる複数の遅延素子とは、同一半導
    体プロセスにより形成されていることを特徴とする請求
    項１５記載の位相同期回路。
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