JP4573007B2 - Ｄｌｌ回路、及び、ｄｌｌ制御方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 9
- 230000000630 rising effect Effects 0.000 claims description 39
- 230000001934 delay Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 description 29
- 230000000295 complement effect Effects 0.000 description 27
- 230000015572 biosynthetic process Effects 0.000 description 24
- 238000003786 synthesis reaction Methods 0.000 description 24
- 230000003111 delayed effect Effects 0.000 description 18
- 230000006870 function Effects 0.000 description 13
- 230000007423 decrease Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- Y10S331/00—Oscillators
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＬＬ（Delay Locked Loop）回路及びＤＬＬ制御方法に関し、特に、クロック信号の立ち上がりと立ち下がりの位相をロックして出力するＤＬＬ回路及びＤＬＬ制御方法に関する。
【０００２】
【従来の技術】
高精度なＤＬＬ回路では、任意の位相を発生させる回路の精度が重要である。
メモリのような半導体デバイスでは、外部から入力される外部クロックの立ち上がりと立ち下がりの両エッジに対してデータの入出力を規定する方式が主流になりつつある。このため、このような半導体デバイスに組み込まれる遅延同期回路は、その遅延同期回路から出力されるクロック信号を、外部から入力される外部クロックの立ち上がりと立ち下がりの両エッジに同期させることが望まれている。
【０００３】
ここで、従来技術における遅延同期回路の例を以下に示す。この従来技術の遅延同期回路は、その遅延同期回路から出力されるクロック信号を、外部から入力される外部クロックの立ち上がりと立ち下がりの両エッジに同期させることを可能にしている。
【０００４】
図１１は、立ち上がり専用のＤＬＬ回路と立ち下がり専用のＤＬＬ回路の公知の複合を示している。そのＤＬＬ回路は、第１ＤＬＬ系１０１と第２ＤＬＬ系１０２とから構成されている。第１ＤＬＬ系１０１は、第１位相判定回路１１１と、第１任意位相発生回路１１２とを備えている。第１任意位相発生回路１１２は、第１位相判定回路１１１が出力する位相判定結果信号Ｄ１０３に基づいて、外部から入力される基準クロック信号Ｄ１０２の位相を順次に遅延させて遅延クロック信号Ｄ１０２’を出力する。遅延クロック信号Ｄ１０２は、バッファ１１３を介して第１内部クロック信号として第１ＤＬＬ系から出力される。第１内部クロック信号Ｄ１０４は、第１位相判定回路１１１に入力する。第１位相判定回路１１１は、外部クロック信号Ｄ１０１と第１内部クロック信号Ｄ１０４とを比較して、外部クロック信号Ｄ１０１と第１内部クロック信号Ｄ１０４との位相差を第１位相判定結果信号Ｄ１０３として出力する。第１位相判定回路１１１と第１任意位相発生回路１１２とから形成される遅延ループ回路の信号ループの繰り返しにより、外部クロック信号Ｄ１０１と第１内部クロック信号Ｄ１０４との位相が一致したときに、遅延クロック信号Ｄ１０２’は、その位相が固定され、即ち、図１２（ａ），（ｂ）、図１３（ａ），（ｂ）に示されるように、外部クロック信号Ｄ１０１の立ち上がり（Ｒｉｓｅ）がロックされ、第１内部クロック信号Ｄ１０４はその立ち上がりエッジがロックされて出力される。
【０００５】
第２ＤＬＬ系１０２は、第２位相判定回路１１４と、第２任意位相発生回路１１５とを備えている。第２任意位相発生回路１１５は、第２位相判定回路１１４が出力する位相判定結果信号Ｄ１０５に基づいて、外部から入力される基準クロック信号Ｄ１０２の位相を順次に遅延させて遅延クロック信号Ｄ１０２”を出力する。遅延クロック信号Ｄ１０２”は、バッファ１１６を介して第２内部クロック信号Ｄ１０６として第２ＤＬＬ系１０２から出力される。第２内部クロック信号Ｄ１０６は、第２位相判定回路１１４に入力する。第２位相判定回路１１４は、外部クロック信号Ｄ１０１と第２内部クロック信号Ｄ１０６とを比較して、外部クロック信号Ｄ１０１と第２内部クロック信号Ｄ１０６との位相差を第２位相判定結果信号Ｄ１０５として出力する。第２位相判定回路１１４と第２任意位相発生回路１１５とから形成される遅延ループ回路の信号ループの繰り返しにより、外部クロック信号Ｄ１０１と第２内部クロック信号Ｄ１０６との位相が一致したときに、遅延クロック信号Ｄ１０２”は、その位相が固定され、即ち、図１２（ａ），（ｃ）、図１３（ａ），（ｃ）、に示されるように、外部クロック信号Ｄ１０１の立ち下がり（Ｆａｌｌ）がロックされ、第２内部クロック信号Ｄ１０６はその立ち上がりエッジがロックされて出力される。
【０００６】
このように、立ち上がりと立ち下がりの両方のエッジをロックするためには、第１ＤＬＬ系１０１と第２ＤＬＬ系１０２とには、任意位相発生回路１１２，１１５がそれぞれに必要である。従来、任意位相発生回路１１２，１１５のような任意の位相に少ないジッタで安定的に、且つ、連続的にクロックを発生させる回路が占める面積は、ＤＬＬ回路を構成する他の回路に比べて非常に大きい。このため、従来技術のＤＬＬでは、サイズの小型化が困難であった。特に、任意位相発生回路が消費する電力は全体の回路が消費する電力の大部分を占めている。
【０００７】
チップサイズの小型化が望まれ、特に、任意位相発生の電力消費の削減が望まれる。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、チップサイズの小型化が可能なＤＬＬ回路、及び、ＤＬＬ制御方法を提供することにある。
本発明の他の課題は、外部から供給されるクロック信号の立ち上がりと立ち下がりの両エッジに対して同期させた一系統のクロック信号を出力することが可能であり、且つ、その回路規模が小さくて消費電力が削減され得るＤＬＬ回路、及び、ＤＬＬ制御方法を提供することにある。
【０００９】
【課題を解決するための手段】
その課題を解決するための手段が、下記のように表現される。その表現中の請求項対応の技術的事項には、括弧（）付きで、番号、記号等が添記されている。
その番号、記号等は、請求項対応の技術的事項と実施の複数・形態のうち少なくとも１つの技術的事項との一致・対応関係を明白にしているが、その請求項対応の技術的事項が実施の形態の技術的事項に限定されることを示すためのものではない。
【００１０】
本発明によるＤＬＬ回路は、外部クロック（Ｄ１）が入力する第１位相判定回路（１）と、外部クロック（Ｄ１）が入力する第２位相判定回路（２）と、基準クロック（Ｄ２）が入力する任意位相発生回路（３）と、パルス幅可変回路（４）とを含み、パルス幅可変回路（４）が出力する内部クロック（Ｄ３）は第１位相判定回路（１）と第２位相判定回路（２）に入力し、第１位相判定回路（１）は、外部クロック（Ｄ１）と内部クロック（Ｄ３）との位相関係を判定して第１位相判定信号（Ｄ４）を出力し、第２位相判定回路（２）は、外部クロック（Ｄ１）と内部クロック（Ｄ３）との位相関係を判定して第２位相判定信号（Ｄ５）を出力し、任意位相発生回路（３）は、第１位相判定信号（Ｄ４）に基づいて基準クロック（Ｄ２）の位相を調整して調整済み基準クロック（Ｄ２’）をパルス幅可変回路（４）に出力し、パルス幅可変回路（４）は第２位相判定信号（Ｄ３）に基づいて調整済み基準クロック（Ｄ２’）のパルス幅を調整して立ち上がりと立ち下がりがロックされた内部クロック（Ｄ３）を出力する。高価であり複雑であり電流消費量が多い任意位相発生回路は、その使用数が２つから１つに削減され、回路規模が縮小し、製造コストが大幅に低減され、且つ、１系統の内部をクロック（Ｄ３）の両エッジをロックして生成することができる。
【００１１】
任意位相発生回路（３）は、基準クロック（Ｄ２）の立ち上がりをロックし、パルス発生回路（４）は基準クロック（Ｄ２）の立ち下がりをロックする。又は、任意位相発生回路（３）は、基準クロック（Ｄ２）の立ち下がりをロックし、パルス発生回路（４）は基準クロック（Ｄ２）の立ち上がりをロックする。任意位相発生回路（３）は、このように単一であり、内部クロック（Ｄ３）は一系統であり、前部クロック（Ｄ３）の１パルスの立ち上がりと立ち下がりがロックされている。
【００１２】
本発明によるＤＬＬ回路は、基準クロック（Ｄ２）の立ち上がり又は立ち下がりのいずれかをロックする第１遅延ループ（１，３．４）と、基準クロック（Ｄ２）の立ち下がり又は立ち下がりの他のいずれかをロックする第２遅延ループ（２，３，４）とを含み、第１遅延ループ（１，３，４）は、順次に僅かずつに位相を遅延させることにより入力されるクロック信号（Ｄ２）の位相を遅延させて任意の位相の調整済みクロック信号（Ｄ２’）を出力する任意位相発生回路（３）を備え、第２遅延ループ（２，３，４）は、第１遅延ループ（１，３，４）により立ち上がり又は立ち下がりのいずれかがロックされた調整済みクロック信号（Ｄ２’）のパルス幅を任意に調整して内部クロック（Ｄ３）を出力する。
【００１３】
本発明によるＤＬＬ制御方法は、基準クロック（Ｄ２）に基づいてロック対象の外部クロック（Ｄ１）の位相をロックして調整ずみクロック（Ｄ２’）を出力すること、調整済みクロック（Ｄ２’）のパルス幅を調整することとから構成されている。位相調整されたクロックのパルス幅を調整することにより、簡素な回路で１系統の両エッジが固定された内部クロックを生成することができる。
【００１４】
【発明の実施の形態】
図に対応して、本発明によるＤＬＬ回路の実施の形態は、第１位相判定回路が第２位相判定回路とともに設けられている。外部クロック信号Ｄ１は、図１に示されるように、その第１位相判定回路１とその第２位相判定回路２に入力される。第１位相判定回路１は、１系統の任意位相発生回路３に接続している。任意位相発生回路３は、パルス幅可変回路４に接続している。第１位相判定回路１には、外部から来る外部クロック信号Ｄ１とともに、パルス幅可変回路４が出力する後述の内部クロック信号Ｄ３とが入力して、第１ループが形成される。第１位相判定回路１は、内部クロック信号Ｄ３の立ち上がり時の外部クロック信号Ｄ１の信号レベルに基づいて位相判定結果信号Ｄ４を生成し、位相判定結果信号Ｄ４は任意位相発生回路３に入力する。
【００１５】
ここで、第１位相判定回路１に入力される内部クロック信号Ｄ３の立ち上がり時に第１位相判定回路１に入力される外部クロック信号Ｄ１の電圧レベルがハイである場合、第１位相判定回路１は位相判定結果信号Ｄ４の電圧レベルをハイにして任意位相発生回路３へ出力する。この場合、第１位相判定回路１は、内部クロック信号Ｄ３の位相が外部クロック信号Ｄ１の位相より遅れていると判定している。
【００１６】
第１位相判定回路１に入力される内部クロック信号Ｄ３の立ち上がり時に第１位相判定回路１に入力される外部クロック信号Ｄ１の電圧レベルがロウである場合、第１位相判定回路１は位相判定結果信号Ｄ４をその電圧レベルをロウにして任意位相発生回路３へ出力する。この場合、第１位相判定回路１は、内部クロック信号Ｄ３の位相は外部クロック信号Ｄ１の位相より進んでいると判定している。なお、本実施形態の第１位相判定回路１の詳細な構成とその動作は後述される。
【００１７】
第２位相判定回路２は、パルス幅可変回路４に接続している。パルス幅可変回路４の出力側は、第２位相判定回路２の入力側に接続している。第２の位相判定回路２には、外部クロック信号Ｄ１と、パルス幅可変回路４が出力する既述の内部クロック信号Ｄ３とが入力する。また、第２位相判定回路２は、第２位相判定回路２に入力される内部クロック信号Ｄ３の立ち下がり時に、第２の位相判定回路２に入力される外部クロック信号Ｄ１の信号レベルに基づいて位相判定結果信号Ｄ５を生成する。位相判定結果信号Ｄ５は、パルス幅可変回路４に入力する。
【００１８】
ここで、第２の位相判定回路２に入力される内部クロック信号Ｄ３の立ち下がり時に、第２の位相判定回路２に入力される外部クロック信号Ｄ１の電圧レベルがハイである場合、位相判定結果信号Ｄ５はその電圧レベルがハイになって出力される。この場合、第２位相判定回路２は、内部クロック信号Ｄ３の位相がその外部クロック信号Ｄ１の位相より遅れていると判定している。
【００１９】
また、内部クロック信号Ｄ３の立ち下がり時において、外部クロック信号Ｄ１の電圧レベルがロウである場合、位相判定結果信号Ｄ５は電圧レベルをロウにして出力する。この場合、第２の位相判定回路２は、内部クロック信号Ｄ３の位相が外部クロック信号Ｄ１の位相より進んでいると判定している。なお、本実施形態における第２位相判定回路２の詳細な構成とその動作は後述される。
【００２０】
任意位相発生回路３は、第１の位相判定回路１およびパルス幅可変回路４と接続されている。任意位相発生回路３には、外部から基準クロック信号Ｄ２と、第１位相判定回路１から位相判定結果信号Ｄ４とが入力される。また、任意位相発生回路３は、第１位相判定回路１から入力される位相判定結果信号Ｄ４に基づいて、外部から入力される基準クロック信号Ｄ２の遅延量を調整し、その遅延量が調整された調整済み基準クロック信号Ｄ２’をパルス幅可変回路４に出力する。
ここで、調整済み基準クロック信号Ｄ２’は、逆相の相補信号Ｔ，Ｂから構成されている。
【００２１】
ここで、任意位相発生回路３に入力される位相判定結果信号Ｄ４の電圧レベルがロウの場合、任意位相発生回路３は入力された基準クロック信号Ｄ２から、前回出力した基準クロック信号Ｄ２’よりも、基準クロック信号Ｄ２からの位相をその遅延量を増加させて基準クロック信号Ｄ２’を生成して出力する。
【００２２】
また、任意位相発生回路３に入力される位相判定結果信号Ｄ４の電圧レベルがハイの場合、任意位相発生回路３は入力された基準クロック信号Ｄ２から、前回出力した調整済み基準クロック信号Ｄ２’よりも、基準クロック信号Ｄ２からの位相をその遅延量を減少させて基準クロック信号Ｄ２’を生成して出力する。なお、本実施形態における任意位相発生回路３の詳細な構成とその動作は後述される。
【００２３】
パルス幅可変回路４は、位相判定結果信号Ｄ５に基づいて、調整済み基準クロック信号Ｄ２’のパルス幅を調整して得られた内部クロック信号Ｄ３を内部と、第１位相判定回路１と、第２位相判定回路２に出力する。ここで、パルス幅は、１クロック中での電圧レベルがハイの状態である連続した期間によって表される。具体的には、パルス幅は、１クロック中でクロック信号の電圧値が予め定められた閾値電圧以上である連続した期間である。
【００２４】
パルス幅可変回路４に入力された位相判定結果信号Ｄ５の電圧レベルがハイである場合、パルス幅可変回路４は入力された調整済み基準クロック信号Ｄ２’から、そのパルス幅を広げた内部クロック信号Ｄ３を生成して出力する。また、パルス幅可変回路４に入力された位相判定結果信号Ｄ５の電圧レベルがロウの場合、パルス幅可変回路４は入力された調整済み基準クロック信号Ｄ２’から、そのパルス幅を狭めた内部クロック信号Ｄ３を生成して出力する。なお、パルス幅可変回路４の詳細な構成とその動作は後述する。
【００２５】
次に、本発明における遅延同期回路の第１の実施形態で用いられている各回路部分の詳細な構成および動作を示す。まず、パルス幅可変回路４の詳細な構成とその動作を説明する。図２は、パルス幅可変回路４の回路構成を示している。図２を参照すると、パルス幅可変回路４は、インバータ回路１１とＮチャネルトランジスタ１２を含む。インバータ回路１１の入力端とＮチャネルトランジスタ１２のゲートには、位相判定結果信号Ｄ５が入力する。
【００２６】
Ｎチャネルトランジスタ１２のドレインは、定電流化回路１４を介してグランド１５に接続している。Ｎチャネルトランジスタ１２のソースは、容量１６の一端、定電流化回路１８の一端、Ｎチャネルトランジスタ２０のゲートに接続している。容量１６の他端はグランド１７に接続している。定電流化回路１８の他端は電源１９に接続している。電源１９は電位、ＶＤＤ（ＶＤＤ＞０）である。
【００２７】
ここで、定電流化回路１４の両端に電位差がある場合には、その定電流化回路１４を通過する電流はある一定値（ＩＣ１とする）を示す。また、定電流化回路１８の両端に電位差がある場合には、その定電流化回路１８を通過する電流はある一定値（ＩＣ２とする）を示す。ここで、ＩＣ１＞ＩＣ２である。
【００２８】
Ｎチャネルトランジスタ２０のドレインはグランド２１に接続している。Ｎチャネルトランジスタ２０のソースは、定電流化回路２８の一端に接続している。
この定電流化回路２８の他端は、グランド２９に接続している。また、定電流化回路２８の両端に電位差がある場合には、定電流化回路２８を通過する電流はある一定値（ＩＣ３とする）を示す。Ｎチャネルトランジスタ２０のソースは、Ｎチャネルトランジスタ３２のドレイン、Ｐチャネルトランジスタ３５のゲート、バッファ３８の第１入力端３８ａとに接続している。
【００２９】
Ｎチャネルトランジスタ３２のゲートには相補信号の一方Ｔが入力される。Ｎチャネルトランジスタ３２のソースは、Ｐチャネルトランジスタ３４のドレインに接続している。Ｐチャネルトランジスタ３４のソースは、電源３６に接続している。電源３６は、電位ＶＤＤである。Ｐチャネルトランジスタ３４のゲートに対する接続関係は後述する。また、Ｐチャネルトランジスタ３５のソース、ドレインに対する接続関係も後述する。また、インバータ回路１１の出力端は、Ｎチャネルトランジスタ１３のゲートに接続している。
【００３０】
Ｎチャネルトランジスタ１３のドレインは、定電流化回路１４を介してグランド１５に接続されている。Ｎチャネルトランジスタ１３のソースは、容量２２の一端、定電流化回路２４の一端、Ｎチャネルトランジスタ２６のゲートとに接続している。容量２２の他端はグランド２３に接続している。定電流化回路２４の他端は、電源２５に接続している。電源２５は、電位ＶＤＤである。ここで、定電流化回路２４の両端に電位差がある場合には、その定電流化回路２４を通過する電流は、定電流化回路１８での電流と同じ値（ＩＣ２）を示す。
【００３１】
Ｎチャネルトランジスタ２６のドレインは、グランド２７に接続している。Ｎチャネルトランジスタ２６のソースは、定電流化回路３０の一端に接続している。定電流化回路３０の他端は、グランド３１に接続している。また、定電流化回路３０の両端に電位差がある場合には、その定電流化回路３０を通過する電流は、定電流化回路２８での電流と同じ値（ＩＣ３）を示す。Ｎチャネルトランジスタ３２のソースは、Ｎチャネルトランジスタ３３のドレイン、Ｐチャネルトランジスタ３４のゲート、バッファ３８の第２入力端３８ｂとに接続している。
【００３２】
Ｎチャネルトランジスタ３３のゲートには、相補信号の他方Ｂが入力される。
Ｎチャネルトランジスタ３３のソースは、Ｐチャネルトランジスタ３５のドレインに接続している。Ｐチャネルトランジスタ３５のソースは、電源３７に接続している。電源３７は、電位ＶＤＤである。
【００３３】
バッファ３８は、第１入力端３８ａと第２入力端３８ｂとから入力される信号の強度を比較し、その比較結果に基づいて内部クロック信号Ｄ３を生成する。内部クロック信号Ｄ３は、バッファ３８の出力端から出力する。
【００３４】
次に、位相判定結果信号Ｄ４に応答するパルス幅可変回路４の動作を示す。まず、位相判定結果信号Ｄ４がハイの場合のパルス幅可変回路４の動作を以下に示す。Ｎチャネルトランジスタ１２はオフ状態となる。このとき、電源１９から定電流化回路１８と容量１６とを介してグランド１７に電流が流れる。この場合、容量１６はチャージされる。ここで、Ｎチャネルトランジスタ２０のゲートの電位は、容量１６の電位に等しい。このため、容量１６がチャージされると、Ｎチャネルトランジスタ２０のソースとドレイン間の抵抗（以後Ｒ１とする）は高くなる。
【００３５】
また、Ｎチャネルトランジスタ１３はオン状態となる。このとき、電源２５から定電流化回路２４、定電流化回路１４を介してグランド１５に電流が流れる。
また、容量２２からグランド１５に電流が流れる。この場合、容量２２はディスチャージされる。ここで、Ｎチャネルトランジスタ２６のゲートの電位は、容量２２の電位に等しい。このため、容量２２がディスチャージされると、Ｎチャネルトランジスタ２６のソースとドレイン間の抵抗（以後Ｒ２とする）は低くなる。また、各Ｐチャネルトランジスタ３４，３５のソース・ドレイン間は導通状態にある。
【００３６】
次に、位相判定結果信号Ｄ４がロウの場合のパルス幅可変回路４での動作を以下に示す。まず、Ｎチャネルトランジスタ１２はオン状態となる。このとき、電源１９から定電流化回路１８、定電流化回路１４を介してグランド１５に電流が流れる。また、容量１６からグランド１５に電流が流れる。この場合、容量１６はディスチャージされる。ここで、Ｎチャネルトランジスタ２０のゲートの電位は、容量１６の電位に等しい。このため、容量１６がディスチャージされると、Ｎチャネルトランジスタ２０のソースとドレイン間の抵抗Ｒ１は低くなる。
【００３７】
また、Ｎチャネルトランジスタ１３はオン状態となる。このとき、電源２５から定電流化回路２４、容量２２を介してグランド２３へ電流が流れる。この場合、容量２２はチャージされる。ここで、Ｎチャネルトランジスタ２６のゲートの電位は、容量２２の電位に等しい。このため、容量２２がチャージされると、Ｎチャネルトランジスタ２０のソースとドレイン間の抵抗Ｒ２は高くなる。各Ｐチャネルトランジスタ３４，３５のソース・ドレイン間は導通状態にある。
【００３８】
次に、パルス幅可変回路４での内部クロック信号Ｄ３の出力動作を以下に示す。まず、相補信号Ｔの電圧レベルがロウの場合の動作を以下に示す。Ｎチャネルトランジスタ３２のゲートの電圧レベルはゼロである。このため、Ｎチャネルトランジスタ３２のソース−ドレイン間は導通される。また、この場合、相補信号Ｂの電圧レベルはハイとなり、Ｎチャネルトランジスタ３３のゲートの電圧レベルはハイとなる。このため、Ｎチャネルトランジスタ３３のソース−ドレイン間は導通されない。これにより、電源３６から、Ｐチャネルトランジスタ３４、Ｎチャネルトランジスタ３２、Ｎチャネルトランジスタ２０とを介してグランド２１へ電流（この電流値をＩ１とする）が流れる。また、電源３６から、Ｐチャネルトランジスタ３４、Ｎチャネルトランジスタ３２、定電流回路２８とを介してグランド２９へ定電流ＩＣ３が流れる。ここで発生させられる電流信号（Ｉ１＋ＩＣ３）は、第１の入力端３８ａからバッファ３８に入力する。
【００３９】
バッファ３８には、第１の入力端３８ａから電流信号（Ｉ１＋ＩＣ３）が入力されているが、第２の入力端３８ｂからは電流信号が入力されていない。この場合、バッファ３８は、内部クロック信号Ｄ３の電圧レベルをロウにして出力する。
【００４０】
次に、相補信号Ｔの電圧レベルがロウからハイに変化する場合の動作を以下に示す。Ｎチャネルトランジスタ３２のゲートの電圧レベルはゼロからハイに変化する。このとき、Ｎチャネルトランジスタ３２のソース−ドレイン間は抵抗として機能する。これにより、電源３６から、Ｐチャネルトランジスタ３４、Ｎチャネルトランジスタ３２、Ｎチャネルトランジスタ２０とを介してグランド２１に電流Ｉ１が流れる。この場合、電流Ｉ１の電流値はＮチャネルトランジスタ３２のゲートの電圧レベルの変化に対応して減少する。また、電源３６から、Ｐチャネルトランジスタ３４、Ｎチャネルトランジスタ３２、定電流回路２８とを介してグランド２９に定電流ＩＣ３が流れる。ここで発生させられる電流信号（Ｉ１＋ＩＣ３）は、第１の入力端３８ａからバッファ３８に入力する。
【００４１】
また、この場合、相補信号Ｂの電圧レベルはハイからロウに変化する。このとき、Ｎチャネルトランジスタ３３のゲートの電圧レベルはハイからゼロに変化する。このとき、Ｎチャネルトランジスタ３３のソース−ドレイン間は抵抗として機能する。これにより、電源３７から、Ｐチャネルトランジスタ３５、Ｎチャネルトランジスタ３３、Ｎチャネルトランジスタ２６とを介してグランド２７に電流Ｉ２が流れる。この場合、電流Ｉ２の電流値は、Ｎチャネルトランジスタ３３のゲートの電圧レベルの変化に対応して増加する。また、電源３７から、Ｐチャネルトランジスタ３５、Ｎチャネルトランジスタ３３、定電流回路３０とを介してグランド３１へ定電流ＩＣ３が流れる。ここで発生させられる電流信号（Ｉ２＋ＩＣ３）は、第２の入力端３８ｂからバッファ３８に入力する。
【００４２】
バッファ３８は、第１入力端３８ａから入力された電流信号（Ｉ１＋ＩＣ３）の強度と第２入力端３８ｂから入力された電流信号（Ｉ２＋ＩＣ３）とを比較し、その比較結果に基づいて内部クロック信号Ｄ３を出力する。
【００４３】
具体的には、電流信号（Ｉ１＋ＩＣ３）の強度が電流信号（Ｉ２＋ＩＣ３）の強度より大きい場合、バッファ３８は内部クロック信号Ｄ３の電圧レベルをロウにして出力する。また、電流信号（Ｉ１＋ＩＣ３）の強度が電流信号（Ｉ２＋ＩＣ３）の強度より小さい場合、バッファ３８は内部クロック信号Ｄ３の電圧レベルをハイにして出力する。
【００４４】
ここで、Ｎチャネルトランジスタ２０のソース−ドレイン間の抵抗Ｒ１の抵抗値がＮチャネルトランジスタ２６のソース−ドレイン間の抵抗Ｒ２の抵抗値より大きい場合、電流信号Ｉ１の強度は電流信号Ｉ２の強度より小さくなる。この場合、バッファ３８が内部クロック信号Ｄ３の電圧レベルをロウからハイに変更して出力するタイミングは、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値とが等しい場合よりも速くなる。
【００４５】
また、抵抗Ｒ１の抵抗値が抵抗Ｒ２の抵抗値より大きい場合、電流信号Ｉ１の強度は電流信号Ｉ２の強度より大きくなる。この場合、バッファ３８が内部クロック信号Ｄ３の電圧レベルをロウからハイに変更して出力するタイミングは、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値とが等しい場合よりも遅くなる。
【００４６】
次に、相補信号Ｔの電圧レベルがハイの場合の動作を以下に示す。Ｎチャネルトランジスタ３２のゲートの電圧レベルはハイである。このため、Ｎチャネルトランジスタ３２は導通されない。また、この場合、相補信号Ｂの電圧レベルはロウとなり、Ｎチャネルトランジスタ３３のゲートの電圧レベルはゼロとなる。このため、Ｎチャネルトランジスタ３３のソース−ドレイン間は導通される。これにより、電源３７から、Ｐチャネルトランジスタ３５、Ｎチャネルトランジスタ３３、およびＮチャネルトランジスタ２６を介してグランド２７へ電流（この電流値をＩ２とする）が流れる。また、電源３７から、Ｐチャネルトランジスタ３５、Ｎチャネルトランジスタ３３、および定電流回路３０を介してグランド３１へ定電流ＩＣ３が流れる。ここで発生させられる電流信号（Ｉ２＋ＩＣ３）は第２の入力端３８ｂからバッファ３８へ入力される。
【００４７】
バッファ３８には、第１の入力端３８ａからは電流信号が入力されていないが、第２の入力端３８ｂから電流信号（Ｉ２＋ＩＣ３）が入力されている。この場合、バッファ３８は、内部クロック信号Ｄ３の電圧レベルをハイにして出力する。
【００４８】
次に、相補信号Ｔの電圧レベルがハイからロウに変化する場合の動作を以下に示す。Ｎチャネルトランジスタ３２のゲートの電圧レベルは、ハイからゼロに変化する。このとき、Ｎチャネルトランジスタ３２のソース−ドレイン間は抵抗として機能する。これにより、電源３６から、Ｐチャネルトランジスタ３４、Ｎチャネルトランジスタ３２、Ｎチャネルトランジスタ２０とを介してグランド２１に電流Ｉ１が流れる。この場合、電流Ｉ１の電流値は、Ｎチャネルトランジスタ３２のゲートの電圧レベルの変化に対応して増加する。また、電源３６から、Ｐチャネルトランジスタ３４、Ｎチャネルトランジスタ３２、および定電流回路２８とを介してグランド２９へ定電流ＩＣ３が流れる。ここで発生させられる電流信号（Ｉ１＋ＩＣ３）は第１の入力端３８ａからバッファ３８へ入力される。
【００４９】
また、この場合、相補信号Ｂの電圧レベルはロウからハイに変化する。このとき、Ｎチャネルトランジスタ３３のゲートの電圧レベルはゼロからハイに変化する。このとき、Ｎチャネルトランジスタ３３のソース−ドレイン間は抵抗として機能する。これにより、電源３７から、Ｐチャネルトランジスタ３５、Ｎチャネルトランジスタ３３、Ｎチャネルトランジスタ２６とを介してグランド２７に電流Ｉ２が流れる。この場合、電流Ｉ２の電流値は、Ｎチャネルトランジスタ３３のゲートの電圧レベルの変化に対応して減少する。また、電源３７から、Ｐチャネルトランジスタ３５、Ｎチャネルトランジスタ３３、定電流回路３０とを介してグランド３１に定電流ＩＣ３が流れる。ここで発生させられる電流信号（Ｉ２＋ＩＣ３）は、第２の入力端３８ｂからバッファ３８に入力する。
【００５０】
バッファ３８は、第１入力端３８ａから入力された電流信号（Ｉ１＋ＩＣ３）の強度と第２入力端３８ｂから入力された電流信号（Ｉ２＋ＩＣ３）とを比較し、その比較結果に基づいて内部クロック信号Ｄ３を出力する。
【００５１】
具体的には、電流信号（Ｉ１＋ＩＣ３）の強度が電流信号（Ｉ２＋ＩＣ３）の強度より大きい場合、バッファ３８は内部クロック信号Ｄ３の電圧レベルをロウにして出力する。また、電流信号（Ｉ１＋ＩＣ３）の強度が電流信号（Ｉ２＋ＩＣ３）の強度より小さい場合、バッファ３８は内部クロック信号Ｄ３の電圧レベルをハイにして出力する。
【００５２】
ここで、Ｎチャネルトランジスタ２０のソース−ドレイン間の抵抗Ｒ１の抵抗値がＮチャネルトランジスタ２６のソース−ドレイン間の抵抗Ｒ２の抵抗値より大きい場合、電流信号Ｉ１の強度は電流信号Ｉ２の強度より小さくなる。この場合、バッファ３８が内部クロック信号Ｄ３の電圧レベルをハイからロウに変更して出力するタイミングは、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値とが等しい場合よりも遅くなる。
【００５３】
また、抵抗Ｒ１の抵抗値が抵抗Ｒ２の抵抗値より大きい場合、電流信号Ｉ１の強度は電流信号Ｉ２の強度より大きくなる。この場合、バッファ３８が内部クロック信号Ｄ３の電圧レベルをハイからロウに変更して出力するタイミングは、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値とが等しい場合よりも速くなる。
【００５４】
このように、パルス幅可変回路４は、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値に基づいて、内部クロック信号Ｄ３のパルス幅を変動させる機能を有する。抵抗Ｒ１は、容量１６での電位に対応している。抵抗Ｒ２は、容量２２での電位に対応している。容量１６での電位と容量２２での電位とは、位相判定結果信号Ｄ４によって定められる。このため、パルス幅可変回路４は、位相判定結果信号Ｄ５に基づいて内部クロック信号Ｄ３のパルス幅を変動させている。
【００５５】
ここで、外部クロック信号Ｄ１と内部クロック信号Ｄ３とが実質的に同期している場合、入力される位相判定結果信号Ｄ５の電圧レベルはハイとロウを繰り返す。この場合、容量１６と容量２２にチャージされる電荷量はほとんど変化しない。
【００５６】
内部クロック信号Ｄ３の立ち下がりのタイミングで、外部クロック信号Ｄ１の位相が内部クロック信号Ｄ３の位相より進んでいる場合、入力される位相判定結果信号Ｄ４の電圧レベルはハイとなる。この場合、容量１６にチャージされる電荷量は増加し、容量２２にチャージされる電荷量は減少する。このため、抵抗Ｒ１の抵抗値は減少し、抵抗Ｒ２の抵抗値は増加する。よって、電流値Ｉ１は増加し、電流値Ｉ２は減少する。この場合、相補信号Ｔの電圧レベルがロウからハイに変化する場合に対応する、内部クロック信号Ｄ３がロウからハイに変化するタイミングは遅くなる。また、相補信号Ｔの電圧レベルがハイからロウに変化する場合に対応する、内部クロック信号Ｄ３がハイからロウに変化するタイミングは速くなる。よって、内部クロック信号Ｄ３のパルス幅は狭められる。
【００５７】
内部クロック信号Ｄ３の立ち下がりのタイミングで、外部クロック信号Ｄ１の位相が内部クロック信号Ｄ３の位相より遅れている場合、入力される位相判定結果信号Ｄ４の電圧レベルはロウとなる。この場合、容量１６にチャージされる電荷量は減少し、容量２２にチャージされる電荷量は増加する。このため、抵抗Ｒ１の抵抗値は増加し、抵抗Ｒ２の抵抗値は減少する。よって、電流値Ｉ１は減少し、電流値Ｉ２は増加する。この場合、相補信号Ｔの電圧レベルがロウからハイに変化する場合に対する、内部クロック信号Ｄ３がロウからハイに変化するタイミングは速くなる。また、相補信号Ｔの電圧レベルがハイからロウに変化する場合に対する、内部クロック信号Ｄ３がハイからロウに変化するタイミングは遅くなる。よって、内部クロック信号Ｄ３のパルス幅は広げられる。
【００５８】
次に、第１の位相判定回路１の詳細な構成および動作を説明する。図３は、第１位相判定回路１の回路構成の詳細を示す。図３を参照すると、第１位相判定回路１は、インバータ回路４０を有する。インバータ回路４０の入力端には、内部クロック信号Ｄ３が入力される。インバータ回路４０の出力端は、２つのＰチャネルトランジスタ４１，４３のゲートに直列に接続し、インバータ回路４０の出力端は、Ｎチャネルトランジスタ４５のゲートに接続している。
【００５９】
Ｐチャネルトランジスタ４１のソースは、電源４２に接続している。電源４２の電圧は、ＶＤＤである。Ｐチャネルトランジスタ４１のドレインは、Ｐチャネルトランジスタ４７のドレイン、Ｐチャネルトランジスタ４９のゲート、コンパレータ５５の第１入力端５５ａ、Ｎチャネルトランジスタ５１のソース、Ｎチャネルトランジスタ５２のゲートとに接続している。
【００６０】
Ｐチャネルトランジスタ４７のソースは、電源４８に接続している。電源４８の電圧は、ＶＤＤである。Ｐチャネルトランジスタ４７のゲートは、Ｐチャネルトランジスタ４３のドレインに接続している。Ｐチャネルトランジスタ４９のソースは、電源５０に接続している。電源５０の電圧は、ＶＤＤである。Ｐチャネルトランジスタ４７のドレインは、Ｐチャネルトランジスタ４３のドレインに接続している。
【００６１】
また、Ｐチャネルトランジスタ４３のドレインは、コンパレータ５５の第２入力端５５ｂ、Ｎチャネルトランジスタ５１のゲート、Ｎチャネルトランジスタ５２のソースとに接続している。Ｐチャネルトランジスタ４３のソースは、電源４４と接続されている。電源４４の電圧は、ＶＤＤである。
【００６２】
Ｎチャネルトランジスタ５１のドレインはＮチャネルトランジスタ５３のソースと接続されている。Ｎチャネルトランジスタ５３のゲートには外部クロック信号Ｄ１が供給される。Ｎチャネルトランジスタ５３のドレインはＮチャネルトランジスタ４５のソースと接続されている。
【００６３】
Ｎチャネルトランジスタ５２のドレインは、Ｎチャネルトランジスタ５４のソースに接続している。Ｎチャネルトランジスタ５４のゲートには、参照電位ＶＲＥＦが供給される。Ｎチャネルトランジスタ５４のドレインは、Ｎチャネルトランジスタ４５のソースに接続している。ここで、参照電位ＶＲＥＦの電位は、外部クロック信号Ｄ１がハイの時の電位より低く、外部クロック信号Ｄ１がロウの時の電位より高い。また、参照電位ＶＲＥＦとして、外部クロック信号Ｄ１に対する相補信号が用いられることが可能である。
【００６４】
コンパレータ５５は、第１入力端５５ａから入力される信号の強度が第２入力端５５ｂから入力される信号の強度よりも大きい場合に、位相判定結果信号Ｄ４をハイにして出力する。また、コンパレータ５５は、第１入力端５５ａから入力される信号の強度が第２入力端５５ｂから入力される信号の強度よりも小さい場合に、位相判定結果信号Ｄ４をロウにして出力する。
【００６５】
Ｎチャネルトランジスタ４５のドレインは、グランド４６と接続されている。
次に、第１の位相判定回路１の動作を以下に示す。初めに、内部クロック信号Ｄ３がロウの場合の動作を以下に示す。Ｐチャネルトランジスタ４１のゲートの電位はＶＤＤになる。Ｐチャネルトランジスタ４１のソースードレイン間は、導通される。このため、Ｐチャネルトランジスタ４９のゲートの電位はＶＤＤになり、Ｐチャネルトランジスタ４９のソースードレイン間は導通される。また、Ｎチャネルトランジスタ５２のゲートの電位はＶＤＤになり、Ｎチャネルトランジスタ５２のソースードレイン間は導通されない。
【００６６】
また、Ｐチャネルトランジスタ４３のゲートの電位もＶＤＤになり、Ｐチャネルトランジスタ４３のソースードレイン間も導通される。このため、Ｐチャネルトランジスタ４７のゲートの電位はＶＤＤになり、Ｐチャネルトランジスタ４７のソースードレイン間は導通される。また、Ｎチャネルトランジスタ５１のゲートの電位はＶＤＤになり、Ｎチャネルトランジスタ５１のソースードレイン間は導通されない。
【００６７】
更に、Ｎチャネルトランジスタ４５のゲートの電位はＶＤＤになり、Ｎチャネルトランジスタ４５のソースードレイン間は導通されない。この場合、コンパレータ５５の第１入力端５５ａと第２入力端５５ｂとの電位はＶＤＤになる。このとき、コンパレータ５５は位相判定結果信号Ｄ４を出力しない。
【００６８】
次に、内部クロック信号Ｄ３がロウからハイへ切り替わる場合の動作を以下に示す。Ｐチャネルトランジスタ４１のゲートの電位はゼロになり、Ｐチャネルトランジスタ４１のソースードレイン間は導通されない。このため、Ｐチャネルトランジスタ４９のゲートの電位はＶＤＤからゼロに移行する。この場合、Ｐチャネルトランジスタ４９のソースードレイン間は、抵抗としての機能を有する。また、Ｎチャネルトランジスタ５２のゲートの電位はＶＤＤからゼロに移行する。
この場合、Ｎチャネルトランジスタ５２のソースードレイン間は、抵抗として機能する。
【００６９】
また、Ｐチャネルトランジスタ４３のゲートの電位もゼロとなり、Ｐチャネルトランジスタ４３のソースードレイン間も導通されない。このため、Ｐチャネルトランジスタ４７のゲートの電位はＶＤＤからゼロに移行する。この場合、Ｐチャネルトランジスタ４７のソース−ドレイン間は抵抗として機能する。また、Ｎチャネルトランジスタ５１のゲートの電位はＶＤＤからゼロに移行する。この場合、Ｎチャネルトランジスタ５１のソースードレイン間も抵抗として機能する。
更に、Ｎチャネルトランジスタ４５のゲートの電位はゼロにり、Ｎチャネルトランジスタ４５のソースードレイン間は導通される。
【００７０】
ここで、外部クロック信号Ｄ１の電圧レベルが参照電位ＶＲＥＦよりも高い場合の動作を以下に示す。Ｎチャネルトランジスタ５３のソースードレイン間の抵抗値はＮチャネルトランジスタ５４のソースードレイン間の抵抗値よりも大きくなる。この場合、電源４８からＰチャネルトランジスタ４７、Ｎチャネルトランジスタ５１，５３，４５を介してグランド４６へ流れる電流（Ｉ３とする）の電流値は、電源４５からＰチャネルトランジスタ４８、Ｎチャネルトランジスタ５２，５４，４５とを介してグランド４６に流れる電流（Ｉ４とする）の電流値よりも小さくなる。
【００７１】
このとき、コンパレータ５５の第１入力端５５ａには電流Ｉ３が入力され、第２入力端５５ｂには電流Ｉ４が入力される。コンパレータ５５は、電流Ｉ３の電流値が電流Ｉ４の電流値よりも小さい場合、位相判定結果信号Ｄ４をハイにして出力する。このとき、外部クロック信号Ｄ１の位相は、内部クロック信号Ｄ３の位相よりも進んでいる。
【００７２】
次に、外部クロック信号Ｄ１の電圧レベルが参照電位ＶＲＥＦよりも低い場合の動作を以下に示す。Ｎチャネルトランジスタ５３のソースードレイン間の抵抗値はＮチャネルトランジスタ５４のソースードレイン間の抵抗値よりも小さくなる。この場合、電源４８からＰチャネルトランジスタ４７、Ｎチャネルトランジスタ５１，５３，４５とを介してグランド４６に流れる電流Ｉ１の電流値は、電源４５からＰチャネルトランジスタ４８、Ｎチャネルトランジスタ５２，５４，４５とを介してグランド４６へ流れる電流Ｉ２の電流値よりも大きくなる。
【００７３】
このとき、コンパレータ５５の第１入力端５５ａには電流Ｉ１が入力され、第２入力端５５ｂには電流Ｉ２が入力される。コンパレータ５５は、電流Ｉ１の電流値が電流Ｉ２の電流値よりも大きい場合、位相判定結果信号Ｄ４をロウにして出力する。このとき、外部クロック信号Ｄ１の位相は、内部クロック信号Ｄ３の位相よりも遅れている。
【００７４】
次に、内部クロック信号Ｄ３がハイの場合の動作を以下に示す。Ｐチャネルトランジスタ４１のゲートの電位はゼロとなり、Ｐチャネルトランジスタ４１のソースードレイン間は導通されない。このため、Ｐチャネルトランジスタ４９のゲートの電位はゼロになり、Ｐチャネルトランジスタ４９のソースードレイン間は導通されない。また、Ｎチャネルトランジスタ５２のゲートの電位はゼロになり、Ｎチャネルトランジスタ５２のソースードレイン間は導通される。
【００７５】
また、Ｐチャネルトランジスタ４３のゲートの電位もゼロになり、Ｐチャネルトランジスタ４３のソースードレイン間も導通されない。このため、Ｐチャネルトランジスタ４７のゲートの電位はゼロになり、Ｐチャネルトランジスタ４７のソースードレイン間は導通されない。また、Ｎチャネルトランジスタ５１のゲートの電位はゼロになり、Ｎチャネルトランジスタ５１のソースードレイン間は導通される。
【００７６】
更に、Ｎチャネルトランジスタ４５のゲートの電位はゼロになり、Ｎチャネルトランジスタ４５のソースードレイン間は導通される。この場合、コンパレータ５５の第１入力端５５ａと第２入力端５５ｂとの電位はゼロになる。このとき、コンパレータ５５は、位相判定結果信号Ｄ４を出力しない。
【００７７】
次に、内部クロック信号Ｄ３がハイからロウへ切り替わる場合の動作を以下に示す。Ｐチャネルトランジスタ４１のゲートの電位はＶＤＤになり、Ｐチャネルトランジスタ４１のソースードレイン間は導通される。このため、Ｐチャネルトランジスタ４９のゲートの電位はゼロからＶＤＤへと移行する。この場合、Ｐチャネルトランジスタ４９のソースードレイン間は抵抗として機能する。また、Ｎチャネルトランジスタ５２のゲートの電位は、ゼロからＶＤＤに移行する。この場合、Ｎチャネルトランジスタ５２のソースードレイン間も抵抗として機能する。
【００７８】
また、Ｐチャネルトランジスタ４３のゲートの電位もＶＤＤになり、Ｐチャネルトランジスタ４３のソースードレイン間も導通される。このため、Ｐチャネルトランジスタ４７のゲートの電位はゼロからＶＤＤに移行する。この場合、Ｐチャネルトランジスタ４７のソースードレイン間は抵抗として機能する。また、Ｎチャネルトランジスタ５１のゲートの電位は、ゼロからＶＤＤに移行する。この場合、Ｎチャネルトランジスタ５１のソースードレイン間も、抵抗として機能する。
【００７９】
更に、Ｎチャネルトランジスタ４５のゲートの電位もＶＤＤになり、Ｎチャネルトランジスタ４５のソースードレイン間は導通されない。このため、内部クロック信号Ｄ３の電圧レベルがハイからロウへ切り替わる場合には、内部クロック信号Ｄ３の電圧レベルがロウからハイに切り替わる場合に発生する電流Ｉ１と電流Ｉ２とは発生しない。この場合、コンパレータ５５の第１入力端５５ａと第２入力端５５ｂとの電位はゼロからＶＤＤに移行する。このとき、コンパレータ５５は、位相判定結果信号Ｄ４を出力しない。
【００８０】
このように、内部クロック信号Ｄ３の立ち上がり時に外部クロック信号Ｄ１の電圧レベルがハイの場合、第１位相判定回路１は位相判定結果信号Ｄ４の電圧レベルをハイにして出力する。また、内部クロック信号Ｄ３の立ち上がり時に外部クロック信号Ｄ１の電圧レベルがロウの場合、第１位相判定回路１は位相判定結果信号Ｄ４の電圧レベルをロウにして出力する。
【００８１】
次に、第２の位相判定回路２の詳細な構成および動作を説明する。図４は、第２位相判定回路２の回路構成を示す。図４を参照すると、第２位相判定回路２は、第１位相判定回路１に含まれるインバータ回路４０を有しないこと以外は、第１位相判定回路１に全く同じである。次に、第２位相判定回路２の動作を以下に示す。初めに、内部クロック信号Ｄ３がロウの場合の動作は、第１位相判定回路１での内部クロック信号Ｄ３がハイの場合の動作に同じである。
【００８２】
次に、内部クロック信号Ｄ３がロウからハイへ切り替わる場合の動作は、第１位相判定回路１での内部クロック信号Ｄ３がハイからロウへ切り替わる場合の動作に同じである。次に、内部クロック信号Ｄ３がハイの場合の動作は、第１位相判定回路１での内部クロック信号Ｄ３がロウの場合の動作に同じである。次に、内部クロック信号Ｄ３がハイからロウへ切り替わる場合の動作は、第１位相判定回路１での内部クロック信号Ｄ３がハイからロウへ切り替わる場合の動作とほぼ同じである。ここで、第２位相判定回路２が出力する位相判定結果信号Ｄ５は、第１位相判定回路１が出力する位相判定結果信号Ｄ４に同じである。
【００８３】
このことから、内部クロック信号Ｄ３の立ち下がり時に外部クロック信号Ｄ１の電圧レベルがハイの場合、第２位相判定回路２は位相判定結果信号Ｄ５の電圧レベルをハイにして出力する。また、内部クロック信号Ｄ３の立ち下がり時に外部クロック信号Ｄ１の電圧レベルがロウの場合、第２位相判定回路２は位相判定結果信号Ｄ５の電圧レベルをロウにして出力する。
【００８４】
次に、任意位相発生回路３の詳細な構成および動作を説明する。図５は、任意位相発生回路３の構成を示す。図５を参照すると、任意位相発生回路３は、位相制御回路６１、８相クロック信号発生回路６２、クロック信号選択回路６３、クロック信号合成回路６４とから構成されている。位相制御回路６１は、クロック信号選択回路６３とクロック信号合成回路６４とに直列に接続している。また、位相制御回路６１には、外部から位相判定結果信号Ｄ４が入力される。
【００８５】
位相制御回路６１は、位相判定結果信号Ｄ４を受けて、クロック信号選択信号Ｄ６をクロック信号選択回路６３に出力する。このクロック信号選択信号Ｄ６には、クロック信号選択回路６３に入力される後述する８相の信号Ｄ８から後述される選択すべき２相の信号Ｄ９を示すデータが含まれている。この選択すべき２相の信号Ｄ９の位相は１／８ずれている。実施の形態では、クロック信号選択信号Ｄ６は２相の信号Ｄ９のうち位相が遅延していない方の信号を規定するための３ｂｉｔの信号から形成されている。
【００８６】
また、位相制御回路６１は、位相判定結果信号Ｄ４を受けて、合成比信号Ｄ７をクロック信号合成回路６４に出力する。この合成比信号Ｄ７は、２相の信号Ｄ９の合成比を定めるためのデータを含む。実施の形態では、合成比信号Ｄ７はクロック合成回路６４から出力される調整ずみ基準クロック信号Ｄ２’を後述される２相の信号Ｄ９を用いて合成するときに、その２相の信号Ｄ９の合成比を定めるための６ｂｉｔの信号から形成されている。
【００８７】
８相クロック信号発生回路６２は、クロック信号選択回路６３に接続している。また、８相クロック信号発生回路６２には、外部から既述の基準クロック信号Ｄ２が入力される。８相クロック信号発生回路６２は、入力された基準クロック信号Ｄ２の位相を１／８ずつ遅延させて得られる８相のクロック信号Ｄ８をクロック信号選択回路６３に出力する。
【００８８】
図６は、クロック信号選択回路６３に出力される８相のクロック信号Ｄ８を示す。図６に示されるように、８相のクロック信号Ｄ８は、クロック信号Ｋ１，Ｋ２，Ｋ３，Ｋ４，Ｋ５，Ｋ６，Ｋ７，Ｋ８から構成される。ここで、入力された基準クロック信号Ｄ２の周期をＴ１とする。クロック信号Ｋ１の位相は、入力された基準クロック信号Ｄ２の位相と同じである。クロック信号Ｋ２の位相は、入力された基準クロック信号Ｄ２の位相に対して１／８周期Ｔ１（Ｔ１／８）遅延している。クロック信号Ｋ３の位相は、入力された基準クロック信号Ｄ２の位相に対して２／８周期Ｔ１遅延している。クロック信号Ｋ４の位相は、入力された基準クロック信号Ｄ２の位相に対して３／８周期Ｔ１遅延している。クロック信号Ｋ５の位相は、入力された基準クロック信号Ｄ２の位相に対して４／８周期Ｔ１遅延している。クロック信号Ｋ６の位相は、入力された基準クロック信号Ｄ２の位相に対して５／８周期Ｔ１遅延している。クロック信号Ｋ７の位相は、入力された基準クロック信号Ｄ２の位相に対して６／８周期Ｔ１遅延している。クロック信号Ｋ８の位相は、入力された基準クロック信号Ｄ２の位相に対して７／８周期Ｔ１遅延している。
【００８９】
クロック信号選択回路６３は、位相制御回路６１、８相クロック信号発生回路６２、クロック信号合成回路６４とに接続している。クロック信号選択回路６３は、位相制御回路６１から入力されたクロック信号選択信号Ｄ６を用いて、８相クロック信号発生回路６２から入力された８相のクロック信号Ｄ８のうちの２相のクロック信号Ｄ９を選択し、その選択された２相の信号Ｄ９をクロック信号合成回路６４に出力する。ここで選択される２相のクロック信号Ｄ９の位相差は、１／８周期Ｔ１である。
【００９０】
クロック信号合成回路６４は、位相制御回路６１、クロック信号選択回路６３とに接続している。クロック信号合成回路６４は、クロック信号選択回路６３から入力された２相の信号Ｄ９を、位相制御回路６１から入力された合成比信号Ｄ７で示される合成比に従って合成する。そしてクロック信号合成回路６４は、その合成した信号を調整済み基準クロック信号Ｄ２’として外部に出力する。調整済み基準クロック信号Ｄ２’は、相補信号Ｔ，Ｂとして出力される。
【００９１】
図７は、クロック信号合成回路６４の調整済み基準クロック信号Ｄ２’の発生の動作を示している。図７を参照すると、まず、２相のクロック信号Ｄ９としてクロック信号Ｅｖｅｎ、クロック信号Ｏｄｄがクロック信号合成回路６４に入力される。ここで、クロック信号Ｅｖｅｎの位相はクロック信号Ｏｄｄの位相より１／８周期Ｔ１進んでいる。
【００９２】
次に、クロック信号合成回路６４は、合成比信号Ｄ７で示された合成比に従って、クロック信号Ｅｖｅｎとクロック信号Ｏｄｄとを合成して、クロック信号Ｍｉｘｃｌｋを取得する。次に、クロック信号合成回路６４は、クロック信号Ｍｉｘｃｌｋの電圧レベルと予め定められた閾値電圧ＶＴＨとを比較する。ここで、閾値電圧ＶＴＨは、クロック信号Ｍｉｘｃｌｋの最大電圧レベルＶＭＡＸのほぼ１／２に設定される。この場合、クロック信号合成回路６４は、クロック信号Ｍｉｘｃｌｋの電圧レベルが閾値電圧ＶＴＨより高い場合、相補信号Ｔの電圧レベルをハイ、相補信号Ｂの電圧レベルをロウにして出力する。また、クロック信号合成回路６４は、クロック信号Ｍｉｘｃｌｋの電圧レベルが閾値電圧ＶＴＨよりも低い場合、相補信号Ｔの電圧レベルをロウ、相補信号Ｂの電圧レベルをハイにして出力する。
【００９３】
実施の形態では、相補信号Ｔと相補信号Ｂとは波形なまりを有する。このため、相補信号Ｔと相補信号Ｂとは、クロック信号Ｍｉｘｃｌｋの電圧レベルが閾値電圧ＶＴＨをまたぐタイミングに合わせて、予め定められた閾値電圧ＶＴＨ’をまたいでハイからロウ又はロウからハイに切り替えられる。ここで、しきい値電圧ＶＴＨ’は、相補信号Ｔと相補信号Ｂの最大電圧レベルのほぼ１／２に設定される。
【００９４】
次に、本発明における遅延同期回路の実施の形態の動作を以下に示す。まず、パルス幅可変回路４からの内部クロック信号Ｄ３と、外部からの外部クロック信号Ｄ１とが第１位相判定回路１と第２位相判定回路２とに入力される。次に、第１位相判定回路１は、内部クロック信号Ｄ３の立ち上がりのタイミングで、内部クロック信号Ｄ３の位相と外部クロック信号Ｄ１の位相とを比較する。第１位相判定回路１は、内部クロック信号の立ち上がりのタイミングで、外部クロック信号Ｄ１の電圧レベルと参照電圧ＶＲＥＦとを比較する。外部クロック信号Ｄ１の電圧レベルが参照電圧ＶＲＥＦよりも高い場合、第１位相判定回路１は、位相判定結果信号Ｄ４の電圧レベルをハイにして任意位相発生回路３へ出力する。また、外部クロック信号Ｄ１の電圧レベルが参照電圧ＶＲＥＦよりも低い場合、第１位相判定回路１は、位相判定結果信号Ｄ４の電圧レベルをロウにして任意位相発生回路３へ出力する。
【００９５】
次に、任意位相発生回路３は、入力される位相判定結果信号Ｄ４の電圧レベルがハイの場合、入力される基準クロック信号Ｄ２の位相を進めて得られる調子済み基準クロック信号Ｄ２’をパルス幅可変回路４に出力する。また、任意位相発生回路３は、入力される位相判定結果信号Ｄ４の電圧レベルがロウである場合、入力される基準クロック信号Ｄ２の位相を遅らせて得られる調子済み基準クロック信号Ｄ２’をパルス幅可変回路４に出力する。
【００９６】
また、第２位相判定回路２は、内部クロック信号Ｄ３の立ち下がりのタイミングで、その内部クロック信号Ｄ３の位相と外部クロック信号Ｄ１の位相を比較する。第２位相判定回路２は、内部クロック信号の立ち下がりのタイミングで、外部クロック信号Ｄ１の電圧レベルと参照電圧ＶＲＥＦとを比較する。外部クロック信号Ｄ１の電圧レベルが参照電圧ＶＲＥＦよりも高い場合、第１位相判定回路１は、位相判定結果信号Ｄ５の電圧レベルをハイにしてパルス幅可変回路４へ出力する。また、外部クロック信号Ｄ１の電圧レベルが参照電圧ＶＲＥＦよりも低い場合、第１位相判定回路１は、位相判定結果信号Ｄ５の電圧レベルをロウにしてパルス幅可変回路４へ出力する。
【００９７】
次に、パルス幅可変回路４は、入力される位相判定結果信号Ｄ５の電圧レベルがハイである場合、調整済み基準クロック信号Ｄ２’を用いて前回出力された内部クロック信号Ｄ３よりもパルス幅を広げた内部クロック信号Ｄ３を生成し、その生成された内部クロック信号Ｄ３を出力する。また、パルス幅可変回路４は、入力される位相判定結果信号Ｄ５の電圧レベルがロウである場合、基準クロック信号Ｄ２’を用いて前回出力された内部クロック信号Ｄ３よりもパルス幅を狭くした内部クロック信号Ｄ３を生成し、その生成された内部クロック信号Ｄ３を第１位相判定回路１と第２の位相判定回路２とに出力する。
【００９８】
上記動作を反復することにより、本発明における遅延同期回路の第１の実施形態は、内部クロック信号Ｄ３を、その立ち上がりおよび立ち下がりのタイミングを外部クロック信号Ｄ１のそれらと一致させて出力することが可能となる。
【００９９】
よって、本発明における遅延同期回路の実施の形態は、１つの内部クロック信号Ｄ３の立ち上がりと立ち下がりのタイミングとを、外部クロック信号Ｄ１のそれらと高い精度で一致させることが可能になっている。
【０１００】
また、本発明における遅延同期回路の実施の形態では、内部クロック信号Ｄ３のパルス幅を外部クロック信号Ｄ１のパルス幅に合わせることが可能である。図８は、本発明における遅延同期回路に入力される外部クロック信号Ｄ１と、本発明における遅延同期回路から出力される内部クロック信号Ｄ３のタイムチャートを示す。ここで、この外部クロック信号Ｄ１のパルス幅は、この外部クロック信号Ｄ１の周期Ｔ１の１／２未満である。
【０１０１】
図８を参照すると、この内部クロック信号Ｄ３は、この外部クロック信号Ｄ１に同期している。また、図９は、本発明における遅延同期回路に入力される外部クロック信号Ｄ１と、本発明における遅延同期回路から出力される内部クロック信号Ｄ３のタイムチャートを示す。ここで、外部クロック信号Ｄ１のパルス幅は、外部クロック信号Ｄ１の周期Ｔ１の１／２以上である。
【０１０２】
図９を参照すると、この内部クロック信号Ｄ３もまた、外部クロック信号Ｄ１に同期している。これらは、本発明における遅延同期回路に含まれるパルス幅可変回路４によって、内部クロック信号Ｄ３のパルス幅が外部クロック信号Ｄ１のパルス幅に合わせられることによって実現されている。
【０１０３】
次に、本発明における遅延同期回路の実施の他の形態を以下に示す。図１０は、本発明による遅延同期回路の実施の他の形態の構成を示す。図１０を参照すると、本発明による遅延同期回路の実施の他の形態は、２つの第１位相判定回路１，２、任意位相発生回路３、パルス幅可変回路４とから構成されている。第１位相判定回路１の構成とその動作は、下記に示す点を除けば、遅延同期回路の実施の既述の形態の第１位相判定回路１の構成とその動作に同じである。まず、第１位相判定回路１は、パルス幅可変回路４に接続している。また、第１位相判定回路１には、外部から外部クロック信号Ｄ１が入力され、パルス幅可変回路４から後述する内部クロック信号Ｄ３とが入力される。
【０１０４】
第２位相判定回路２の構成とその動作は、下記に示す点を除けば、遅延同期回路の実施の先の形態の第２位相判定回路２の構成とその動作に同じである。まず、第２位相判定回路２は、任意位相発生回路３とパルス幅可変回路４とに直列に接続している。また、第２位相判定回路２には、外部から外部クロック信号Ｄ１とパルス幅可変回路４から後述される内部クロック信号Ｄ３とが入力される。ここで、この第２位相判定回路２では、位相判定結果信号Ｄ５の出力先は任意位相発生回路３である。
【０１０５】
任意位相発生回路３の構成とその動作は下記に示す点を除けば、遅延同期回路の実施の先の形態の任意位相発生回路３の構成とその動作に同じである。まず、任意位相発生回路３は、第２位相判定回路２とパルス幅可変回路４とに続している。また、任意位相発生回路３には、外部から基準クロック信号Ｄ２と第２位相判定回路２から位相判定結果信号Ｄ５が入力される。任意位相発生回路３は、第２位相判定回路２から入力される位相判定結果信号Ｄ５に基づいて、外部から入力される基準クロック信号Ｄ２の遅延量を調整し、その遅延量が調整された調整済み基準クロック信号Ｄ２をパルス幅可変回路４に出力する。
【０１０６】
パルス幅可変回路４の構成とその動作は下記に示す点を除けば、遅延同期回路の実施の先の形態のパルス幅可変回路４の構成とその動作に同じである。まず、パルス幅可変回路４は、第１位相判定回路１、第２位相判定回路２とに接続している。また、パルス幅可変回路４には、第１位相判定回路１から位相判定結果信号Ｄ４と任意位相発生回路３から調整済み基準クロック信号Ｄ２’とが入力される。また、パルス幅可変回路４は、第１位相判定回路１から入力される位相判定結果信号Ｄ４に基づいて、調整済み基準クロック信号Ｄ２’のパルス幅を調整して得られた内部クロック信号Ｄ３を、内部と、第１位相判定回路１、第２位相判定回路２に出力する。
【０１０７】
このような実施の形態は、先の実施の形態との比較で、立ち上がりと立ち下がりの点で相違しているが、動作は全く同じである。本発明による遅延同期回路の実施の後の形態もまた、先の形態と同様に、１つの内部クロック信号Ｄ３の立ち上がりと立ち下がりのタイミングを、外部クロック信号Ｄ１のそれらと高い精度で一致させることが可能となり、遅延同期回路の実施の形態でもまた、両実施の形態で同じであり、内部クロック信号Ｄ３のパルス幅を外部クロック信号Ｄ１のパルス幅に合わせることが可能である。このことは、本発明における遅延同期回路に含まれるパルス幅可変回路４によって、内部クロック信号Ｄ３のパルス幅が外部クロック信号Ｄ１のパルス幅に合わせられることによって実現されていることを示している。
【０１０８】
上記に示すように、本発明による遅延同期回路では、この遅延同期回路によって出力される１つの内部クロック信号Ｄ３を、外部から入力される外部クロック信号Ｄ１に高い精度で同期させることが可能である。本発明における遅延同期回路の第１の実施形態では、まず、内部クロック信号Ｄ３の立ち上がりのタイミングで、外部クロック信号Ｄ１の位相に内部クロック信号Ｄ３の位相を同期させるように制御している。また、内部クロック信号Ｄ３の立ち下がりのタイミングで、外部クロック信号Ｄ１のパルス幅と内部クロック信号Ｄ３のパルス幅とを一致させるように制御している。
【０１０９】
また、本発明における遅延同期回路の第２の実施形態では、まず、内部クロック信号Ｄ３の立ち下がりのタイミングで、外部クロック信号Ｄ１の位相に内部クロック信号Ｄ３の位相を同期させるように制御している。また、内部クロック信号Ｄ３の立ち上がりのタイミングで、外部クロック信号Ｄ１のパルス幅と内部クロック信号Ｄ３のパルス幅とを一致させるように制御している。
【０１１０】
【発明の効果】
本発明によるＤＬＬ回路、及び、ＤＬＬ制御方法は、任意位相発生回路が２つから１つに減少するので、本発明の課題が有効に解決される。
【図面の簡単な説明】
【図１】図１は、本発明によるＤＬＬ回路の実施の形態を示す回路ブロックである。
【図２】図２は、パルス幅可変回路を示す回路図である。
【図３】図３は、第１位相判定回路を示す回路図である。
【図４】図４は、第２位相判定回路を示す回路図である。
【図５】図５は、任意位相発生回路を示す回路ブロック図である。
【図６】図６は、８相のクロック信号を示すタイムチャート図である。
【図７】図７は、クロック信号合成の基準クロック信号発生を示す波形図である。
【図８】図８は、内部クロック信号Ｄ３の波形を示すタイムチャート図である。
【図９】図９は、内部クロック信号Ｄ３の他の波形を示すタイムチャート図である。
【図１０】図１０は、本発明によるＤＬＬ回路の実施の他の形態を示す回路ブロック図である。
【図１１】図１１は、公知のＤＬＬ回路を示す回路ブロック図である。
【図１２】図１２は、公知の内部クロック信号の波形を示すタイムチャート図である。
【図１３】図１３は、公知の他の内部クロック信号をを示すタイムチャート図である。
【符号の説明】
１…第１位相判定回路
２…第２位相判定回路
３…任意位相発生回路
４…パルス幅可変回路
１，３．４…第１遅延ループ
２，３，４…第２遅延ループ
Ｄ１…外部クロック
Ｄ２…基準クロック
Ｄ２’…調整済み基準クロック
Ｄ３…内部クロック
Ｄ４…第１位相判定信号
Ｄ５…第２位相判定信号
【発明の属する技術分野】
本発明は、ＤＬＬ（Delay Locked Loop）回路及びＤＬＬ制御方法に関し、特に、クロック信号の立ち上がりと立ち下がりの位相をロックして出力するＤＬＬ回路及びＤＬＬ制御方法に関する。
【０００２】
【従来の技術】
高精度なＤＬＬ回路では、任意の位相を発生させる回路の精度が重要である。
メモリのような半導体デバイスでは、外部から入力される外部クロックの立ち上がりと立ち下がりの両エッジに対してデータの入出力を規定する方式が主流になりつつある。このため、このような半導体デバイスに組み込まれる遅延同期回路は、その遅延同期回路から出力されるクロック信号を、外部から入力される外部クロックの立ち上がりと立ち下がりの両エッジに同期させることが望まれている。
【０００３】
ここで、従来技術における遅延同期回路の例を以下に示す。この従来技術の遅延同期回路は、その遅延同期回路から出力されるクロック信号を、外部から入力される外部クロックの立ち上がりと立ち下がりの両エッジに同期させることを可能にしている。
【０００４】
図１１は、立ち上がり専用のＤＬＬ回路と立ち下がり専用のＤＬＬ回路の公知の複合を示している。そのＤＬＬ回路は、第１ＤＬＬ系１０１と第２ＤＬＬ系１０２とから構成されている。第１ＤＬＬ系１０１は、第１位相判定回路１１１と、第１任意位相発生回路１１２とを備えている。第１任意位相発生回路１１２は、第１位相判定回路１１１が出力する位相判定結果信号Ｄ１０３に基づいて、外部から入力される基準クロック信号Ｄ１０２の位相を順次に遅延させて遅延クロック信号Ｄ１０２’を出力する。遅延クロック信号Ｄ１０２は、バッファ１１３を介して第１内部クロック信号として第１ＤＬＬ系から出力される。第１内部クロック信号Ｄ１０４は、第１位相判定回路１１１に入力する。第１位相判定回路１１１は、外部クロック信号Ｄ１０１と第１内部クロック信号Ｄ１０４とを比較して、外部クロック信号Ｄ１０１と第１内部クロック信号Ｄ１０４との位相差を第１位相判定結果信号Ｄ１０３として出力する。第１位相判定回路１１１と第１任意位相発生回路１１２とから形成される遅延ループ回路の信号ループの繰り返しにより、外部クロック信号Ｄ１０１と第１内部クロック信号Ｄ１０４との位相が一致したときに、遅延クロック信号Ｄ１０２’は、その位相が固定され、即ち、図１２（ａ），（ｂ）、図１３（ａ），（ｂ）に示されるように、外部クロック信号Ｄ１０１の立ち上がり（Ｒｉｓｅ）がロックされ、第１内部クロック信号Ｄ１０４はその立ち上がりエッジがロックされて出力される。
【０００５】
第２ＤＬＬ系１０２は、第２位相判定回路１１４と、第２任意位相発生回路１１５とを備えている。第２任意位相発生回路１１５は、第２位相判定回路１１４が出力する位相判定結果信号Ｄ１０５に基づいて、外部から入力される基準クロック信号Ｄ１０２の位相を順次に遅延させて遅延クロック信号Ｄ１０２”を出力する。遅延クロック信号Ｄ１０２”は、バッファ１１６を介して第２内部クロック信号Ｄ１０６として第２ＤＬＬ系１０２から出力される。第２内部クロック信号Ｄ１０６は、第２位相判定回路１１４に入力する。第２位相判定回路１１４は、外部クロック信号Ｄ１０１と第２内部クロック信号Ｄ１０６とを比較して、外部クロック信号Ｄ１０１と第２内部クロック信号Ｄ１０６との位相差を第２位相判定結果信号Ｄ１０５として出力する。第２位相判定回路１１４と第２任意位相発生回路１１５とから形成される遅延ループ回路の信号ループの繰り返しにより、外部クロック信号Ｄ１０１と第２内部クロック信号Ｄ１０６との位相が一致したときに、遅延クロック信号Ｄ１０２”は、その位相が固定され、即ち、図１２（ａ），（ｃ）、図１３（ａ），（ｃ）、に示されるように、外部クロック信号Ｄ１０１の立ち下がり（Ｆａｌｌ）がロックされ、第２内部クロック信号Ｄ１０６はその立ち上がりエッジがロックされて出力される。
【０００６】
このように、立ち上がりと立ち下がりの両方のエッジをロックするためには、第１ＤＬＬ系１０１と第２ＤＬＬ系１０２とには、任意位相発生回路１１２，１１５がそれぞれに必要である。従来、任意位相発生回路１１２，１１５のような任意の位相に少ないジッタで安定的に、且つ、連続的にクロックを発生させる回路が占める面積は、ＤＬＬ回路を構成する他の回路に比べて非常に大きい。このため、従来技術のＤＬＬでは、サイズの小型化が困難であった。特に、任意位相発生回路が消費する電力は全体の回路が消費する電力の大部分を占めている。
【０００７】
チップサイズの小型化が望まれ、特に、任意位相発生の電力消費の削減が望まれる。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、チップサイズの小型化が可能なＤＬＬ回路、及び、ＤＬＬ制御方法を提供することにある。
本発明の他の課題は、外部から供給されるクロック信号の立ち上がりと立ち下がりの両エッジに対して同期させた一系統のクロック信号を出力することが可能であり、且つ、その回路規模が小さくて消費電力が削減され得るＤＬＬ回路、及び、ＤＬＬ制御方法を提供することにある。
【０００９】
【課題を解決するための手段】
その課題を解決するための手段が、下記のように表現される。その表現中の請求項対応の技術的事項には、括弧（）付きで、番号、記号等が添記されている。
その番号、記号等は、請求項対応の技術的事項と実施の複数・形態のうち少なくとも１つの技術的事項との一致・対応関係を明白にしているが、その請求項対応の技術的事項が実施の形態の技術的事項に限定されることを示すためのものではない。
【００１０】
本発明によるＤＬＬ回路は、外部クロック（Ｄ１）が入力する第１位相判定回路（１）と、外部クロック（Ｄ１）が入力する第２位相判定回路（２）と、基準クロック（Ｄ２）が入力する任意位相発生回路（３）と、パルス幅可変回路（４）とを含み、パルス幅可変回路（４）が出力する内部クロック（Ｄ３）は第１位相判定回路（１）と第２位相判定回路（２）に入力し、第１位相判定回路（１）は、外部クロック（Ｄ１）と内部クロック（Ｄ３）との位相関係を判定して第１位相判定信号（Ｄ４）を出力し、第２位相判定回路（２）は、外部クロック（Ｄ１）と内部クロック（Ｄ３）との位相関係を判定して第２位相判定信号（Ｄ５）を出力し、任意位相発生回路（３）は、第１位相判定信号（Ｄ４）に基づいて基準クロック（Ｄ２）の位相を調整して調整済み基準クロック（Ｄ２’）をパルス幅可変回路（４）に出力し、パルス幅可変回路（４）は第２位相判定信号（Ｄ３）に基づいて調整済み基準クロック（Ｄ２’）のパルス幅を調整して立ち上がりと立ち下がりがロックされた内部クロック（Ｄ３）を出力する。高価であり複雑であり電流消費量が多い任意位相発生回路は、その使用数が２つから１つに削減され、回路規模が縮小し、製造コストが大幅に低減され、且つ、１系統の内部をクロック（Ｄ３）の両エッジをロックして生成することができる。
【００１１】
任意位相発生回路（３）は、基準クロック（Ｄ２）の立ち上がりをロックし、パルス発生回路（４）は基準クロック（Ｄ２）の立ち下がりをロックする。又は、任意位相発生回路（３）は、基準クロック（Ｄ２）の立ち下がりをロックし、パルス発生回路（４）は基準クロック（Ｄ２）の立ち上がりをロックする。任意位相発生回路（３）は、このように単一であり、内部クロック（Ｄ３）は一系統であり、前部クロック（Ｄ３）の１パルスの立ち上がりと立ち下がりがロックされている。
【００１２】
本発明によるＤＬＬ回路は、基準クロック（Ｄ２）の立ち上がり又は立ち下がりのいずれかをロックする第１遅延ループ（１，３．４）と、基準クロック（Ｄ２）の立ち下がり又は立ち下がりの他のいずれかをロックする第２遅延ループ（２，３，４）とを含み、第１遅延ループ（１，３，４）は、順次に僅かずつに位相を遅延させることにより入力されるクロック信号（Ｄ２）の位相を遅延させて任意の位相の調整済みクロック信号（Ｄ２’）を出力する任意位相発生回路（３）を備え、第２遅延ループ（２，３，４）は、第１遅延ループ（１，３，４）により立ち上がり又は立ち下がりのいずれかがロックされた調整済みクロック信号（Ｄ２’）のパルス幅を任意に調整して内部クロック（Ｄ３）を出力する。
【００１３】
本発明によるＤＬＬ制御方法は、基準クロック（Ｄ２）に基づいてロック対象の外部クロック（Ｄ１）の位相をロックして調整ずみクロック（Ｄ２’）を出力すること、調整済みクロック（Ｄ２’）のパルス幅を調整することとから構成されている。位相調整されたクロックのパルス幅を調整することにより、簡素な回路で１系統の両エッジが固定された内部クロックを生成することができる。
【００１４】
【発明の実施の形態】
図に対応して、本発明によるＤＬＬ回路の実施の形態は、第１位相判定回路が第２位相判定回路とともに設けられている。外部クロック信号Ｄ１は、図１に示されるように、その第１位相判定回路１とその第２位相判定回路２に入力される。第１位相判定回路１は、１系統の任意位相発生回路３に接続している。任意位相発生回路３は、パルス幅可変回路４に接続している。第１位相判定回路１には、外部から来る外部クロック信号Ｄ１とともに、パルス幅可変回路４が出力する後述の内部クロック信号Ｄ３とが入力して、第１ループが形成される。第１位相判定回路１は、内部クロック信号Ｄ３の立ち上がり時の外部クロック信号Ｄ１の信号レベルに基づいて位相判定結果信号Ｄ４を生成し、位相判定結果信号Ｄ４は任意位相発生回路３に入力する。
【００１５】
ここで、第１位相判定回路１に入力される内部クロック信号Ｄ３の立ち上がり時に第１位相判定回路１に入力される外部クロック信号Ｄ１の電圧レベルがハイである場合、第１位相判定回路１は位相判定結果信号Ｄ４の電圧レベルをハイにして任意位相発生回路３へ出力する。この場合、第１位相判定回路１は、内部クロック信号Ｄ３の位相が外部クロック信号Ｄ１の位相より遅れていると判定している。
【００１６】
第１位相判定回路１に入力される内部クロック信号Ｄ３の立ち上がり時に第１位相判定回路１に入力される外部クロック信号Ｄ１の電圧レベルがロウである場合、第１位相判定回路１は位相判定結果信号Ｄ４をその電圧レベルをロウにして任意位相発生回路３へ出力する。この場合、第１位相判定回路１は、内部クロック信号Ｄ３の位相は外部クロック信号Ｄ１の位相より進んでいると判定している。なお、本実施形態の第１位相判定回路１の詳細な構成とその動作は後述される。
【００１７】
第２位相判定回路２は、パルス幅可変回路４に接続している。パルス幅可変回路４の出力側は、第２位相判定回路２の入力側に接続している。第２の位相判定回路２には、外部クロック信号Ｄ１と、パルス幅可変回路４が出力する既述の内部クロック信号Ｄ３とが入力する。また、第２位相判定回路２は、第２位相判定回路２に入力される内部クロック信号Ｄ３の立ち下がり時に、第２の位相判定回路２に入力される外部クロック信号Ｄ１の信号レベルに基づいて位相判定結果信号Ｄ５を生成する。位相判定結果信号Ｄ５は、パルス幅可変回路４に入力する。
【００１８】
ここで、第２の位相判定回路２に入力される内部クロック信号Ｄ３の立ち下がり時に、第２の位相判定回路２に入力される外部クロック信号Ｄ１の電圧レベルがハイである場合、位相判定結果信号Ｄ５はその電圧レベルがハイになって出力される。この場合、第２位相判定回路２は、内部クロック信号Ｄ３の位相がその外部クロック信号Ｄ１の位相より遅れていると判定している。
【００１９】
また、内部クロック信号Ｄ３の立ち下がり時において、外部クロック信号Ｄ１の電圧レベルがロウである場合、位相判定結果信号Ｄ５は電圧レベルをロウにして出力する。この場合、第２の位相判定回路２は、内部クロック信号Ｄ３の位相が外部クロック信号Ｄ１の位相より進んでいると判定している。なお、本実施形態における第２位相判定回路２の詳細な構成とその動作は後述される。
【００２０】
任意位相発生回路３は、第１の位相判定回路１およびパルス幅可変回路４と接続されている。任意位相発生回路３には、外部から基準クロック信号Ｄ２と、第１位相判定回路１から位相判定結果信号Ｄ４とが入力される。また、任意位相発生回路３は、第１位相判定回路１から入力される位相判定結果信号Ｄ４に基づいて、外部から入力される基準クロック信号Ｄ２の遅延量を調整し、その遅延量が調整された調整済み基準クロック信号Ｄ２’をパルス幅可変回路４に出力する。
ここで、調整済み基準クロック信号Ｄ２’は、逆相の相補信号Ｔ，Ｂから構成されている。
【００２１】
ここで、任意位相発生回路３に入力される位相判定結果信号Ｄ４の電圧レベルがロウの場合、任意位相発生回路３は入力された基準クロック信号Ｄ２から、前回出力した基準クロック信号Ｄ２’よりも、基準クロック信号Ｄ２からの位相をその遅延量を増加させて基準クロック信号Ｄ２’を生成して出力する。
【００２２】
また、任意位相発生回路３に入力される位相判定結果信号Ｄ４の電圧レベルがハイの場合、任意位相発生回路３は入力された基準クロック信号Ｄ２から、前回出力した調整済み基準クロック信号Ｄ２’よりも、基準クロック信号Ｄ２からの位相をその遅延量を減少させて基準クロック信号Ｄ２’を生成して出力する。なお、本実施形態における任意位相発生回路３の詳細な構成とその動作は後述される。
【００２３】
パルス幅可変回路４は、位相判定結果信号Ｄ５に基づいて、調整済み基準クロック信号Ｄ２’のパルス幅を調整して得られた内部クロック信号Ｄ３を内部と、第１位相判定回路１と、第２位相判定回路２に出力する。ここで、パルス幅は、１クロック中での電圧レベルがハイの状態である連続した期間によって表される。具体的には、パルス幅は、１クロック中でクロック信号の電圧値が予め定められた閾値電圧以上である連続した期間である。
【００２４】
パルス幅可変回路４に入力された位相判定結果信号Ｄ５の電圧レベルがハイである場合、パルス幅可変回路４は入力された調整済み基準クロック信号Ｄ２’から、そのパルス幅を広げた内部クロック信号Ｄ３を生成して出力する。また、パルス幅可変回路４に入力された位相判定結果信号Ｄ５の電圧レベルがロウの場合、パルス幅可変回路４は入力された調整済み基準クロック信号Ｄ２’から、そのパルス幅を狭めた内部クロック信号Ｄ３を生成して出力する。なお、パルス幅可変回路４の詳細な構成とその動作は後述する。
【００２５】
次に、本発明における遅延同期回路の第１の実施形態で用いられている各回路部分の詳細な構成および動作を示す。まず、パルス幅可変回路４の詳細な構成とその動作を説明する。図２は、パルス幅可変回路４の回路構成を示している。図２を参照すると、パルス幅可変回路４は、インバータ回路１１とＮチャネルトランジスタ１２を含む。インバータ回路１１の入力端とＮチャネルトランジスタ１２のゲートには、位相判定結果信号Ｄ５が入力する。
【００２６】
Ｎチャネルトランジスタ１２のドレインは、定電流化回路１４を介してグランド１５に接続している。Ｎチャネルトランジスタ１２のソースは、容量１６の一端、定電流化回路１８の一端、Ｎチャネルトランジスタ２０のゲートに接続している。容量１６の他端はグランド１７に接続している。定電流化回路１８の他端は電源１９に接続している。電源１９は電位、ＶＤＤ（ＶＤＤ＞０）である。
【００２７】
ここで、定電流化回路１４の両端に電位差がある場合には、その定電流化回路１４を通過する電流はある一定値（ＩＣ１とする）を示す。また、定電流化回路１８の両端に電位差がある場合には、その定電流化回路１８を通過する電流はある一定値（ＩＣ２とする）を示す。ここで、ＩＣ１＞ＩＣ２である。
【００２８】
Ｎチャネルトランジスタ２０のドレインはグランド２１に接続している。Ｎチャネルトランジスタ２０のソースは、定電流化回路２８の一端に接続している。
この定電流化回路２８の他端は、グランド２９に接続している。また、定電流化回路２８の両端に電位差がある場合には、定電流化回路２８を通過する電流はある一定値（ＩＣ３とする）を示す。Ｎチャネルトランジスタ２０のソースは、Ｎチャネルトランジスタ３２のドレイン、Ｐチャネルトランジスタ３５のゲート、バッファ３８の第１入力端３８ａとに接続している。
【００２９】
Ｎチャネルトランジスタ３２のゲートには相補信号の一方Ｔが入力される。Ｎチャネルトランジスタ３２のソースは、Ｐチャネルトランジスタ３４のドレインに接続している。Ｐチャネルトランジスタ３４のソースは、電源３６に接続している。電源３６は、電位ＶＤＤである。Ｐチャネルトランジスタ３４のゲートに対する接続関係は後述する。また、Ｐチャネルトランジスタ３５のソース、ドレインに対する接続関係も後述する。また、インバータ回路１１の出力端は、Ｎチャネルトランジスタ１３のゲートに接続している。
【００３０】
Ｎチャネルトランジスタ１３のドレインは、定電流化回路１４を介してグランド１５に接続されている。Ｎチャネルトランジスタ１３のソースは、容量２２の一端、定電流化回路２４の一端、Ｎチャネルトランジスタ２６のゲートとに接続している。容量２２の他端はグランド２３に接続している。定電流化回路２４の他端は、電源２５に接続している。電源２５は、電位ＶＤＤである。ここで、定電流化回路２４の両端に電位差がある場合には、その定電流化回路２４を通過する電流は、定電流化回路１８での電流と同じ値（ＩＣ２）を示す。
【００３１】
Ｎチャネルトランジスタ２６のドレインは、グランド２７に接続している。Ｎチャネルトランジスタ２６のソースは、定電流化回路３０の一端に接続している。定電流化回路３０の他端は、グランド３１に接続している。また、定電流化回路３０の両端に電位差がある場合には、その定電流化回路３０を通過する電流は、定電流化回路２８での電流と同じ値（ＩＣ３）を示す。Ｎチャネルトランジスタ３２のソースは、Ｎチャネルトランジスタ３３のドレイン、Ｐチャネルトランジスタ３４のゲート、バッファ３８の第２入力端３８ｂとに接続している。
【００３２】
Ｎチャネルトランジスタ３３のゲートには、相補信号の他方Ｂが入力される。
Ｎチャネルトランジスタ３３のソースは、Ｐチャネルトランジスタ３５のドレインに接続している。Ｐチャネルトランジスタ３５のソースは、電源３７に接続している。電源３７は、電位ＶＤＤである。
【００３３】
バッファ３８は、第１入力端３８ａと第２入力端３８ｂとから入力される信号の強度を比較し、その比較結果に基づいて内部クロック信号Ｄ３を生成する。内部クロック信号Ｄ３は、バッファ３８の出力端から出力する。
【００３４】
次に、位相判定結果信号Ｄ４に応答するパルス幅可変回路４の動作を示す。まず、位相判定結果信号Ｄ４がハイの場合のパルス幅可変回路４の動作を以下に示す。Ｎチャネルトランジスタ１２はオフ状態となる。このとき、電源１９から定電流化回路１８と容量１６とを介してグランド１７に電流が流れる。この場合、容量１６はチャージされる。ここで、Ｎチャネルトランジスタ２０のゲートの電位は、容量１６の電位に等しい。このため、容量１６がチャージされると、Ｎチャネルトランジスタ２０のソースとドレイン間の抵抗（以後Ｒ１とする）は高くなる。
【００３５】
また、Ｎチャネルトランジスタ１３はオン状態となる。このとき、電源２５から定電流化回路２４、定電流化回路１４を介してグランド１５に電流が流れる。
また、容量２２からグランド１５に電流が流れる。この場合、容量２２はディスチャージされる。ここで、Ｎチャネルトランジスタ２６のゲートの電位は、容量２２の電位に等しい。このため、容量２２がディスチャージされると、Ｎチャネルトランジスタ２６のソースとドレイン間の抵抗（以後Ｒ２とする）は低くなる。また、各Ｐチャネルトランジスタ３４，３５のソース・ドレイン間は導通状態にある。
【００３６】
次に、位相判定結果信号Ｄ４がロウの場合のパルス幅可変回路４での動作を以下に示す。まず、Ｎチャネルトランジスタ１２はオン状態となる。このとき、電源１９から定電流化回路１８、定電流化回路１４を介してグランド１５に電流が流れる。また、容量１６からグランド１５に電流が流れる。この場合、容量１６はディスチャージされる。ここで、Ｎチャネルトランジスタ２０のゲートの電位は、容量１６の電位に等しい。このため、容量１６がディスチャージされると、Ｎチャネルトランジスタ２０のソースとドレイン間の抵抗Ｒ１は低くなる。
【００３７】
また、Ｎチャネルトランジスタ１３はオン状態となる。このとき、電源２５から定電流化回路２４、容量２２を介してグランド２３へ電流が流れる。この場合、容量２２はチャージされる。ここで、Ｎチャネルトランジスタ２６のゲートの電位は、容量２２の電位に等しい。このため、容量２２がチャージされると、Ｎチャネルトランジスタ２０のソースとドレイン間の抵抗Ｒ２は高くなる。各Ｐチャネルトランジスタ３４，３５のソース・ドレイン間は導通状態にある。
【００３８】
次に、パルス幅可変回路４での内部クロック信号Ｄ３の出力動作を以下に示す。まず、相補信号Ｔの電圧レベルがロウの場合の動作を以下に示す。Ｎチャネルトランジスタ３２のゲートの電圧レベルはゼロである。このため、Ｎチャネルトランジスタ３２のソース−ドレイン間は導通される。また、この場合、相補信号Ｂの電圧レベルはハイとなり、Ｎチャネルトランジスタ３３のゲートの電圧レベルはハイとなる。このため、Ｎチャネルトランジスタ３３のソース−ドレイン間は導通されない。これにより、電源３６から、Ｐチャネルトランジスタ３４、Ｎチャネルトランジスタ３２、Ｎチャネルトランジスタ２０とを介してグランド２１へ電流（この電流値をＩ１とする）が流れる。また、電源３６から、Ｐチャネルトランジスタ３４、Ｎチャネルトランジスタ３２、定電流回路２８とを介してグランド２９へ定電流ＩＣ３が流れる。ここで発生させられる電流信号（Ｉ１＋ＩＣ３）は、第１の入力端３８ａからバッファ３８に入力する。
【００３９】
バッファ３８には、第１の入力端３８ａから電流信号（Ｉ１＋ＩＣ３）が入力されているが、第２の入力端３８ｂからは電流信号が入力されていない。この場合、バッファ３８は、内部クロック信号Ｄ３の電圧レベルをロウにして出力する。
【００４０】
次に、相補信号Ｔの電圧レベルがロウからハイに変化する場合の動作を以下に示す。Ｎチャネルトランジスタ３２のゲートの電圧レベルはゼロからハイに変化する。このとき、Ｎチャネルトランジスタ３２のソース−ドレイン間は抵抗として機能する。これにより、電源３６から、Ｐチャネルトランジスタ３４、Ｎチャネルトランジスタ３２、Ｎチャネルトランジスタ２０とを介してグランド２１に電流Ｉ１が流れる。この場合、電流Ｉ１の電流値はＮチャネルトランジスタ３２のゲートの電圧レベルの変化に対応して減少する。また、電源３６から、Ｐチャネルトランジスタ３４、Ｎチャネルトランジスタ３２、定電流回路２８とを介してグランド２９に定電流ＩＣ３が流れる。ここで発生させられる電流信号（Ｉ１＋ＩＣ３）は、第１の入力端３８ａからバッファ３８に入力する。
【００４１】
また、この場合、相補信号Ｂの電圧レベルはハイからロウに変化する。このとき、Ｎチャネルトランジスタ３３のゲートの電圧レベルはハイからゼロに変化する。このとき、Ｎチャネルトランジスタ３３のソース−ドレイン間は抵抗として機能する。これにより、電源３７から、Ｐチャネルトランジスタ３５、Ｎチャネルトランジスタ３３、Ｎチャネルトランジスタ２６とを介してグランド２７に電流Ｉ２が流れる。この場合、電流Ｉ２の電流値は、Ｎチャネルトランジスタ３３のゲートの電圧レベルの変化に対応して増加する。また、電源３７から、Ｐチャネルトランジスタ３５、Ｎチャネルトランジスタ３３、定電流回路３０とを介してグランド３１へ定電流ＩＣ３が流れる。ここで発生させられる電流信号（Ｉ２＋ＩＣ３）は、第２の入力端３８ｂからバッファ３８に入力する。
【００４２】
バッファ３８は、第１入力端３８ａから入力された電流信号（Ｉ１＋ＩＣ３）の強度と第２入力端３８ｂから入力された電流信号（Ｉ２＋ＩＣ３）とを比較し、その比較結果に基づいて内部クロック信号Ｄ３を出力する。
【００４３】
具体的には、電流信号（Ｉ１＋ＩＣ３）の強度が電流信号（Ｉ２＋ＩＣ３）の強度より大きい場合、バッファ３８は内部クロック信号Ｄ３の電圧レベルをロウにして出力する。また、電流信号（Ｉ１＋ＩＣ３）の強度が電流信号（Ｉ２＋ＩＣ３）の強度より小さい場合、バッファ３８は内部クロック信号Ｄ３の電圧レベルをハイにして出力する。
【００４４】
ここで、Ｎチャネルトランジスタ２０のソース−ドレイン間の抵抗Ｒ１の抵抗値がＮチャネルトランジスタ２６のソース−ドレイン間の抵抗Ｒ２の抵抗値より大きい場合、電流信号Ｉ１の強度は電流信号Ｉ２の強度より小さくなる。この場合、バッファ３８が内部クロック信号Ｄ３の電圧レベルをロウからハイに変更して出力するタイミングは、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値とが等しい場合よりも速くなる。
【００４５】
また、抵抗Ｒ１の抵抗値が抵抗Ｒ２の抵抗値より大きい場合、電流信号Ｉ１の強度は電流信号Ｉ２の強度より大きくなる。この場合、バッファ３８が内部クロック信号Ｄ３の電圧レベルをロウからハイに変更して出力するタイミングは、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値とが等しい場合よりも遅くなる。
【００４６】
次に、相補信号Ｔの電圧レベルがハイの場合の動作を以下に示す。Ｎチャネルトランジスタ３２のゲートの電圧レベルはハイである。このため、Ｎチャネルトランジスタ３２は導通されない。また、この場合、相補信号Ｂの電圧レベルはロウとなり、Ｎチャネルトランジスタ３３のゲートの電圧レベルはゼロとなる。このため、Ｎチャネルトランジスタ３３のソース−ドレイン間は導通される。これにより、電源３７から、Ｐチャネルトランジスタ３５、Ｎチャネルトランジスタ３３、およびＮチャネルトランジスタ２６を介してグランド２７へ電流（この電流値をＩ２とする）が流れる。また、電源３７から、Ｐチャネルトランジスタ３５、Ｎチャネルトランジスタ３３、および定電流回路３０を介してグランド３１へ定電流ＩＣ３が流れる。ここで発生させられる電流信号（Ｉ２＋ＩＣ３）は第２の入力端３８ｂからバッファ３８へ入力される。
【００４７】
バッファ３８には、第１の入力端３８ａからは電流信号が入力されていないが、第２の入力端３８ｂから電流信号（Ｉ２＋ＩＣ３）が入力されている。この場合、バッファ３８は、内部クロック信号Ｄ３の電圧レベルをハイにして出力する。
【００４８】
次に、相補信号Ｔの電圧レベルがハイからロウに変化する場合の動作を以下に示す。Ｎチャネルトランジスタ３２のゲートの電圧レベルは、ハイからゼロに変化する。このとき、Ｎチャネルトランジスタ３２のソース−ドレイン間は抵抗として機能する。これにより、電源３６から、Ｐチャネルトランジスタ３４、Ｎチャネルトランジスタ３２、Ｎチャネルトランジスタ２０とを介してグランド２１に電流Ｉ１が流れる。この場合、電流Ｉ１の電流値は、Ｎチャネルトランジスタ３２のゲートの電圧レベルの変化に対応して増加する。また、電源３６から、Ｐチャネルトランジスタ３４、Ｎチャネルトランジスタ３２、および定電流回路２８とを介してグランド２９へ定電流ＩＣ３が流れる。ここで発生させられる電流信号（Ｉ１＋ＩＣ３）は第１の入力端３８ａからバッファ３８へ入力される。
【００４９】
また、この場合、相補信号Ｂの電圧レベルはロウからハイに変化する。このとき、Ｎチャネルトランジスタ３３のゲートの電圧レベルはゼロからハイに変化する。このとき、Ｎチャネルトランジスタ３３のソース−ドレイン間は抵抗として機能する。これにより、電源３７から、Ｐチャネルトランジスタ３５、Ｎチャネルトランジスタ３３、Ｎチャネルトランジスタ２６とを介してグランド２７に電流Ｉ２が流れる。この場合、電流Ｉ２の電流値は、Ｎチャネルトランジスタ３３のゲートの電圧レベルの変化に対応して減少する。また、電源３７から、Ｐチャネルトランジスタ３５、Ｎチャネルトランジスタ３３、定電流回路３０とを介してグランド３１に定電流ＩＣ３が流れる。ここで発生させられる電流信号（Ｉ２＋ＩＣ３）は、第２の入力端３８ｂからバッファ３８に入力する。
【００５０】
バッファ３８は、第１入力端３８ａから入力された電流信号（Ｉ１＋ＩＣ３）の強度と第２入力端３８ｂから入力された電流信号（Ｉ２＋ＩＣ３）とを比較し、その比較結果に基づいて内部クロック信号Ｄ３を出力する。
【００５１】
具体的には、電流信号（Ｉ１＋ＩＣ３）の強度が電流信号（Ｉ２＋ＩＣ３）の強度より大きい場合、バッファ３８は内部クロック信号Ｄ３の電圧レベルをロウにして出力する。また、電流信号（Ｉ１＋ＩＣ３）の強度が電流信号（Ｉ２＋ＩＣ３）の強度より小さい場合、バッファ３８は内部クロック信号Ｄ３の電圧レベルをハイにして出力する。
【００５２】
ここで、Ｎチャネルトランジスタ２０のソース−ドレイン間の抵抗Ｒ１の抵抗値がＮチャネルトランジスタ２６のソース−ドレイン間の抵抗Ｒ２の抵抗値より大きい場合、電流信号Ｉ１の強度は電流信号Ｉ２の強度より小さくなる。この場合、バッファ３８が内部クロック信号Ｄ３の電圧レベルをハイからロウに変更して出力するタイミングは、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値とが等しい場合よりも遅くなる。
【００５３】
また、抵抗Ｒ１の抵抗値が抵抗Ｒ２の抵抗値より大きい場合、電流信号Ｉ１の強度は電流信号Ｉ２の強度より大きくなる。この場合、バッファ３８が内部クロック信号Ｄ３の電圧レベルをハイからロウに変更して出力するタイミングは、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値とが等しい場合よりも速くなる。
【００５４】
このように、パルス幅可変回路４は、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値に基づいて、内部クロック信号Ｄ３のパルス幅を変動させる機能を有する。抵抗Ｒ１は、容量１６での電位に対応している。抵抗Ｒ２は、容量２２での電位に対応している。容量１６での電位と容量２２での電位とは、位相判定結果信号Ｄ４によって定められる。このため、パルス幅可変回路４は、位相判定結果信号Ｄ５に基づいて内部クロック信号Ｄ３のパルス幅を変動させている。
【００５５】
ここで、外部クロック信号Ｄ１と内部クロック信号Ｄ３とが実質的に同期している場合、入力される位相判定結果信号Ｄ５の電圧レベルはハイとロウを繰り返す。この場合、容量１６と容量２２にチャージされる電荷量はほとんど変化しない。
【００５６】
内部クロック信号Ｄ３の立ち下がりのタイミングで、外部クロック信号Ｄ１の位相が内部クロック信号Ｄ３の位相より進んでいる場合、入力される位相判定結果信号Ｄ４の電圧レベルはハイとなる。この場合、容量１６にチャージされる電荷量は増加し、容量２２にチャージされる電荷量は減少する。このため、抵抗Ｒ１の抵抗値は減少し、抵抗Ｒ２の抵抗値は増加する。よって、電流値Ｉ１は増加し、電流値Ｉ２は減少する。この場合、相補信号Ｔの電圧レベルがロウからハイに変化する場合に対応する、内部クロック信号Ｄ３がロウからハイに変化するタイミングは遅くなる。また、相補信号Ｔの電圧レベルがハイからロウに変化する場合に対応する、内部クロック信号Ｄ３がハイからロウに変化するタイミングは速くなる。よって、内部クロック信号Ｄ３のパルス幅は狭められる。
【００５７】
内部クロック信号Ｄ３の立ち下がりのタイミングで、外部クロック信号Ｄ１の位相が内部クロック信号Ｄ３の位相より遅れている場合、入力される位相判定結果信号Ｄ４の電圧レベルはロウとなる。この場合、容量１６にチャージされる電荷量は減少し、容量２２にチャージされる電荷量は増加する。このため、抵抗Ｒ１の抵抗値は増加し、抵抗Ｒ２の抵抗値は減少する。よって、電流値Ｉ１は減少し、電流値Ｉ２は増加する。この場合、相補信号Ｔの電圧レベルがロウからハイに変化する場合に対する、内部クロック信号Ｄ３がロウからハイに変化するタイミングは速くなる。また、相補信号Ｔの電圧レベルがハイからロウに変化する場合に対する、内部クロック信号Ｄ３がハイからロウに変化するタイミングは遅くなる。よって、内部クロック信号Ｄ３のパルス幅は広げられる。
【００５８】
次に、第１の位相判定回路１の詳細な構成および動作を説明する。図３は、第１位相判定回路１の回路構成の詳細を示す。図３を参照すると、第１位相判定回路１は、インバータ回路４０を有する。インバータ回路４０の入力端には、内部クロック信号Ｄ３が入力される。インバータ回路４０の出力端は、２つのＰチャネルトランジスタ４１，４３のゲートに直列に接続し、インバータ回路４０の出力端は、Ｎチャネルトランジスタ４５のゲートに接続している。
【００５９】
Ｐチャネルトランジスタ４１のソースは、電源４２に接続している。電源４２の電圧は、ＶＤＤである。Ｐチャネルトランジスタ４１のドレインは、Ｐチャネルトランジスタ４７のドレイン、Ｐチャネルトランジスタ４９のゲート、コンパレータ５５の第１入力端５５ａ、Ｎチャネルトランジスタ５１のソース、Ｎチャネルトランジスタ５２のゲートとに接続している。
【００６０】
Ｐチャネルトランジスタ４７のソースは、電源４８に接続している。電源４８の電圧は、ＶＤＤである。Ｐチャネルトランジスタ４７のゲートは、Ｐチャネルトランジスタ４３のドレインに接続している。Ｐチャネルトランジスタ４９のソースは、電源５０に接続している。電源５０の電圧は、ＶＤＤである。Ｐチャネルトランジスタ４７のドレインは、Ｐチャネルトランジスタ４３のドレインに接続している。
【００６１】
また、Ｐチャネルトランジスタ４３のドレインは、コンパレータ５５の第２入力端５５ｂ、Ｎチャネルトランジスタ５１のゲート、Ｎチャネルトランジスタ５２のソースとに接続している。Ｐチャネルトランジスタ４３のソースは、電源４４と接続されている。電源４４の電圧は、ＶＤＤである。
【００６２】
Ｎチャネルトランジスタ５１のドレインはＮチャネルトランジスタ５３のソースと接続されている。Ｎチャネルトランジスタ５３のゲートには外部クロック信号Ｄ１が供給される。Ｎチャネルトランジスタ５３のドレインはＮチャネルトランジスタ４５のソースと接続されている。
【００６３】
Ｎチャネルトランジスタ５２のドレインは、Ｎチャネルトランジスタ５４のソースに接続している。Ｎチャネルトランジスタ５４のゲートには、参照電位ＶＲＥＦが供給される。Ｎチャネルトランジスタ５４のドレインは、Ｎチャネルトランジスタ４５のソースに接続している。ここで、参照電位ＶＲＥＦの電位は、外部クロック信号Ｄ１がハイの時の電位より低く、外部クロック信号Ｄ１がロウの時の電位より高い。また、参照電位ＶＲＥＦとして、外部クロック信号Ｄ１に対する相補信号が用いられることが可能である。
【００６４】
コンパレータ５５は、第１入力端５５ａから入力される信号の強度が第２入力端５５ｂから入力される信号の強度よりも大きい場合に、位相判定結果信号Ｄ４をハイにして出力する。また、コンパレータ５５は、第１入力端５５ａから入力される信号の強度が第２入力端５５ｂから入力される信号の強度よりも小さい場合に、位相判定結果信号Ｄ４をロウにして出力する。
【００６５】
Ｎチャネルトランジスタ４５のドレインは、グランド４６と接続されている。
次に、第１の位相判定回路１の動作を以下に示す。初めに、内部クロック信号Ｄ３がロウの場合の動作を以下に示す。Ｐチャネルトランジスタ４１のゲートの電位はＶＤＤになる。Ｐチャネルトランジスタ４１のソースードレイン間は、導通される。このため、Ｐチャネルトランジスタ４９のゲートの電位はＶＤＤになり、Ｐチャネルトランジスタ４９のソースードレイン間は導通される。また、Ｎチャネルトランジスタ５２のゲートの電位はＶＤＤになり、Ｎチャネルトランジスタ５２のソースードレイン間は導通されない。
【００６６】
また、Ｐチャネルトランジスタ４３のゲートの電位もＶＤＤになり、Ｐチャネルトランジスタ４３のソースードレイン間も導通される。このため、Ｐチャネルトランジスタ４７のゲートの電位はＶＤＤになり、Ｐチャネルトランジスタ４７のソースードレイン間は導通される。また、Ｎチャネルトランジスタ５１のゲートの電位はＶＤＤになり、Ｎチャネルトランジスタ５１のソースードレイン間は導通されない。
【００６７】
更に、Ｎチャネルトランジスタ４５のゲートの電位はＶＤＤになり、Ｎチャネルトランジスタ４５のソースードレイン間は導通されない。この場合、コンパレータ５５の第１入力端５５ａと第２入力端５５ｂとの電位はＶＤＤになる。このとき、コンパレータ５５は位相判定結果信号Ｄ４を出力しない。
【００６８】
次に、内部クロック信号Ｄ３がロウからハイへ切り替わる場合の動作を以下に示す。Ｐチャネルトランジスタ４１のゲートの電位はゼロになり、Ｐチャネルトランジスタ４１のソースードレイン間は導通されない。このため、Ｐチャネルトランジスタ４９のゲートの電位はＶＤＤからゼロに移行する。この場合、Ｐチャネルトランジスタ４９のソースードレイン間は、抵抗としての機能を有する。また、Ｎチャネルトランジスタ５２のゲートの電位はＶＤＤからゼロに移行する。
この場合、Ｎチャネルトランジスタ５２のソースードレイン間は、抵抗として機能する。
【００６９】
また、Ｐチャネルトランジスタ４３のゲートの電位もゼロとなり、Ｐチャネルトランジスタ４３のソースードレイン間も導通されない。このため、Ｐチャネルトランジスタ４７のゲートの電位はＶＤＤからゼロに移行する。この場合、Ｐチャネルトランジスタ４７のソース−ドレイン間は抵抗として機能する。また、Ｎチャネルトランジスタ５１のゲートの電位はＶＤＤからゼロに移行する。この場合、Ｎチャネルトランジスタ５１のソースードレイン間も抵抗として機能する。
更に、Ｎチャネルトランジスタ４５のゲートの電位はゼロにり、Ｎチャネルトランジスタ４５のソースードレイン間は導通される。
【００７０】
ここで、外部クロック信号Ｄ１の電圧レベルが参照電位ＶＲＥＦよりも高い場合の動作を以下に示す。Ｎチャネルトランジスタ５３のソースードレイン間の抵抗値はＮチャネルトランジスタ５４のソースードレイン間の抵抗値よりも大きくなる。この場合、電源４８からＰチャネルトランジスタ４７、Ｎチャネルトランジスタ５１，５３，４５を介してグランド４６へ流れる電流（Ｉ３とする）の電流値は、電源４５からＰチャネルトランジスタ４８、Ｎチャネルトランジスタ５２，５４，４５とを介してグランド４６に流れる電流（Ｉ４とする）の電流値よりも小さくなる。
【００７１】
このとき、コンパレータ５５の第１入力端５５ａには電流Ｉ３が入力され、第２入力端５５ｂには電流Ｉ４が入力される。コンパレータ５５は、電流Ｉ３の電流値が電流Ｉ４の電流値よりも小さい場合、位相判定結果信号Ｄ４をハイにして出力する。このとき、外部クロック信号Ｄ１の位相は、内部クロック信号Ｄ３の位相よりも進んでいる。
【００７２】
次に、外部クロック信号Ｄ１の電圧レベルが参照電位ＶＲＥＦよりも低い場合の動作を以下に示す。Ｎチャネルトランジスタ５３のソースードレイン間の抵抗値はＮチャネルトランジスタ５４のソースードレイン間の抵抗値よりも小さくなる。この場合、電源４８からＰチャネルトランジスタ４７、Ｎチャネルトランジスタ５１，５３，４５とを介してグランド４６に流れる電流Ｉ１の電流値は、電源４５からＰチャネルトランジスタ４８、Ｎチャネルトランジスタ５２，５４，４５とを介してグランド４６へ流れる電流Ｉ２の電流値よりも大きくなる。
【００７３】
このとき、コンパレータ５５の第１入力端５５ａには電流Ｉ１が入力され、第２入力端５５ｂには電流Ｉ２が入力される。コンパレータ５５は、電流Ｉ１の電流値が電流Ｉ２の電流値よりも大きい場合、位相判定結果信号Ｄ４をロウにして出力する。このとき、外部クロック信号Ｄ１の位相は、内部クロック信号Ｄ３の位相よりも遅れている。
【００７４】
次に、内部クロック信号Ｄ３がハイの場合の動作を以下に示す。Ｐチャネルトランジスタ４１のゲートの電位はゼロとなり、Ｐチャネルトランジスタ４１のソースードレイン間は導通されない。このため、Ｐチャネルトランジスタ４９のゲートの電位はゼロになり、Ｐチャネルトランジスタ４９のソースードレイン間は導通されない。また、Ｎチャネルトランジスタ５２のゲートの電位はゼロになり、Ｎチャネルトランジスタ５２のソースードレイン間は導通される。
【００７５】
また、Ｐチャネルトランジスタ４３のゲートの電位もゼロになり、Ｐチャネルトランジスタ４３のソースードレイン間も導通されない。このため、Ｐチャネルトランジスタ４７のゲートの電位はゼロになり、Ｐチャネルトランジスタ４７のソースードレイン間は導通されない。また、Ｎチャネルトランジスタ５１のゲートの電位はゼロになり、Ｎチャネルトランジスタ５１のソースードレイン間は導通される。
【００７６】
更に、Ｎチャネルトランジスタ４５のゲートの電位はゼロになり、Ｎチャネルトランジスタ４５のソースードレイン間は導通される。この場合、コンパレータ５５の第１入力端５５ａと第２入力端５５ｂとの電位はゼロになる。このとき、コンパレータ５５は、位相判定結果信号Ｄ４を出力しない。
【００７７】
次に、内部クロック信号Ｄ３がハイからロウへ切り替わる場合の動作を以下に示す。Ｐチャネルトランジスタ４１のゲートの電位はＶＤＤになり、Ｐチャネルトランジスタ４１のソースードレイン間は導通される。このため、Ｐチャネルトランジスタ４９のゲートの電位はゼロからＶＤＤへと移行する。この場合、Ｐチャネルトランジスタ４９のソースードレイン間は抵抗として機能する。また、Ｎチャネルトランジスタ５２のゲートの電位は、ゼロからＶＤＤに移行する。この場合、Ｎチャネルトランジスタ５２のソースードレイン間も抵抗として機能する。
【００７８】
また、Ｐチャネルトランジスタ４３のゲートの電位もＶＤＤになり、Ｐチャネルトランジスタ４３のソースードレイン間も導通される。このため、Ｐチャネルトランジスタ４７のゲートの電位はゼロからＶＤＤに移行する。この場合、Ｐチャネルトランジスタ４７のソースードレイン間は抵抗として機能する。また、Ｎチャネルトランジスタ５１のゲートの電位は、ゼロからＶＤＤに移行する。この場合、Ｎチャネルトランジスタ５１のソースードレイン間も、抵抗として機能する。
【００７９】
更に、Ｎチャネルトランジスタ４５のゲートの電位もＶＤＤになり、Ｎチャネルトランジスタ４５のソースードレイン間は導通されない。このため、内部クロック信号Ｄ３の電圧レベルがハイからロウへ切り替わる場合には、内部クロック信号Ｄ３の電圧レベルがロウからハイに切り替わる場合に発生する電流Ｉ１と電流Ｉ２とは発生しない。この場合、コンパレータ５５の第１入力端５５ａと第２入力端５５ｂとの電位はゼロからＶＤＤに移行する。このとき、コンパレータ５５は、位相判定結果信号Ｄ４を出力しない。
【００８０】
このように、内部クロック信号Ｄ３の立ち上がり時に外部クロック信号Ｄ１の電圧レベルがハイの場合、第１位相判定回路１は位相判定結果信号Ｄ４の電圧レベルをハイにして出力する。また、内部クロック信号Ｄ３の立ち上がり時に外部クロック信号Ｄ１の電圧レベルがロウの場合、第１位相判定回路１は位相判定結果信号Ｄ４の電圧レベルをロウにして出力する。
【００８１】
次に、第２の位相判定回路２の詳細な構成および動作を説明する。図４は、第２位相判定回路２の回路構成を示す。図４を参照すると、第２位相判定回路２は、第１位相判定回路１に含まれるインバータ回路４０を有しないこと以外は、第１位相判定回路１に全く同じである。次に、第２位相判定回路２の動作を以下に示す。初めに、内部クロック信号Ｄ３がロウの場合の動作は、第１位相判定回路１での内部クロック信号Ｄ３がハイの場合の動作に同じである。
【００８２】
次に、内部クロック信号Ｄ３がロウからハイへ切り替わる場合の動作は、第１位相判定回路１での内部クロック信号Ｄ３がハイからロウへ切り替わる場合の動作に同じである。次に、内部クロック信号Ｄ３がハイの場合の動作は、第１位相判定回路１での内部クロック信号Ｄ３がロウの場合の動作に同じである。次に、内部クロック信号Ｄ３がハイからロウへ切り替わる場合の動作は、第１位相判定回路１での内部クロック信号Ｄ３がハイからロウへ切り替わる場合の動作とほぼ同じである。ここで、第２位相判定回路２が出力する位相判定結果信号Ｄ５は、第１位相判定回路１が出力する位相判定結果信号Ｄ４に同じである。
【００８３】
このことから、内部クロック信号Ｄ３の立ち下がり時に外部クロック信号Ｄ１の電圧レベルがハイの場合、第２位相判定回路２は位相判定結果信号Ｄ５の電圧レベルをハイにして出力する。また、内部クロック信号Ｄ３の立ち下がり時に外部クロック信号Ｄ１の電圧レベルがロウの場合、第２位相判定回路２は位相判定結果信号Ｄ５の電圧レベルをロウにして出力する。
【００８４】
次に、任意位相発生回路３の詳細な構成および動作を説明する。図５は、任意位相発生回路３の構成を示す。図５を参照すると、任意位相発生回路３は、位相制御回路６１、８相クロック信号発生回路６２、クロック信号選択回路６３、クロック信号合成回路６４とから構成されている。位相制御回路６１は、クロック信号選択回路６３とクロック信号合成回路６４とに直列に接続している。また、位相制御回路６１には、外部から位相判定結果信号Ｄ４が入力される。
【００８５】
位相制御回路６１は、位相判定結果信号Ｄ４を受けて、クロック信号選択信号Ｄ６をクロック信号選択回路６３に出力する。このクロック信号選択信号Ｄ６には、クロック信号選択回路６３に入力される後述する８相の信号Ｄ８から後述される選択すべき２相の信号Ｄ９を示すデータが含まれている。この選択すべき２相の信号Ｄ９の位相は１／８ずれている。実施の形態では、クロック信号選択信号Ｄ６は２相の信号Ｄ９のうち位相が遅延していない方の信号を規定するための３ｂｉｔの信号から形成されている。
【００８６】
また、位相制御回路６１は、位相判定結果信号Ｄ４を受けて、合成比信号Ｄ７をクロック信号合成回路６４に出力する。この合成比信号Ｄ７は、２相の信号Ｄ９の合成比を定めるためのデータを含む。実施の形態では、合成比信号Ｄ７はクロック合成回路６４から出力される調整ずみ基準クロック信号Ｄ２’を後述される２相の信号Ｄ９を用いて合成するときに、その２相の信号Ｄ９の合成比を定めるための６ｂｉｔの信号から形成されている。
【００８７】
８相クロック信号発生回路６２は、クロック信号選択回路６３に接続している。また、８相クロック信号発生回路６２には、外部から既述の基準クロック信号Ｄ２が入力される。８相クロック信号発生回路６２は、入力された基準クロック信号Ｄ２の位相を１／８ずつ遅延させて得られる８相のクロック信号Ｄ８をクロック信号選択回路６３に出力する。
【００８８】
図６は、クロック信号選択回路６３に出力される８相のクロック信号Ｄ８を示す。図６に示されるように、８相のクロック信号Ｄ８は、クロック信号Ｋ１，Ｋ２，Ｋ３，Ｋ４，Ｋ５，Ｋ６，Ｋ７，Ｋ８から構成される。ここで、入力された基準クロック信号Ｄ２の周期をＴ１とする。クロック信号Ｋ１の位相は、入力された基準クロック信号Ｄ２の位相と同じである。クロック信号Ｋ２の位相は、入力された基準クロック信号Ｄ２の位相に対して１／８周期Ｔ１（Ｔ１／８）遅延している。クロック信号Ｋ３の位相は、入力された基準クロック信号Ｄ２の位相に対して２／８周期Ｔ１遅延している。クロック信号Ｋ４の位相は、入力された基準クロック信号Ｄ２の位相に対して３／８周期Ｔ１遅延している。クロック信号Ｋ５の位相は、入力された基準クロック信号Ｄ２の位相に対して４／８周期Ｔ１遅延している。クロック信号Ｋ６の位相は、入力された基準クロック信号Ｄ２の位相に対して５／８周期Ｔ１遅延している。クロック信号Ｋ７の位相は、入力された基準クロック信号Ｄ２の位相に対して６／８周期Ｔ１遅延している。クロック信号Ｋ８の位相は、入力された基準クロック信号Ｄ２の位相に対して７／８周期Ｔ１遅延している。
【００８９】
クロック信号選択回路６３は、位相制御回路６１、８相クロック信号発生回路６２、クロック信号合成回路６４とに接続している。クロック信号選択回路６３は、位相制御回路６１から入力されたクロック信号選択信号Ｄ６を用いて、８相クロック信号発生回路６２から入力された８相のクロック信号Ｄ８のうちの２相のクロック信号Ｄ９を選択し、その選択された２相の信号Ｄ９をクロック信号合成回路６４に出力する。ここで選択される２相のクロック信号Ｄ９の位相差は、１／８周期Ｔ１である。
【００９０】
クロック信号合成回路６４は、位相制御回路６１、クロック信号選択回路６３とに接続している。クロック信号合成回路６４は、クロック信号選択回路６３から入力された２相の信号Ｄ９を、位相制御回路６１から入力された合成比信号Ｄ７で示される合成比に従って合成する。そしてクロック信号合成回路６４は、その合成した信号を調整済み基準クロック信号Ｄ２’として外部に出力する。調整済み基準クロック信号Ｄ２’は、相補信号Ｔ，Ｂとして出力される。
【００９１】
図７は、クロック信号合成回路６４の調整済み基準クロック信号Ｄ２’の発生の動作を示している。図７を参照すると、まず、２相のクロック信号Ｄ９としてクロック信号Ｅｖｅｎ、クロック信号Ｏｄｄがクロック信号合成回路６４に入力される。ここで、クロック信号Ｅｖｅｎの位相はクロック信号Ｏｄｄの位相より１／８周期Ｔ１進んでいる。
【００９２】
次に、クロック信号合成回路６４は、合成比信号Ｄ７で示された合成比に従って、クロック信号Ｅｖｅｎとクロック信号Ｏｄｄとを合成して、クロック信号Ｍｉｘｃｌｋを取得する。次に、クロック信号合成回路６４は、クロック信号Ｍｉｘｃｌｋの電圧レベルと予め定められた閾値電圧ＶＴＨとを比較する。ここで、閾値電圧ＶＴＨは、クロック信号Ｍｉｘｃｌｋの最大電圧レベルＶＭＡＸのほぼ１／２に設定される。この場合、クロック信号合成回路６４は、クロック信号Ｍｉｘｃｌｋの電圧レベルが閾値電圧ＶＴＨより高い場合、相補信号Ｔの電圧レベルをハイ、相補信号Ｂの電圧レベルをロウにして出力する。また、クロック信号合成回路６４は、クロック信号Ｍｉｘｃｌｋの電圧レベルが閾値電圧ＶＴＨよりも低い場合、相補信号Ｔの電圧レベルをロウ、相補信号Ｂの電圧レベルをハイにして出力する。
【００９３】
実施の形態では、相補信号Ｔと相補信号Ｂとは波形なまりを有する。このため、相補信号Ｔと相補信号Ｂとは、クロック信号Ｍｉｘｃｌｋの電圧レベルが閾値電圧ＶＴＨをまたぐタイミングに合わせて、予め定められた閾値電圧ＶＴＨ’をまたいでハイからロウ又はロウからハイに切り替えられる。ここで、しきい値電圧ＶＴＨ’は、相補信号Ｔと相補信号Ｂの最大電圧レベルのほぼ１／２に設定される。
【００９４】
次に、本発明における遅延同期回路の実施の形態の動作を以下に示す。まず、パルス幅可変回路４からの内部クロック信号Ｄ３と、外部からの外部クロック信号Ｄ１とが第１位相判定回路１と第２位相判定回路２とに入力される。次に、第１位相判定回路１は、内部クロック信号Ｄ３の立ち上がりのタイミングで、内部クロック信号Ｄ３の位相と外部クロック信号Ｄ１の位相とを比較する。第１位相判定回路１は、内部クロック信号の立ち上がりのタイミングで、外部クロック信号Ｄ１の電圧レベルと参照電圧ＶＲＥＦとを比較する。外部クロック信号Ｄ１の電圧レベルが参照電圧ＶＲＥＦよりも高い場合、第１位相判定回路１は、位相判定結果信号Ｄ４の電圧レベルをハイにして任意位相発生回路３へ出力する。また、外部クロック信号Ｄ１の電圧レベルが参照電圧ＶＲＥＦよりも低い場合、第１位相判定回路１は、位相判定結果信号Ｄ４の電圧レベルをロウにして任意位相発生回路３へ出力する。
【００９５】
次に、任意位相発生回路３は、入力される位相判定結果信号Ｄ４の電圧レベルがハイの場合、入力される基準クロック信号Ｄ２の位相を進めて得られる調子済み基準クロック信号Ｄ２’をパルス幅可変回路４に出力する。また、任意位相発生回路３は、入力される位相判定結果信号Ｄ４の電圧レベルがロウである場合、入力される基準クロック信号Ｄ２の位相を遅らせて得られる調子済み基準クロック信号Ｄ２’をパルス幅可変回路４に出力する。
【００９６】
また、第２位相判定回路２は、内部クロック信号Ｄ３の立ち下がりのタイミングで、その内部クロック信号Ｄ３の位相と外部クロック信号Ｄ１の位相を比較する。第２位相判定回路２は、内部クロック信号の立ち下がりのタイミングで、外部クロック信号Ｄ１の電圧レベルと参照電圧ＶＲＥＦとを比較する。外部クロック信号Ｄ１の電圧レベルが参照電圧ＶＲＥＦよりも高い場合、第１位相判定回路１は、位相判定結果信号Ｄ５の電圧レベルをハイにしてパルス幅可変回路４へ出力する。また、外部クロック信号Ｄ１の電圧レベルが参照電圧ＶＲＥＦよりも低い場合、第１位相判定回路１は、位相判定結果信号Ｄ５の電圧レベルをロウにしてパルス幅可変回路４へ出力する。
【００９７】
次に、パルス幅可変回路４は、入力される位相判定結果信号Ｄ５の電圧レベルがハイである場合、調整済み基準クロック信号Ｄ２’を用いて前回出力された内部クロック信号Ｄ３よりもパルス幅を広げた内部クロック信号Ｄ３を生成し、その生成された内部クロック信号Ｄ３を出力する。また、パルス幅可変回路４は、入力される位相判定結果信号Ｄ５の電圧レベルがロウである場合、基準クロック信号Ｄ２’を用いて前回出力された内部クロック信号Ｄ３よりもパルス幅を狭くした内部クロック信号Ｄ３を生成し、その生成された内部クロック信号Ｄ３を第１位相判定回路１と第２の位相判定回路２とに出力する。
【００９８】
上記動作を反復することにより、本発明における遅延同期回路の第１の実施形態は、内部クロック信号Ｄ３を、その立ち上がりおよび立ち下がりのタイミングを外部クロック信号Ｄ１のそれらと一致させて出力することが可能となる。
【００９９】
よって、本発明における遅延同期回路の実施の形態は、１つの内部クロック信号Ｄ３の立ち上がりと立ち下がりのタイミングとを、外部クロック信号Ｄ１のそれらと高い精度で一致させることが可能になっている。
【０１００】
また、本発明における遅延同期回路の実施の形態では、内部クロック信号Ｄ３のパルス幅を外部クロック信号Ｄ１のパルス幅に合わせることが可能である。図８は、本発明における遅延同期回路に入力される外部クロック信号Ｄ１と、本発明における遅延同期回路から出力される内部クロック信号Ｄ３のタイムチャートを示す。ここで、この外部クロック信号Ｄ１のパルス幅は、この外部クロック信号Ｄ１の周期Ｔ１の１／２未満である。
【０１０１】
図８を参照すると、この内部クロック信号Ｄ３は、この外部クロック信号Ｄ１に同期している。また、図９は、本発明における遅延同期回路に入力される外部クロック信号Ｄ１と、本発明における遅延同期回路から出力される内部クロック信号Ｄ３のタイムチャートを示す。ここで、外部クロック信号Ｄ１のパルス幅は、外部クロック信号Ｄ１の周期Ｔ１の１／２以上である。
【０１０２】
図９を参照すると、この内部クロック信号Ｄ３もまた、外部クロック信号Ｄ１に同期している。これらは、本発明における遅延同期回路に含まれるパルス幅可変回路４によって、内部クロック信号Ｄ３のパルス幅が外部クロック信号Ｄ１のパルス幅に合わせられることによって実現されている。
【０１０３】
次に、本発明における遅延同期回路の実施の他の形態を以下に示す。図１０は、本発明による遅延同期回路の実施の他の形態の構成を示す。図１０を参照すると、本発明による遅延同期回路の実施の他の形態は、２つの第１位相判定回路１，２、任意位相発生回路３、パルス幅可変回路４とから構成されている。第１位相判定回路１の構成とその動作は、下記に示す点を除けば、遅延同期回路の実施の既述の形態の第１位相判定回路１の構成とその動作に同じである。まず、第１位相判定回路１は、パルス幅可変回路４に接続している。また、第１位相判定回路１には、外部から外部クロック信号Ｄ１が入力され、パルス幅可変回路４から後述する内部クロック信号Ｄ３とが入力される。
【０１０４】
第２位相判定回路２の構成とその動作は、下記に示す点を除けば、遅延同期回路の実施の先の形態の第２位相判定回路２の構成とその動作に同じである。まず、第２位相判定回路２は、任意位相発生回路３とパルス幅可変回路４とに直列に接続している。また、第２位相判定回路２には、外部から外部クロック信号Ｄ１とパルス幅可変回路４から後述される内部クロック信号Ｄ３とが入力される。ここで、この第２位相判定回路２では、位相判定結果信号Ｄ５の出力先は任意位相発生回路３である。
【０１０５】
任意位相発生回路３の構成とその動作は下記に示す点を除けば、遅延同期回路の実施の先の形態の任意位相発生回路３の構成とその動作に同じである。まず、任意位相発生回路３は、第２位相判定回路２とパルス幅可変回路４とに続している。また、任意位相発生回路３には、外部から基準クロック信号Ｄ２と第２位相判定回路２から位相判定結果信号Ｄ５が入力される。任意位相発生回路３は、第２位相判定回路２から入力される位相判定結果信号Ｄ５に基づいて、外部から入力される基準クロック信号Ｄ２の遅延量を調整し、その遅延量が調整された調整済み基準クロック信号Ｄ２をパルス幅可変回路４に出力する。
【０１０６】
パルス幅可変回路４の構成とその動作は下記に示す点を除けば、遅延同期回路の実施の先の形態のパルス幅可変回路４の構成とその動作に同じである。まず、パルス幅可変回路４は、第１位相判定回路１、第２位相判定回路２とに接続している。また、パルス幅可変回路４には、第１位相判定回路１から位相判定結果信号Ｄ４と任意位相発生回路３から調整済み基準クロック信号Ｄ２’とが入力される。また、パルス幅可変回路４は、第１位相判定回路１から入力される位相判定結果信号Ｄ４に基づいて、調整済み基準クロック信号Ｄ２’のパルス幅を調整して得られた内部クロック信号Ｄ３を、内部と、第１位相判定回路１、第２位相判定回路２に出力する。
【０１０７】
このような実施の形態は、先の実施の形態との比較で、立ち上がりと立ち下がりの点で相違しているが、動作は全く同じである。本発明による遅延同期回路の実施の後の形態もまた、先の形態と同様に、１つの内部クロック信号Ｄ３の立ち上がりと立ち下がりのタイミングを、外部クロック信号Ｄ１のそれらと高い精度で一致させることが可能となり、遅延同期回路の実施の形態でもまた、両実施の形態で同じであり、内部クロック信号Ｄ３のパルス幅を外部クロック信号Ｄ１のパルス幅に合わせることが可能である。このことは、本発明における遅延同期回路に含まれるパルス幅可変回路４によって、内部クロック信号Ｄ３のパルス幅が外部クロック信号Ｄ１のパルス幅に合わせられることによって実現されていることを示している。
【０１０８】
上記に示すように、本発明による遅延同期回路では、この遅延同期回路によって出力される１つの内部クロック信号Ｄ３を、外部から入力される外部クロック信号Ｄ１に高い精度で同期させることが可能である。本発明における遅延同期回路の第１の実施形態では、まず、内部クロック信号Ｄ３の立ち上がりのタイミングで、外部クロック信号Ｄ１の位相に内部クロック信号Ｄ３の位相を同期させるように制御している。また、内部クロック信号Ｄ３の立ち下がりのタイミングで、外部クロック信号Ｄ１のパルス幅と内部クロック信号Ｄ３のパルス幅とを一致させるように制御している。
【０１０９】
また、本発明における遅延同期回路の第２の実施形態では、まず、内部クロック信号Ｄ３の立ち下がりのタイミングで、外部クロック信号Ｄ１の位相に内部クロック信号Ｄ３の位相を同期させるように制御している。また、内部クロック信号Ｄ３の立ち上がりのタイミングで、外部クロック信号Ｄ１のパルス幅と内部クロック信号Ｄ３のパルス幅とを一致させるように制御している。
【０１１０】
【発明の効果】
本発明によるＤＬＬ回路、及び、ＤＬＬ制御方法は、任意位相発生回路が２つから１つに減少するので、本発明の課題が有効に解決される。
【図面の簡単な説明】
【図１】図１は、本発明によるＤＬＬ回路の実施の形態を示す回路ブロックである。
【図２】図２は、パルス幅可変回路を示す回路図である。
【図３】図３は、第１位相判定回路を示す回路図である。
【図４】図４は、第２位相判定回路を示す回路図である。
【図５】図５は、任意位相発生回路を示す回路ブロック図である。
【図６】図６は、８相のクロック信号を示すタイムチャート図である。
【図７】図７は、クロック信号合成の基準クロック信号発生を示す波形図である。
【図８】図８は、内部クロック信号Ｄ３の波形を示すタイムチャート図である。
【図９】図９は、内部クロック信号Ｄ３の他の波形を示すタイムチャート図である。
【図１０】図１０は、本発明によるＤＬＬ回路の実施の他の形態を示す回路ブロック図である。
【図１１】図１１は、公知のＤＬＬ回路を示す回路ブロック図である。
【図１２】図１２は、公知の内部クロック信号の波形を示すタイムチャート図である。
【図１３】図１３は、公知の他の内部クロック信号をを示すタイムチャート図である。
【符号の説明】
１…第１位相判定回路
２…第２位相判定回路
３…任意位相発生回路
４…パルス幅可変回路
１，３．４…第１遅延ループ
２，３，４…第２遅延ループ
Ｄ１…外部クロック
Ｄ２…基準クロック
Ｄ２’…調整済み基準クロック
Ｄ３…内部クロック
Ｄ４…第１位相判定信号
Ｄ５…第２位相判定信号
Claims (7)
- 外部クロックが入力する第１位相判定回路と、
前記外部クロックが入力する第２位相判定回路と、
基準クロックが入力する任意位相発生回路と、
パルス幅可変回路と、を含み、
前記パルス幅可変回路が出力する内部クロックは前記第１位相判定回路と前記第２位相判定回路に入力し、
前記第１位相判定回路は、前記外部クロックと前記内部クロックとの位相関係を判定して第１位相判定信号を出力し、
前記第２位相判定回路は、前記外部クロックと前記内部クロックとの位相関係を判定して第２位相判定信号を出力し、
前記任意位相発生回路は、前記第１位相判定信号に基づいて前記基準クロックの位相を調整することによって、立ち上がりと立ち下がりのいずれか一方が、前記外部クロックの立ち上がりと立ち下がりのいずれか一方にロックされた調整済み基準クロックを前記パルス幅可変回路に出力し、
前記パルス幅可変回路は前記第２位相判定信号に基づいて前記調整済み基準クロックのパルス幅を調整することによって、立ち上がりと立ち下がりのいずれか他方が、前記外部クロックの立ち上がりと立ち下がりのいずれか他方にロックした内部クロックを出力し、
よって、前記内部クロックの立ち上がりと立ち下がりは、それぞれ前記外部クロックの立ち上がりと立ち下がりにロックした信号である、
ＤＬＬ回路。 - 前記任意位相発生回路は、前記基準クロックの立ち上がりをロックし、前記パルス幅可変回路は前記基準クロックの立ち下がりをロックする、
請求項１のＤＬＬ回路。 - 前記任意位相発生回路は、前記基準クロックの立ち下がりをロックし、前記パルス幅可変回路は前記基準クロックの立ち上がりをロックする、
請求項１のＤＬＬ回路。 - 前記任意位相発生回路は単一であり、
前記内部クロックは一系統であり、前記内部クロックの１パルスの立ち上がりと立ち下がりがロックされている、
請求項１〜請求項３から選択される１請求項のＤＬＬ回路。 - 基準クロックの立ち上がりと立ち下がりのいずれか一方をロックする第１遅延ループと、
基準クロックの立ち下がりと立ち下がりのいずれか他方をロックする第２遅延ループと、を含み、
前記第１遅延ループは、順次に僅かずつに位相を遅延させることにより入力されるクロック信号の位相を遅延させて任意の位相の調整済みクロック信号を出力する任意位相発生回路を備え、
前記第２遅延ループは、前記任意位相発生回路を含まず、前記第１遅延ループにより立ち上がりと立ち下がりの前記いずれか一方がロックされた前記調整済みクロック信号のパルス幅を任意に調整して前記いずれか他方がロックされた内部クロックを出力する、
ＤＬＬ回路。 - 前記第１遅延ループは、前記内部クロックと外部クロックとが入力される第１位相判定回路を更に含み、
前記第１位相判定回路の出力が、前記任意の位相の調整済みクロック信号の前記いずれか一方をロックし、よって前記基準クロックの立ち上がりと立ち下がりのいずれか一方をロックし、
前記第２遅延ループは、前記内部クロックと外部クロックとが入力され第２位相判定回路を更に含み、
前記第２位相判定回路の出力が、前記パルス幅をロックし、よって前記基準クロックの立ち下がりと立ち下がりのいずれか他方をロックする、
請求項５のＤＬＬ回路。 - 外部クロックの立ち上がりと立ち下がりのいずれか一方に基づいてロック対象の基準クロックの立ち上がりと立ち下がりのいずれか一方をロックして調整ずみクロックを出力すること、
外部クロックの立ち上がりと立ち下がりのいずれか他方に基づいて前記調整済みクロックのパルス幅を調整することによって前記基準クロックの立ち上がりと立ち下がりのいずれか他方をロックすること、
とを含むＤＬＬ制御方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000212751A JP4573007B2 (ja) | 2000-07-13 | 2000-07-13 | Ｄｌｌ回路、及び、ｄｌｌ制御方法 |
| US09/904,035 US6690214B2 (en) | 2000-07-13 | 2001-07-12 | DLL circuit and DLL control method |
| KR10-2001-0042341A KR100408101B1 (ko) | 2000-07-13 | 2001-07-13 | Ｄｌｌ 회로 및 ｄｌｌ 제어방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000212751A JP4573007B2 (ja) | 2000-07-13 | 2000-07-13 | Ｄｌｌ回路、及び、ｄｌｌ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026699A JP2002026699A (ja) | 2002-01-25 |
| JP4573007B2 true JP4573007B2 (ja) | 2010-11-04 |
Family
ID=18708623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000212751A Expired - Fee Related JP4573007B2 (ja) | 2000-07-13 | 2000-07-13 | Ｄｌｌ回路、及び、ｄｌｌ制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6690214B2 (ja) |
| JP (1) | JP4573007B2 (ja) |
| KR (1) | KR100408101B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006065922A (ja) * | 2004-08-25 | 2006-03-09 | Toshiba Corp | 半導体記憶装置 |
| US7285996B2 (en) * | 2005-09-30 | 2007-10-23 | Slt Logic, Llc | Delay-locked loop |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20020007208A (ko) | 2002-01-26 |
| KR100408101B1 (ko) | 2003-12-03 |
| US6690214B2 (en) | 2004-02-10 |
| US20020014901A1 (en) | 2002-02-07 |
| JP2002026699A (ja) | 2002-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040520 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070613 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090917 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091028 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100803 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130827 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |