JPH11112334A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH11112334A JPH11112334A JP9264469A JP26446997A JPH11112334A JP H11112334 A JPH11112334 A JP H11112334A JP 9264469 A JP9264469 A JP 9264469A JP 26446997 A JP26446997 A JP 26446997A JP H11112334 A JPH11112334 A JP H11112334A
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- signal
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Abstract
(57)【要約】
【課題】 ＰＬＬ回路の出力周波数を目標周波数に急速
に移行できるＰＬＬ回路を提供する。 【解決手段】 基準信号とＰＬＬ回路における帰還信号
との位相比較を行う位相比較回路５と、前記ＰＬＬ回路
の出力信号を所定分周比に分周する分周器４と、該分周
器４の分周比が所定分周比に達したことを検出する検出
回路１４と、該検出回路１４の出力により、前記分周比
が前記所定分周比に達していない場合は、少なくとも固
定のポンプアップ信号又はポンプダウン信号を出力させ
る制御回路６を設ける。
に移行できるＰＬＬ回路を提供する。 【解決手段】 基準信号とＰＬＬ回路における帰還信号
との位相比較を行う位相比較回路５と、前記ＰＬＬ回路
の出力信号を所定分周比に分周する分周器４と、該分周
器４の分周比が所定分周比に達したことを検出する検出
回路１４と、該検出回路１４の出力により、前記分周比
が前記所定分周比に達していない場合は、少なくとも固
定のポンプアップ信号又はポンプダウン信号を出力させ
る制御回路６を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路（フェ
ーズ・ロックド・ループ回路）に関し、特にデータ通信
に好適なＰＬＬ回路に関する。
ーズ・ロックド・ループ回路）に関し、特にデータ通信
に好適なＰＬＬ回路に関する。
【０００２】
【従来の技術】現在、普及しつつある携帯電話機におい
ては、ＰＬＬ回路の出力周波数により送信チャンネルや
受信チャンネルが決まるので、ＰＬＬ回路の精度が送受
信の精度に影響する。ところで、ＴＤＭＡ／ＴＤＤ方式
（時分割多元接続／多分割二重方式）で送受信を行う場
合には、時分割で、通話チャンネルでのデータの送受信
と制御チャンネルで基地局側から伝送される制御データ
の受信を行う必要があり比較的短い周期でＰＬＬ回路の
出力周波数を変化させる必要がある。ところが、ＰＬＬ
回路は出力周波数を切換えた場合に、出力周波数が安定
するまでに時間がかかって、周波数の切換えに時間がか
かるという不都合があり、ＴＤＭＡ／ＴＤＤ方式で規定
された時間内にチャンネル切換えができなくなることと
なった。
ては、ＰＬＬ回路の出力周波数により送信チャンネルや
受信チャンネルが決まるので、ＰＬＬ回路の精度が送受
信の精度に影響する。ところで、ＴＤＭＡ／ＴＤＤ方式
（時分割多元接続／多分割二重方式）で送受信を行う場
合には、時分割で、通話チャンネルでのデータの送受信
と制御チャンネルで基地局側から伝送される制御データ
の受信を行う必要があり比較的短い周期でＰＬＬ回路の
出力周波数を変化させる必要がある。ところが、ＰＬＬ
回路は出力周波数を切換えた場合に、出力周波数が安定
するまでに時間がかかって、周波数の切換えに時間がか
かるという不都合があり、ＴＤＭＡ／ＴＤＤ方式で規定
された時間内にチャンネル切換えができなくなることと
なった。
【０００３】このような背景のもと、例えば特開平６−
６９７９４号公報には、基準発振器の出力をクロックと
した周波数比較器を設け、この周波数比較器で、基準信
号を分周する分周器の分周出力（基準信号）と、電圧制
御発振回路の出力信号を分周するプログラマブル分周器
の分周出力（帰還信号）とを周波数比較し、周波数の一
致を検出したとき、各々の分周器をリセットするように
したＰＬＬ回路が発明されている。この構成において
は、電圧制御発振器の出力周波数が規定の周波数になっ
たとき両分周器が同じタイミングでリセットされて位相
も一致するようになり、規定の周波数の出力が迅速に安
定するようになる。
６９７９４号公報には、基準発振器の出力をクロックと
した周波数比較器を設け、この周波数比較器で、基準信
号を分周する分周器の分周出力（基準信号）と、電圧制
御発振回路の出力信号を分周するプログラマブル分周器
の分周出力（帰還信号）とを周波数比較し、周波数の一
致を検出したとき、各々の分周器をリセットするように
したＰＬＬ回路が発明されている。この構成において
は、電圧制御発振器の出力周波数が規定の周波数になっ
たとき両分周器が同じタイミングでリセットされて位相
も一致するようになり、規定の周波数の出力が迅速に安
定するようになる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ように構成した場合、電圧制御発振回路の出力周波数が
目標周波数に達した後、安定状態になるまでの時間を短
縮することができるが、基準周波数と帰還周波数の位相
比較を行いポンプアップまたはポンプダウン信号を出力
する位相比較器は、ＰＬＬ回路の出力周波数が目標周波
数に達していない場合でも、帰還周波数と基準周波数と
の位相が相違する期間のみポンプアップまたはポンプダ
ウン信号を出力するので（小沢利行「ＰＬＬ周波数シン
セサイザ・回路設計法」総合電子出版社 第１２６頁〜
１２８頁）、依然として電圧制御発振器の出力周波数が
目標周波数に達するまでに時間がかかった。
ように構成した場合、電圧制御発振回路の出力周波数が
目標周波数に達した後、安定状態になるまでの時間を短
縮することができるが、基準周波数と帰還周波数の位相
比較を行いポンプアップまたはポンプダウン信号を出力
する位相比較器は、ＰＬＬ回路の出力周波数が目標周波
数に達していない場合でも、帰還周波数と基準周波数と
の位相が相違する期間のみポンプアップまたはポンプダ
ウン信号を出力するので（小沢利行「ＰＬＬ周波数シン
セサイザ・回路設計法」総合電子出版社 第１２６頁〜
１２８頁）、依然として電圧制御発振器の出力周波数が
目標周波数に達するまでに時間がかかった。
【０００５】故に本発明はこの様な従来の欠点を考慮し
て、ＰＬＬ回路の出力周波数を目標周波数に急速に移行
できるＰＬＬ回路を提供するものである。
て、ＰＬＬ回路の出力周波数を目標周波数に急速に移行
できるＰＬＬ回路を提供するものである。
【０００６】
【課題を解決するための手段】本発明は上述の課題を解
決するために、基準信号とＰＬＬ回路における帰還信号
との位相比較を行う位相比較回路と、ＰＬＬ回路の出力
信号を所定分周比に分周する分周器と、分周器の分周比
が所定分周比に達したことを検出する検出回路と、検出
回路の出力により、分周比が所定分周比に達していない
場合は、少なくとも固定のポンプアップ信号又はポンプ
ダウン信号を出力させる制御回路を設けるものである。
決するために、基準信号とＰＬＬ回路における帰還信号
との位相比較を行う位相比較回路と、ＰＬＬ回路の出力
信号を所定分周比に分周する分周器と、分周器の分周比
が所定分周比に達したことを検出する検出回路と、検出
回路の出力により、分周比が所定分周比に達していない
場合は、少なくとも固定のポンプアップ信号又はポンプ
ダウン信号を出力させる制御回路を設けるものである。
【０００７】本発明は望しくは、分周比が所定分周比に
達した場合は、制御部は、位相比較回路からのポンプア
ップ信号またはポンプダウン信号を出力させるものであ
る。
達した場合は、制御部は、位相比較回路からのポンプア
ップ信号またはポンプダウン信号を出力させるものであ
る。
【０００８】
【発明の実施の形態】本発明の実施の形態に係るＰＬＬ
回路を図１のブロック図に従い説明する。図１に於て、
基準分周回路１は基準発振回路２が出力する一定の周波
数の信号を分周し、例えば１０ＫＨZの基準信号ｆｒを
出力する。
回路を図１のブロック図に従い説明する。図１に於て、
基準分周回路１は基準発振回路２が出力する一定の周波
数の信号を分周し、例えば１０ＫＨZの基準信号ｆｒを
出力する。
【０００９】電圧制御発振回路３は、入力された制御電
圧に応じて発振周波数を変化させた出力信号ｆ0を出力
させるものである。分周器（プログラマブル分周器）４
は、入力された分周データＮに応じて、ＰＬＬ回路の出
力信号ｆ0を所定分周比Ｎ（例えば２００）に分周する
ものである。分周器４は位相比較回路５に対し、帰還信
号ｆｖ（ｆ0／Ｎの周波数を持つ）を出力する。
圧に応じて発振周波数を変化させた出力信号ｆ0を出力
させるものである。分周器（プログラマブル分周器）４
は、入力された分周データＮに応じて、ＰＬＬ回路の出
力信号ｆ0を所定分周比Ｎ（例えば２００）に分周する
ものである。分周器４は位相比較回路５に対し、帰還信
号ｆｖ（ｆ0／Ｎの周波数を持つ）を出力する。
【００１０】位相比較回路５は、基準分周回路１が出力
する基準信号ｆｒを端子ａで入力し分周器４が出力する
帰還信号ｆｖを端子ｂで入力し、これらの信号ｆｒとｆ
ｖの位相を比較するものである。位相比較回路５は、基
準信号ｆｒに対して帰還信号ｆｖの位相が遅れている時
は、Ｈｉレベルのポンプアップ信号を端子ｃから出力
し、帰還信号ｆｖの位相が進んでいる時は、Ｈｉレベル
のポンプダウン信号を端子ｄから出力する。但し、この
位相比較回路５は基準信号ｆｒと帰還信号ｆｖの各位相
が相違している期間のみ、ポンプアップ信号又はポンプ
ダウン信号を出力する。
する基準信号ｆｒを端子ａで入力し分周器４が出力する
帰還信号ｆｖを端子ｂで入力し、これらの信号ｆｒとｆ
ｖの位相を比較するものである。位相比較回路５は、基
準信号ｆｒに対して帰還信号ｆｖの位相が遅れている時
は、Ｈｉレベルのポンプアップ信号を端子ｃから出力
し、帰還信号ｆｖの位相が進んでいる時は、Ｈｉレベル
のポンプダウン信号を端子ｄから出力する。但し、この
位相比較回路５は基準信号ｆｒと帰還信号ｆｖの各位相
が相違している期間のみ、ポンプアップ信号又はポンプ
ダウン信号を出力する。
【００１１】制御回路６は例えばマイクロコンピュータ
等からなり、後述の検出回路の出力又は位相比較回路５
の出力のいずれかを選択的に出力する様に設けられてい
る。
等からなり、後述の検出回路の出力又は位相比較回路５
の出力のいずれかを選択的に出力する様に設けられてい
る。
【００１２】チャージポンプ７は制御回路６の端子ｅか
らのＨｉレベル信号に基づいて、ローパスフィルタ８に
電荷を供給し、端子ｆからのＨｉレベル信号に基づい
て、ローパスフィルタ８の電荷を流出させるものであ
る。周波数変更キー９は使用者が所望のキー操作する事
により、分周器４に所定分周比Ｎを入力するものであ
る。
らのＨｉレベル信号に基づいて、ローパスフィルタ８に
電荷を供給し、端子ｆからのＨｉレベル信号に基づい
て、ローパスフィルタ８の電荷を流出させるものであ
る。周波数変更キー９は使用者が所望のキー操作する事
により、分周器４に所定分周比Ｎを入力するものであ
る。
【００１３】分周器４は出力信号ｆ0を所定分周比Ｎで
分周すると共に、カウンタの機能も備えており、ある時
刻に於ける分周比（カウンタ値）を第１ラッチ回路１０
に出力する。また分周器４と基準分周回路１間には１／
２分周器（図示せず）が設けられ、基準信号ｆｒは分周
器４のリセット端子に入力する。その結果、分周器４の
分周比（カウンタ値）は、基準信号ｆｒの立ち上がり毎
にリセットされる。
分周すると共に、カウンタの機能も備えており、ある時
刻に於ける分周比（カウンタ値）を第１ラッチ回路１０
に出力する。また分周器４と基準分周回路１間には１／
２分周器（図示せず）が設けられ、基準信号ｆｒは分周
器４のリセット端子に入力する。その結果、分周器４の
分周比（カウンタ値）は、基準信号ｆｒの立ち上がり毎
にリセットされる。
【００１４】この様にして、第１ラッチ回路１０は現在
の分周比ｎ２を記憶し、第２ラッチ回路１１は基準信号
ｆｒの１クロック前の分周比ｎ１を記憶している。この
様にして、時間経過して、分周器４の分周比が変化する
時、第１ラッチ回路１０と第２ラッチ回路１１はリセッ
トされ更新された分周比ｎ１、ｎ２を記憶する。
の分周比ｎ２を記憶し、第２ラッチ回路１１は基準信号
ｆｒの１クロック前の分周比ｎ１を記憶している。この
様にして、時間経過して、分周器４の分周比が変化する
時、第１ラッチ回路１０と第２ラッチ回路１１はリセッ
トされ更新された分周比ｎ１、ｎ２を記憶する。
【００１５】判定回路１２は第１ラッチ回路１０の分周
比ｎ２と第２ラッチ回路１１の分周比ｎ１のどちらのデ
ータが最新のものかを判定し選択する。比較回路１３は
判定回路１２で判定された分周比ｎが所定分周比Ｎと同
一か否かを比較する。
比ｎ２と第２ラッチ回路１１の分周比ｎ１のどちらのデ
ータが最新のものかを判定し選択する。比較回路１３は
判定回路１２で判定された分周比ｎが所定分周比Ｎと同
一か否かを比較する。
【００１６】所定分周比Ｎを初期値より大きくしようと
する場合、判定回路１２の分周比ｎが所定分周比Ｎより
小さい時は、比較回路１３は制御回路６の端子ｇにＨｉ
レベル信号を出力する。その結果、制御回路６は端子ｅ
からＨｉレベル信号（ポンプアップ信号）を出力する。
これらの第１ラッチ回路１０と第２ラッチ回路１１と判
定回路１２と比較回路１３等から検出回路（分周数差検
出回路）１４が構成されている。
する場合、判定回路１２の分周比ｎが所定分周比Ｎより
小さい時は、比較回路１３は制御回路６の端子ｇにＨｉ
レベル信号を出力する。その結果、制御回路６は端子ｅ
からＨｉレベル信号（ポンプアップ信号）を出力する。
これらの第１ラッチ回路１０と第２ラッチ回路１１と判
定回路１２と比較回路１３等から検出回路（分周数差検
出回路）１４が構成されている。
【００１７】次に本ＰＬＬ回路１５の動作を再び図１に
従い行なう。まず、ＰＬＬ回路１５が所定の周波数（例
えば１０００ＫＨZ）の出力信号ｆ0を出力している状態
（このとき基準信号ｆｒの周波数は１０ＫＨZ、分周器
４の所定分周比Ｎは１００とする）で、例えば使用者が
周波数変更キー９を操作して、現状（Ｎ＝１００）より
高い所定分周比Ｎ＝２００に設定する。
従い行なう。まず、ＰＬＬ回路１５が所定の周波数（例
えば１０００ＫＨZ）の出力信号ｆ0を出力している状態
（このとき基準信号ｆｒの周波数は１０ＫＨZ、分周器
４の所定分周比Ｎは１００とする）で、例えば使用者が
周波数変更キー９を操作して、現状（Ｎ＝１００）より
高い所定分周比Ｎ＝２００に設定する。
【００１８】この時、制御回路６は内蔵するプログラム
に於て、「変更キーアップか」をＹＥＳと判定し、位相
比較回路５の出力とは無関係に、制御回路６に内蔵する
又は外付けの信号源から端子ｅを介し固定のポンプアッ
プ信号を出力する。その結果チャージポンプ７は、ロー
パスフィルタ８に電荷を供給し、電圧制御発振回路３の
制御電圧は高くなり、電圧制御発振回路３からの出力信
号ｆ0の周波数は徐々に増加する。
に於て、「変更キーアップか」をＹＥＳと判定し、位相
比較回路５の出力とは無関係に、制御回路６に内蔵する
又は外付けの信号源から端子ｅを介し固定のポンプアッ
プ信号を出力する。その結果チャージポンプ７は、ロー
パスフィルタ８に電荷を供給し、電圧制御発振回路３の
制御電圧は高くなり、電圧制御発振回路３からの出力信
号ｆ0の周波数は徐々に増加する。
【００１９】分周器４は自から発生する分周比をカウン
トし、その分周比を第１ラッチ回路１０へ出力する。そ
してこの分周比は基準信号ｆｒの立ち上がり毎にラッチ
される。従って、周波数変更キーをＮ＝２００に変更
し、その時に基準信号ｆｒが第１回の立上りを行なう
と、第１ラッチ回路１０には分周比ｎ２＝１００が記憶
される。
トし、その分周比を第１ラッチ回路１０へ出力する。そ
してこの分周比は基準信号ｆｒの立ち上がり毎にラッチ
される。従って、周波数変更キーをＮ＝２００に変更
し、その時に基準信号ｆｒが第１回の立上りを行なう
と、第１ラッチ回路１０には分周比ｎ２＝１００が記憶
される。
【００２０】更に時間経過し、基準信号ｆｒが第２回の
立上りを行なうと、第１ラッチ回路１０は現在の分周比
ｎ２＝１５０を記憶し、第２ラッチ回路１１は基準信号
ｆｒの１クロック前の分周比（即ち第１回の立上り）ｎ
１＝１００を記憶する。判定回路１２には分周比ｎ１と
ｎ２が入力するが、分周器４からの分周比ｎ＝ｎ２＝１
５０と判定し、分周比ｎを比較回路１３へ出力する。
立上りを行なうと、第１ラッチ回路１０は現在の分周比
ｎ２＝１５０を記憶し、第２ラッチ回路１１は基準信号
ｆｒの１クロック前の分周比（即ち第１回の立上り）ｎ
１＝１００を記憶する。判定回路１２には分周比ｎ１と
ｎ２が入力するが、分周器４からの分周比ｎ＝ｎ２＝１
５０と判定し、分周比ｎを比較回路１３へ出力する。
【００２１】比較回路１３は分周器４がカウントする分
周比ｎと所定分周比Ｎ（＝２００）を比較し、分周比ｎ
が所定分周比Ｎに達していない場合は、比較回路１３は
制御回路６の端子ｇにＨｉレベル信号を出力し続ける。
その結果、位相比較回路５の出力と無関係に、制御回路
６の端子ｅから固定のポンプアップ信号が出力し続け電
圧制御発振回路３の制御電圧を更に上昇させる。
周比ｎと所定分周比Ｎ（＝２００）を比較し、分周比ｎ
が所定分周比Ｎに達していない場合は、比較回路１３は
制御回路６の端子ｇにＨｉレベル信号を出力し続ける。
その結果、位相比較回路５の出力と無関係に、制御回路
６の端子ｅから固定のポンプアップ信号が出力し続け電
圧制御発振回路３の制御電圧を更に上昇させる。
【００２２】更に時間経過し、基準信号ｆｒが第３回の
立上りを行なうと、第１ラッチ回路１０は現在の分周比
ｎ２＝２００を記憶し、第２ラッチ回路１１は分周比ｎ
１＝１５０を記憶する。判定回路１２に分周数ｎ１とｎ
２が入力すると、分周器４からの分周比ｎ＝ｎ２＝２０
０と判定し、分周比ｎを比較回路１３へ出力する。
立上りを行なうと、第１ラッチ回路１０は現在の分周比
ｎ２＝２００を記憶し、第２ラッチ回路１１は分周比ｎ
１＝１５０を記憶する。判定回路１２に分周数ｎ１とｎ
２が入力すると、分周器４からの分周比ｎ＝ｎ２＝２０
０と判定し、分周比ｎを比較回路１３へ出力する。
【００２３】比較回路１３内で、分周比ｎが所定分周比
Ｎに達した場合は、出力信号ｆ0が目標周波数（１０Ｋ
ＨZ×２００）＝２０００ＫＨZに到達した事が確認され
る。この様に、目標周波数が得られた後に、リード線１
６を介して、分周器４と基準分周回路１を共にリセット
し、ＰＬＬ回路１５の位相を同期させる。
Ｎに達した場合は、出力信号ｆ0が目標周波数（１０Ｋ
ＨZ×２００）＝２０００ＫＨZに到達した事が確認され
る。この様に、目標周波数が得られた後に、リード線１
６を介して、分周器４と基準分周回路１を共にリセット
し、ＰＬＬ回路１５の位相を同期させる。
【００２４】上記位相が同期すると、制御回路６の端子
ｇをリセットし、検出回路１４の出力に無関係に、位相
比較回路５の比較結果に基づく信号が制御回路６へ出力
される事になり、ＰＬＬループが閉じた制御となる。
ｇをリセットし、検出回路１４の出力に無関係に、位相
比較回路５の比較結果に基づく信号が制御回路６へ出力
される事になり、ＰＬＬループが閉じた制御となる。
【００２５】この様に、分周器４の分周比ｎが所定分周
比Ｎに達した時は、（即ち出力周波数が目標周波数に達
した後は）位相比較回路５からポンプアップ信号又はポ
ンプダウン信号を出力させ、ＰＬＬループを閉じた制御
が出来るので、ＰＬＬ回路を高速にロックさせる事が出
来る。
比Ｎに達した時は、（即ち出力周波数が目標周波数に達
した後は）位相比較回路５からポンプアップ信号又はポ
ンプダウン信号を出力させ、ＰＬＬループを閉じた制御
が出来るので、ＰＬＬ回路を高速にロックさせる事が出
来る。
【００２６】次に使用者が周波数変更キー９を操作し
て、現状（Ｎ＝４００）より低い所定分周比（Ｎ＝３０
０）に設定する。制御回路６は内蔵するプログラムに於
て「変更キーアップか」がＮＯと判定し、端子ｆを介
し、位相比較回路５の出力と無関係に、固定のポンプダ
ウン信号を出力する。その結果、チャージポンプ７はロ
ーパスフィルタ８から電荷を流出させ、電荷制御発振回
路３の制御電圧は低くなり出力信号ｆ0の周波数は減少
する。
て、現状（Ｎ＝４００）より低い所定分周比（Ｎ＝３０
０）に設定する。制御回路６は内蔵するプログラムに於
て「変更キーアップか」がＮＯと判定し、端子ｆを介
し、位相比較回路５の出力と無関係に、固定のポンプダ
ウン信号を出力する。その結果、チャージポンプ７はロ
ーパスフィルタ８から電荷を流出させ、電荷制御発振回
路３の制御電圧は低くなり出力信号ｆ0の周波数は減少
する。
【００２７】分周器４がカウントする分周比は第１ラッ
チ回路１０へ出力し、基準信号ｆｒの立上がり毎に分周
比ｎ２としてラッチされる。第２ラッチ回路１０は基準
信号ｆｒの１クロック前の分周比ｎ１が記憶される。判
定回路１２が分周比ｎ１又はｎ２を判定し、その出力ｎ
を比較回路１３に出力し、その出力（分周比）ｎが所定
分周比Ｎ（＝３００）より大きい場合は、比較回路１３
は制御回路６の端子ｇにＨｉレベル信号を出力し続け
る。
チ回路１０へ出力し、基準信号ｆｒの立上がり毎に分周
比ｎ２としてラッチされる。第２ラッチ回路１０は基準
信号ｆｒの１クロック前の分周比ｎ１が記憶される。判
定回路１２が分周比ｎ１又はｎ２を判定し、その出力ｎ
を比較回路１３に出力し、その出力（分周比）ｎが所定
分周比Ｎ（＝３００）より大きい場合は、比較回路１３
は制御回路６の端子ｇにＨｉレベル信号を出力し続け
る。
【００２８】制御回路６は、位相比較回路５の出力とは
無関係に、制御回路６に内蔵する又は外付の信号源から
端子ｅを介し、固定のボンプダウン信号を出力する。そ
の結果、チャージポンプ７はローパスフィルタ８を介し
て、電圧制御発振回路３の出力信号ｆ0の周波数を減少
させる。
無関係に、制御回路６に内蔵する又は外付の信号源から
端子ｅを介し、固定のボンプダウン信号を出力する。そ
の結果、チャージポンプ７はローパスフィルタ８を介し
て、電圧制御発振回路３の出力信号ｆ0の周波数を減少
させる。
【００２９】更に時間経過し、判定回路１２の出力（分
周比）ｎが３００になると、比較回路１３でＮ＝ｎ＝３
００と判定され、分周器４と基準分周回路１を共にリセ
ットし、ＰＬＬ回路１５の位相を同期させる。
周比）ｎが３００になると、比較回路１３でＮ＝ｎ＝３
００と判定され、分周器４と基準分周回路１を共にリセ
ットし、ＰＬＬ回路１５の位相を同期させる。
【００３０】そして、制御回路６の端子ｇをリセット
し、検出回路１４の出力に無関係に、位相比較回路５の
比較結果に基づく信号が制御回路６へ出力される事にな
り、ＰＬＬループが閉じた制御となる。
し、検出回路１４の出力に無関係に、位相比較回路５の
比較結果に基づく信号が制御回路６へ出力される事にな
り、ＰＬＬループが閉じた制御となる。
【００３１】
【発明の効果】本発明は上述の様に、分周器の分周比が
所定分周比に達していない場合は（即ち出力周波数が目
標周波数に達するまでは）、ＰＬＬループを開き、少な
くとも固定のポンプアップ信号又はポンプダウン信号を
出力させる事により、出力周波数を目標周波数に急速に
移行する事が出来る。
所定分周比に達していない場合は（即ち出力周波数が目
標周波数に達するまでは）、ＰＬＬループを開き、少な
くとも固定のポンプアップ信号又はポンプダウン信号を
出力させる事により、出力周波数を目標周波数に急速に
移行する事が出来る。
【００３２】本発明は望しくは、分周器の分周比が所定
分周比に達した場合は、位相比較回路からのポンプアッ
プ信号又はポンプダウン信号を出力させ、ＰＬＬループ
を閉じた制御とする事が出来るので、ＰＬＬ回路を高速
にロックさせる事が出来る。
分周比に達した場合は、位相比較回路からのポンプアッ
プ信号又はポンプダウン信号を出力させ、ＰＬＬループ
を閉じた制御とする事が出来るので、ＰＬＬ回路を高速
にロックさせる事が出来る。
【図１】本発明の実施の形態に係るＰＬＬ回路のブロッ
ク図である。
ク図である。
４ 分周器 ５ 位相比較回路 ６ 制御回路 １４ 検出回路
Claims (2)
- 【請求項１】 基準信号とＰＬＬ回路における帰還信号
との位相比較を行う位相比較回路と、前記ＰＬＬ回路の
出力信号を所定分周比に分周する分周器と、該分周器の
分周比が所定分周比に達したことを検出する検出回路
と、該検出回路の出力により、前記分周比が前記所定分
周比に達していない場合は、少なくとも固定のポンプア
ップ信号又はポンプダウン信号を出力させる制御回路を
設けた事を特徴とするＰＬＬ回路。 - 【請求項２】 前記分周比が前記所定分周比に達した場
合は、前記制御部は前記位相比較回路からのポンプアッ
プ信号またはポンプダウン信号を出力させる事を特徴と
する請求項１のＰＬＬ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264469A JPH11112334A (ja) | 1997-09-29 | 1997-09-29 | Ｐｌｌ回路 |
| US09/162,094 US6100767A (en) | 1997-09-29 | 1998-09-28 | Phase-locked loop with improved trade-off between lock-up time and power dissipation |
| EP01122122A EP1160984B1 (en) | 1997-09-29 | 1998-09-29 | Phase-locked loop with improved trade-off between lock-up time and power dissipation |
| DE69820000T DE69820000T2 (de) | 1997-09-29 | 1998-09-29 | PLL mit verbessertem Verhältnis zwischen Einrastzeit und Stromverbrauch |
| EP98118420A EP0907252B1 (en) | 1997-09-29 | 1998-09-29 | Phase-locked loop with improved trade-off between lock-up time and power dissipation |
| DE69827855T DE69827855T2 (de) | 1997-09-29 | 1998-09-29 | PLL mit verbessertem Verhältnis zwischen Einrastzeit und Stromverbrauch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264469A JPH11112334A (ja) | 1997-09-29 | 1997-09-29 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11112334A true JPH11112334A (ja) | 1999-04-23 |
Family
ID=17403663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9264469A Pending JPH11112334A (ja) | 1997-09-29 | 1997-09-29 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11112334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408101B1 (ko) * | 2000-07-13 | 2003-12-03 | 닛뽕덴끼 가부시끼가이샤 | Ｄｌｌ 회로 및 ｄｌｌ 제어방법 |
-
1997
- 1997-09-29 JP JP9264469A patent/JPH11112334A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408101B1 (ko) * | 2000-07-13 | 2003-12-03 | 닛뽕덴끼 가부시끼가이샤 | Ｄｌｌ 회로 및 ｄｌｌ 제어방법 |
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