JPH1174788A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH1174788A JPH1174788A JP9232387A JP23238797A JPH1174788A JP H1174788 A JPH1174788 A JP H1174788A JP 9232387 A JP9232387 A JP 9232387A JP 23238797 A JP23238797 A JP 23238797A JP H1174788 A JPH1174788 A JP H1174788A
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- circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 本発明は、ＰＬＬ回路の出力周波数を目標周
波数に早く移行させ、ロック時間を短縮することを目的
とする。 【解決手段】 基準信号とＰＬＬ回路における帰還信号
との位相比較を行う位相比較回路（５）と、ＰＬＬ回路
の出力周波数が目標周波数に達したことを検出する検出
回路（６〜８）と、検出回路（６〜８）の出力を入力
し、出力周波数が目標周波数に達していない場合は、少
なくとも固定のポンプアップまたはポンプダウン信号を
出力させる制御手段（９〜１７，２１）とを設ける。
波数に早く移行させ、ロック時間を短縮することを目的
とする。 【解決手段】 基準信号とＰＬＬ回路における帰還信号
との位相比較を行う位相比較回路（５）と、ＰＬＬ回路
の出力周波数が目標周波数に達したことを検出する検出
回路（６〜８）と、検出回路（６〜８）の出力を入力
し、出力周波数が目標周波数に達していない場合は、少
なくとも固定のポンプアップまたはポンプダウン信号を
出力させる制御手段（９〜１７，２１）とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路（フェ
ーズ・ロックド・ループ回路）に関し、特にデータ通信
装置に適用して好適なＰＬＬ回路に関する。
ーズ・ロックド・ループ回路）に関し、特にデータ通信
装置に適用して好適なＰＬＬ回路に関する。
【０００２】
【従来の技術】現在、普及しつつある携帯電話機におい
ては、ＰＬＬ回路の出力周波数により送信チャンネルや
受信チャンネルが決まるので、ＰＬＬ回路の精度が送受
信の精度に影響する。ところで、ＴＤＭＡ／ＴＤＤ方式
（時分割多元接続／多分割二重方式）で送受信を行う場
合には、時分割で、通話チャンネルでのデータの送受信
と制御チャンネルで基地局側から伝送される制御データ
の受信を行う必要があり比較的短い周期でＰＬＬ回路の
出力周波数を変化させる必要がある。ところが、ＰＬＬ
回路は出力周波数を切換えた場合に、出力周波数が安定
するまでに時間がかかって、周波数の切換えに時間がか
かるという不都合があり、ＴＤＭＡ／ＴＤＤ方式で規定
された時間内にチャンネル切換えができなくなることと
なった。
ては、ＰＬＬ回路の出力周波数により送信チャンネルや
受信チャンネルが決まるので、ＰＬＬ回路の精度が送受
信の精度に影響する。ところで、ＴＤＭＡ／ＴＤＤ方式
（時分割多元接続／多分割二重方式）で送受信を行う場
合には、時分割で、通話チャンネルでのデータの送受信
と制御チャンネルで基地局側から伝送される制御データ
の受信を行う必要があり比較的短い周期でＰＬＬ回路の
出力周波数を変化させる必要がある。ところが、ＰＬＬ
回路は出力周波数を切換えた場合に、出力周波数が安定
するまでに時間がかかって、周波数の切換えに時間がか
かるという不都合があり、ＴＤＭＡ／ＴＤＤ方式で規定
された時間内にチャンネル切換えができなくなることと
なった。
【０００３】このような背景のもと、例えば特開平６−
６９７９４号公報には、基準発振器の出力をクロックと
した周波数比較器を設け、この周波数比較器で、基準信
号を分周する分周器の分周出力（基準信号）と、電圧制
御発振回路の出力信号を分周するプログラマブル分周器
の分周出力（帰還信号）とを周波数比較し、周波数の一
致を検出したとき、各々の分周器をリセットするように
したＰＬＬ回路が発明されている。この構成において
は、電圧制御発振器の出力周波数が規定の周波数になっ
たとき両分周器が同じタイミングでリセットされて位相
も一致するようになり、規定の周波数の出力が迅速に安
定するようになる。
６９７９４号公報には、基準発振器の出力をクロックと
した周波数比較器を設け、この周波数比較器で、基準信
号を分周する分周器の分周出力（基準信号）と、電圧制
御発振回路の出力信号を分周するプログラマブル分周器
の分周出力（帰還信号）とを周波数比較し、周波数の一
致を検出したとき、各々の分周器をリセットするように
したＰＬＬ回路が発明されている。この構成において
は、電圧制御発振器の出力周波数が規定の周波数になっ
たとき両分周器が同じタイミングでリセットされて位相
も一致するようになり、規定の周波数の出力が迅速に安
定するようになる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ように構成した場合、電圧制御発振回路の出力周波数が
目標周波数に達した後、安定状態になるまでの時間を短
縮することができるが、基準周波数と帰還周波数の位相
比較を行いポンプアップまたはポンプダウン信号を出力
する位相比較器は、ＰＬＬ回路の出力周波数が目標周波
数に達していない場合でも、帰還周波数と基準周波数と
の位相が相違する期間のみポンプアップまたはポンプダ
ウン信号を出力するので（小沢利行「ＰＬＬ周波数シン
セサイザ・回路設計法」総合電子出版社 第１２６頁〜
１２８頁）、依然として電圧制御発振器の出力周波数が
目標周波数に達するまでに時間がかかった。
ように構成した場合、電圧制御発振回路の出力周波数が
目標周波数に達した後、安定状態になるまでの時間を短
縮することができるが、基準周波数と帰還周波数の位相
比較を行いポンプアップまたはポンプダウン信号を出力
する位相比較器は、ＰＬＬ回路の出力周波数が目標周波
数に達していない場合でも、帰還周波数と基準周波数と
の位相が相違する期間のみポンプアップまたはポンプダ
ウン信号を出力するので（小沢利行「ＰＬＬ周波数シン
セサイザ・回路設計法」総合電子出版社 第１２６頁〜
１２８頁）、依然として電圧制御発振器の出力周波数が
目標周波数に達するまでに時間がかかった。
【０００５】
【課題を解決するための手段】本発明は上述の課題を解
決するために、基準信号とＰＬＬ回路における帰還信号
との位相比較を行う位相比較回路と、ＰＬＬ回路の出力
周波数が目標周波数に達したことを検出する検出回路
と、検出回路の出力を入力し、出力周波数が目標周波数
に達していない場合は、少なくとも固定のポンプアップ
またはポンプダウン信号を出力させる制御手段とを設け
るものである。
決するために、基準信号とＰＬＬ回路における帰還信号
との位相比較を行う位相比較回路と、ＰＬＬ回路の出力
周波数が目標周波数に達したことを検出する検出回路
と、検出回路の出力を入力し、出力周波数が目標周波数
に達していない場合は、少なくとも固定のポンプアップ
またはポンプダウン信号を出力させる制御手段とを設け
るものである。
【０００６】本発明は望ましくは、出力周波数が目標周
波数に達した場合は、制御手段は、位相比較回路からの
ポンプアップまたはポンプダウン信号を出力させるもの
である。
波数に達した場合は、制御手段は、位相比較回路からの
ポンプアップまたはポンプダウン信号を出力させるもの
である。
【０００７】
【発明の実施の形態】本発明のＰＬＬ回路の実施例を図
面に基づいて説明する。図１において、（１）は一定の
周波数の基準信号を出力する基準発振回路、（２）は基
準発振回路（１）からの基準信号を所定の周波数に分周
する第１基準分周回路、（３）は電圧制御発振回路（以
下ＶＣＯと称する）で、入力された制御電圧に応じて発
振周波数が変化するものである。（４）はＶＣＯ（３）
の出力信号を分周するプログラマブル分周器で、入力さ
れた分周データに応じて分周数を切り換えることができ
るものである。（５）は第１基準分周回路（２）の出力
信号（基準信号）とプログラマブル分周器（４）の出力
信号（帰還信号）をｆｒ端子、ｆｖ端子から入力し、こ
れらの信号の位相を比較する第１位相比較回路で、第１
基準分周回路（２）の出力信号に対してプログラマブル
分周器（４）の出力信号の位相が遅れているときはＨレ
ベルのポンプアップ信号をＰＵ端子から出力し、プログ
ラマブル分周器（４）の出力信号の位相が進んでいると
きはＨレベルのポンプダウン信号をＰＤ端子から出力す
る。
面に基づいて説明する。図１において、（１）は一定の
周波数の基準信号を出力する基準発振回路、（２）は基
準発振回路（１）からの基準信号を所定の周波数に分周
する第１基準分周回路、（３）は電圧制御発振回路（以
下ＶＣＯと称する）で、入力された制御電圧に応じて発
振周波数が変化するものである。（４）はＶＣＯ（３）
の出力信号を分周するプログラマブル分周器で、入力さ
れた分周データに応じて分周数を切り換えることができ
るものである。（５）は第１基準分周回路（２）の出力
信号（基準信号）とプログラマブル分周器（４）の出力
信号（帰還信号）をｆｒ端子、ｆｖ端子から入力し、こ
れらの信号の位相を比較する第１位相比較回路で、第１
基準分周回路（２）の出力信号に対してプログラマブル
分周器（４）の出力信号の位相が遅れているときはＨレ
ベルのポンプアップ信号をＰＵ端子から出力し、プログ
ラマブル分周器（４）の出力信号の位相が進んでいると
きはＨレベルのポンプダウン信号をＰＤ端子から出力す
る。
【０００８】但し、この位相比較器（５）は、位相の相
違している期間のみポンプアップ・ポンプダウン信号が
出力される。（６）は基準発振回路（１）からの基準信
号を第１基準分周回路（２）と同じ分周数で分周する第
２基準分周回路、（７）は第１位相比較器（５）と同一
構成の第２位相比較器で、第２基準分周回路（６）の出
力信号とプログラマブル分周器（４）の出力信号の位相
を比較するようにしている。（８）はＴフリップフロッ
プで、プログラマブル分周器（４）の出力信号を１／２
分周し、その出力信号を第２基準分周回路（６）のリセ
ット端子に与えるようにしている。
違している期間のみポンプアップ・ポンプダウン信号が
出力される。（６）は基準発振回路（１）からの基準信
号を第１基準分周回路（２）と同じ分周数で分周する第
２基準分周回路、（７）は第１位相比較器（５）と同一
構成の第２位相比較器で、第２基準分周回路（６）の出
力信号とプログラマブル分周器（４）の出力信号の位相
を比較するようにしている。（８）はＴフリップフロッ
プで、プログラマブル分周器（４）の出力信号を１／２
分周し、その出力信号を第２基準分周回路（６）のリセ
ット端子に与えるようにしている。
【０００９】従って、第２基準分周回路（６）はプログ
ラマブル分周器（４）の出力信号の立ち上がり１回置き
にリセットされる。（９）はインバータ、（１０）（１
１）はアップ用ＲＳフリップフロップ、ダウン用ＲＳフ
リップフロップである。（１２）〜（１７）は第１〜第
６ＮＡＮＤ回路で、第１位相比較回路（５）の出力又は
ＲＳフリップフロップ（１２）〜（１７）の出力のいず
れかを選択的に出力するように接続されている。
ラマブル分周器（４）の出力信号の立ち上がり１回置き
にリセットされる。（９）はインバータ、（１０）（１
１）はアップ用ＲＳフリップフロップ、ダウン用ＲＳフ
リップフロップである。（１２）〜（１７）は第１〜第
６ＮＡＮＤ回路で、第１位相比較回路（５）の出力又は
ＲＳフリップフロップ（１２）〜（１７）の出力のいず
れかを選択的に出力するように接続されている。
【００１０】（１８）はチャージポンプであり、第５Ｎ
ＡＮＤ回路（１６）からのＨレベル信号に基づいてロー
パスフィルタ（１９）に電荷を供給し、第６ＮＡＮＤ回
路（１７）からのＨレベル信号に基づいてローパスフィ
ルタ（１９）の電荷を流出させるものである。（２０）
はＰＬＬ回路の出力周波数（ＶＣＯ（３）の発振周波
数）を変更する周波数変更キー、（２１）はマイクロプ
ロセッサからなる制御回路で、第２位相比較器（７）及
び周波数変更キー（２０）の出力に基づいてプログラマ
ブル分周器（４）に分周データを与え、またインバータ
（９）、アップ用ＲＳフリップフロップ（１０）及びダ
ウン用ＲＳフリップフロップ（１１）を制御するもので
ある。
ＡＮＤ回路（１６）からのＨレベル信号に基づいてロー
パスフィルタ（１９）に電荷を供給し、第６ＮＡＮＤ回
路（１７）からのＨレベル信号に基づいてローパスフィ
ルタ（１９）の電荷を流出させるものである。（２０）
はＰＬＬ回路の出力周波数（ＶＣＯ（３）の発振周波
数）を変更する周波数変更キー、（２１）はマイクロプ
ロセッサからなる制御回路で、第２位相比較器（７）及
び周波数変更キー（２０）の出力に基づいてプログラマ
ブル分周器（４）に分周データを与え、またインバータ
（９）、アップ用ＲＳフリップフロップ（１０）及びダ
ウン用ＲＳフリップフロップ（１１）を制御するもので
ある。
【００１１】図２は制御回路（２１）に書き込まれた要
部のプログラムのフローチャートであり、上記構成にお
ける動作を、この図２に基づいて説明する。まず、ＰＬ
Ｌ回路が所定の周波数の信号を出力している状態で、例
えば周波数変更キー（２０）を操作して現状より高い周
波数に設定すると、制御回路（２１）は、インバータ
（９）にＨレベル信号を与えると共に、アップ用ＲＳフ
リップフロップ（１０）をセットする（ダウン用ＲＳフ
リップフロップ（１１）はリセット状態のままである）
（Ｓ１〜３）。これにより、第１位相比較器（５）の出
力に関係なく、第５ＮＡＮＤ回路（１６）はＨレベル信
号を出力し、そして第６ＮＡＮＤ回路（１７）はＬレベ
ル信号を出力することになり、チャージポンプ（１８）
を介してローパスフィルタ（１９）には継続的に電荷が
供給され、正比例的にＶＣＯ（３）の制御電圧は高くな
る。
部のプログラムのフローチャートであり、上記構成にお
ける動作を、この図２に基づいて説明する。まず、ＰＬ
Ｌ回路が所定の周波数の信号を出力している状態で、例
えば周波数変更キー（２０）を操作して現状より高い周
波数に設定すると、制御回路（２１）は、インバータ
（９）にＨレベル信号を与えると共に、アップ用ＲＳフ
リップフロップ（１０）をセットする（ダウン用ＲＳフ
リップフロップ（１１）はリセット状態のままである）
（Ｓ１〜３）。これにより、第１位相比較器（５）の出
力に関係なく、第５ＮＡＮＤ回路（１６）はＨレベル信
号を出力し、そして第６ＮＡＮＤ回路（１７）はＬレベ
ル信号を出力することになり、チャージポンプ（１８）
を介してローパスフィルタ（１９）には継続的に電荷が
供給され、正比例的にＶＣＯ（３）の制御電圧は高くな
る。
【００１２】従って、ＶＣＯ（３）の発振周波数もその
制御電圧に応じて高くなる。このとき、第２位相比較器
（７）は、第２基準分周回路（６）とプログラマブル分
周器（４）の出力信号の位相比較を行いその結果を制御
回路（２１）に与えている。ここで注目すべきは、図２
に示すように、第２基準分周回路（６）はＴフリップフ
ロップ（８）を介してプログラマブル分周器（４）の出
力信号の立ち上がり１回置きにリセットされるため、リ
セットされた後の各々の出力信号の位相の比較結果が第
２位相比較器（７）から出力されることである。
制御電圧に応じて高くなる。このとき、第２位相比較器
（７）は、第２基準分周回路（６）とプログラマブル分
周器（４）の出力信号の位相比較を行いその結果を制御
回路（２１）に与えている。ここで注目すべきは、図２
に示すように、第２基準分周回路（６）はＴフリップフ
ロップ（８）を介してプログラマブル分周器（４）の出
力信号の立ち上がり１回置きにリセットされるため、リ
セットされた後の各々の出力信号の位相の比較結果が第
２位相比較器（７）から出力されることである。
【００１３】つまり、位相の比較結果は、絶対的な結果
となるため、例えば、位相が遅れ状態から進み状態に変
化したことを検出することにより、設定した目標周波数
に達したことを知ることができる。この条件の下で、制
御回路（２１）は、周波数変更キー（２０）により、現
状より高い周波数に設定されたときは、第２位相比較器
（７）からの比較結果が遅れから進みに変化したことを
（ポンプアップ信号がポンプダウン信号に変わる状
態）、そして現状より低い周波数に設定されたときは、
第２位相比較器（７）からの比較結果が進みから遅れに
変化したことを（ポンプダウン信号がポンプアップ信号
に変わる状態）監視する。上記設定では、制御回路（２
１）は、第２位相比較器（７）からの比較結果が遅れか
ら進みに変化したことを監視している（Ｓ４）。
となるため、例えば、位相が遅れ状態から進み状態に変
化したことを検出することにより、設定した目標周波数
に達したことを知ることができる。この条件の下で、制
御回路（２１）は、周波数変更キー（２０）により、現
状より高い周波数に設定されたときは、第２位相比較器
（７）からの比較結果が遅れから進みに変化したことを
（ポンプアップ信号がポンプダウン信号に変わる状
態）、そして現状より低い周波数に設定されたときは、
第２位相比較器（７）からの比較結果が進みから遅れに
変化したことを（ポンプダウン信号がポンプアップ信号
に変わる状態）監視する。上記設定では、制御回路（２
１）は、第２位相比較器（７）からの比較結果が遅れか
ら進みに変化したことを監視している（Ｓ４）。
【００１４】そして、この変化を検出すると、インバー
タ（９）にＬレベル信号を与えると共にアップ用フリッ
プフロップ（１０）をリセットする（Ｓ５）。これによ
り、これ以後は、第５，６ＮＡＮＤ回路（１６）（１
７）から第１位相比較器（５）の比較結果に基づく信号
が出力されることになり、ＰＬＬループが閉じた制御と
なる。
タ（９）にＬレベル信号を与えると共にアップ用フリッ
プフロップ（１０）をリセットする（Ｓ５）。これによ
り、これ以後は、第５，６ＮＡＮＤ回路（１６）（１
７）から第１位相比較器（５）の比較結果に基づく信号
が出力されることになり、ＰＬＬループが閉じた制御と
なる。
【００１５】次に、現状より低い周波数に設定されたと
きは、制御回路（２１）はインバータ（９）にＨレベル
信号を与えると共にダウン用フリップフロップ（１１）
をセットする（Ｓ１，２，６）。これにより、第１位相
比較器（５）の出力に関係なく、第５ＮＡＮＤ回路（１
６）はＬレベル信号を出力し、そして第６ＮＡＮＤ回路
（１７）はＨレベル信号を出力することになり、チャー
ジポンプ（１８）を介してローパスフィルタ（１９）の
電荷が継続的に流出し、正比例的にＶＣＯ（３）の制御
電圧は低くなる。従って、ＶＣＯ（３）の発振周波数も
その制御電圧に応じて低くなる。
きは、制御回路（２１）はインバータ（９）にＨレベル
信号を与えると共にダウン用フリップフロップ（１１）
をセットする（Ｓ１，２，６）。これにより、第１位相
比較器（５）の出力に関係なく、第５ＮＡＮＤ回路（１
６）はＬレベル信号を出力し、そして第６ＮＡＮＤ回路
（１７）はＨレベル信号を出力することになり、チャー
ジポンプ（１８）を介してローパスフィルタ（１９）の
電荷が継続的に流出し、正比例的にＶＣＯ（３）の制御
電圧は低くなる。従って、ＶＣＯ（３）の発振周波数も
その制御電圧に応じて低くなる。
【００１６】この状態において、制御回路（２１）は、
第２位相比較器（７）からの比較結果が進みから遅れに
変化したことを監視しており（Ｓ７）、そして、この変
化を検出すると、インバータ（９）にＬレベル信号を与
えると共にダウン用フリップフロップ（１１）をリセッ
トする。これにより、前述したと同様に、ＰＬＬループ
が閉じた制御となる。
第２位相比較器（７）からの比較結果が進みから遅れに
変化したことを監視しており（Ｓ７）、そして、この変
化を検出すると、インバータ（９）にＬレベル信号を与
えると共にダウン用フリップフロップ（１１）をリセッ
トする。これにより、前述したと同様に、ＰＬＬループ
が閉じた制御となる。
【００１７】以上の構成により、ＶＣＯ（３）の出力周
波数が設定周波数に達するまでは、ＰＬＬループを開き
ポンプアップ信号又はポンプダウン信号を固定すること
によって急速にＶＣＯ（３）の出力周波数を設定周波数
に移行させ、設定周波数に達した後はＰＬＬループを閉
じた制御とすることができ、ＰＬＬ回路を高速にロック
させることが可能となる。
波数が設定周波数に達するまでは、ＰＬＬループを開き
ポンプアップ信号又はポンプダウン信号を固定すること
によって急速にＶＣＯ（３）の出力周波数を設定周波数
に移行させ、設定周波数に達した後はＰＬＬループを閉
じた制御とすることができ、ＰＬＬ回路を高速にロック
させることが可能となる。
【００１８】図４は、他の実施例で、アップ用フリップ
フロップ（１０）及びダウン用フリップフロップ（１
１）に対する制御回路（２１）のリセット出力をＯＲ回
路（２２）を介してプログラマブル分周器（４）と第１
基準分周回路（２）のリセット端子に与えるようにして
いる点以外は、図１と同一構成である。この構成におい
ては、ＰＬＬループを開いた制御からＰＬＬループを閉
じた制御とするとき、プログラマブル分周器（４）と第
１基準分周回路（２）は同一タイミングで分周すること
になるため、ＶＣＯ（３）の制御電圧が安定し、過渡状
態の期間を短縮することが可能となる。
フロップ（１０）及びダウン用フリップフロップ（１
１）に対する制御回路（２１）のリセット出力をＯＲ回
路（２２）を介してプログラマブル分周器（４）と第１
基準分周回路（２）のリセット端子に与えるようにして
いる点以外は、図１と同一構成である。この構成におい
ては、ＰＬＬループを開いた制御からＰＬＬループを閉
じた制御とするとき、プログラマブル分周器（４）と第
１基準分周回路（２）は同一タイミングで分周すること
になるため、ＶＣＯ（３）の制御電圧が安定し、過渡状
態の期間を短縮することが可能となる。
【００１９】図５は、他の実施例で、プログラマブル分
周器（４）の出力信号をＴフリップフロップ（８）を介
して第２位相比較器（７）に与えている点以外は、図４
と同一構成である。図４の構成においては、プログラマ
ブル分周器（４）の全ての出力信号が第２位相比較器
（７）に与えられるため、第２基準分周回路（６）をリ
セットするプログラマブル分周器（４）の出力信号に基
づいて比較動作しないようにしているが、この構成では
第２位相比較器（７）の負担が大きいため、図５の構成
ではＴフリップフロップ（８）により第２基準分周回路
（６）をリセットするプログラマブル分周器（４）の出
力信号が第２位相比較器（７）に与えられないようにし
ている。
周器（４）の出力信号をＴフリップフロップ（８）を介
して第２位相比較器（７）に与えている点以外は、図４
と同一構成である。図４の構成においては、プログラマ
ブル分周器（４）の全ての出力信号が第２位相比較器
（７）に与えられるため、第２基準分周回路（６）をリ
セットするプログラマブル分周器（４）の出力信号に基
づいて比較動作しないようにしているが、この構成では
第２位相比較器（７）の負担が大きいため、図５の構成
ではＴフリップフロップ（８）により第２基準分周回路
（６）をリセットするプログラマブル分周器（４）の出
力信号が第２位相比較器（７）に与えられないようにし
ている。
【００２０】図６は、他の実施例で、図１、図４及び図
５の実施例は基準分周回路を２つ設けているのに対し、
この実施例では１つの基準分周回路（２３）で同一動作
を行うようにして回路構成を簡単にしている。
５の実施例は基準分周回路を２つ設けているのに対し、
この実施例では１つの基準分周回路（２３）で同一動作
を行うようにして回路構成を簡単にしている。
【００２１】図６の構成において、（２４）はパルス発
生回路で、Ｔフリップフロップ（２６）の非反転出力の
立上りに応じて基準分周回路（２３）をリセットするに
適したパルスを出力するものである。（２５）は基準分
周回路（２３）の出力信号を入力するＴフリップフロッ
プ、（２７）はＡＮＤ回路で、制御回路（２１）からイ
ンバータ（９）に与えられる信号とプログラマブル分周
器（４）からの出力信号を入力するものである。
生回路で、Ｔフリップフロップ（２６）の非反転出力の
立上りに応じて基準分周回路（２３）をリセットするに
適したパルスを出力するものである。（２５）は基準分
周回路（２３）の出力信号を入力するＴフリップフロッ
プ、（２７）はＡＮＤ回路で、制御回路（２１）からイ
ンバータ（９）に与えられる信号とプログラマブル分周
器（４）からの出力信号を入力するものである。
【００２２】かかる構成では、制御回路（２１）からイ
ンバータ（９）にＨレベル信号を与えている状態、即ち
ＰＬＬループを開きポンプアップ信号又はポンプダウン
信号を固定している状態では、プログラマブル分周器
（４）の出力信号がＡＮＤ回路（２７）を介してＴフリ
ップフロップ（２６）に与えられるため、基準分周回路
（２３）は、Ｔフリップフロップ（２６）の非反転出力
信号に基づいてリセットされ、そしてこのリセット後の
Ｔフリップフロップ回路（２５）の非反転出力信号とＴ
フリップフロップ回路（２６）の反転出力信号に基づい
て第２位相比較器（７）は位相比較を行うことになる。
ところで、この状態では、基準分周回路（２３）はプロ
グラマブル分周器（４）の出力信号に基づいてリセット
されるためその出力信号はＰＬＬループにおける基準信
号とはなり得ないが、ＰＬＬループを開かれているこの
状態では問題ない。
ンバータ（９）にＨレベル信号を与えている状態、即ち
ＰＬＬループを開きポンプアップ信号又はポンプダウン
信号を固定している状態では、プログラマブル分周器
（４）の出力信号がＡＮＤ回路（２７）を介してＴフリ
ップフロップ（２６）に与えられるため、基準分周回路
（２３）は、Ｔフリップフロップ（２６）の非反転出力
信号に基づいてリセットされ、そしてこのリセット後の
Ｔフリップフロップ回路（２５）の非反転出力信号とＴ
フリップフロップ回路（２６）の反転出力信号に基づい
て第２位相比較器（７）は位相比較を行うことになる。
ところで、この状態では、基準分周回路（２３）はプロ
グラマブル分周器（４）の出力信号に基づいてリセット
されるためその出力信号はＰＬＬループにおける基準信
号とはなり得ないが、ＰＬＬループを開かれているこの
状態では問題ない。
【００２３】而して、設定周波数に達すると、前述した
と同様に制御回路（２１）からインバータ（９）にＬレ
ベル信号が与えられるので、プログラマブル分周器
（４）の出力信号Ｔフリップフロップ（２６）には与え
られず、基準分周回路（２３）はリセットされることは
なくなり、ＰＬＬループを閉じた制御において基準信号
発生回路としての機能を果たすことかできる。
と同様に制御回路（２１）からインバータ（９）にＬレ
ベル信号が与えられるので、プログラマブル分周器
（４）の出力信号Ｔフリップフロップ（２６）には与え
られず、基準分周回路（２３）はリセットされることは
なくなり、ＰＬＬループを閉じた制御において基準信号
発生回路としての機能を果たすことかできる。
【００２４】なお、上述の説明に加えて、インバータ
（９）から常時Ｈレベル信号を出力させ、アップ用フリ
ップフロップ（１０）及びダウン用フリップフロップ
（１１）からの各出力と、第１位相比較器（５）からの
ポンプアップ信号、ポンプダウン信号の出力を同時に行
っても良い。フリップフロップ（１０）（１１）と第１
位相比較器（５）から同種の信号が出力する時は、出力
周波数が目標周波数に到達する時間が更に短縮される。
また上述の信号が異なる場合は、到達時間は少し長くな
るが、選択回路が不要になるので、回路を簡素化でき
る。
（９）から常時Ｈレベル信号を出力させ、アップ用フリ
ップフロップ（１０）及びダウン用フリップフロップ
（１１）からの各出力と、第１位相比較器（５）からの
ポンプアップ信号、ポンプダウン信号の出力を同時に行
っても良い。フリップフロップ（１０）（１１）と第１
位相比較器（５）から同種の信号が出力する時は、出力
周波数が目標周波数に到達する時間が更に短縮される。
また上述の信号が異なる場合は、到達時間は少し長くな
るが、選択回路が不要になるので、回路を簡素化でき
る。
【００２５】
【発明の効果】本発明は上述の様に、ＶＣＯの出力周波
数が目標周波数に達するまでは、ＰＬＬループを開き、
少なくとも固定のポンプアップ信号又はポンプダウン信
号を出力させる事により、急速にＶＣＯの出力周波数を
目標周波数に移行する事が出来る。
数が目標周波数に達するまでは、ＰＬＬループを開き、
少なくとも固定のポンプアップ信号又はポンプダウン信
号を出力させる事により、急速にＶＣＯの出力周波数を
目標周波数に移行する事が出来る。
【００２６】本発明は望ましくは、出力周波数が目標周
波数に達した後は、位相比較回路からポンプアップ信号
又はポンプダウン信号を出力させ、ＰＬＬループを閉じ
た制御とする事が出来るので、ＰＬＬ回路を高速にロッ
クさせる事が出来る。
波数に達した後は、位相比較回路からポンプアップ信号
又はポンプダウン信号を出力させ、ＰＬＬループを閉じ
た制御とする事が出来るので、ＰＬＬ回路を高速にロッ
クさせる事が出来る。
【図１】本発明のＰＬＬ回路のブロック図である。
【図２】本発明のＰＬＬ回路の制御回路に書き込まれた
要部のプログラムのフローチャートである。
要部のプログラムのフローチャートである。
【図３】本発明のＰＬＬ回路の動作を示すタイムチャー
トである。
トである。
【図４】本発明のＰＬＬ回路の他の実施例のブロック図
である。
である。
【図５】本発明のＰＬＬ回路の他の実施例のブロック図
である。
である。
【図６】本発明のＰＬＬ回路の他の実施例のブロック図
である。
である。
２ 第１基準分周回路 ５ 第１位相比較器 ６ 第２基準分周回路 ７ 第２位相比較器 ２１ 制御回路
Claims (2)
- 【請求項１】 基準信号とＰＬＬ回路における帰還信号
との位相比較を行う位相比較回路と、前記ＰＬＬ回路の
出力周波数が目標周波数に達したことを検出する検出回
路と、該検出回路の出力を入力し、前記出力周波数が前
記目標周波数に達していない場合は、少なくとも固定の
ポンプアップまたはポンプダウン信号を出力させる制御
手段とからなる事を特徴とするＰＬＬ回路。 - 【請求項２】 前記出力周波数が前記目標周波数に達し
た場合は、前記制御手段は、前記位相比較回路からのポ
ンプアップまたはポンプダウン信号を出力させる事を特
徴とする請求項１のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232387A JPH1174788A (ja) | 1997-08-28 | 1997-08-28 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232387A JPH1174788A (ja) | 1997-08-28 | 1997-08-28 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174788A true JPH1174788A (ja) | 1999-03-16 |
Family
ID=16938446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9232387A Pending JPH1174788A (ja) | 1997-08-28 | 1997-08-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174788A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020093415A (ko) * | 2001-06-08 | 2002-12-16 | 박병규 | 주파수 자동 제어 방법 |
-
1997
- 1997-08-28 JP JP9232387A patent/JPH1174788A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020093415A (ko) * | 2001-06-08 | 2002-12-16 | 박병규 | 주파수 자동 제어 방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
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