JP2000269807A

JP2000269807A - 位相ロックループおよび信号同期方法

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Publication number: JP2000269807A
Application number: JP11344532A
Authority: JP
Inventors: Chomei Sai; 肇銘蔡
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 1999-03-16
Filing date: 1999-12-03
Publication date: 2000-09-29

Abstract

(57)【要約】【課題】減衰振動の振幅を低減し、短時間で安定状態
に達する。【解決手段】ＰＬＬシステム３００は、クロック出力
信号３４０が所定の周波数範囲に達するまで、基準クロ
ック信号３３０とクロック出力信号３４０との周波数差
に応じた周波数補正信号を生成するＦＤＣ３１０と、ク
ロック出力信号３４０と基準クロック信号３３０との周
波数差及び位相差に応じた位相周波数補正信号を生成す
るＰＦＤ３２０と、クロック出力信号３４０の周波数が
所定の周波数範囲に達するまでは周波数補正信号に基づ
き出力電圧を生成し、所定の周波数範囲に達した後は位
相周波数補正信号に基づき出力電圧を生成する、ＡＮＤ
ゲート３５０，３５２、ＯＲゲート３５４，３５６およ
びループフィルタ３６０からなるフィルタ回路部と、前
記出力電圧に応じた周波数のクロック出力信号３４０を
生成する電圧制御発振器３７０とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック出力信号
を入力信号に同期させる位相ロックループの技術に係
り、特に、同期して安定するまでの応答時間を短縮する
ための技術に関するものである。

【０００２】

【従来の技術】従来、入力される基準クロック信号に同
期したクロック信号を生成する位相ロックループ（Phas
e Locked Loop，ＰＬＬ）が知られている。ＰＬＬは、
例えばフロッピーディスクコントローラのスーパーＩ／
Ｏチップなどの多くのシステムにおいて電気回路を有す
る集積回路上に集積されており、データ伝送やその他の
応用用途への使用においては、受信クロック及び復号ク
ロックは、伝送クロック又はシステムクロック（例えば
ＭＰＥＧデコーダチップ）に同期されるようになってお
り、いずれの応用用途に用いられる場合であっても、同
期に必要な時間が長くなるほどシステムにおけるスルー
プットは低下する。

【０００３】図１３は、位相周波数検出器（Phase-Freq
uency Detector，ＰＦＤ）１２０を有する公知の位相ロ
ックループ（ＰＬＬ）１００の構成を示すブロック図で
ある。ＰＬＬ１００は閉じた回路システムであり、クロ
ック出力信号１５０がＰＬＬ１００に帰還すると、それ
に応答してクロック出力信号１５０の更新が行われる。
ＰＦＤ１２０は、基準クロック信号１１０及び分周器
（÷Ｎ）１６０から送信された補正信号１７０を受けて
出力信号１８０を生成する。この出力信号１８０は、基
準クロック信号１１０と補正信号１７０との位相エラー
（phase error）に関係しており、差周波数及びＤＣオ
フセットＶ_iを含有する。前記差周波数はループフィル
タ１３０で除去され、前記ＤＣオフセットＶ_iは電圧制
御発振器（Voltage Controlled Oscillator，ＶＣＯ）
１４０に供給される。

【０００４】ＶＣＯ１４０は、前記ＤＣオフセットＶ_i
に応じたクロック出力信号１５０を生成し、分周器１６
０は、クロック出力信号１５０を受信して補正信号１７
０を生成する。このとき、基準クロック信号１１０とク
ロック出力信号１５０との周波数の差が大きいほど、補
正信号１７０もまた大きくなる。

【０００５】前記ＤＣオフセットＶ_iは、クロック出力
信号１５０の周波数を基準クロック信号１１０に近づく
ように変化させるもので、クロック出力信号１５０と基
準クロック信号１１０の周波数が等しい場合には、差周
波数は０Ｈｚになり、ＶＣＯ１４０は基準クロック信号
１１０にロックされる。

【０００６】ＶＣＯ１４０が基準クロック信号１１０に
ロックされるまでの応答時間は、例えば分周器１６０の
Ｎ値などのシステムパラメータを変化させることにより
調整することができる。

【０００７】図１４（ａ）（ｂ）は、ＰＬＬ１００が基
準クロック信号１１０に同期する応答時間を変化させた
場合に得られる効果を示す図である。図１４（ａ）は、
ＤＣオフセットＶ_iが緩やかに増加するようなシステム
パラメータを選択した場合を示している。同図に示され
るように、ＤＣオフセットＶ_iが時間ｔ₁を要して緩やか
に増加した場合には安定状態に達するまでに生じる減衰
振動は僅かである。

【０００８】図１４（ｂ）は、ＤＣオフセットＶ_iが急
速に増加するようなシステムパラメータを選択した場合
を示している。同図に示されるように、ＤＣオフセット
Ｖ_iが時間ｔ₂（＜ｔ₁）まで急速に増加した場合には安
定状態に達するまでに生じる減衰振動は非常に大きい。

【０００９】このように、図１３に示すようなＰＦＤ１
２０を有する公知のＰＬＬ１００では、クロック出力信
号１５０を基準クロック信号１１０に急速（減衰振動が
大きい）にまたは緩やか（減衰振動が小さい）に同期さ
せることが可能である。ＰＬＬ１００が速く安定するほ
ど、クロック出力信号１５０をより早くシステムに使用
できるようになる。一方、ＰＬＬ１００を備えたシステ
ムの設計において、クロック出力信号１５０が減衰振動
がほぼ停止する安定状態に達するまでの時間が長いほ
ど、ＰＬＬ１００を備えたシステムが実際に使用可能に
なるまでに必要な時間も長くなってしまう。

【００１０】そこで、現在では、ＰＬＬ１００は、図１
４（ｂ）に示すようなＤＣオフセットＶ_iが急速に増加
し、安定状態に達するまでに大きく減衰振動するような
パラメータで使用される場合が多い。しかしながら、Ｄ
ＣオフセットＶ_iのオーバーシュートにより、ＰＬＬ１
００が部分的に破壊されたり回路にラッチアップが生じ
たりするおそれがあるため、ＰＬＬ１００をサージに対
応できるように設計する必要がある。そのためには、チ
ップの表面積を大きくとる必要があるが、そうすると他
の回路に使用可能なチップの表面積が減少してしまう。
また、ＤＣオフセットＶ_iが急速に増加し、安定状態に
達するまでに大きく減衰振動するようなＰＬＬは、ＤＣ
オフセットＶ_iが緩やかに増加するＰＬＬに比べて、消
費電力のピーク値が大きくなってしまう。

【００１１】その他のシステムにおいて、小さい減衰を
経るだけで、ＰＬＬを安定状態まで加速することが可能
なシステムが知られている。すなわち、あるシステムで
は、ＰＬＬの閉ループに周波数検出計数器（frequency
detection counter，ＦＤＣ）を組み込んでいる。この
ＦＤＣは、基準クロック信号と補正信号の周波数の差を
検出するもので、非常に短い応答時間で基準クロック信
号の周波数に同期させることができる。

【００１２】別のシステム、すなわち米国特許第５４４
６４１６号「Time Acquisition System with Dual-Loop
for Independent Frequency Phase Lock」は、周波数
ロックループ（frequency lock loop，ＦＬＬ）及び独
立ＰＬＬを備えた二重ループシステムを応用したもので
ある。このシステムでは、ＦＬＬがＦＤＣを備え、ＰＬ
ＬがＰＦＤを備えたものになっている。

【００１３】この二重ループシステムにおいて、出力ク
ロック信号の周波数が所望の周波数の範囲外であった場
合には、ＦＬＬは出力クロック信号の周波数を基準クロ
ック信号の周波数に同期させるように動作する。このと
き、ＰＬＬはまだ動作していない。逆に、出力クロック
信号の周波数が所望の周波数の範囲内であった場合に
は、ＦＬＬが動作を停止してＰＬＬが動作を開始し、出
力クロック信号の位相を補正するようにしている。

【００１４】

【発明が解決しようとする課題】しかし、上記従来のＰ
ＦＤ及びＦＤＣを単一の閉ループシステムに組み込んだ
システムでは、ＰＦＤおよびＦＤＣが互いに干渉し合う
ため、システムが不安定になったり、或いは安定状態に
達しにくくなるという問題点がある。

【００１５】また、上記従来の米国特許第５４４６４１
６号に記載のシステムでは、基準クロック信号の周波数
または位相が変化して所望の出力クロック信号の範囲外
にドリフトした場合には、ＰＬＬが動作を停止し、ＦＬ
Ｌが再び動作を開始するという問題点がある。すなわ
ち、基準クロック信号がドリフトを続けると、ＰＬＬシ
ステム及びＦＬＬシステムが交互に動作と非動作の状態
で入れ替わるため、システムが不安定になってしまう。

【００１６】本発明は、上記問題点を解決するもので、
クロック出力信号を入力信号に同期させる際に、減衰振
動の振幅を低減し、短時間で安定状態に達することが可
能な位相ロックループおよび信号同期方法を提供するこ
とを目的とする。

【００１７】また、本発明は、周波数検出計数器および
位相周波数検出器の双方を備えた場合でもシステムに不
安定が生じない位相ロックループおよび信号同期方法を
提供することを目的とする。

【００１８】

【課題を解決するための手段】請求項１の発明は、クロ
ック出力信号を入力信号に同期させる位相ロックループ
において、前記クロック出力信号が所定の周波数範囲に
達するまで、前記入力信号と前記クロック出力信号との
周波数差に応じた周波数補正信号を生成する周波数検出
計数器と、前記クロック出力信号と前記入力信号との周
波数差及び位相差に応じた位相周波数補正信号を生成す
る位相周波数検出器と、前記クロック出力信号の周波数
が所定の周波数範囲に達するまでは前記周波数補正信号
に基づき出力電圧を生成し、前記クロック出力信号の周
波数が前記所定の周波数範囲に達した後は前記位相周波
数補正信号に基づき出力電圧を生成するフィルタ回路部
と、前記出力電圧に応じた周波数の前記クロック出力信
号を生成する電圧制御発振器とを備えたことを特徴とし
ている。

【００１９】この構成によれば、クロック出力信号が所
定の周波数範囲に達するまで、周波数検出計数器によ
り、入力信号とクロック出力信号との周波数差に応じた
周波数補正信号が生成される。また、位相周波数検出器
により、クロック出力信号と入力信号との周波数差及び
位相差に応じた位相周波数補正信号が生成される。そし
て、フィルタ回路部により、クロック出力信号の周波数
が所定の周波数範囲に達するまでは周波数補正信号に基
づき出力電圧が生成され、クロック出力信号の周波数が
所定の周波数範囲に達した後は位相周波数補正信号に基
づき出力電圧が生成されて、この生成された出力電圧に
応じた周波数のクロック出力信号が、電圧制御発振器に
より生成される。

【００２０】このように、周波数検出計数器は、信号同
期動作の開始からクロック出力信号が所定の周波数範囲
に達するまでのみ使用され、一旦所定の周波数範囲に達
した後は、その動作が停止して、それ以降は、位相周波
数検出器によって、クロック出力信号が基準クロック信
号に同期するまでクロック出力信号の位相及び周波数の
調整が行われる。

【００２１】これによって、信号を同期させる際に、最
初に周波数検出計数器を使用するため、振幅の大きい減
衰振動が生じることなく短時間で安定状態に達すること
となる。また、この構成による回路が占有する面積は小
さくてすみ、消費電力も低く、回路にラッチアップが生
じることも殆どない。従って、チップ上にフロッピーデ
ィスクコントローラなどの他の集積回路とともに集積す
ることが容易に可能になる。

【００２２】また、周波数検出計数器の動作停止後に基
準クロック信号がドリフトした場合でも、そのドリフト
の程度に関係なく、周波数検出計数器を停止したまま、
クロック出力信号と基準クロック信号とを新たに同期さ
せるべく位相周波数検出器が動作を続ける。従って、周
波数検出計数器と位相周波数検出器とが互いに干渉し合
ったり、交互に動作が頻繁に切り替わってシステムが不
安定になるという事態は生じない。

【００２３】また、請求項２の発明は、請求項１記載の
位相ロックループにおいて、前記フィルタ回路部は、入
力される補正信号に基づき出力電圧を生成するループフ
ィルタと、前記周波数補正信号及び前記位相周波数補正
信号を受信し、前記クロック出力信号が前記所定の周波
数範囲に達するまでは前記周波数補正信号を前記ループ
フィルタに送出し、前記クロック出力信号が一旦前記所
定の周波数範囲に達した後は前記位相周波数補正信号を
前記ループフィルタに送出する切替回路とからなること
を特徴としている。

【００２４】この構成によれば、クロック出力信号が所
定の周波数範囲に達するまでは周波数補正信号がループ
フィルタに送出され、この周波数補正信号に基づき出力
電圧が生成され、クロック出力信号が一旦所定の周波数
範囲に達した後は位相周波数補正信号がループフィルタ
に送出され、この位相周波数補正信号に基づき出力電圧
が生成される。このように、クロック出力信号が所定の
周波数範囲に達するまでと一旦達した後とでループフィ
ルタに送出する補正信号が切り替えられることによっ
て、周波数検出計数器と位相周波数検出器との干渉や頻
繁な切替えが確実に防止されることとなる。

【００２５】また、請求項３の発明は、請求項１記載の
位相ロックループにおいて、前記周波数検出計数器は、
前記入力信号を所定の分周比で分周した分周信号を出力
する分周器と、前記クロック出力信号の周波数に比例す
る計数信号を出力する周波数計数器と、前記分周信号及
び前記計数信号を比較し、その比較結果に基づき前記周
波数補正信号を生成するコンパレータ回路とを備えたも
のであることを特徴としている。

【００２６】この構成によれば、入力信号が所定の分周
比で分周され、クロック出力信号の周波数に比例する計
数信号が出力されて、分周信号及び計数信号が比較さ
れ、その比較結果に基づき周波数補正信号が生成される
ことにより、計数信号および分周信号の大小に応じて適
正な周波数補正信号が得られることとなる。

【００２７】また、請求項４の発明は、請求項３記載の
位相ロックループにおいて、前記コンパレータ回路は、
予め設定された第１の設定値より前記計数信号が小さい
ときには前記周波数補正信号として増大信号を生成し、
予め設定され、上記第１の設定値より大きい第２の設定
値より前記計数信号が大きいときには前記周波数補正信
号として低減信号を生成し、前記増大信号及び前記低減
信号のいずれも生成しないときは前記周波数補正信号と
してロック信号を生成するもので、前記フィルタ回路部
は、前記増大信号が生成されると前記出力電圧を増大
し、前記低減信号が生成されると前記出力電圧を低減
し、前記ロック信号が生成されると前記位相周波数補正
信号を受信するように構成されていることを特徴として
いる。

【００２８】この構成によれば、第１の設定値より計数
信号が小さいときには、コンパレータ回路により周波数
補正信号として増大信号が生成され、この増大信号を受
けてフィルタ回路部からの出力電圧が増大する。また、
第１の設定値より大きい第２の設定値より計数信号が大
きいときには、コンパレータ回路により周波数補正信号
として低減信号が生成され、この低減信号を受けてフィ
ルタ回路部からの出力電圧が低減する。そして、増大信
号及び低減信号のいずれも生成されないときは、コンパ
レータ回路により周波数補正信号としてロック信号が生
成され、フィルタ回路部は位相周波数補正信号を受信す
る。

【００２９】ここで、第１、第２の設定値と計数信号と
の大小は、計数信号と分周信号とを比較するコンパレー
タ回路において、計数信号が増大して第１の設定値に達
したときに出力信号レベルが反転する第１反転回路と、
計数信号が低減して第２の設定値に達したときに出力信
号レベルが反転する第２反転回路とを備えることによ
り、それぞれ判定することができる。

【００３０】そして、第１の設定値は所定の周波数範囲
の下限に相当し、第２の設定値は所定の周波数範囲の上
限に相当し、増大信号および低減信号が適正に生成され
ることとなる。また、増大信号および低減信号のいずれ
も生成されず、ロック信号が生成されるということは、
クロック出力信号の周波数が所定の周波数範囲に達した
ことに相当し、フィルタ回路部により、位相周波数補正
信号に基づき出力電圧が生成されることとなる。これに
よって、周波数検出計数器と位相周波数検出器との干渉
や頻繁な切替えが確実に防止される。

【００３１】また、請求項５の発明は、請求項４記載の
位相ロックループにおいて、前記ロック信号及び前記分
周信号を受信すると、前記周波数検出計数器を使用不能
にする停止信号を生成する停止回路をさらに備えたこと
を特徴としている。

【００３２】この構成によれば、停止回路がロック信号
及び分周信号を受信すると、周波数検出計数器を使用不
能にする停止信号が生成されることにより、クロック出
力信号の周波数が所定の周波数範囲に達すると、周波数
検出計数器が使用不能にされて、周波数検出計数器と位
相周波数検出器との干渉や頻繁な切替えが確実に防止さ
れることとなる。

【００３３】また、請求項６の発明は、請求項１記載の
位相ロックループにおいて、前記周波数検出計数器は、
前記クロック出力信号の周波数が前記所定の周波数範囲
より小さいときは前記周波数補正信号として増大信号を
生成し、前記クロック出力信号の周波数が前記所定の周
波数範囲より大きいときは前記周波数補正信号として低
減信号を生成し、前記クロック出力信号の周波数が前記
所定の周波数範囲内に達した後は前記周波数補正信号と
してロック信号を生成するもので、前記フィルタ回路部
は、前記増大信号が生成されると前記出力電圧を増大
し、前記低減信号が生成されると前記出力電圧を低減
し、前記ロック信号が生成されると前記位相周波数補正
信号を受信するように構成されていることを特徴として
いる。

【００３４】この構成によれば、クロック出力信号の周
波数が所定の周波数範囲より小さいときは周波数補正信
号として増大信号が生成されて出力電圧が増大し、クロ
ック出力信号の周波数が所定の周波数範囲より大きいと
きは周波数補正信号として低減信号が生成されて出力電
圧が低減し、クロック出力信号の周波数が所定の周波数
範囲内に達した後は周波数補正信号としてロック信号が
生成されると位相周波数補正信号を受信してこれに基づ
き出力電圧が生成されることとなる。これによって、周
波数検出計数器と位相周波数検出器との干渉や頻繁な切
替えが防止される。

【００３５】また、請求項７の発明は、請求項６記載の
位相ロックループにおいて、前記フィルタ回路部は、前
記増大信号が生成されるとオンにされる充電スイッチ
と、前記低減信号が生成されるとオンにされる放電スイ
ッチと、前記充電スイッチがオンにされると電荷が充電
され、前記放電スイッチがオンにされると電荷が放電さ
れて、その充電電荷に応じた前記出力電圧を生成する電
荷保持回路とを備えたものであることを特徴としてい
る。

【００３６】この構成によれば、電荷保持回路からその
充電電荷に応じた出力電圧が生成されるが、増大信号が
生成されると充電スイッチがオンにされて電荷保持回路
に電荷が充電されることから出力電圧が増大し、低減信
号が生成されると放電スイッチがオンにされて電荷保持
回路の電荷が放電されることから出力電圧が低減するこ
ととなり、増大信号および低減信号に応じた出力電圧が
簡易な構成で生成される。

【００３７】また、請求項８の発明は、クロック出力信
号を入力信号に同期させる信号同期方法において、前記
クロック出力信号の周波数が所定の周波数範囲に達する
までは前記クロック出力信号を前記入力信号の周波数に
同期するように制御し、前記クロック出力信号の周波数
が一旦前記所定の周波数範囲に達した後は前記クロック
出力信号を前記入力信号の周波数および位相に同期する
ように制御したことを特徴としている。

【００３８】この方法によれば、クロック出力信号の周
波数が所定の周波数範囲に達するまでは、クロック出力
信号が入力信号の周波数に同期するように制御され、ク
ロック出力信号の周波数が一旦所定の周波数範囲に達し
た後は、クロック出力信号が入力信号の周波数および位
相に同期するように制御されることにより、クロック出
力信号の減衰振動の振幅が低減し、クロック出力信号が
入力信号に短時間で同期することとなる。

【００３９】また、請求項９の発明は、クロック出力信
号を入力信号に同期させる信号同期方法において、前記
クロック出力信号の周波数が所定の周波数範囲に達する
まで前記入力信号と前記クロック出力信号との周波数差
に応じた周波数補正信号を生成し、前記クロック出力信
号の周波数が一旦前記所定の周波数範囲に達した後は前
記周波数補正信号の生成を停止する第１工程と、前記ク
ロック出力信号と前記入力信号との周波数差及び位相差
に応じた位相周波数補正信号を生成する第２工程と、前
記クロック出力信号の周波数が前記所定の周波数範囲に
達するまでは前記周波数補正信号に基づき出力電圧を生
成し、前記クロック出力信号の周波数が一旦前記所定の
周波数範囲に達した後は前記位相周波数補正信号に基づ
き出力電圧を生成する第３工程と、前記出力電圧に基づ
き前記クロック出力信号を生成する第４工程とを備えた
ことを特徴としている。

【００４０】この方法によれば、第１工程により、クロ
ック出力信号の周波数が所定の周波数範囲に達するまで
入力信号とクロック出力信号との周波数差に応じた周波
数補正信号が生成され、クロック出力信号の周波数が一
旦所定の周波数範囲に達した後は周波数補正信号の生成
が停止される。また、第２工程により、クロック出力信
号と入力信号との周波数差及び位相差に応じた位相周波
数補正信号が生成される。また、第３工程により、クロ
ック出力信号の周波数が所定の周波数範囲に達するまで
は周波数補正信号に基づき出力電圧が生成され、クロッ
ク出力信号の周波数が一旦所定の周波数範囲に達した後
は位相周波数補正信号に基づき出力電圧が生成される。
また、第４工程により、出力電圧に基づきクロック出力
信号が生成される。

【００４１】このように、第１工程〜第４工程により、
クロック出力信号の周波数が所定の周波数範囲に達する
までは、クロック出力信号の周波数が入力信号の周波数
に同期するように制御され、クロック出力信号の周波数
が一旦所定の周波数範囲に達した後は、クロック出力信
号の周波数および位相が入力信号の周波数および位相に
同期するように制御されることとなり、これによって、
減衰振動の振幅が小さくなり、クロック出力信号の入力
信号への同期が素早く行われる。

【００４２】また、請求項１０の発明は、請求項９記載
の信号同期方法において、前記第１工程は、前記入力信
号を所定の分周比で分周した分周信号を生成する工程
と、前記クロック出力信号の周波数に比例する計数値を
出力する工程と、前記分周信号の周波数および前記計数
値を比較し、その比較結果に基づき前記周波数補正信号
を生成する工程とを備えたものであることを特徴として
いる。

【００４３】この方法によれば、入力信号を所定の分周
比で分周した分周信号が生成され、クロック出力信号の
周波数に比例する計数値が出力され、分周信号の周波数
および計数値を比較してその比較結果に基づき周波数補
正信号が生成されることにより、分周信号の周波数およ
び計数値の大小に応じて適正な周波数補正信号が得られ
ることとなる。

【００４４】また、請求項１１の発明は、請求項９記載
の信号同期方法において、前記第１工程は、前記クロッ
ク出力信号の周波数が前記所定の周波数範囲より小さい
ときは前記周波数補正信号として増大信号を生成し、前
記クロック出力信号の周波数が前記所定の周波数範囲よ
り大きいときは前記周波数補正信号として低減信号を生
成するもので、前記第３工程は、前記増大信号が生成さ
れると前記出力電圧を増大し、前記低減信号が生成され
ると前記出力電圧を低減するものであることを特徴とし
ている。

【００４５】この方法によれば、クロック出力信号の周
波数が所定の周波数範囲より小さいときは周波数補正信
号として増大信号が生成されて出力電圧が増大し、クロ
ック出力信号の周波数が所定の周波数範囲より大きいと
きは周波数補正信号として低減信号が生成されて出力電
圧が低減することにより、クロック出力信号の周波数が
入力信号の周波数に素早く同期することとなる。

【００４６】

【発明の実施の形態】本発明の上述及びその他の目的、
特徴、及び長所をいっそう明瞭にするため、以下に好ま
しい実施の形態を挙げ、図を参照しつつさらに詳しく説
明する。

【００４７】図１は、本発明に係る位相ロックループの
一実施形態であるＰＬＬシステムの回路図、図２、図３
はそれぞれループフィルタの概略構成を示すブロック図
および詳細構成を示す回路図である。

【００４８】図１に示すように、本実施形態のＰＬＬシ
ステム３００は、周波数検出計数器（ＦＤＣ）３１０
と、位相周波数検出器（ＰＦＤ）３２０と、ループフィ
ルタ３６０と、電圧制御発振器（ＶＣＯ）３７０と、分
周器（÷Ｎ）３８０とを備え、入力信号としての基準ク
ロック信号３３０に同期したクロック出力信号３４０を
出力するものである。

【００４９】ＦＤＣ３１０は、Ｆ_UP信号３１２、Ｆ_DOWN
信号３１４およびＦ_LOCK信号３１６の３つの出力信号を
生成して出力するものである。ＰＦＤ３２０は、ＵＰ信
号３２２およびＤＯＷＮ信号３２４の２つの出力信号を
生成して出力するものである。

【００５０】ループフィルタ３６０は、Ｌ_UP信号３５５
およびＬ_DOWN信号３５７（後述）に応じた出力電圧Ｖｉ
を出力するもので、図２に示すように、充電電流源８１
０と、充電スイッチ８２０と、放電スイッチ８３０と、
放電電流源８４０と、抵抗８５０と、電荷保持回路８６
０とを備えてなる。図３に示すように、電荷保持回路８
６０は、本実施形態では、ソースおよびドレインがそれ
ぞれ互いに接続されてなる複数個のＦＥＴの並列回路で
構成されている。

【００５１】図１に戻って、ＦＤＣ３１０およびＰＦＤ
３２０と、ループフィルタ３６０との間には、２入力１
出力のＡＮＤゲート３５０，３５２と、同じく２入力１
出力のＯＲゲート３５４，３５６とが介設されている。

【００５２】ＡＮＤゲート３５０の入力端子の一方には
ＦＤＣ３１０のＦ_LOCK信号３１６が入力し、他方にはＰ
ＦＤ３２０のＵＰ信号３２２が入力し、その出力端子は
ＯＲゲート３５４の一方の入力端子に接続されている。

【００５３】ＡＮＤゲート３５２の入力端子の一方には
ＦＤＣ３１０のＦ_LOCK信号３１６が入力し、他方にはＰ
ＦＤ３２０のＤＯＷＮ信号３２４が入力し、その出力端
子はＯＲゲート３５６の一方の入力端子に接続されてい
る。

【００５４】ＯＲゲート３５４の入力端子の他方にはＦ
ＤＣ３１０のＦ_UP信号３１２が入力し、その出力端子は
ループフィルタ３６０に接続されており、ＯＲゲート３
５４からＬ_UP信号３５５が出力されると、ループフィル
タ３６０の充電スイッチ８２０（図２、図３）がオンに
なる。

【００５５】ＯＲゲート３５６の入力端子の他方にはＦ
ＤＣ３１０のＦ_DOWN信号３１４が入力し、その出力端子
はループフィルタ３６０に接続されており、ＯＲゲート
３５６からＬ_DOWN信号３５７が出力されると、ループフ
ィルタ３６０の放電スイッチ８３０（図２、図３）がオ
ンになる。

【００５６】そして、図２、図３において、Ｌ_UP信号３
５５により充電スイッチ８２０が閉じ、電荷保持回路８
６０が抵抗８５０を介して充電され、ＶＣＯ３７０への
出力電圧Ｖｉのレベルが増大する。また、Ｌ_DOWN信号３
５７により放電スイッチ８３０が閉じ、電荷保持回路８
６０が抵抗８５０を介して放電され、ＶＣＯ３７０への
出力電圧Ｖｉのレベルが低下する。ここで、後述するよ
うに、ＦＤＣ３１０の動作により、Ｌ_UP信号３５５とＬ
_DOWN信号３５７とが同時に存在しない点が重要である。

【００５７】ＡＮＤゲート３５０，３５２とＯＲゲート
３５４，３５６とで切替回路を構成し、この切替回路と
ループフィルタ３６０とでフィルタ回路部を構成する。

【００５８】図１に戻って、ＶＣＯ３７０は、ループフ
ィルタ３６０からの出力電圧Ｖｉを受信し、これに基づ
きクロック出力信号３４０を生成する。分周器３８０
は、ＶＣＯ３７０からのクロック出力信号３４０を受信
し、これに基づき補正（ＣＬＫＩＮ）信号３８２を生成
する。こうして生成されたＣＬＫＩＮ信号３８２は、Ｆ
ＤＣ３１０及びＰＦＤ３２０によりそれぞれ受信され
る。

【００５９】本実施形態のＰＬＬシステム３００は、最
初はＰＦＤ３２０を閉ループシステムの要素として使用
していない。ＦＤＣ３１０から出力されるＦ_LOCK信号３
１６が低レベルのときは、ＰＦＤ３２０からのＵＰ信号
３２２及びＤＯＷＮ信号３２４のレベルの高低に関係な
く、ＡＮＤゲート３５０，３５２の出力信号レベルは低
レベルに保持される。その結果、ＰＦＤ３２０はＰＬＬ
システム３００から切り離されることとなる。すなわ
ち、高レベルのＦ_LOCK信号３１６は、ＰＦＤ３２０から
の出力信号のイネイブル信号として機能する。

【００６０】図４〜図８はＦＤＣ３１０の構成を示す回
路図で、図４はＦＤＣ３１０の分周回路５１０の回路
図、図５、図６はＦＤＣ３１０の周波数計数回路５２０
の回路図、図７はＦＤＣ３１０のコンパレータ回路５３
０の回路図、図８はＦＤＣ３１０の自動停止回路５４０
の回路図である。

【００６１】このように、説明の便宜上、ＦＤＣ３１０
を図４〜図８に分割して図示しており、図４の左下に、
ＦＤＣ３１０全体における各回路５１０〜５４０の位置
関係を示している。また、図９は図７に破線で示すリセ
ット信号生成回路５３１の回路図で、コンパレータ回路
５３０の一部を構成している。

【００６２】図４〜図８に示すように、ＦＤＣ３１０
は、分周回路５１０（図４）と、周波数計数回路５２０
（図５、図６）と、コンパレータ回路５３０（図７）
と、自動停止回路５４０（図８）とを備えてなる。ただ
し、当該技術に熟知した者ならば誰でも明らかなよう
に、本実施形態と同様な周波数検出機能及び停止機能を
備えた異なる構造のＦＤＣ３１０を提供することが可能
である。

【００６３】ＦＤＣ３１０の動作について説明する。図
４の分周回路５１０により、基準クロック信号（ＣＬＫ
１４Ｍ）３３０が分周されて、分周信号ＣＬＫＤ１６が
生成される。図５、図６の周波数計数回路５２０によ
り、分周器３８０（図１）により生成されたＣＬＫＩＮ
信号３８２がカウントアップ（Count up）される。図７
のコンパレータ回路５３０により、分周信号ＣＬＫＤ１
６の各クロック信号のエッジ（例えば低レベルから高レ
ベルへの立上り）ごとに、周波数計数回路５２０からの
出力がラッチされ、所定の周波数範囲と比較される。

【００６４】図７のコンパレータ回路５３０において、
周波数計数回路５２０（図５、図６）から出力される計
数信号の最大有効ビット（最上位ビット）であるビット
ｆｃ＜６＞は、Ｆ_UP信号３１２の生成時間を計算し、こ
れによって所定の周波数範囲の下限を決定するのに使用
される。ここで、ビットｆｃ＜６＞が０のとき、すなわ
ちＣＬＫＩＮ信号３８２の値が所定の周波数範囲より小
さいときは、Ｆ_UP信号３１２は低レベルのままで、ビッ
トｆｃ＜６＞が０から１に切り替わると、Ｆ_UP信号３１
２は高レベルに変更される。

【００６５】すなわち、最上位ビットｆｃ＜６＞が０か
ら１に切り替わる点が、所定の周波数範囲の下限（第１
の設定値）に相当する。

【００６６】また、図７のコンパレータ回路５３０にお
いて、周波数計数回路５２０（図５、図６）の上位４ビ
ットｆｃ＜６＞，ｆｃ＜５＞，ｆｃ＜４＞，ｆｃ＜３＞
は、Ｆ_DOWN信号３１４の生成時間を計算し、これによっ
て所定の周波数範囲の上限を決定するのに使用される。
ここで、ビットｆｃ＜６＞，ｆｃ＜５＞，ｆｃ＜４＞，
ｆｃ＜３＞が「１１１１」のとき、すなわちＣＬＫＩＮ
信号３８２の値が所定の周波数範囲より大きいときは、
Ｆ_DOWN信号３１４ビットは高レベルのままで、ビットｆ
ｃ＜６＞，ｆｃ＜５＞，ｆｃ＜４＞，ｆｃ＜３＞のいず
れかが１から０に切り替わると、Ｆ_DOWN信号３１４は低
レベルに変更される。

【００６７】すなわち、上位４ビットｆｃ＜６＞，ｆｃ
＜５＞，ｆｃ＜４＞，ｆｃ＜３＞が「１１１１」のとき
から、ビットｆｃ＜６＞，ｆｃ＜５＞，ｆｃ＜４＞，ｆ
ｃ＜３＞のいずれかが１から０に切り替わる点が、所定
の周波数範囲の上限（第２の設定値）に相当する。

【００６８】また、図７のコンパレータ回路５３０にお
いて、ビットｆｃ＜６＞が０、または、ビットｆｃ＜６
＞，ｆｃ＜５＞，ｆｃ＜４＞，ｆｃ＜３＞が「１１１
１」のときは、Ｆ_LOCK信号３１６は低レベルにされる。
そして、ビットｆｃ＜６＞が１で、かつ、ビットｆｃ＜
６＞，ｆｃ＜５＞，ｆｃ＜４＞，ｆｃ＜３＞のいずれか
が０になると、Ｆ_LOCK信号３１６は高レベルに変更され
る。

【００６９】このように、図７のコンパレータ回路５３
０により、クロック出力信号３４０（図１）の周波数を
調整して増大する必要があるとき（すなわち、所定の周
波数範囲以下のとき）にはＦ_UP信号３１２が生成され、
クロック出力信号３４０（図１）の周波数を調整して低
下する必要があるとき（すなわち、所定の周波数範囲以
上のとき）にはＦ_DOWN信号３１４が生成され、クロック
出力信号３４０（図１）の周波数が所定の周波数範囲に
達したときにはＦ_LOCK信号３１６が生成される。このコ
ンパレータ回路５３０により、所定の周波数範囲を決定
することができる。

【００７０】図７において、インバータ１５５ａは、周
波数計数回路５２０（図５、図６）からの計数信号が増
大して所定の周波数範囲の下限（第１の設定値）に達し
たときに出力信号レベルが反転する第１反転回路を構成
し、ＡＮＤゲート１５８ａは、上記計数信号が低減して
所定の周波数範囲の上限（第２の設定値）に達したとき
に出力信号レベルが反転する第２反転回路を構成してい
る。

【００７１】コンパレータ回路５３０のリセット時間
は、例えば分周回路５１０などにより決定され、本実施
形態では、２⁴＝１６を基準クロック信号（ＣＬＫ１４
Ｍ）３３０の周波数で除したものに相当する。例えば、
基準クロック信号（ＣＬＫ１４Ｍ）３３０の周波数が1
4.318MHzの場合は、コンパレータ回路５３０のリセット
時間は1.117μｓである。

【００７２】そして、ＣＬＫＩＮ信号３８２の周波数が
(２⁶＋２⁵＋２⁴＋２³)／1.117μｓ＝107MHzより大きい
ときにはＦ_DOWN信号３１４が生成され、ＣＬＫＩＮ信号
３８２の周波数が２⁶／1.117μｓ＝57.29MHzより小さい
ときにはＦ_UP信号３１２が生成される。すなわち、本実
施形態では、所定の周波数範囲は57.29MHz〜107MHzであ
る。ただし、当該技術に熟知した者ならば誰でも明らか
であるように、所定の周波数範囲は、もっと狭くした
り、或いは変更することが可能である。

【００７３】図８の自動停止回路５４０において、Ｆ
_LOCK信号３１６が、基準クロック信号（ＣＬＫ１４Ｍ）
３３０の周波数ロック期間（locking frequency perio
d、本実施形態では、同図に示すように、３クロック周
期）において高レベルであった場合には、周波数ロック
期間における所定の周波数範囲をそのまま維持し、ＳＴ
ＯＰＢ信号５４２が高レベルから低レベルに変更され、
ＳＴＯＰ信号５４４が低レベルから高レベルに変更され
る。このＳＴＯＰＢ信号５４２及びＳＴＯＰ信号５４４
のレベルは、ＲＳＴＢ信号が入力されるまで維持され
る。なお、ＲＳＴＢ信号は、例えば新しい基準クロック
信号（ＣＬＫ１４Ｍ）３３０を受信すると生成されるも
のである。

【００７４】図７に示すように、高レベルのＳＴＯＰ信
号５４４により、Ｆ_LOCK信号３１６を高レベルに維持す
ることが可能で、低レベルのＳＴＯＰＢ信号５４２によ
り、Ｆ_UP信号３１２及びＦ_DOWN信号３１４を低レベルに
維持することが可能である。

【００７５】そして、Ｆ_UP信号３１２及びＦ_DOWN信号３
１４を低レベルにし、Ｆ_LOCK信号３１６を高レベルにし
た状態を維持することにより、ＦＤＣ３１０をＰＬＬシ
ステム３００から切り離し、ＰＦＤ３２０を使用可能に
することができ、この状態はＲＳＴＢ信号が入力される
まで継続される。

【００７６】なお、図９のリセット信号生成回路５３１
において、コンパレータ回路５３０（図７）で出力され
るＵＰ信号、ＬＯＣＫ信号、ＤＯＷＮ信号の全てが低レ
ベルのときは、正常動作ではないのでリセット信号ＲＳ
ＴＢＡを生成し、周波数計数回路５２０（図５、図６）
やコンパレータ回路５３０（図７）の対応する回路を初
期化するようにしている。

【００７７】このように、本実施形態では、Ｆ_LOCK信号
３１６は、ＣＬＫＩＮ信号３８２が所定の周波数範囲に
達するまでは低レベルに維持されている。このとき、Ｐ
ＬＬシステム３００は、周波数のフォロアシステムとし
て機能する。そして、ＦＤＣ３１０は、ＣＬＫＩＮ信号
３８２が所定の周波数範囲に達するまで動作を継続し、
所定の周波数範囲に達した後は、クロック出力信号３４
０の周波数に関係なく、再び動作を開始することはな
い。

【００７８】図１０は、図１のうちでクロック出力信号
３４０が所定の周波数範囲に達するまでのＰＬＬシステ
ム３００の機能のみを示す回路図、図１１は、図１のう
ちでクロック出力信号３４０が所定の周波数範囲に達し
た後のＰＬＬシステム３００の機能のみを示す回路図で
ある。

【００７９】クロック出力信号３４０が所定の周波数範
囲に達するまでの期間中は、Ｆ_LOCK信号３１６が低レベ
ルに維持されて、図１０に示すように、ＦＤＣ３１０か
らの出力信号によりＰＬＬシステム３００が制御され
る。すなわち、ループフィルタ３６０への入力信号であ
るＬ_UP信号３５５及びＬ_DOWN信号３５７は、それぞれＦ
_UP信号３１２及びＦ_DOWN信号３１４に直結している。

【００８０】そして、クロック出力信号３４０が所定の
周波数範囲に達すると、Ｆ_LOCK信号３１６が高レベルに
変化し、周波数ロック期間（上述したように、本実施形
態では例えば３クロック周期）が経過した後、ＦＤＣ３
１０は自動的に動作を停止し、続いてＦ_UP信号３１２及
びＦ_DOWN信号３１４が低レベルに変化し、この低レベル
状態が維持されて、ＰＦＤ３２０が動作を開始する。

【００８１】クロック出力信号３４０が所定の周波数範
囲に達した後は、図１１に示すように、ＰＦＤ３２０か
らの出力信号によりＰＬＬシステム３００が制御され
る。すなわち、ループフィルタ３６０への入力信号であ
るＬ_UP信号３５５及びＬ_DOWN信号３５７は、それぞれＵ
Ｐ信号３２２及びＤＯＷＮ信号３２４に直結している。

【００８２】図１２は、本実施形態における各信号のレ
ベルを示すタイミングチャートである。前述したよう
に、ＰＬＬシステム３００は、クロック出力信号３４０
の周波数が所定の周波数範囲に達する時刻Ｔ₁までは周
波数フォロアとして機能し、この時刻Ｔ₁までは、ＦＤ
Ｃ３１０からの出力信号、すなわちＦ_UP信号３１２及び
Ｆ_DOWN信号３１４により、ループフィルタ３６０から出
力されるＤＣオフセット電圧Ｖ_iの動作が制御される。

【００８３】そして、時刻Ｔ₁から周波数ロック期間が
経過した後、ＦＤＣ３１０から出力されるＦ_LOCK信号３
１６が高レベルにされることによりＰＦＤ３２０からの
出力信号が有効にされ、かつ、Ｆ_UP信号３１２及びＦ
_DOWN信号３１４が低レベルにされることによりＰＦＤ３
２０から出力されるＵＰ信号３２２及びＤＯＷＮ信号３
２４によりループフィルタ３６０から出力されるＤＣオ
フセット電圧Ｖ_iの動作が制御される。すなわち、ＰＬ
Ｌシステム３００は、時刻Ｔ₁以降は、公知のＰＬＬシ
ステムとして機能する。

【００８４】このように、本実施形態によれば、クロッ
ク出力信号３４０を、所定の周波数範囲に達するまで
は、ＦＤＣ３１０により基準クロック信号３３０の周波
数に同期させ、所定の周波数範囲に一旦達した後には、
ＰＦＤ３２０により基準クロック信号３３０の周波数お
よび位相に同期させるようにしたので、従来に比べて減
衰振動を低減することができ、短時間で素早く安定状態
のクロック出力信号３４０を得ることができる。

【００８５】また、クロック出力信号３４０が所定の周
波数範囲に一旦達して周波数ロック期間が経過した後
は、基準クロック信号３３０がドリフトしても、Ｆ_LOCK
信号３１６が高レベルに維持され、ＦＤＣ３１０が再度
機能することはないので、ＦＤＣ３１０とＰＦＤ３２０
とが相互に干渉し合うという不都合が生じることはな
く、基準クロック信号３３０がドリフトしても、安定状
態を維持することができる。

【００８６】また、図１に示すように、簡素な回路構成
で実現しているので、チップに占める表面積が非常に小
さくてすみ、他の回路とともに容易に集積回路を構成す
ることができる。

【００８７】以上に好ましい実施の形態を開示したが、
これらは決して本発明の範囲を限定するものではなく、
当該技術に熟知した者ならば誰でも、本発明の精神と領
域を脱しない範囲内で各種の変動や潤色を加えられるべ
きであって、従って本発明の保護範囲は特許請求の範囲
で指定した内容を基準とする。

【００８８】

【発明の効果】以上説明したように、請求項１の発明に
よれば、クロック出力信号を入力信号に同期させる位相
ロックループにおいて、前記クロック出力信号が所定の
周波数範囲に達するまで、前記入力信号と前記クロック
出力信号との周波数差に応じた周波数補正信号を生成す
る周波数検出計数器と、前記クロック出力信号と前記入
力信号との周波数差及び位相差に応じた位相周波数補正
信号を生成する位相周波数検出器と、前記クロック出力
信号の周波数が所定の周波数範囲に達するまでは前記周
波数補正信号に基づき出力電圧を生成し、前記クロック
出力信号の周波数が前記所定の周波数範囲に達した後は
前記位相周波数補正信号に基づき出力電圧を生成するフ
ィルタ回路部と、前記出力電圧に応じた周波数の前記ク
ロック出力信号を生成する電圧制御発振器とを備えるよ
うにしたので、振幅の大きい減衰振動が生じることなく
短時間で安定状態に達してクロック出力信号を入力信号
に同期させることができる。また、周波数検出計数器と
位相周波数検出器とが互いに干渉し合ったり、交互に動
作が頻繁に切り替わってシステムが不安定になるという
事態を防止することができる。また、回路を低消費電力
で小さい占有面積で構成することができる。

【００８９】また、請求項２の発明によれば、請求項１
記載の位相ロックループにおいて、前記フィルタ回路部
は、入力される補正信号に基づき出力電圧を生成するル
ープフィルタと、前記周波数補正信号及び前記位相周波
数補正信号を受信し、前記クロック出力信号が前記所定
の周波数範囲に達するまでは前記周波数補正信号を前記
ループフィルタに送出し、前記クロック出力信号が一旦
前記所定の周波数範囲に達した後は前記位相周波数補正
信号を前記ループフィルタに送出する切替回路とからな
るようにしたので、クロック出力信号が所定の周波数範
囲に達するまでと一旦達した後とでループフィルタに送
出する補正信号が切り替えられることとなり、これによ
って、周波数検出計数器と位相周波数検出器との干渉や
頻繁な切替えを確実に防止することができる。

【００９０】また、請求項３の発明によれば、請求項１
記載の位相ロックループにおいて、前記周波数検出計数
器は、前記入力信号を所定の分周比で分周した分周信号
を出力する分周器と、前記クロック出力信号の周波数に
比例する計数信号を出力する周波数計数器と、前記分周
信号及び前記計数信号を比較し、その比較結果に基づき
前記周波数補正信号を生成するコンパレータ回路とを備
えたものであるとしたので、計数信号および分周信号の
大小に応じて適正な周波数補正信号を得ることができ
る。

【００９１】また、請求項４の発明によれば、請求項３
記載の位相ロックループにおいて、前記コンパレータ回
路は、予め設定された第１の設定値より前記計数信号が
小さいときには前記周波数補正信号として増大信号を生
成し、予め設定され、上記第１の設定値より大きい第２
の設定値より前記計数信号が大きいときには前記周波数
補正信号として低減信号を生成し、前記増大信号及び前
記低減信号のいずれも生成しないときは前記周波数補正
信号としてロック信号を生成するもので、前記フィルタ
回路部は、前記増大信号が生成されると前記出力電圧を
増大し、前記低減信号が生成されると前記出力電圧を低
減し、前記ロック信号が生成されると前記位相周波数補
正信号を受信するように構成されているとしたので、第
１の設定値は所定の周波数範囲の下限に相当し、第２の
設定値は所定の周波数範囲の上限に相当し、増大信号お
よび低減信号を適正に生成することができる。また、増
大信号および低減信号のいずれも生成されず、ロック信
号が生成されるということは、クロック出力信号の周波
数が所定の周波数範囲に達したことに相当し、フィルタ
回路部により、位相周波数補正信号に基づき出力電圧を
適正に生成することができる。これによって、周波数検
出計数器と位相周波数検出器との干渉や頻繁な切替えを
確実に防止することができる。

【００９２】また、請求項５の発明によれば、請求項４
記載の位相ロックループにおいて、前記ロック信号及び
前記分周信号を受信すると、前記周波数検出計数器を使
用不能にする停止信号を生成する停止回路をさらに備え
るようにしたので、クロック出力信号の周波数が所定の
周波数範囲に達すると、周波数検出計数器を自動的に使
用不能にすることができ、これによって、周波数検出計
数器と位相周波数検出器との干渉や頻繁な切替えを確実
に防止することができる。

【００９３】また、請求項６の発明によれば、請求項１
記載の位相ロックループにおいて、前記周波数検出計数
器は、前記クロック出力信号の周波数が前記所定の周波
数範囲より小さいときは前記周波数補正信号として増大
信号を生成し、前記クロック出力信号の周波数が前記所
定の周波数範囲より大きいときは前記周波数補正信号と
して低減信号を生成し、前記クロック出力信号の周波数
が前記所定の周波数範囲内に達した後は前記周波数補正
信号としてロック信号を生成するもので、前記フィルタ
回路部は、前記増大信号が生成されると前記出力電圧を
増大し、前記低減信号が生成されると前記出力電圧を低
減し、前記ロック信号が生成されると前記位相周波数補
正信号を受信するように構成されているとしたので、周
波数検出計数器と位相周波数検出器との干渉や頻繁な切
替えを防止することができる。

【００９４】また、請求項７の発明によれば、請求項６
記載の位相ロックループにおいて、前記フィルタ回路部
は、前記増大信号が生成されるとオンにされる充電スイ
ッチと、前記低減信号が生成されるとオンにされる放電
スイッチと、前記充電スイッチがオンにされると電荷が
充電され、前記放電スイッチがオンにされると電荷が放
電されて、その充電電荷に応じた前記出力電圧を生成す
る電荷保持回路とを備えたものであるとしたので、増大
信号および低減信号に応じた出力電圧を簡易な構成で生
成することができる。

【００９５】また、請求項８の発明によれば、クロック
出力信号を入力信号に同期させる信号同期方法におい
て、前記クロック出力信号の周波数が所定の周波数範囲
に達するまでは前記クロック出力信号を前記入力信号の
周波数に同期するように制御し、前記クロック出力信号
の周波数が一旦前記所定の周波数範囲に達した後は前記
クロック出力信号を前記入力信号の周波数および位相に
同期するように制御したので、クロック出力信号の減衰
振動の振幅を低減することができ、クロック出力信号を
入力信号に短時間で同期させることができる。

【００９６】また、請求項９の発明によれば、クロック
出力信号を入力信号に同期させる信号同期方法におい
て、前記クロック出力信号の周波数が所定の周波数範囲
に達するまで前記入力信号と前記クロック出力信号との
周波数差に応じた周波数補正信号を生成し、前記クロッ
ク出力信号の周波数が一旦前記所定の周波数範囲に達し
た後は前記周波数補正信号の生成を停止する第１工程
と、前記クロック出力信号と前記入力信号との周波数差
及び位相差に応じた位相周波数補正信号を生成する第２
工程と、前記クロック出力信号の周波数が前記所定の周
波数範囲に達するまでは前記周波数補正信号に基づき出
力電圧を生成し、前記クロック出力信号の周波数が一旦
前記所定の周波数範囲に達した後は前記位相周波数補正
信号に基づき出力電圧を生成する第３工程と、前記出力
電圧に基づき前記クロック出力信号を生成する第４工程
とを備えるようにしたので、クロック出力信号の減衰振
動の振幅を低減することができ、クロック出力信号を入
力信号に短時間で同期させることができる。

【００９７】また、請求項１０の発明によれば、請求項
９記載の信号同期方法において、前記第１工程は、前記
入力信号を所定の分周比で分周した分周信号を生成する
工程と、前記クロック出力信号の周波数に比例する計数
値を出力する工程と、前記分周信号の周波数および前記
計数値を比較し、その比較結果に基づき前記周波数補正
信号を生成する工程とを備えたものであるとしたので、
分周信号の周波数および計数値の大小に応じて適正な周
波数補正信号を得ることができる。

【００９８】また、請求項１１の発明によれば、請求項
９記載の信号同期方法において、前記第１工程は、前記
クロック出力信号の周波数が前記所定の周波数範囲より
小さいときは前記周波数補正信号として増大信号を生成
し、前記クロック出力信号の周波数が前記所定の周波数
範囲より大きいときは前記周波数補正信号として低減信
号を生成するもので、前記第３工程は、前記増大信号が
生成されると前記出力電圧を増大し、前記低減信号が生
成されると前記出力電圧を低減するものであるとしたの
で、クロック出力信号の周波数を入力信号の周波数に素
早く同期させることができる。

【図面の簡単な説明】

【図１】本発明に係る位相ロックループの一実施形態で
あるＰＬＬシステムの回路図である。

【図２】ループフィルタの概略構成を示すブロック図で
ある。

【図３】ループフィルタの詳細構成を示す回路図であ
る。

【図４】周波数検出計数器（ＦＤＣ）の分周回路の回路
図である。

【図５】周波数検出計数器（ＦＤＣ）の周波数計数回路
の回路図である。

【図６】周波数検出計数器（ＦＤＣ）の周波数計数回路
の回路図である。

【図７】周波数検出計数器（ＦＤＣ）のコンパレータ回
路の回路図である。

【図８】周波数検出計数器（ＦＤＣ）の自動停止回路の
回路図である。

【図９】周波数検出計数器（ＦＤＣ）のコンパレータ回
路の一部を構成するリセット信号生成回路の回路図であ
る。

【図１０】クロック出力信号が所定の周波数範囲に達す
るまでのＰＬＬシステムの機能を示す回路図である。

【図１１】クロック出力信号が所定の周波数範囲に達し
た後のＰＬＬシステムの機能を示す回路図である。

【図１２】本実施形態における各信号のレベルを示すタ
イミングチャートである。

【図１３】位相周波数検出器（ＰＦＤ）を有する公知の
位相ロックループ（ＰＬＬ）の構成を示すブロック図で
ある。

【図１４】（ａ）（ｂ）はＰＬＬが基準クロックに同期
する応答時間を変化させた場合に得られる効果を示す図
である。

【符号の説明】

３００位相同期ループ（ＰＬＬ）システム３１０周波数検出計数器（ＦＤＣ）３１２Ｆ_UP信号（増大信号）３１４Ｆ_DOWN信号（低減信号）３１６Ｆ_LOCK信号（ロック信号）３２０位相周波数検出器（ＰＦＤ）３２２ＵＰ信号３２４ＤＯＷＮ信号３３０基準クロック信号（入力信号）３４０クロック出力信号３５０，３５２ＡＮＤゲート３５４，３５６ＯＲゲート３５５Ｌ_UP信号３５７Ｌ_DOWN信号３６０ループフィルタ３７０電圧制御発振器（ＶＣＯ）３８０分周器（÷Ｎ）５１０分周回路５２０周波数計数回路５３０コンパレータ回路５３１リセット信号生成回路５４０自動停止回路８１０充電電流源８２０充電スイッチ８３０放電スイッチ８４０放電電流源８５０抵抗８６０電荷保持回路

Claims

【特許請求の範囲】

【請求項１】クロック出力信号を入力信号に同期させ
る位相ロックループにおいて、前記クロック出力信号が所定の周波数範囲に達するま
で、前記入力信号と前記クロック出力信号との周波数差
に応じた周波数補正信号を生成する周波数検出計数器
と、前記クロック出力信号と前記入力信号との周波数差及び
位相差に応じた位相周波数補正信号を生成する位相周波
数検出器と、前記クロック出力信号の周波数が所定の周波数範囲に達
するまでは前記周波数補正信号に基づき出力電圧を生成
し、前記クロック出力信号の周波数が前記所定の周波数
範囲に達した後は前記位相周波数補正信号に基づき出力
電圧を生成するフィルタ回路部と、前記出力電圧に応じた周波数の前記クロック出力信号を
生成する電圧制御発振器とを備えたことを特徴とする位
相ロックループ。
【請求項２】請求項１記載の位相ロックループにおい
て、前記フィルタ回路部は、入力される補正信号に基づき出力電圧を生成するループ
フィルタと、前記周波数補正信号及び前記位相周波数補正信号を受信
し、前記クロック出力信号が前記所定の周波数範囲に達
するまでは前記周波数補正信号を前記ループフィルタに
送出し、前記クロック出力信号が一旦前記所定の周波数
範囲に達した後は前記位相周波数補正信号を前記ループ
フィルタに送出する切替回路とからなることを特徴とす
る位相ロックループ。
【請求項３】請求項１記載の位相ロックループにおい
て、前記周波数検出計数器は、前記入力信号を所定の分周比で分周した分周信号を出力
する分周器と、前記クロック出力信号の周波数に比例する計数信号を出
力する周波数計数器と、前記分周信号及び前記計数信号を比較し、その比較結果
に基づき前記周波数補正信号を生成するコンパレータ回
路とを備えたものであることを特徴とする位相ロックル
ープ。
【請求項４】請求項３記載の位相ロックループにおい
て、前記コンパレータ回路は、予め設定された第１の設定値
より前記計数信号が小さいときには前記周波数補正信号
として増大信号を生成し、予め設定され、上記第１の設
定値より大きい第２の設定値より前記計数信号が大きい
ときには前記周波数補正信号として低減信号を生成し、
前記増大信号及び前記低減信号のいずれも生成しないと
きは前記周波数補正信号としてロック信号を生成するも
ので、前記フィルタ回路部は、前記増大信号が生成されると前
記出力電圧を増大し、前記低減信号が生成されると前記
出力電圧を低減し、前記ロック信号が生成されると前記
位相周波数補正信号を受信するように構成されているこ
とを特徴とする位相ロックループ。
【請求項５】請求項４記載の位相ロックループにおい
て、前記ロック信号及び前記分周信号を受信すると、前
記周波数検出計数器を使用不能にする停止信号を生成す
る停止回路をさらに備えたことを特徴とする位相ロック
ループ。
【請求項６】請求項１記載の位相ロックループにおい
て、前記周波数検出計数器は、前記クロック出力信号の周波
数が前記所定の周波数範囲より小さいときは前記周波数
補正信号として増大信号を生成し、前記クロック出力信
号の周波数が前記所定の周波数範囲より大きいときは前
記周波数補正信号として低減信号を生成し、前記クロッ
ク出力信号の周波数が前記所定の周波数範囲内に達した
後は前記周波数補正信号としてロック信号を生成するも
ので、前記フィルタ回路部は、前記増大信号が生成されると前
記出力電圧を増大し、前記低減信号が生成されると前記
出力電圧を低減し、前記ロック信号が生成されると前記
位相周波数補正信号を受信するように構成されているこ
とを特徴とする位相ロックループ。
【請求項７】請求項６記載の位相ロックループにおい
て、前記フィルタ回路部は、前記増大信号が生成されるとオンにされる充電スイッチ
と、前記低減信号が生成されるとオンにされる放電スイッチ
と、前記充電スイッチがオンにされると電荷が充電され、前
記放電スイッチがオンにされると電荷が放電されて、そ
の充電電荷に応じた前記出力電圧を生成する電荷保持回
路とを備えたものであることを特徴とする位相ロックル
ープ。
【請求項８】クロック出力信号を入力信号に同期させ
る信号同期方法において、前記クロック出力信号の周波
数が所定の周波数範囲に達するまでは前記クロック出力
信号を前記入力信号の周波数に同期するように制御し、
前記クロック出力信号の周波数が一旦前記所定の周波数
範囲に達した後は前記クロック出力信号を前記入力信号
の周波数および位相に同期するように制御したことを特
徴とする信号同期方法。
【請求項９】クロック出力信号を入力信号に同期させ
る信号同期方法において、前記クロック出力信号の周波数が所定の周波数範囲に達
するまで前記入力信号と前記クロック出力信号との周波
数差に応じた周波数補正信号を生成し、前記クロック出
力信号の周波数が一旦前記所定の周波数範囲に達した後
は前記周波数補正信号の生成を停止する第１工程と、前記クロック出力信号と前記入力信号との周波数差及び
位相差に応じた位相周波数補正信号を生成する第２工程
と、前記クロック出力信号の周波数が前記所定の周波数範囲
に達するまでは前記周波数補正信号に基づき出力電圧を
生成し、前記クロック出力信号の周波数が一旦前記所定
の周波数範囲に達した後は前記位相周波数補正信号に基
づき出力電圧を生成する第３工程と、前記出力電圧に基づき前記クロック出力信号を生成する
第４工程とを備えたことを特徴とする信号同期方法。
【請求項１０】請求項９記載の信号同期方法におい
て、前記第１工程は、前記入力信号を所定の分周比で分周し
た分周信号を生成する工程と、前記クロック出力信号の周波数に比例する計数値を出力
する工程と、前記分周信号の周波数および前記計数値を比較し、その
比較結果に基づき前記周波数補正信号を生成する工程と
を備えたものであることを特徴とする信号同期方法。
【請求項１１】請求項９記載の信号同期方法におい
て、前記第１工程は、前記クロック出力信号の周波数が前記
所定の周波数範囲より小さいときは前記周波数補正信号
として増大信号を生成し、前記クロック出力信号の周波
数が前記所定の周波数範囲より大きいときは前記周波数
補正信号として低減信号を生成するもので、前記第３工程は、前記増大信号が生成されると前記出力
電圧を増大し、前記低減信号が生成されると前記出力電
圧を低減するものであることを特徴とする信号同期方
法。