JP2000339055A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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Abstract
(57)【要約】 （修正有）
【課題】クロック信号発生回路を、内部回路の動作を停
止状態にする時に同時に停止でき、通常動作に復帰する
際にはクロック信号発生回路が短時間でクロック信号を
出力できる、停止状態にある時の消費電力を削減する。 【解決手段】水晶発振子による信号または外部のクロッ
ク信号をxtal、extal端子から入力し、モード端子mod8
で水晶発振子の信号と外部クロック信号とから一方を選
択して発振回路OSC内に入力する。入力クロック信号は
分周回路DIV1で所望の値に周波数が分周される。分周さ
れたクロック信号clk12は、位相同期ループ回路ＰＬＬ
１に入力され、セレクタ回路SEL3により選択された回路
の出力クロック信号が分周回路DIV2を経てLSI内部へ分
配される。位相同期ループ回路PLL1は、クロック信号の
安定時間がクロック40周期以上あり、ディレー・ロック
ド・ループ回路DLL1のクロック信号安定時間は2〜3周期
である。
止状態にする時に同時に停止でき、通常動作に復帰する
際にはクロック信号発生回路が短時間でクロック信号を
出力できる、停止状態にある時の消費電力を削減する。 【解決手段】水晶発振子による信号または外部のクロッ
ク信号をxtal、extal端子から入力し、モード端子mod8
で水晶発振子の信号と外部クロック信号とから一方を選
択して発振回路OSC内に入力する。入力クロック信号は
分周回路DIV1で所望の値に周波数が分周される。分周さ
れたクロック信号clk12は、位相同期ループ回路ＰＬＬ
１に入力され、セレクタ回路SEL3により選択された回路
の出力クロック信号が分周回路DIV2を経てLSI内部へ分
配される。位相同期ループ回路PLL1は、クロック信号の
安定時間がクロック40周期以上あり、ディレー・ロック
ド・ループ回路DLL1のクロック信号安定時間は2〜3周期
である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係わり、特に同期クロック信号の発生、分配を行う半導
体集積回路装置に関する。
係わり、特に同期クロック信号の発生、分配を行う半導
体集積回路装置に関する。
【０００２】
【従来の技術】CMOS回路を用いたマイクロプロセッサ用
LSIでは、内部の各CMOS回路にクロック信号を分配し、
クロック信号のタイミングに合わせて動作を行う。一般
的に、LSI内部にはクロック信号を発生するための回路
として位相同期ループ回路（PLL回路）が組込まれてお
り、LSI外部から水晶発振回路等でクロック信号を発生
し、これをLSI内部に入力して、PLL回路が周波数の逓倍
や位相同期等を行い、LSIの内部回路にクロック信号を
分配する。
LSIでは、内部の各CMOS回路にクロック信号を分配し、
クロック信号のタイミングに合わせて動作を行う。一般
的に、LSI内部にはクロック信号を発生するための回路
として位相同期ループ回路（PLL回路）が組込まれてお
り、LSI外部から水晶発振回路等でクロック信号を発生
し、これをLSI内部に入力して、PLL回路が周波数の逓倍
や位相同期等を行い、LSIの内部回路にクロック信号を
分配する。
【０００３】PLL回路を用いたマイクロプロセッサの構
成例として、平成10年4月に発効された「日立SuperH RI
SC engine SH-4ハードウェアマニュアル（SH7750）」
第10-1頁から第10-15頁に掲載されているシステムが挙
げられる。図28にこの従来例のブロック図を示す。水晶
発振回路が生成するクロック信号は、発振回路OSCのxta
l端子及びextal端子から入力され、分周回路DIV1で分周
されてPLL回路PLL1に伝えられる。PLL回路PLL1では、入
力クロック信号の周波数を例えば6倍の周波数の信号に
逓倍して出力する。この逓倍されたクロック信号が、分
周回路DIV2を経て所望の周波数のクロック信号に形成さ
れ、複数のクロック信号としてLSI内部へ分配される。
内部へ分配されたクロック信号は、さらにPLL回路PLL2
に供給され、ここで位相を同期させ、ckio端子からLSI
外部へクロック信号を出力している。
成例として、平成10年4月に発効された「日立SuperH RI
SC engine SH-4ハードウェアマニュアル（SH7750）」
第10-1頁から第10-15頁に掲載されているシステムが挙
げられる。図28にこの従来例のブロック図を示す。水晶
発振回路が生成するクロック信号は、発振回路OSCのxta
l端子及びextal端子から入力され、分周回路DIV1で分周
されてPLL回路PLL1に伝えられる。PLL回路PLL1では、入
力クロック信号の周波数を例えば6倍の周波数の信号に
逓倍して出力する。この逓倍されたクロック信号が、分
周回路DIV2を経て所望の周波数のクロック信号に形成さ
れ、複数のクロック信号としてLSI内部へ分配される。
内部へ分配されたクロック信号は、さらにPLL回路PLL2
に供給され、ここで位相を同期させ、ckio端子からLSI
外部へクロック信号を出力している。
【０００４】図26にはPLL回路の従来例を示す。入力ク
ロック信号clkinと、クロック出力信号clkoutが分周回
路DIV00によって分周された信号が、周波数位相比較回
路PFDに入り、2入力信号の周波数差及び位相差を検出す
る。検出された周波数差、位相差はチャージポンプ回路
CP及びローパスフィルタ回路LPFにより制御電圧に変換
されて、電圧制御発振回路VCOの制御信号となる。電圧
制御発振回路VCOは制御電圧に応じた周波数のクロック
信号を出力クロック信号clkoutとして出力し、再び分周
回路DIV00を経て周波数位相比較回路PFDへ帰還する。こ
の過程を繰り返すことにより、PLL回路は、入力クロッ
ク信号clkinと位相が同期しており、周波数が逓倍され
た出力クロック信号clkoutを生成する。PLL回路の出力
クロック信号が所望の位相と周波数を安定して供給する
までの時間をクロック安定時間という。例えば、1999 I
EEEインターナショナル ソリッド・ステート サーキッツ
コンファレンス ダイジェスト オブ テクニカル ペー
パーズ（1999年2月）第346頁から第347頁に掲載されて
いる例では、PLL回路のクロック安定時間はクロック信
号40周期となっている。
ロック信号clkinと、クロック出力信号clkoutが分周回
路DIV00によって分周された信号が、周波数位相比較回
路PFDに入り、2入力信号の周波数差及び位相差を検出す
る。検出された周波数差、位相差はチャージポンプ回路
CP及びローパスフィルタ回路LPFにより制御電圧に変換
されて、電圧制御発振回路VCOの制御信号となる。電圧
制御発振回路VCOは制御電圧に応じた周波数のクロック
信号を出力クロック信号clkoutとして出力し、再び分周
回路DIV00を経て周波数位相比較回路PFDへ帰還する。こ
の過程を繰り返すことにより、PLL回路は、入力クロッ
ク信号clkinと位相が同期しており、周波数が逓倍され
た出力クロック信号clkoutを生成する。PLL回路の出力
クロック信号が所望の位相と周波数を安定して供給する
までの時間をクロック安定時間という。例えば、1999 I
EEEインターナショナル ソリッド・ステート サーキッツ
コンファレンス ダイジェスト オブ テクニカル ペー
パーズ（1999年2月）第346頁から第347頁に掲載されて
いる例では、PLL回路のクロック安定時間はクロック信
号40周期となっている。
【０００５】
【発明が解決しようとする課題】近年の携帯機器向けマ
イクロプロセッサを形成するCMOS LSIでは、LSI内部回
路が動作しない時に内部へのクロック信号供給を停止す
る等の手段により、消費電力の削減を図っている。この
ようなLSIは、例えば3種類の状態を持つ。1つは通常動
作を行うアクティブ状態。2つめはクロック発生回路だ
けを動作させ、内部回路へクロックを供給せずに内部回
路を停止するスリープ状態。3つめはLSI内部を全て停止
するスタンバイ状態。スタンバイ状態ではクロック発生
回路も停止しているため、スタンバイ状態からアクティ
ブ状態へ状態が変化する時には、クロック発生回路が生
成するクロック信号が安定するまで、つまりクロック安
定時間だけ内部回路の動作を開始することができず、ア
クティブ状態へ高速な復帰ができない。そこで、スリー
プ状態では内部回路のみを停止させて、クロック発生回
路は動作させている。スリープ状態からアクティブ状態
への状態変化時には、クロック信号は安定して供給する
ことができるため、アクティブ状態への復帰が高速にな
る。しかし、クロック発生回路が動作している分だけス
タンバイ状態よりも消費電力が大きい。スタンバイ状態
からアクティブ状態への復帰を高速にできない原因は、
クロック発生回路を構成するPLL回路のクロック安定時
間が、1999 IEEEインターナショナル ソリッド・ステー
ト サーキッツ コンファレンス ダイジェスト オブ テ
クニカル ペーパーズ（1999年2月）第346頁から第347頁
で述べられているようにクロック信号40周期必要とする
ためである。マイクロプロセッサ内のクロック発生回路
に、クロック安定時間2〜3周期と短いクロック発生回路
を用いることができれば、スリープ状態中にクロック発
生回路の動作を停止しても、アクティブ状態への復帰を
高速に行うことが可能となる。
イクロプロセッサを形成するCMOS LSIでは、LSI内部回
路が動作しない時に内部へのクロック信号供給を停止す
る等の手段により、消費電力の削減を図っている。この
ようなLSIは、例えば3種類の状態を持つ。1つは通常動
作を行うアクティブ状態。2つめはクロック発生回路だ
けを動作させ、内部回路へクロックを供給せずに内部回
路を停止するスリープ状態。3つめはLSI内部を全て停止
するスタンバイ状態。スタンバイ状態ではクロック発生
回路も停止しているため、スタンバイ状態からアクティ
ブ状態へ状態が変化する時には、クロック発生回路が生
成するクロック信号が安定するまで、つまりクロック安
定時間だけ内部回路の動作を開始することができず、ア
クティブ状態へ高速な復帰ができない。そこで、スリー
プ状態では内部回路のみを停止させて、クロック発生回
路は動作させている。スリープ状態からアクティブ状態
への状態変化時には、クロック信号は安定して供給する
ことができるため、アクティブ状態への復帰が高速にな
る。しかし、クロック発生回路が動作している分だけス
タンバイ状態よりも消費電力が大きい。スタンバイ状態
からアクティブ状態への復帰を高速にできない原因は、
クロック発生回路を構成するPLL回路のクロック安定時
間が、1999 IEEEインターナショナル ソリッド・ステー
ト サーキッツ コンファレンス ダイジェスト オブ テ
クニカル ペーパーズ（1999年2月）第346頁から第347頁
で述べられているようにクロック信号40周期必要とする
ためである。マイクロプロセッサ内のクロック発生回路
に、クロック安定時間2〜3周期と短いクロック発生回路
を用いることができれば、スリープ状態中にクロック発
生回路の動作を停止しても、アクティブ状態への復帰を
高速に行うことが可能となる。
【０００６】従って、本発明は上記の課題を解決する、
クロック安定時間の短いクロック発生回路を有する半導
体集積回路装置を提供することにある。
クロック安定時間の短いクロック発生回路を有する半導
体集積回路装置を提供することにある。
【０００７】すなわち、本発明は複数のクロック発生回
路を有する半導体集積回路装置から構成され、クロック
発生回路はクロック安定時間が2〜3周期と短いことによ
り、半導体集積回路装置の内部CMOS回路を停止した際に
同時にクロック発生回路も停止して消費電力を削減し、
かつ、内部CMOS回路を停止状態から通常の動作状態へ高
速で復帰させることを可能にするものである。
路を有する半導体集積回路装置から構成され、クロック
発生回路はクロック安定時間が2〜3周期と短いことによ
り、半導体集積回路装置の内部CMOS回路を停止した際に
同時にクロック発生回路も停止して消費電力を削減し、
かつ、内部CMOS回路を停止状態から通常の動作状態へ高
速で復帰させることを可能にするものである。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明で提示した手段の主なものは以下のようにな
る。
に本発明で提示した手段の主なものは以下のようにな
る。
【０００９】CMOS LSI回路内部に存在する発振回路は、
水晶発振回路、セレクタ回路、分周回路、及び位相同期
回路（PLL回路）、ディレー・ロックド・ループ回路（DLL
回路）から構成される。
水晶発振回路、セレクタ回路、分周回路、及び位相同期
回路（PLL回路）、ディレー・ロックド・ループ回路（DLL
回路）から構成される。
【００１０】発振回路OSCはLSIの外部から信号を受取る
端子を具備し、端子へ入力される信号は水晶発振回路へ
入力される。水晶発振回路のクロック信号出力と端子か
ら直接与えられる外部クロック信号がセレクタ回路で選
択される。セレクタ回路の出力選択はやはり端子で行わ
れる。クロック信号は次に分周回路で分周される。クロ
ック信号を直接伝達するか、分周回路の分周出力信号を
伝達するかをセレクタ回路で選択する。次にクロック信
号はPLL回路及びDLL回路の基準信号として供給され、そ
れぞれ同期クロック信号を生成する。クロック信号を直
接伝達するか、 PLL回路の出力クロック信号あるいはDL
L回路の出力クロック信号を伝達するか、これらのうち1
つの出力信号をセレクタ回路が選択する。最後にクロッ
ク信号は、分周回路で分周されて、LSI内部にクロック
信号として分配される。最後に分周回路で分周された信
号は、複数のセレクタ回路により所望の周波数のクロッ
ク信号として得られ、複数の異なる周波数を持つクロッ
ク信号がLSI内部に供給される。
端子を具備し、端子へ入力される信号は水晶発振回路へ
入力される。水晶発振回路のクロック信号出力と端子か
ら直接与えられる外部クロック信号がセレクタ回路で選
択される。セレクタ回路の出力選択はやはり端子で行わ
れる。クロック信号は次に分周回路で分周される。クロ
ック信号を直接伝達するか、分周回路の分周出力信号を
伝達するかをセレクタ回路で選択する。次にクロック信
号はPLL回路及びDLL回路の基準信号として供給され、そ
れぞれ同期クロック信号を生成する。クロック信号を直
接伝達するか、 PLL回路の出力クロック信号あるいはDL
L回路の出力クロック信号を伝達するか、これらのうち1
つの出力信号をセレクタ回路が選択する。最後にクロッ
ク信号は、分周回路で分周されて、LSI内部にクロック
信号として分配される。最後に分周回路で分周された信
号は、複数のセレクタ回路により所望の周波数のクロッ
ク信号として得られ、複数の異なる周波数を持つクロッ
ク信号がLSI内部に供給される。
【００１１】本発明の別の実施例によると、 CMOS LSI
回路内部に存在する発振回路は、水晶発振回路、セレク
タ回路、分周回路、及びPLL回路、 DLL回路から構成さ
れ、また、CMOS LSI回路内部に存在するクロック制御回
路は、周波数制御レジスタとバスインタフェースから構
成される。
回路内部に存在する発振回路は、水晶発振回路、セレク
タ回路、分周回路、及びPLL回路、 DLL回路から構成さ
れ、また、CMOS LSI回路内部に存在するクロック制御回
路は、周波数制御レジスタとバスインタフェースから構
成される。
【００１２】発振回路は前述の回路と同様の構成をな
す。クロック制御回路はLSI回路内部の内部バスからク
ロック制御命令を受け、周波数制御信号を出力して発振
回路内のセレクタ回路の出力選択を決定し、PLL回路やD
LL回路の選択、及び分周回路の分周率を選択する。クロ
ック制御回路では、内部バスからのクロック制御命令を
バスインタフェースがデコードし、周波数制御レジスタ
を書き換える。周波数制御信号は周波数制御レジスタの
設定に応じた信号を出力し、発振回路のセレクタ回路を
選択する。
す。クロック制御回路はLSI回路内部の内部バスからク
ロック制御命令を受け、周波数制御信号を出力して発振
回路内のセレクタ回路の出力選択を決定し、PLL回路やD
LL回路の選択、及び分周回路の分周率を選択する。クロ
ック制御回路では、内部バスからのクロック制御命令を
バスインタフェースがデコードし、周波数制御レジスタ
を書き換える。周波数制御信号は周波数制御レジスタの
設定に応じた信号を出力し、発振回路のセレクタ回路を
選択する。
【００１３】本発明の別の実施例によると、CMOS LSI回
路内部に存在する発振回路は、水晶発振回路、セレクタ
回路、分周回路、及びPLL回路、 DLL回路から構成さ
れ、また、CMOS LSI回路内部に存在するクロック制御回
路は、周波数制御レジスタから構成される。
路内部に存在する発振回路は、水晶発振回路、セレクタ
回路、分周回路、及びPLL回路、 DLL回路から構成さ
れ、また、CMOS LSI回路内部に存在するクロック制御回
路は、周波数制御レジスタから構成される。
【００１４】発振回路は前述の回路と同様の構成をな
す。クロック制御回路はLSI回路外部から信号を受け付
ける、少なくとも１つのモード端子を有する。周波数制
御レジスタはモード端子の入力信号により決定され、周
波数制御レジスタの設定に応じて出力信号を発生し、発
振回路のセレクタ回路の出力選択を決定する。
す。クロック制御回路はLSI回路外部から信号を受け付
ける、少なくとも１つのモード端子を有する。周波数制
御レジスタはモード端子の入力信号により決定され、周
波数制御レジスタの設定に応じて出力信号を発生し、発
振回路のセレクタ回路の出力選択を決定する。
【００１５】本発明の別の実施例によると、CMOS LSI回
路内部に存在する発振回路は、水晶発振回路、セレクタ
回路、分周回路、及びPLL回路、 DLL回路から構成され
る。
路内部に存在する発振回路は、水晶発振回路、セレクタ
回路、分周回路、及びPLL回路、 DLL回路から構成され
る。
【００１６】発振回路OSCはLSIの外部から信号を受取る
端子を具備し、端子へ入力される信号は水晶発振回路へ
入力される。水晶発振回路のクロック信号出力と端子か
ら直接与えられる外部クロック信号がセレクタ回路で選
択される。セレクタ回路の選択は端子への外部信号入力
で行われる。次にクロック信号は分周回路で分周され
る。 クロック信号を直接伝達するか分周回路の分周出
力信号を伝達するか、セレクタ回路で選択する。杉にク
ロック信号はPLL回路及びDLL回路の基準信号として供給
され、それぞれ同期クロック信号を生成する。クロック
信号を直接伝達するか、 PLL回路の出力クロック信号あ
るいはDLL回路の出力クロック信号を伝達するか、どれ
か1つをセレクタ回路が選択する。ここで選択されたク
ロック信号は、分周回路で分周されて、LSI内部にクロ
ック信号として分配される。分周回路で分周された信号
は、複数のセレクタ回路で所望の周波数のクロック信号
として得られ、複数の異なる周波数を持つクロック信号
がLSI内部に供給される。LSI内部に供給されるクロック
信号の1つがさらに、PLL回路及びDLL回路の基準信号と
して供給され、それぞれ同期クロック信号を生成する。
クロック信号を直接伝達するか、PLL回路の出力クロッ
ク信号あるいはDLL回路の出力クロック信号のうち1つの
出力信号がセレクタ回路によって選択される。ここで選
択されたクロック信号は端子からLSI回路外部へ出力さ
れる。
端子を具備し、端子へ入力される信号は水晶発振回路へ
入力される。水晶発振回路のクロック信号出力と端子か
ら直接与えられる外部クロック信号がセレクタ回路で選
択される。セレクタ回路の選択は端子への外部信号入力
で行われる。次にクロック信号は分周回路で分周され
る。 クロック信号を直接伝達するか分周回路の分周出
力信号を伝達するか、セレクタ回路で選択する。杉にク
ロック信号はPLL回路及びDLL回路の基準信号として供給
され、それぞれ同期クロック信号を生成する。クロック
信号を直接伝達するか、 PLL回路の出力クロック信号あ
るいはDLL回路の出力クロック信号を伝達するか、どれ
か1つをセレクタ回路が選択する。ここで選択されたク
ロック信号は、分周回路で分周されて、LSI内部にクロ
ック信号として分配される。分周回路で分周された信号
は、複数のセレクタ回路で所望の周波数のクロック信号
として得られ、複数の異なる周波数を持つクロック信号
がLSI内部に供給される。LSI内部に供給されるクロック
信号の1つがさらに、PLL回路及びDLL回路の基準信号と
して供給され、それぞれ同期クロック信号を生成する。
クロック信号を直接伝達するか、PLL回路の出力クロッ
ク信号あるいはDLL回路の出力クロック信号のうち1つの
出力信号がセレクタ回路によって選択される。ここで選
択されたクロック信号は端子からLSI回路外部へ出力さ
れる。
【００１７】本発明の別の実施例によると、CMOS LSI回
路内に発振回路、クロック制御回路及びタイマ回路を有
する構成からなる。発振回路は外部からの信号を端子を
通して入力し、クロック制御回路から周波数制御信号及
びクロックスタンバイ信号を入力し、LSI回路外部へ端
子を用いてシステムクロック信号を出力し、LSI回路内
部へ1つ以上のクロック信号を出力する。クロック制御
回路は1つ以上のモード端子を有し外部からのモード制
御信号を入力し、LSI回路内部から割込み信号、リセッ
ト信号、スタンバイイネーブル信号を入力し、内部バス
から制御命令を受け取り、タイマ回路からスタンバイキ
ャンセル信号を入力し、発振回路とタイマ回路へ周波数
制御信号及びクロックスタンバイ信号を出力する。タイ
マ回路は内部バスから制御命令を受け取り、発振回路か
らクロック信号を入力し、クロック制御回路から周波数
制御信号及びクロックスタンバイ信号を入力し、LSI回
路内部へとクロック制御回路へスタンバイキャンセル信
号を出力する。
路内に発振回路、クロック制御回路及びタイマ回路を有
する構成からなる。発振回路は外部からの信号を端子を
通して入力し、クロック制御回路から周波数制御信号及
びクロックスタンバイ信号を入力し、LSI回路外部へ端
子を用いてシステムクロック信号を出力し、LSI回路内
部へ1つ以上のクロック信号を出力する。クロック制御
回路は1つ以上のモード端子を有し外部からのモード制
御信号を入力し、LSI回路内部から割込み信号、リセッ
ト信号、スタンバイイネーブル信号を入力し、内部バス
から制御命令を受け取り、タイマ回路からスタンバイキ
ャンセル信号を入力し、発振回路とタイマ回路へ周波数
制御信号及びクロックスタンバイ信号を出力する。タイ
マ回路は内部バスから制御命令を受け取り、発振回路か
らクロック信号を入力し、クロック制御回路から周波数
制御信号及びクロックスタンバイ信号を入力し、LSI回
路内部へとクロック制御回路へスタンバイキャンセル信
号を出力する。
【００１８】
【発明の実施の形態】以下、図を参照して本発明の実施
例を説明する。
例を説明する。
【００１９】図1は、本発明の実施例を示す図である。
【００２０】CMOS LSI回路内部に存在する発振回路OSC
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、分周回路DIV1、DIV2、及び位
相同期回路（PLL回路）PLL1、ディレー・ロックド・ルー
プ回路（DLL回路）DLL1から構成される。
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、分周回路DIV1、DIV2、及び位
相同期回路（PLL回路）PLL1、ディレー・ロックド・ルー
プ回路（DLL回路）DLL1から構成される。
【００２１】LSI外部から信号を受取る端子としてxta
l、extal、mod8端子が発振回路OSCに存在し、xtalとext
alは水晶発振回路CRYSTALへ入力される。水晶発振回路C
RYSTALのクロック信号出力とextal端子からの信号がセ
レクタ回路SEL1で選択され、クロック信号clk11が出力
される。セレクタ回路SEL1の選択はmod8端子で行われ
る。クロック信号clk11は分周回路DIV1で分周される。
クロック信号clk11と分周回路DIV1の分周出力信号がセ
レクタ回路SEL2で選択されてクロック信号clk12を出力
する。クロック信号clk12はPLL回路PLL1及びDLL回路DLL
1の基準信号として供給され、それぞれ同期クロック信
号を生成する。クロック信号clk12、 PLL回路PLL1の出
力クロック信号、DLL回路DLL1の出力クロック信号のう
ち1つの出力信号をセレクタ回路SEL3が選択する。ここ
で選択されたクロック信号が、分周回路DIV2で分周され
て、LSI内部にクロック信号として分配される。分周回
路DIV2で分周された信号は、複数のセレクタ回路SEL4、
SEL5、SEL6で所望の周波数のクロック信号として得ら
れ、クロック信号clk1、clk2、clk3等の複数の周波数を
持つクロック信号がLSI内部に供給される。
l、extal、mod8端子が発振回路OSCに存在し、xtalとext
alは水晶発振回路CRYSTALへ入力される。水晶発振回路C
RYSTALのクロック信号出力とextal端子からの信号がセ
レクタ回路SEL1で選択され、クロック信号clk11が出力
される。セレクタ回路SEL1の選択はmod8端子で行われ
る。クロック信号clk11は分周回路DIV1で分周される。
クロック信号clk11と分周回路DIV1の分周出力信号がセ
レクタ回路SEL2で選択されてクロック信号clk12を出力
する。クロック信号clk12はPLL回路PLL1及びDLL回路DLL
1の基準信号として供給され、それぞれ同期クロック信
号を生成する。クロック信号clk12、 PLL回路PLL1の出
力クロック信号、DLL回路DLL1の出力クロック信号のう
ち1つの出力信号をセレクタ回路SEL3が選択する。ここ
で選択されたクロック信号が、分周回路DIV2で分周され
て、LSI内部にクロック信号として分配される。分周回
路DIV2で分周された信号は、複数のセレクタ回路SEL4、
SEL5、SEL6で所望の周波数のクロック信号として得ら
れ、クロック信号clk1、clk2、clk3等の複数の周波数を
持つクロック信号がLSI内部に供給される。
【００２２】LSI外部からの基準クロックとして水晶発
振子が用いられる場合、水晶発振子からの出力信号はxt
al端子及びextal端子に与えられ、水晶発振回路CRYSTAL
によって波形整形される。また、外部から直接クロック
信号を供給する場合は、extal端子から信号を供給す
る。水晶発振子による信号と、外部クロック信号との選
択は、選択回路SEL1で行われる。選択回路SEL1の制御
は、モード端子mod8で行われる。例えば、mod8端子がHi
gh（1）の時、水晶発振子の信号が基準信号として発振
回路OSCに取込まれ、またmod8端子がLow（0）の時に外
部クロック信号が基準信号として発振回路OSCに取込ま
れる。2種類の入力信号をモード端子mod8を用いて自由
に切り替えることができる。セレクタ回路SEL1で選択さ
れたクロック信号clk11は分周回路DIV1でクロック周波
数を分周される。セレクタ回路SEL2は、クロック信号cl
k11を直接伝えるか、分周して伝えるかを選択する。セ
レクタ回路SEL2が選択したクロック信号clk12は、PLL回
路PLL1及びDLL回路DLL1へ基準信号として供給される。P
LL回路は基準クロックの周波数を逓倍したクロック信号
を出力することができるが、クロックの周波数及び位相
が所望の値に安定するまでにかかるクロック安定時間
に、入力クロック信号の40周期以上を必要とする。DLL
回路は基準クロックに対して同じ周波数のクロック信号
を位相を同期させて出力することができるが、周波数の
逓倍はできない。また、DLL回路はクロック安定時間
に、入力クロック信号の2〜3周期程度しか必要としな
い。PLL、DLL回路の実施例を図26、図27に示す。それぞ
れの動作については、後程説明する。セレクタ回路SEL3
は、クロック信号clk12をクロック発生回路を介さずに
直接伝えるか、PLL回路PLL1の出力クロック信号またはD
LL回路DLL1の出力クロック信号のうち、1つのクロック
信号を選択してクロック信号clk13を出力する。位相の
誤差が問題とならず、外部のクロック信号入力をそのま
まLSI内部に供給する場合には、セレクタ回路SEL3は信
号を直接伝達する。外部のクロック信号入力を逓倍して
LSI内部に供給する場合には、PLL回路PLL1の出力信号を
選択する。外部のクロック信号に対して逓倍を行わず分
周信号だけをLSI内部に供給する場合には、DLL回路DLL1
の出力信号を選択する。クロック信号clk13はさらに分
周回路DIV2で周波数を分周され、セレクタ回路SEL4、SE
L5、SEL6等により所望の周波数を選択されて複数のクロ
ック信号clk1、clk2、clk3をLSI内部に供給する。分周
回路DIV1、DIV2とセレクタ回路SEL2、SEL4、SEL5、SEL6
の組合せにより、多種類の周波数を持つクロック信号を
生成してLSI内部に分配することが可能となる。
振子が用いられる場合、水晶発振子からの出力信号はxt
al端子及びextal端子に与えられ、水晶発振回路CRYSTAL
によって波形整形される。また、外部から直接クロック
信号を供給する場合は、extal端子から信号を供給す
る。水晶発振子による信号と、外部クロック信号との選
択は、選択回路SEL1で行われる。選択回路SEL1の制御
は、モード端子mod8で行われる。例えば、mod8端子がHi
gh（1）の時、水晶発振子の信号が基準信号として発振
回路OSCに取込まれ、またmod8端子がLow（0）の時に外
部クロック信号が基準信号として発振回路OSCに取込ま
れる。2種類の入力信号をモード端子mod8を用いて自由
に切り替えることができる。セレクタ回路SEL1で選択さ
れたクロック信号clk11は分周回路DIV1でクロック周波
数を分周される。セレクタ回路SEL2は、クロック信号cl
k11を直接伝えるか、分周して伝えるかを選択する。セ
レクタ回路SEL2が選択したクロック信号clk12は、PLL回
路PLL1及びDLL回路DLL1へ基準信号として供給される。P
LL回路は基準クロックの周波数を逓倍したクロック信号
を出力することができるが、クロックの周波数及び位相
が所望の値に安定するまでにかかるクロック安定時間
に、入力クロック信号の40周期以上を必要とする。DLL
回路は基準クロックに対して同じ周波数のクロック信号
を位相を同期させて出力することができるが、周波数の
逓倍はできない。また、DLL回路はクロック安定時間
に、入力クロック信号の2〜3周期程度しか必要としな
い。PLL、DLL回路の実施例を図26、図27に示す。それぞ
れの動作については、後程説明する。セレクタ回路SEL3
は、クロック信号clk12をクロック発生回路を介さずに
直接伝えるか、PLL回路PLL1の出力クロック信号またはD
LL回路DLL1の出力クロック信号のうち、1つのクロック
信号を選択してクロック信号clk13を出力する。位相の
誤差が問題とならず、外部のクロック信号入力をそのま
まLSI内部に供給する場合には、セレクタ回路SEL3は信
号を直接伝達する。外部のクロック信号入力を逓倍して
LSI内部に供給する場合には、PLL回路PLL1の出力信号を
選択する。外部のクロック信号に対して逓倍を行わず分
周信号だけをLSI内部に供給する場合には、DLL回路DLL1
の出力信号を選択する。クロック信号clk13はさらに分
周回路DIV2で周波数を分周され、セレクタ回路SEL4、SE
L5、SEL6等により所望の周波数を選択されて複数のクロ
ック信号clk1、clk2、clk3をLSI内部に供給する。分周
回路DIV1、DIV2とセレクタ回路SEL2、SEL4、SEL5、SEL6
の組合せにより、多種類の周波数を持つクロック信号を
生成してLSI内部に分配することが可能となる。
【００２３】発振回路OSCを含むCMOS LSI回路が、PLL回
路PLL1を用いてクロック信号をLSI内部へ供給している
場合、LSI内部回路の動作状態を3種類用意して、消費電
力を節約する。第1の状態は、通常動作を行うアクティ
ブ状態。第2の状態は、LSI内部回路を停止し、PLL回路
は動作させるスリープ状態。第3の状態はLSI内部回路も
PLL回路もともに停止させるスタンバイ状態。スリープ
状態では内部回路へはクロック信号を供給しないので、
消費電力を削減でき、スタンバイ状態ではPLL回路も動
作を停止するのでさらに消費電力を低減できる。内部回
路がスタンバイ状態からアクティブ状態に復帰する場
合、PLL回路は停止状態から動作を開始し、クロック安
定時間を経過した後にクロック信号を内部回路に供給す
る。前述したように、PLLのクロック安定時間にはクロ
ック信号40周期以上と、長時間を必要とする。そこで、
アクティブ状態からの復帰を早めるためにPLL回路PLL1
だけは動作させ、内部回路を停止するスリープ状態が用
意されている。LSIの利用者は、オペレーティングシス
テム（OS）や、アプリケーションソフトウェアを用いて
LSIの動作状態を必要に応じて制御する。
路PLL1を用いてクロック信号をLSI内部へ供給している
場合、LSI内部回路の動作状態を3種類用意して、消費電
力を節約する。第1の状態は、通常動作を行うアクティ
ブ状態。第2の状態は、LSI内部回路を停止し、PLL回路
は動作させるスリープ状態。第3の状態はLSI内部回路も
PLL回路もともに停止させるスタンバイ状態。スリープ
状態では内部回路へはクロック信号を供給しないので、
消費電力を削減でき、スタンバイ状態ではPLL回路も動
作を停止するのでさらに消費電力を低減できる。内部回
路がスタンバイ状態からアクティブ状態に復帰する場
合、PLL回路は停止状態から動作を開始し、クロック安
定時間を経過した後にクロック信号を内部回路に供給す
る。前述したように、PLLのクロック安定時間にはクロ
ック信号40周期以上と、長時間を必要とする。そこで、
アクティブ状態からの復帰を早めるためにPLL回路PLL1
だけは動作させ、内部回路を停止するスリープ状態が用
意されている。LSIの利用者は、オペレーティングシス
テム（OS）や、アプリケーションソフトウェアを用いて
LSIの動作状態を必要に応じて制御する。
【００２４】発振回路OSCを含むCMOS LSI回路が、DLL回
路DLL1を用いてクロック信号をLSI内部へ供給している
場合には、LSI内部回路の動作状態は2種類でよい。DLL
回路はクロックの安定時間が2〜3周期と短いため、停止
状態から動作を開始しクロック信号を内部回路に供給す
ることを高速に行える。従って、前述のスリープ状態で
もDLL回路を停止させることができ、スリープ状態でも
スタンバイ状態でもDLL回路及びLSI内部回路を停止する
ことができる。このため、PLL回路を用いた場合よりも
消費電力を低減することが可能となる。また、LSI回路
の起動時に、安定したクロック信号を早くLSI内に分配
できる。
路DLL1を用いてクロック信号をLSI内部へ供給している
場合には、LSI内部回路の動作状態は2種類でよい。DLL
回路はクロックの安定時間が2〜3周期と短いため、停止
状態から動作を開始しクロック信号を内部回路に供給す
ることを高速に行える。従って、前述のスリープ状態で
もDLL回路を停止させることができ、スリープ状態でも
スタンバイ状態でもDLL回路及びLSI内部回路を停止する
ことができる。このため、PLL回路を用いた場合よりも
消費電力を低減することが可能となる。また、LSI回路
の起動時に、安定したクロック信号を早くLSI内に分配
できる。
【００２５】図26は、PLL回路の実施例を示す図であ
る。
る。
【００２６】PLL回路は周波数位相比較回路PFD、チャー
ジポンプ回路CP、ローパスフィルタ回路LPF、電圧制御
発振回路VCO、分周回路DIV00から構成される。周波数位
相比較回路PFDは、入力クロック信号clkinを基準信号と
して、clkinとクロック信号の帰還信号clk261を入力
し、両クロック信号の周波数差、位相差に応じて信号を
発生する。周波数位相比較回路PFDの出力は、チャージ
ポンプ回路CPとローパスフィルタ回路LPFにより、定電
圧出力に変換される。電圧制御発振回路VCOは、ローパ
スフィルタから出力される定電圧の電圧値に応じた周波
数のクロック信号をclkoutとして出力する。クロック信
号出力clkoutは分周回路DIV00で周波数を分周され、帰
還信号clk261として再び周波数位相比較回路PFDへ入力
される。以上のプロセスを繰り返すことで、PLL回路は
入力クロック信号clkinと帰還信号clk261の周波数及び
位相を同期させる。従って、分周回路DIV00の周波数分
周が1/Nの場合、出力クロック信号clkoutの周波数は入
力クロック信号clkinのN倍となり、N倍の周波数逓倍が
できる。以上説明したように、PLL回路は入力クロック
信号の周波数を逓倍して出力クロック信号を生成するこ
とが可能であるが、周波数や位相が同期し、安定したク
ロック信号を供給できるようになるまでのクロック安定
時間に、クロック信号40周期以上の時間を必要とする。
ジポンプ回路CP、ローパスフィルタ回路LPF、電圧制御
発振回路VCO、分周回路DIV00から構成される。周波数位
相比較回路PFDは、入力クロック信号clkinを基準信号と
して、clkinとクロック信号の帰還信号clk261を入力
し、両クロック信号の周波数差、位相差に応じて信号を
発生する。周波数位相比較回路PFDの出力は、チャージ
ポンプ回路CPとローパスフィルタ回路LPFにより、定電
圧出力に変換される。電圧制御発振回路VCOは、ローパ
スフィルタから出力される定電圧の電圧値に応じた周波
数のクロック信号をclkoutとして出力する。クロック信
号出力clkoutは分周回路DIV00で周波数を分周され、帰
還信号clk261として再び周波数位相比較回路PFDへ入力
される。以上のプロセスを繰り返すことで、PLL回路は
入力クロック信号clkinと帰還信号clk261の周波数及び
位相を同期させる。従って、分周回路DIV00の周波数分
周が1/Nの場合、出力クロック信号clkoutの周波数は入
力クロック信号clkinのN倍となり、N倍の周波数逓倍が
できる。以上説明したように、PLL回路は入力クロック
信号の周波数を逓倍して出力クロック信号を生成するこ
とが可能であるが、周波数や位相が同期し、安定したク
ロック信号を供給できるようになるまでのクロック安定
時間に、クロック信号40周期以上の時間を必要とする。
【００２７】図27は、DLL回路の実施例を示す図であ
る。
る。
【００２８】DLL回路は、遅延制御回路列DCL、制御信号
記憶回路REG、タイミング制御回路MCC、フォワード遅延
回路列FDA、分周回路DIV01から構成される。クロック信
号の周期Tinの入力信号clkinは、遅延制御回路列DCLを
経由して遅延時間Tdcl遅れてクロック信号dclkを出力す
る。クロック信号dclkはさらにクロックドライバ回路DR
Vを経て遅延時間Tdrv遅れて出力クロック信号clkoutと
なる。従って、出力クロック信号clkoutと入力クロック
信号clkinの遅延時間はTdcl+Tdrvとなる。出力クロック
信号clkoutはフォワード遅延回路列FDAに入力される。
フォワード遅延回路列FDAは複数の出力を有し、出力ク
ロック信号clkoutを少しずつ遅延させたクロック信号を
出力する。クロック信号dclkとクロック出力信号clkout
の遅延時間はTdrvに等しい。タイミング制御回路MCC
は、クロック信号dclkとフォワード遅延回路列の遅延ク
ロック信号出力との遅延時間がTfda=Tin-Tdrvとなる、
フォワード遅延回路列の出力位置を検出する。制御信号
記憶回路REGはタイミング制御回路MCCの検出位置を記憶
し、遅延制御回路列DCLの遅延時間を選択する。遅延制
御回路列DCLが選択する遅延時間は、Tdcl=Tfdaとなって
いる。結局、出力クロック信号clkoutと入力クロック信
号clkinとの遅延時間はTdcl+Tdrv=Tfda+Tdrv=(Tin-Tdr
v)+Tdrv=Tinとなり、ちょうどクロック信号1周期遅延し
た信号が出力されることになる。このようにして、DLL
回路は入力クロック信号と位相が同期したクロック信号
を出力する。DLL回路は、クロック信号を入力した後1周
期で遅延位置を決定し、1周期遅れて位相が同期したク
ロック信号を出力する。従って入力信号が挿入された後
2周期目で位相の同期を行い、3周期目から同期信号を出
力する。この場合、DLL回路のクロック安定時間は3周期
と短くなる。ただし、DLL回路はPLL回路のように周波数
を逓倍して出力することはできない。
記憶回路REG、タイミング制御回路MCC、フォワード遅延
回路列FDA、分周回路DIV01から構成される。クロック信
号の周期Tinの入力信号clkinは、遅延制御回路列DCLを
経由して遅延時間Tdcl遅れてクロック信号dclkを出力す
る。クロック信号dclkはさらにクロックドライバ回路DR
Vを経て遅延時間Tdrv遅れて出力クロック信号clkoutと
なる。従って、出力クロック信号clkoutと入力クロック
信号clkinの遅延時間はTdcl+Tdrvとなる。出力クロック
信号clkoutはフォワード遅延回路列FDAに入力される。
フォワード遅延回路列FDAは複数の出力を有し、出力ク
ロック信号clkoutを少しずつ遅延させたクロック信号を
出力する。クロック信号dclkとクロック出力信号clkout
の遅延時間はTdrvに等しい。タイミング制御回路MCC
は、クロック信号dclkとフォワード遅延回路列の遅延ク
ロック信号出力との遅延時間がTfda=Tin-Tdrvとなる、
フォワード遅延回路列の出力位置を検出する。制御信号
記憶回路REGはタイミング制御回路MCCの検出位置を記憶
し、遅延制御回路列DCLの遅延時間を選択する。遅延制
御回路列DCLが選択する遅延時間は、Tdcl=Tfdaとなって
いる。結局、出力クロック信号clkoutと入力クロック信
号clkinとの遅延時間はTdcl+Tdrv=Tfda+Tdrv=(Tin-Tdr
v)+Tdrv=Tinとなり、ちょうどクロック信号1周期遅延し
た信号が出力されることになる。このようにして、DLL
回路は入力クロック信号と位相が同期したクロック信号
を出力する。DLL回路は、クロック信号を入力した後1周
期で遅延位置を決定し、1周期遅れて位相が同期したク
ロック信号を出力する。従って入力信号が挿入された後
2周期目で位相の同期を行い、3周期目から同期信号を出
力する。この場合、DLL回路のクロック安定時間は3周期
と短くなる。ただし、DLL回路はPLL回路のように周波数
を逓倍して出力することはできない。
【００２９】図2は、本発明の別の実施例を示す図であ
る。
る。
【００３０】CMOS LSI回路内部に存在する発振回路OSC
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、分周回路DIV1、DIV2、及び位
相同期回路（PLL回路）PLL1、ディレー・ロックド・ルー
プ回路（DLL回路）DLL1から構成される。同様にCMOS LS
I回路内部に存在するクロック制御回路CPGCNTは、周波
数制御レジスタFRQCRとバスインタフェースBUSIFから構
成される。
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、分周回路DIV1、DIV2、及び位
相同期回路（PLL回路）PLL1、ディレー・ロックド・ルー
プ回路（DLL回路）DLL1から構成される。同様にCMOS LS
I回路内部に存在するクロック制御回路CPGCNTは、周波
数制御レジスタFRQCRとバスインタフェースBUSIFから構
成される。
【００３１】発振回路OSCは図1の発振回路OSCと同様の
動作をする。クロック制御回路CPGCNTはLSI回路内部の
内部バスINBUSからクロック制御命令を受け、周波数制
御信号frqsigを出力して発振回路OSC内のセレクタ回路S
EL2、SEL3、SEL4、SEL5及びSEL6の選択を決定し、PLL回
路PLL1やDLL回路DLL1の選択、及び分周回路の分周率を
選択する。クロック制御回路CPGCNTでは、内部バスINBU
Sからのクロック制御命令をバスインタフェースBUSIFが
デコードし、周波数制御レジスタFRQCRを書き換える。
周波数制御信号frqsigは周波数制御レジスタFRQCRの設
定に応じた信号を出力し、発振回路OSCのセレクタ回路
を選択する。このように構成することで、オペレーティ
ングシステムやアプリケーションソフトを用いてCMOS L
SI回路内の内部バスINBUSに命令を送り、発振回路OSC内
のクロック発生回路PLL1やDLL1を選択したり、LSI内部
に分配するクロック信号の周波数を決定することができ
る。
動作をする。クロック制御回路CPGCNTはLSI回路内部の
内部バスINBUSからクロック制御命令を受け、周波数制
御信号frqsigを出力して発振回路OSC内のセレクタ回路S
EL2、SEL3、SEL4、SEL5及びSEL6の選択を決定し、PLL回
路PLL1やDLL回路DLL1の選択、及び分周回路の分周率を
選択する。クロック制御回路CPGCNTでは、内部バスINBU
Sからのクロック制御命令をバスインタフェースBUSIFが
デコードし、周波数制御レジスタFRQCRを書き換える。
周波数制御信号frqsigは周波数制御レジスタFRQCRの設
定に応じた信号を出力し、発振回路OSCのセレクタ回路
を選択する。このように構成することで、オペレーティ
ングシステムやアプリケーションソフトを用いてCMOS L
SI回路内の内部バスINBUSに命令を送り、発振回路OSC内
のクロック発生回路PLL1やDLL1を選択したり、LSI内部
に分配するクロック信号の周波数を決定することができ
る。
【００３２】図3は、本発明の別の実施例を示す図であ
る。
る。
【００３３】CMOS LSI回路内部に存在する発振回路OSC
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、分周回路DIV1、DIV2、及び位
相同期回路（PLL回路）PLL1、ディレー・ロックド・ルー
プ回路（DLL回路）DLL1から構成される。同様にCMOS LS
I回路内部に存在するクロック制御回路CPGCNTは、周波
数制御レジスタFRQCから構成される。
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、分周回路DIV1、DIV2、及び位
相同期回路（PLL回路）PLL1、ディレー・ロックド・ルー
プ回路（DLL回路）DLL1から構成される。同様にCMOS LS
I回路内部に存在するクロック制御回路CPGCNTは、周波
数制御レジスタFRQCから構成される。
【００３４】発振回路OSCは図1の発振回路OSCと同様の
動作をする。クロック制御回路CPGCNTはLSI回路外部か
ら信号を受け付ける、少なくとも１つのモード端子mod
0、mod1、mod2等を有する。周波数制御レジスタFRQCRは
モード端子の入力信号により決定され、周波数制御レジ
スタFRQCRの設定に応じて出力信号frqsigを発生し、発
振回路OSCのセレクタ回路の出力選択を決定する。この
構成では、外部からのモード端子への制御信号によっ
て、発振回路OSC内のクロック発生回路PLL1やDLL1を選
択したり、LSI内部に分配するクロック信号の周波数を
決定することができる。
動作をする。クロック制御回路CPGCNTはLSI回路外部か
ら信号を受け付ける、少なくとも１つのモード端子mod
0、mod1、mod2等を有する。周波数制御レジスタFRQCRは
モード端子の入力信号により決定され、周波数制御レジ
スタFRQCRの設定に応じて出力信号frqsigを発生し、発
振回路OSCのセレクタ回路の出力選択を決定する。この
構成では、外部からのモード端子への制御信号によっ
て、発振回路OSC内のクロック発生回路PLL1やDLL1を選
択したり、LSI内部に分配するクロック信号の周波数を
決定することができる。
【００３５】図4は、本発明の別の実施例を示す図であ
る。
る。
【００３６】CMOS LSI回路内部に存在する発振回路OSC
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、分周回路DIV1、DIV2、及び位
相同期回路（PLL回路）PLL1、ディレー・ロックド・ルー
プ回路（DLL回路）DLL1から構成される。同様にCMOS LS
I回路内部に存在するクロック制御回路CPGCNTは、周波
数制御レジスタFRQCRとバスインタフェースBUSIFから構
成される。
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、分周回路DIV1、DIV2、及び位
相同期回路（PLL回路）PLL1、ディレー・ロックド・ルー
プ回路（DLL回路）DLL1から構成される。同様にCMOS LS
I回路内部に存在するクロック制御回路CPGCNTは、周波
数制御レジスタFRQCRとバスインタフェースBUSIFから構
成される。
【００３７】発振回路OSCは図1の発振回路OSCと同様の
動作をする。クロック制御回路CPGCNTはLSI回路内部の
内部バスINBUSからクロック制御命令を受けるととも
に、モード端子mod0、mod1、mod2等から制御信号を入力
し、周波数制御信号frqsigを出力して発振回路OSC内の
セレクタ回路SEL2、SEL3、SEL4、SEL5及びSEL6の選択を
決定し、PLL回路PLL1やDLL回路DLL1の選択、及び分周回
路の分周率を選択する。クロック制御回路CPGCNTでは、
内部バスINBUSからのクロック制御命令をバスインタフ
ェースBUSIFがデコードし、周波数制御レジスタFRQCRを
書き換える。あるいはモード端子mod0、mod1、mod2等か
ら制御信号を入力し、周波数制御レジスタFRQCRを書き
換える。周波数制御信号frqsigは周波数制御レジスタFR
QCRの設定に応じた信号を出力し、発振回路OSCのセレク
タ回路を選択する。このように構成することで、外部か
らのモード端子への制御信号と、オペレーティングシス
テムやアプリケーションソフトを用いてCMOS LSI回路内
の内部バスINBUSに命令を送ることで、発振回路OSC内の
クロック発生回路PLL1やDLL1を選択したり、LSI内部に
分配するクロック信号の周波数を決定することができ
る。モード端子の制御信号が周波数レジスタFRQCRを書
き換えるのは、CMOS LSI回路が起動する時だけ行い、そ
れ以外は内部バスからの制御命令で書き換わるようにし
てもよい。
動作をする。クロック制御回路CPGCNTはLSI回路内部の
内部バスINBUSからクロック制御命令を受けるととも
に、モード端子mod0、mod1、mod2等から制御信号を入力
し、周波数制御信号frqsigを出力して発振回路OSC内の
セレクタ回路SEL2、SEL3、SEL4、SEL5及びSEL6の選択を
決定し、PLL回路PLL1やDLL回路DLL1の選択、及び分周回
路の分周率を選択する。クロック制御回路CPGCNTでは、
内部バスINBUSからのクロック制御命令をバスインタフ
ェースBUSIFがデコードし、周波数制御レジスタFRQCRを
書き換える。あるいはモード端子mod0、mod1、mod2等か
ら制御信号を入力し、周波数制御レジスタFRQCRを書き
換える。周波数制御信号frqsigは周波数制御レジスタFR
QCRの設定に応じた信号を出力し、発振回路OSCのセレク
タ回路を選択する。このように構成することで、外部か
らのモード端子への制御信号と、オペレーティングシス
テムやアプリケーションソフトを用いてCMOS LSI回路内
の内部バスINBUSに命令を送ることで、発振回路OSC内の
クロック発生回路PLL1やDLL1を選択したり、LSI内部に
分配するクロック信号の周波数を決定することができ
る。モード端子の制御信号が周波数レジスタFRQCRを書
き換えるのは、CMOS LSI回路が起動する時だけ行い、そ
れ以外は内部バスからの制御命令で書き換わるようにし
てもよい。
【００３８】図5は、本発明の別の実施例を示す図であ
る。
る。
【００３９】CMOS LSI回路内部に存在する発振回路OSC
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL2から構成される。
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL2から構成される。
【００４０】LSI外部から信号を受取る端子としてxta
l、extal、mod8端子が発振回路OSCに存在し、xtalとext
alは水晶発振回路CRYSTALへ入力される。水晶発振回路C
RYSTALのクロック信号出力とextal端子からの信号がセ
レクタ回路SEL1で選択され、クロック信号clk11が出力
される。セレクタ回路SEL1の選択はmod8端子で行われ
る。クロック信号clk11は分周回路DIV1で分周される。
クロック信号clk11と分周回路DIV1の分周出力信号がセ
レクタ回路SEL2で選択されてクロック信号clk12を出力
する。クロック信号clk12はPLL回路PLL1の基準信号とし
て供給され、それぞれ同期クロック信号を生成する。ク
ロック信号clk12、 PLL回路PLL1の出力クロック信号の
うち1つの出力信号をセレクタ回路SEL3が選択する。こ
こで選択されたクロック信号が、分周回路DIV2で分周さ
れて、LSI内部にクロック信号として分配される。分周
回路DIV2で分周された信号は、複数のセレクタ回路SEL
4、SEL5、SEL6で所望の周波数のクロック信号として得
られ、クロック信号clk1、clk2、clk3等の複数の周波数
を持つクロック信号がLSI内部に供給される。LSI内部に
供給されるクロック信号の1つ、例えばclk3がPLL回路PL
L2及びDLL回路DLL2の基準信号として供給され、それぞ
れ同期クロック信号を生成する。クロック信号clk3、PL
L回路PLL2の出力クロック信号、DLL回路DLL2の出力クロ
ック信号のうち1つの出力信号をセレクタ回路SEL7が選
択する。ここで選択されたクロック信号はckio端子から
LSI回路外部へ出力される。
l、extal、mod8端子が発振回路OSCに存在し、xtalとext
alは水晶発振回路CRYSTALへ入力される。水晶発振回路C
RYSTALのクロック信号出力とextal端子からの信号がセ
レクタ回路SEL1で選択され、クロック信号clk11が出力
される。セレクタ回路SEL1の選択はmod8端子で行われ
る。クロック信号clk11は分周回路DIV1で分周される。
クロック信号clk11と分周回路DIV1の分周出力信号がセ
レクタ回路SEL2で選択されてクロック信号clk12を出力
する。クロック信号clk12はPLL回路PLL1の基準信号とし
て供給され、それぞれ同期クロック信号を生成する。ク
ロック信号clk12、 PLL回路PLL1の出力クロック信号の
うち1つの出力信号をセレクタ回路SEL3が選択する。こ
こで選択されたクロック信号が、分周回路DIV2で分周さ
れて、LSI内部にクロック信号として分配される。分周
回路DIV2で分周された信号は、複数のセレクタ回路SEL
4、SEL5、SEL6で所望の周波数のクロック信号として得
られ、クロック信号clk1、clk2、clk3等の複数の周波数
を持つクロック信号がLSI内部に供給される。LSI内部に
供給されるクロック信号の1つ、例えばclk3がPLL回路PL
L2及びDLL回路DLL2の基準信号として供給され、それぞ
れ同期クロック信号を生成する。クロック信号clk3、PL
L回路PLL2の出力クロック信号、DLL回路DLL2の出力クロ
ック信号のうち1つの出力信号をセレクタ回路SEL7が選
択する。ここで選択されたクロック信号はckio端子から
LSI回路外部へ出力される。
【００４１】LSI外部からの基準クロックとして水晶発
振子が用いられる場合、水晶発振子からの出力信号はxt
al端子及びextal端子に与えられ、水晶発振回路CRYSTAL
によって波形整形される。また、外部から直接クロック
信号を供給する場合は、extal端子から信号を供給す
る。水晶発振子による信号と、外部クロック信号との選
択は、選択回路SEL1で行われる。選択回路SEL1の制御
は、モード端子mod8で行われる。例えば、mod8端子がHi
gh（1）の時、水晶発振子の信号が基準信号として発振
回路OSCに取込まれ、またmod8端子がLow（0）の時に外
部クロック信号が基準信号として発振回路OSCに取込ま
れる。2種類の入力信号をモード端子mod8を用いて自由
に切り替えることができる。セレクタ回路SEL1で選択さ
れたクロック信号clk11は分周回路DIV1でクロック周波
数を分周される。セレクタ回路SEL2は、クロック信号cl
k11を直接伝えるか、分周して伝えるかを選択する。セ
レクタ回路SEL2が選択したクロック信号clk12は、PLL回
路PLL1へ基準信号として供給される。セレクタ回路SEL3
は、クロック信号clk12をクロック発生回路を介さずに
直接伝えるか、PLL回路PLL1の出力クロック信号か、ど
ちらか1つのクロック信号を選択してクロック信号clk13
を出力する。位相の誤差が問題とならず、外部のクロッ
ク信号入力をそのままLSI内部に供給する場合には、セ
レクタ回路SEL3は信号を直接伝達する。外部のクロック
信号入力を逓倍してLSI内部に供給する場合には、PLL回
路PLL1の出力信号を選択する。クロック信号clk13はさ
らに分周回路DIV2で周波数を分周され、セレクタ回路SE
L4、SEL5、SEL6等により所望の周波数を選択されて複数
のクロック信号clk1、clk2、clk3をLSI内部に供給す
る。分周回路DIV1、DIV2とセレクタ回路SEL2、SEL4、SE
L5、SEL6の組合せにより、多種類の周波数を持つクロッ
ク信号を生成してLSI内部に分配することが可能とな
る。LSI内部に分配されるクロック信号のうちの1つ、例
えばclk3は、PLL回路PLL2及びDLL回路DLL2へ基準信号と
して供給される。セレクタ回路SEL7は、クロック信号cl
k3をクロック発生回路を介さずに直接伝えるか、PLL回
路PLL2の出力クロック信号またはDLL回路DLL2の出力ク
ロック信号のうち、1つのクロック信号を選択してクロ
ック信号をckio端子へ出力する。位相の誤差が問題とな
らず、LSI内部に分配されているクロック信号をそのま
まLSI外部に供給する場合には、セレクタ回路SEL7は信
号を直接伝達する。LSI内部に分配されるクロック信号
を逓倍してLSI外部に供給する場合には、PLL回路PLL2の
出力信号を選択する。LSI内部に分配されるクロック信
号に対して逓倍を行わずLSI外部に供給する場合には、D
LL回路DLL2の出力信号を選択する。ckio端子から出力さ
れるクロック信号は、概CMOS LSIで構成されるマイクロ
プロセッサを中心とするシステムにおいて、システムク
ロックとして供給される。
振子が用いられる場合、水晶発振子からの出力信号はxt
al端子及びextal端子に与えられ、水晶発振回路CRYSTAL
によって波形整形される。また、外部から直接クロック
信号を供給する場合は、extal端子から信号を供給す
る。水晶発振子による信号と、外部クロック信号との選
択は、選択回路SEL1で行われる。選択回路SEL1の制御
は、モード端子mod8で行われる。例えば、mod8端子がHi
gh（1）の時、水晶発振子の信号が基準信号として発振
回路OSCに取込まれ、またmod8端子がLow（0）の時に外
部クロック信号が基準信号として発振回路OSCに取込ま
れる。2種類の入力信号をモード端子mod8を用いて自由
に切り替えることができる。セレクタ回路SEL1で選択さ
れたクロック信号clk11は分周回路DIV1でクロック周波
数を分周される。セレクタ回路SEL2は、クロック信号cl
k11を直接伝えるか、分周して伝えるかを選択する。セ
レクタ回路SEL2が選択したクロック信号clk12は、PLL回
路PLL1へ基準信号として供給される。セレクタ回路SEL3
は、クロック信号clk12をクロック発生回路を介さずに
直接伝えるか、PLL回路PLL1の出力クロック信号か、ど
ちらか1つのクロック信号を選択してクロック信号clk13
を出力する。位相の誤差が問題とならず、外部のクロッ
ク信号入力をそのままLSI内部に供給する場合には、セ
レクタ回路SEL3は信号を直接伝達する。外部のクロック
信号入力を逓倍してLSI内部に供給する場合には、PLL回
路PLL1の出力信号を選択する。クロック信号clk13はさ
らに分周回路DIV2で周波数を分周され、セレクタ回路SE
L4、SEL5、SEL6等により所望の周波数を選択されて複数
のクロック信号clk1、clk2、clk3をLSI内部に供給す
る。分周回路DIV1、DIV2とセレクタ回路SEL2、SEL4、SE
L5、SEL6の組合せにより、多種類の周波数を持つクロッ
ク信号を生成してLSI内部に分配することが可能とな
る。LSI内部に分配されるクロック信号のうちの1つ、例
えばclk3は、PLL回路PLL2及びDLL回路DLL2へ基準信号と
して供給される。セレクタ回路SEL7は、クロック信号cl
k3をクロック発生回路を介さずに直接伝えるか、PLL回
路PLL2の出力クロック信号またはDLL回路DLL2の出力ク
ロック信号のうち、1つのクロック信号を選択してクロ
ック信号をckio端子へ出力する。位相の誤差が問題とな
らず、LSI内部に分配されているクロック信号をそのま
まLSI外部に供給する場合には、セレクタ回路SEL7は信
号を直接伝達する。LSI内部に分配されるクロック信号
を逓倍してLSI外部に供給する場合には、PLL回路PLL2の
出力信号を選択する。LSI内部に分配されるクロック信
号に対して逓倍を行わずLSI外部に供給する場合には、D
LL回路DLL2の出力信号を選択する。ckio端子から出力さ
れるクロック信号は、概CMOS LSIで構成されるマイクロ
プロセッサを中心とするシステムにおいて、システムク
ロックとして供給される。
【００４２】発振回路OSCを含むCMOS LSI回路が、PLL回
路PLL1あるいはPLL2を用いてクロック信号を生成してい
る場合、LSI内部回路の動作状態を3種類用意して、消費
電力を節約する。第1の状態は、通常動作を行うアクテ
ィブ状態。第2の状態は、LSI内部回路を停止し、PLL回
路は動作させるスリープ状態。第3の状態はLSI内部回路
もPLL回路もともに停止させるスタンバイ状態。スリー
プ状態では内部回路へはクロック信号を供給しないの
で、消費電力を削減でき、スタンバイ状態ではPLL回路
も動作を停止するのでさらに消費電力を低減できる。内
部回路がスタンバイ状態からアクティブ状態に復帰する
場合、PLL回路は停止状態から動作を開始し、クロック
安定時間を経過した後にクロック信号を内部回路に供給
する。前述したように、PLLのクロック安定時間にはク
ロック信号40周期以上と、長時間を必要とする。そこ
で、アクティブ状態からの復帰を早めるためにPLL回路P
LL1やPLL2だけは動作させ、内部回路を停止するスリー
プ状態が用意されている。LSIの利用者は、オペレーテ
ィングシステム（OS）や、アプリケーションソフトウェ
アを用いてLSIの動作状態を必要に応じて制御する。
路PLL1あるいはPLL2を用いてクロック信号を生成してい
る場合、LSI内部回路の動作状態を3種類用意して、消費
電力を節約する。第1の状態は、通常動作を行うアクテ
ィブ状態。第2の状態は、LSI内部回路を停止し、PLL回
路は動作させるスリープ状態。第3の状態はLSI内部回路
もPLL回路もともに停止させるスタンバイ状態。スリー
プ状態では内部回路へはクロック信号を供給しないの
で、消費電力を削減でき、スタンバイ状態ではPLL回路
も動作を停止するのでさらに消費電力を低減できる。内
部回路がスタンバイ状態からアクティブ状態に復帰する
場合、PLL回路は停止状態から動作を開始し、クロック
安定時間を経過した後にクロック信号を内部回路に供給
する。前述したように、PLLのクロック安定時間にはク
ロック信号40周期以上と、長時間を必要とする。そこ
で、アクティブ状態からの復帰を早めるためにPLL回路P
LL1やPLL2だけは動作させ、内部回路を停止するスリー
プ状態が用意されている。LSIの利用者は、オペレーテ
ィングシステム（OS）や、アプリケーションソフトウェ
アを用いてLSIの動作状態を必要に応じて制御する。
【００４３】発振回路OSCを含むCMOS LSI回路が、DLL回
路DLL2を用いてクロック信号を生成している場合には、
LSI内部回路の動作状態は2種類でよい。DLL回路はクロ
ックの安定時間が2〜3周期と短いため、停止状態から動
作を開始しクロック信号を内部回路に供給することを高
速に行える。従って、前述のスリープ状態でもDLL回路
を停止させることができ、スリープ状態でもスタンバイ
状態でもDLL回路及びLSI内部回路を停止することができ
る。このため、PLL回路を用いた場合よりも消費電力を
低減することが可能となる。また、LSI回路の起動時
に、安定したクロック信号を早くLSI内に分配できる。
路DLL2を用いてクロック信号を生成している場合には、
LSI内部回路の動作状態は2種類でよい。DLL回路はクロ
ックの安定時間が2〜3周期と短いため、停止状態から動
作を開始しクロック信号を内部回路に供給することを高
速に行える。従って、前述のスリープ状態でもDLL回路
を停止させることができ、スリープ状態でもスタンバイ
状態でもDLL回路及びLSI内部回路を停止することができ
る。このため、PLL回路を用いた場合よりも消費電力を
低減することが可能となる。また、LSI回路の起動時
に、安定したクロック信号を早くLSI内に分配できる。
【００４４】発振回路OSCを含むCMOS LSI回路が、PLL回
路とDLL回路を用いてクロック信号を生成している場
合、例えばPLL1とDLL2が用いられるような場合には、LS
I内部回路の動作状態は3種類必要となる。スタンバイ時
には、内部回路とともにPLL回路もDLL回路も停止する
が、アクティブ状態へ復帰する際には、PLL回路が安定
動作するまでのクロック安定時間が必要となる。スリー
プ状態では、PLL回路だけを動作させ、DLL回路と内部回
路を停止することができる。この場合は、アクティブ状
態への復帰を高速にできる。
路とDLL回路を用いてクロック信号を生成している場
合、例えばPLL1とDLL2が用いられるような場合には、LS
I内部回路の動作状態は3種類必要となる。スタンバイ時
には、内部回路とともにPLL回路もDLL回路も停止する
が、アクティブ状態へ復帰する際には、PLL回路が安定
動作するまでのクロック安定時間が必要となる。スリー
プ状態では、PLL回路だけを動作させ、DLL回路と内部回
路を停止することができる。この場合は、アクティブ状
態への復帰を高速にできる。
【００４５】図6は、本発明の別の実施例を示す図であ
る。
る。
【００４６】CMOS LSI回路内部に存在する発振回路OSC
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL2から構成される。同
様にCMOS LSI回路内部に存在するクロック制御回路CPGC
NTは、周波数制御レジスタFRQCRとバスインタフェースB
USIFから構成される。
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL2から構成される。同
様にCMOS LSI回路内部に存在するクロック制御回路CPGC
NTは、周波数制御レジスタFRQCRとバスインタフェースB
USIFから構成される。
【００４７】発振回路OSCは図5の発振回路OSCと同様の
動作をする。クロック制御回路CPGCNTはLSI回路内部の
内部バスINBUSからクロック制御命令を受け、周波数制
御信号frqsigを出力して発振回路OSC内のセレクタ回路S
EL2、SEL3、SEL4、SEL5、SEL6及びSEL7の選択を決定
し、PLL回路PLL1、PLL2やDLL回路DLL2の選択、及び分周
回路の分周率を選択する。クロック制御回路CPGCNTで
は、内部バスINBUSからのクロック制御命令をバスイン
タフェースBUSIFがデコードし、周波数制御レジスタFRQ
CRを書き換える。周波数制御信号frqsigは周波数制御レ
ジスタFRQCRの設定に応じた信号を出力し、発振回路OSC
のセレクタ回路を選択する。このように構成すること
で、オペレーティングシステムやアプリケーションソフ
トを用いてCMOS LSI回路内の内部バスINBUSに命令を送
り、発振回路OSC内のクロック発生回路PLL1、PLL2やDLL
2を選択したり、LSI内部に分配するクロック信号の周波
数を決定することができる。
動作をする。クロック制御回路CPGCNTはLSI回路内部の
内部バスINBUSからクロック制御命令を受け、周波数制
御信号frqsigを出力して発振回路OSC内のセレクタ回路S
EL2、SEL3、SEL4、SEL5、SEL6及びSEL7の選択を決定
し、PLL回路PLL1、PLL2やDLL回路DLL2の選択、及び分周
回路の分周率を選択する。クロック制御回路CPGCNTで
は、内部バスINBUSからのクロック制御命令をバスイン
タフェースBUSIFがデコードし、周波数制御レジスタFRQ
CRを書き換える。周波数制御信号frqsigは周波数制御レ
ジスタFRQCRの設定に応じた信号を出力し、発振回路OSC
のセレクタ回路を選択する。このように構成すること
で、オペレーティングシステムやアプリケーションソフ
トを用いてCMOS LSI回路内の内部バスINBUSに命令を送
り、発振回路OSC内のクロック発生回路PLL1、PLL2やDLL
2を選択したり、LSI内部に分配するクロック信号の周波
数を決定することができる。
【００４８】図7は、本発明の別の実施例を示す図であ
る。
る。
【００４９】CMOS LSI回路内部に存在する発振回路OSC
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL2から構成される。同
様にCMOS LSI回路内部に存在するクロック制御回路CPGC
NTは、周波数制御レジスタFRQCから構成される。
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL2から構成される。同
様にCMOS LSI回路内部に存在するクロック制御回路CPGC
NTは、周波数制御レジスタFRQCから構成される。
【００５０】発振回路OSCは図5の発振回路OSCと同様の
動作をする。クロック制御回路CPGCNTはLSI回路外部か
ら信号を受け付ける、少なくとも１つのモード端子mod
0、mod1、mod2等を有する。周波数制御レジスタFRQCRは
モード端子の入力信号により決定され、周波数制御レジ
スタFRQCRの設定に応じて出力信号frqsigを発生し、発
振回路OSCのセレクタ回路の出力選択を決定する。この
構成では、外部からのモード端子への制御信号によっ
て、発振回路OSC内のクロック発生回路PLL1、PLL2やDLL
2を選択したり、LSI内部に分配するクロック信号の周波
数を決定することができる。
動作をする。クロック制御回路CPGCNTはLSI回路外部か
ら信号を受け付ける、少なくとも１つのモード端子mod
0、mod1、mod2等を有する。周波数制御レジスタFRQCRは
モード端子の入力信号により決定され、周波数制御レジ
スタFRQCRの設定に応じて出力信号frqsigを発生し、発
振回路OSCのセレクタ回路の出力選択を決定する。この
構成では、外部からのモード端子への制御信号によっ
て、発振回路OSC内のクロック発生回路PLL1、PLL2やDLL
2を選択したり、LSI内部に分配するクロック信号の周波
数を決定することができる。
【００５１】図8は、本発明の別の実施例を示す図であ
る。
る。
【００５２】CMOS LSI回路内部に存在する発振回路OSC
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL2から構成される。同
様にCMOS LSI回路内部に存在するクロック制御回路CPGC
NTは、周波数制御レジスタFRQCRとバスインタフェースB
USIFから構成される。
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL2から構成される。同
様にCMOS LSI回路内部に存在するクロック制御回路CPGC
NTは、周波数制御レジスタFRQCRとバスインタフェースB
USIFから構成される。
【００５３】発振回路OSCは図5の発振回路OSCと同様の
動作をする。クロック制御回路CPGCNTはLSI回路内部の
内部バスINBUSからクロック制御命令を受けるととも
に、モード端子mod0、mod1、mod2等から制御信号を入力
し、周波数制御信号frqsigを出力して発振回路OSC内の
セレクタ回路SEL2、SEL3、SEL4、SEL5、SEL6及びSEL7の
選択を決定し、PLL回路PLL1、PLL2やDLL回路DLL2の選
択、及び分周回路の分周率を選択する。クロック制御回
路CPGCNTでは、内部バスINBUSからのクロック制御命令
をバスインタフェースBUSIFがデコードし、周波数制御
レジスタFRQCRを書き換える。あるいはモード端子mod
0、mod1、mod2等から制御信号を入力し、周波数制御レ
ジスタFRQCRを書き換える。周波数制御信号frqsigは周
波数制御レジスタFRQCRの設定に応じた信号を出力し、
発振回路OSCのセレクタ回路を選択する。このように構
成することで、外部からのモード端子への制御信号と、
オペレーティングシステムやアプリケーションソフトを
用いてCMOS LSI回路内の内部バスINBUSに命令を送るこ
とで、発振回路OSC内のクロック発生回路PLL1、PLL2やD
LL2を選択したり、LSI内部に分配するクロック信号の周
波数を決定することができる。モード端子の制御信号が
周波数レジスタFRQCRを書き換えるのは、CMOS LSI回路
が起動する時だけ行い、それ以外は内部バスからの制御
命令で書き換わるようにしてもよい。
動作をする。クロック制御回路CPGCNTはLSI回路内部の
内部バスINBUSからクロック制御命令を受けるととも
に、モード端子mod0、mod1、mod2等から制御信号を入力
し、周波数制御信号frqsigを出力して発振回路OSC内の
セレクタ回路SEL2、SEL3、SEL4、SEL5、SEL6及びSEL7の
選択を決定し、PLL回路PLL1、PLL2やDLL回路DLL2の選
択、及び分周回路の分周率を選択する。クロック制御回
路CPGCNTでは、内部バスINBUSからのクロック制御命令
をバスインタフェースBUSIFがデコードし、周波数制御
レジスタFRQCRを書き換える。あるいはモード端子mod
0、mod1、mod2等から制御信号を入力し、周波数制御レ
ジスタFRQCRを書き換える。周波数制御信号frqsigは周
波数制御レジスタFRQCRの設定に応じた信号を出力し、
発振回路OSCのセレクタ回路を選択する。このように構
成することで、外部からのモード端子への制御信号と、
オペレーティングシステムやアプリケーションソフトを
用いてCMOS LSI回路内の内部バスINBUSに命令を送るこ
とで、発振回路OSC内のクロック発生回路PLL1、PLL2やD
LL2を選択したり、LSI内部に分配するクロック信号の周
波数を決定することができる。モード端子の制御信号が
周波数レジスタFRQCRを書き換えるのは、CMOS LSI回路
が起動する時だけ行い、それ以外は内部バスからの制御
命令で書き換わるようにしてもよい。
【００５４】図9は、本発明の別の実施例を示す図であ
る。
る。
【００５５】CMOS LSI回路内部に存在する発振回路OSC
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL1、DLL2から構成され
る。
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL1、DLL2から構成され
る。
【００５６】LSI外部から信号を受取る端子としてxta
l、extal、mod8端子が発振回路OSCに存在し、xtalとext
alは水晶発振回路CRYSTALへ入力される。水晶発振回路C
RYSTALのクロック信号出力とextal端子からの信号がセ
レクタ回路SEL1で選択され、クロック信号clk11が出力
される。セレクタ回路SEL1の選択はmod8端子で行われ
る。クロック信号clk11は分周回路DIV1で分周される。
クロック信号clk11と分周回路DIV1の分周出力信号がセ
レクタ回路SEL2で選択されてクロック信号clk12を出力
する。クロック信号clk12はPLL回路PLL1及びDLL回路DLL
1の基準信号として供給され、それぞれ同期クロック信
号を生成する。クロック信号clk12、 PLL回路PLL1の出
力クロック信号、DLL回路DLL1の出力クロック信号のう
ち1つの出力信号をセレクタ回路SEL3が選択する。ここ
で選択されたクロック信号が、分周回路DIV2で分周され
て、LSI内部にクロック信号として分配される。分周回
路DIV2で分周された信号は、複数のセレクタ回路SEL4、
SEL5、SEL6で所望の周波数のクロック信号として得ら
れ、クロック信号clk1、clk2、clk3等の複数の周波数を
持つクロック信号がLSI内部に供給される。LSI内部に供
給されるクロック信号の1つ、例えばclk3がPLL回路PLL2
及びDLL回路DLL2の基準信号として供給され、それぞれ
同期クロック信号を生成する。クロック信号clk3、PLL
回路PLL2の出力クロック信号、DLL回路DLL2の出力クロ
ック信号のうち1つの出力信号をセレクタ回路SEL7が選
択する。ここで選択されたクロック信号はckio端子から
LSI回路外部へ出力される。
l、extal、mod8端子が発振回路OSCに存在し、xtalとext
alは水晶発振回路CRYSTALへ入力される。水晶発振回路C
RYSTALのクロック信号出力とextal端子からの信号がセ
レクタ回路SEL1で選択され、クロック信号clk11が出力
される。セレクタ回路SEL1の選択はmod8端子で行われ
る。クロック信号clk11は分周回路DIV1で分周される。
クロック信号clk11と分周回路DIV1の分周出力信号がセ
レクタ回路SEL2で選択されてクロック信号clk12を出力
する。クロック信号clk12はPLL回路PLL1及びDLL回路DLL
1の基準信号として供給され、それぞれ同期クロック信
号を生成する。クロック信号clk12、 PLL回路PLL1の出
力クロック信号、DLL回路DLL1の出力クロック信号のう
ち1つの出力信号をセレクタ回路SEL3が選択する。ここ
で選択されたクロック信号が、分周回路DIV2で分周され
て、LSI内部にクロック信号として分配される。分周回
路DIV2で分周された信号は、複数のセレクタ回路SEL4、
SEL5、SEL6で所望の周波数のクロック信号として得ら
れ、クロック信号clk1、clk2、clk3等の複数の周波数を
持つクロック信号がLSI内部に供給される。LSI内部に供
給されるクロック信号の1つ、例えばclk3がPLL回路PLL2
及びDLL回路DLL2の基準信号として供給され、それぞれ
同期クロック信号を生成する。クロック信号clk3、PLL
回路PLL2の出力クロック信号、DLL回路DLL2の出力クロ
ック信号のうち1つの出力信号をセレクタ回路SEL7が選
択する。ここで選択されたクロック信号はckio端子から
LSI回路外部へ出力される。
【００５７】LSI外部からの基準クロックとして水晶発
振子が用いられる場合、水晶発振子からの出力信号はxt
al端子及びextal端子に与えられ、水晶発振回路CRYSTAL
によって波形整形される。また、外部から直接クロック
信号を供給する場合は、extal端子から信号を供給す
る。水晶発振子による信号と、外部クロック信号との選
択は、選択回路SEL1で行われる。選択回路SEL1の制御
は、モード端子mod8で行われる。例えば、mod8端子がHi
gh（1）の時、水晶発振子の信号が基準信号として発振
回路OSCに取込まれ、またmod8端子がLow（0）の時に外
部クロック信号が基準信号として発振回路OSCに取込ま
れる。2種類の入力信号をモード端子mod8を用いて自由
に切り替えることができる。セレクタ回路SEL1で選択さ
れたクロック信号clk11は分周回路DIV1でクロック周波
数を分周される。セレクタ回路SEL2は、クロック信号cl
k11を直接伝えるか、分周して伝えるかを選択する。セ
レクタ回路SEL2が選択したクロック信号clk12は、PLL回
路PLL1及びDLL回路DLL1へ基準信号として供給される。P
LL回路は基準クロックの周波数を逓倍したクロック信号
を出力することができるが、クロックの周波数及び位相
が所望の値に安定するまでにかかるクロック安定時間
に、入力クロック信号の40周期以上を必要とする。DLL
回路は基準クロックに対して同じ周波数のクロック信号
を位相を同期させて出力することができるが、周波数の
逓倍はできない。また、DLL回路はクロック安定時間
に、入力クロック信号の2〜3周期程度しか必要としな
い。セレクタ回路SEL3は、クロック信号clk12をクロッ
ク発生回路を介さずに直接伝えるか、PLL回路PLL1の出
力クロック信号またはDLL回路DLL1の出力クロック信号
のうち、1つのクロック信号を選択してクロック信号clk
13を出力する。位相の誤差が問題とならず、外部のクロ
ック信号入力をそのままLSI内部に供給する場合には、
セレクタ回路SEL3は信号を直接伝達する。外部のクロッ
ク信号入力を逓倍してLSI内部に供給する場合には、PLL
回路PLL1の出力信号を選択する。外部のクロック信号に
対して逓倍を行わず分周信号だけをLSI内部に供給する
場合には、DLL回路DLL1の出力信号を選択する。クロッ
ク信号clk13はさらに分周回路DIV2で周波数を分周さ
れ、セレクタ回路SEL4、SEL5、SEL6等により所望の周波
数を選択されて複数のクロック信号clk1、clk2、clk3を
LSI内部に供給する。分周回路DIV1、DIV2とセレクタ回
路SEL2、SEL4、SEL5、SEL6の組合せにより、多種類の周
波数を持つクロック信号を生成してLSI内部に分配する
ことが可能となる。LSI内部に分配されるクロック信号
のうちの1つ、例えばclk3は、PLL回路PLL2及びDLL回路D
LL2へ基準信号として供給される。セレクタ回路SEL7
は、クロック信号clk3をクロック発生回路を介さずに直
接伝えるか、PLL回路PLL2の出力クロック信号またはDLL
回路DLL2の出力クロック信号のうち、1つのクロック信
号を選択してクロック信号をckio端子へ出力する。位相
の誤差が問題とならず、LSI内部に分配されているクロ
ック信号をそのままLSI外部に供給する場合には、セレ
クタ回路SEL7は信号を直接伝達する。LSI内部に分配さ
れるクロック信号を逓倍してLSI外部に供給する場合に
は、PLL回路PLL2の出力信号を選択する。LSI内部に分配
されるクロック信号に対して逓倍を行わずLSI外部に供
給する場合には、DLL回路DLL2の出力信号を選択する。c
kio端子から出力されるクロック信号は、概CMOS LSIで
構成されるマイクロプロセッサを中心とするシステムに
おいて、システムクロックとして供給される。
振子が用いられる場合、水晶発振子からの出力信号はxt
al端子及びextal端子に与えられ、水晶発振回路CRYSTAL
によって波形整形される。また、外部から直接クロック
信号を供給する場合は、extal端子から信号を供給す
る。水晶発振子による信号と、外部クロック信号との選
択は、選択回路SEL1で行われる。選択回路SEL1の制御
は、モード端子mod8で行われる。例えば、mod8端子がHi
gh（1）の時、水晶発振子の信号が基準信号として発振
回路OSCに取込まれ、またmod8端子がLow（0）の時に外
部クロック信号が基準信号として発振回路OSCに取込ま
れる。2種類の入力信号をモード端子mod8を用いて自由
に切り替えることができる。セレクタ回路SEL1で選択さ
れたクロック信号clk11は分周回路DIV1でクロック周波
数を分周される。セレクタ回路SEL2は、クロック信号cl
k11を直接伝えるか、分周して伝えるかを選択する。セ
レクタ回路SEL2が選択したクロック信号clk12は、PLL回
路PLL1及びDLL回路DLL1へ基準信号として供給される。P
LL回路は基準クロックの周波数を逓倍したクロック信号
を出力することができるが、クロックの周波数及び位相
が所望の値に安定するまでにかかるクロック安定時間
に、入力クロック信号の40周期以上を必要とする。DLL
回路は基準クロックに対して同じ周波数のクロック信号
を位相を同期させて出力することができるが、周波数の
逓倍はできない。また、DLL回路はクロック安定時間
に、入力クロック信号の2〜3周期程度しか必要としな
い。セレクタ回路SEL3は、クロック信号clk12をクロッ
ク発生回路を介さずに直接伝えるか、PLL回路PLL1の出
力クロック信号またはDLL回路DLL1の出力クロック信号
のうち、1つのクロック信号を選択してクロック信号clk
13を出力する。位相の誤差が問題とならず、外部のクロ
ック信号入力をそのままLSI内部に供給する場合には、
セレクタ回路SEL3は信号を直接伝達する。外部のクロッ
ク信号入力を逓倍してLSI内部に供給する場合には、PLL
回路PLL1の出力信号を選択する。外部のクロック信号に
対して逓倍を行わず分周信号だけをLSI内部に供給する
場合には、DLL回路DLL1の出力信号を選択する。クロッ
ク信号clk13はさらに分周回路DIV2で周波数を分周さ
れ、セレクタ回路SEL4、SEL5、SEL6等により所望の周波
数を選択されて複数のクロック信号clk1、clk2、clk3を
LSI内部に供給する。分周回路DIV1、DIV2とセレクタ回
路SEL2、SEL4、SEL5、SEL6の組合せにより、多種類の周
波数を持つクロック信号を生成してLSI内部に分配する
ことが可能となる。LSI内部に分配されるクロック信号
のうちの1つ、例えばclk3は、PLL回路PLL2及びDLL回路D
LL2へ基準信号として供給される。セレクタ回路SEL7
は、クロック信号clk3をクロック発生回路を介さずに直
接伝えるか、PLL回路PLL2の出力クロック信号またはDLL
回路DLL2の出力クロック信号のうち、1つのクロック信
号を選択してクロック信号をckio端子へ出力する。位相
の誤差が問題とならず、LSI内部に分配されているクロ
ック信号をそのままLSI外部に供給する場合には、セレ
クタ回路SEL7は信号を直接伝達する。LSI内部に分配さ
れるクロック信号を逓倍してLSI外部に供給する場合に
は、PLL回路PLL2の出力信号を選択する。LSI内部に分配
されるクロック信号に対して逓倍を行わずLSI外部に供
給する場合には、DLL回路DLL2の出力信号を選択する。c
kio端子から出力されるクロック信号は、概CMOS LSIで
構成されるマイクロプロセッサを中心とするシステムに
おいて、システムクロックとして供給される。
【００５８】発振回路OSCを含むCMOS LSI回路が、PLL回
路PLL1あるいはPLL2を用いてクロック信号を生成してい
る場合、LSI内部回路の動作状態を3種類用意して、消費
電力を節約する。第1の状態は、通常動作を行うアクテ
ィブ状態。第2の状態は、LSI内部回路を停止し、PLL回
路は動作させるスリープ状態。第3の状態はLSI内部回路
もPLL回路もともに停止させるスタンバイ状態。スリー
プ状態では内部回路へはクロック信号を供給しないの
で、消費電力を削減でき、スタンバイ状態ではPLL回路
も動作を停止するのでさらに消費電力を低減できる。内
部回路がスタンバイ状態からアクティブ状態に復帰する
場合、PLL回路は停止状態から動作を開始し、クロック
安定時間を経過した後にクロック信号を内部回路に供給
する。前述したように、PLLのクロック安定時間にはク
ロック信号40周期以上と、長時間を必要とする。そこ
で、アクティブ状態からの復帰を早めるためにPLL回路P
LL1やPLL2だけは動作させ、内部回路を停止するスリー
プ状態が用意されている。LSIの利用者は、オペレーテ
ィングシステム（OS）や、アプリケーションソフトウェ
アを用いてLSIの動作状態を必要に応じて制御する。
路PLL1あるいはPLL2を用いてクロック信号を生成してい
る場合、LSI内部回路の動作状態を3種類用意して、消費
電力を節約する。第1の状態は、通常動作を行うアクテ
ィブ状態。第2の状態は、LSI内部回路を停止し、PLL回
路は動作させるスリープ状態。第3の状態はLSI内部回路
もPLL回路もともに停止させるスタンバイ状態。スリー
プ状態では内部回路へはクロック信号を供給しないの
で、消費電力を削減でき、スタンバイ状態ではPLL回路
も動作を停止するのでさらに消費電力を低減できる。内
部回路がスタンバイ状態からアクティブ状態に復帰する
場合、PLL回路は停止状態から動作を開始し、クロック
安定時間を経過した後にクロック信号を内部回路に供給
する。前述したように、PLLのクロック安定時間にはク
ロック信号40周期以上と、長時間を必要とする。そこ
で、アクティブ状態からの復帰を早めるためにPLL回路P
LL1やPLL2だけは動作させ、内部回路を停止するスリー
プ状態が用意されている。LSIの利用者は、オペレーテ
ィングシステム（OS）や、アプリケーションソフトウェ
アを用いてLSIの動作状態を必要に応じて制御する。
【００５９】発振回路OSCを含むCMOS LSI回路が、DLL回
路DLL1あるいはDLL2を用いてクロック信号を生成してい
る場合には、LSI内部回路の動作状態は2種類でよい。DL
L回路はクロックの安定時間が2〜3周期と短いため、停
止状態から動作を開始しクロック信号を内部回路に供給
することを高速に行える。従って、前述のスリープ状態
でもDLL回路を停止させることができ、スリープ状態で
もスタンバイ状態でもDLL回路及びLSI内部回路を停止す
ることができる。このため、PLL回路を用いた場合より
も消費電力を低減することが可能となる。また、LSI回
路の起動時に、安定したクロック信号を早くLSI内に分
配できる。
路DLL1あるいはDLL2を用いてクロック信号を生成してい
る場合には、LSI内部回路の動作状態は2種類でよい。DL
L回路はクロックの安定時間が2〜3周期と短いため、停
止状態から動作を開始しクロック信号を内部回路に供給
することを高速に行える。従って、前述のスリープ状態
でもDLL回路を停止させることができ、スリープ状態で
もスタンバイ状態でもDLL回路及びLSI内部回路を停止す
ることができる。このため、PLL回路を用いた場合より
も消費電力を低減することが可能となる。また、LSI回
路の起動時に、安定したクロック信号を早くLSI内に分
配できる。
【００６０】発振回路OSCを含むCMOS LSI回路が、PLL回
路とDLL回路を用いてクロック信号を生成している場
合、例えばPLL1とDLL2が用いられたり、PLL2とDLL1が用
いられるような場合には、LSI内部回路の動作状態は3種
類必要となる。スタンバイ時には、内部回路とともにPL
L回路もDLL回路も停止するが、アクティブ状態へ復帰す
る際には、PLL回路が安定動作するまでのクロック安定
時間が必要となる。スリープ状態では、PLL回路だけを
動作させ、DLL回路と内部回路を停止することができ
る。この場合は、アクティブ状態への復帰を高速にでき
る。
路とDLL回路を用いてクロック信号を生成している場
合、例えばPLL1とDLL2が用いられたり、PLL2とDLL1が用
いられるような場合には、LSI内部回路の動作状態は3種
類必要となる。スタンバイ時には、内部回路とともにPL
L回路もDLL回路も停止するが、アクティブ状態へ復帰す
る際には、PLL回路が安定動作するまでのクロック安定
時間が必要となる。スリープ状態では、PLL回路だけを
動作させ、DLL回路と内部回路を停止することができ
る。この場合は、アクティブ状態への復帰を高速にでき
る。
【００６１】図10は、本発明の別の実施例を示す図であ
る。
る。
【００６２】CMOS LSI回路内部に存在する発振回路OSC
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL1、DLL2から構成され
る。同様にCMOS LSI回路内部に存在するクロック制御回
路CPGCNTは、周波数制御レジスタFRQCRとバスインタフ
ェースBUSIFから構成される。
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL1、DLL2から構成され
る。同様にCMOS LSI回路内部に存在するクロック制御回
路CPGCNTは、周波数制御レジスタFRQCRとバスインタフ
ェースBUSIFから構成される。
【００６３】発振回路OSCは図9の発振回路OSCと同様の
動作をする。クロック制御回路CPGCNTはLSI回路内部の
内部バスINBUSからクロック制御命令を受け、周波数制
御信号frqsigを出力して発振回路OSC内のセレクタ回路S
EL2、SEL3、SEL4、SEL5、SEL6及びSEL7の選択を決定
し、PLL回路PLL1、PLL2やDLL回路DLL1、DLL2の選択、及
び分周回路の分周率を選択する。クロック制御回路CPGC
NTでは、内部バスINBUSからのクロック制御命令をバス
インタフェースBUSIFがデコードし、周波数制御レジス
タFRQCRを書き換える。周波数制御信号frqsigは周波数
制御レジスタFRQCRの設定に応じた信号を出力し、発振
回路OSCのセレクタ回路を選択する。このように構成す
ることで、オペレーティングシステムやアプリケーショ
ンソフトを用いてCMOS LSI回路内の内部バスINBUSに命
令を送り、発振回路OSC内のクロック発生回路PLL1、PLL
2やDLL1、DLL2を選択したり、LSI内部に分配するクロッ
ク信号の周波数を決定することができる。
動作をする。クロック制御回路CPGCNTはLSI回路内部の
内部バスINBUSからクロック制御命令を受け、周波数制
御信号frqsigを出力して発振回路OSC内のセレクタ回路S
EL2、SEL3、SEL4、SEL5、SEL6及びSEL7の選択を決定
し、PLL回路PLL1、PLL2やDLL回路DLL1、DLL2の選択、及
び分周回路の分周率を選択する。クロック制御回路CPGC
NTでは、内部バスINBUSからのクロック制御命令をバス
インタフェースBUSIFがデコードし、周波数制御レジス
タFRQCRを書き換える。周波数制御信号frqsigは周波数
制御レジスタFRQCRの設定に応じた信号を出力し、発振
回路OSCのセレクタ回路を選択する。このように構成す
ることで、オペレーティングシステムやアプリケーショ
ンソフトを用いてCMOS LSI回路内の内部バスINBUSに命
令を送り、発振回路OSC内のクロック発生回路PLL1、PLL
2やDLL1、DLL2を選択したり、LSI内部に分配するクロッ
ク信号の周波数を決定することができる。
【００６４】図11は、本発明の別の実施例を示す図であ
る。
る。
【００６５】CMOS LSI回路内部に存在する発振回路OSC
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL1、DLL2から構成され
る。同様にCMOS LSI回路内部に存在するクロック制御回
路CPGCNTは、周波数制御レジスタFRQCから構成される。
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL1、DLL2から構成され
る。同様にCMOS LSI回路内部に存在するクロック制御回
路CPGCNTは、周波数制御レジスタFRQCから構成される。
【００６６】発振回路OSCは図9の発振回路OSCと同様の
動作をする。クロック制御回路CPGCNTはLSI回路外部か
ら信号を受け付ける、少なくとも１つのモード端子mod
0、mod1、mod2等を有する。周波数制御レジスタFRQCRは
モード端子の入力信号により決定され、周波数制御レジ
スタFRQCRの設定に応じて出力信号frqsigを発生し、発
振回路OSCのセレクタ回路の出力選択を決定する。この
構成では、外部からのモード端子への制御信号によっ
て、発振回路OSC内のクロック発生回路PLL1、PLL2やDLL
1、DLL2を選択したり、LSI内部に分配するクロック信号
の周波数を決定することができる。
動作をする。クロック制御回路CPGCNTはLSI回路外部か
ら信号を受け付ける、少なくとも１つのモード端子mod
0、mod1、mod2等を有する。周波数制御レジスタFRQCRは
モード端子の入力信号により決定され、周波数制御レジ
スタFRQCRの設定に応じて出力信号frqsigを発生し、発
振回路OSCのセレクタ回路の出力選択を決定する。この
構成では、外部からのモード端子への制御信号によっ
て、発振回路OSC内のクロック発生回路PLL1、PLL2やDLL
1、DLL2を選択したり、LSI内部に分配するクロック信号
の周波数を決定することができる。
【００６７】図12は、本発明の別の実施例を示す図であ
る。
る。
【００６８】CMOS LSI回路内部に存在する発振回路OSC
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL1、DLL2から構成され
る。同様にCMOS LSI回路内部に存在するクロック制御回
路CPGCNTは、周波数制御レジスタFRQCRとバスインタフ
ェースBUSIFから構成される。
は、水晶発振回路CRYSTAL、セレクタ回路SEL1、SEL2、S
EL3、SEL4、SEL5、SEL6、SEL7、分周回路DIV1、DIV2、
及び位相同期回路（PLL回路）PLL1、PLL2、ディレー・ロ
ックド・ループ回路（DLL回路）DLL1、DLL2から構成され
る。同様にCMOS LSI回路内部に存在するクロック制御回
路CPGCNTは、周波数制御レジスタFRQCRとバスインタフ
ェースBUSIFから構成される。
【００６９】発振回路OSCは図9の発振回路OSCと同様の
動作をする。クロック制御回路CPGCNTはLSI回路内部の
内部バスINBUSからクロック制御命令を受けるととも
に、モード端子mod0、mod1、mod2等から制御信号を入力
し、周波数制御信号frqsigを出力して発振回路OSC内の
セレクタ回路SEL2、SEL3、SEL4、SEL5、SEL6及びSEL7の
選択を決定し、PLL回路PLL1、PLL2やDLL回路DLL1、DLL2
の選択、及び分周回路の分周率を選択する。クロック制
御回路CPGCNTでは、内部バスINBUSからのクロック制御
命令をバスインタフェースBUSIFがデコードし、周波数
制御レジスタFRQCRを書き換える。あるいはモード端子m
od0、mod1、mod2等から制御信号を入力し、周波数制御
レジスタFRQCRを書き換える。周波数制御信号frqsigは
周波数制御レジスタFRQCRの設定に応じた信号を出力
し、発振回路OSCのセレクタ回路を選択する。このよう
に構成することで、外部からのモード端子への制御信号
と、オペレーティングシステムやアプリケーションソフ
トを用いてCMOS LSI回路内の内部バスINBUSに命令を送
ることで、発振回路OSC内のクロック発生回路PLL1、PLL
2やDLL1、DLL2を選択したり、LSI内部に分配するクロッ
ク信号の周波数を決定することができる。モード端子の
制御信号が周波数レジスタFRQCRを書き換えるのは、CMO
S LSI回路が起動する時だけ行い、それ以外は内部バス
からの制御命令で書き換わるようにしてもよい。
動作をする。クロック制御回路CPGCNTはLSI回路内部の
内部バスINBUSからクロック制御命令を受けるととも
に、モード端子mod0、mod1、mod2等から制御信号を入力
し、周波数制御信号frqsigを出力して発振回路OSC内の
セレクタ回路SEL2、SEL3、SEL4、SEL5、SEL6及びSEL7の
選択を決定し、PLL回路PLL1、PLL2やDLL回路DLL1、DLL2
の選択、及び分周回路の分周率を選択する。クロック制
御回路CPGCNTでは、内部バスINBUSからのクロック制御
命令をバスインタフェースBUSIFがデコードし、周波数
制御レジスタFRQCRを書き換える。あるいはモード端子m
od0、mod1、mod2等から制御信号を入力し、周波数制御
レジスタFRQCRを書き換える。周波数制御信号frqsigは
周波数制御レジスタFRQCRの設定に応じた信号を出力
し、発振回路OSCのセレクタ回路を選択する。このよう
に構成することで、外部からのモード端子への制御信号
と、オペレーティングシステムやアプリケーションソフ
トを用いてCMOS LSI回路内の内部バスINBUSに命令を送
ることで、発振回路OSC内のクロック発生回路PLL1、PLL
2やDLL1、DLL2を選択したり、LSI内部に分配するクロッ
ク信号の周波数を決定することができる。モード端子の
制御信号が周波数レジスタFRQCRを書き換えるのは、CMO
S LSI回路が起動する時だけ行い、それ以外は内部バス
からの制御命令で書き換わるようにしてもよい。
【００７０】図13は、本発明の別の実施例を示す図であ
る。
る。
【００７１】CMOS LSI回路内に発振回路OSC、クロック
制御回路CPGCNT及びタイマ回路TIMERを有する構成から
なる。発振回路OSCは外部からの信号をxtal端子、extal
端子、mod8端子を通して入力し、クロック制御回路CPGC
NTから周波数制御信号frqsig及びクロックスタンバイ信
号clkstbを入力し、LSI回路外部へckio端子を用いてシ
ステムクロック信号を出力し、LSI回路内部へ1つ以上の
クロック信号clk1、clk2、clk3等を出力する。クロック
制御回路CPGCNTは1つ以上のモード端子mod0、mod1、mod
2等を有し外部からのモード制御信号を入力し、LSI回路
内部から割込み信号intrf、リセット信号reset、スタン
バイイネーブル信号stbenbを入力し、内部バスINBUSか
ら制御命令を受け取り、タイマ回路からスタンバイキャ
ンセル信号stbcnclを入力し、発振回路OSCとタイマ回路
TIMERへ周波数制御信号frqsig及びクロックスタンバイ
信号clkstbを出力する。タイマ回路は内部バスINBUSか
ら制御命令を受け取り、発振回路OSCからクロック信号c
lk0を入力し、クロック制御回路CPGCNTから周波数制御
信号frqsig及びクロックスタンバイ信号clkstbを入力
し、LSI回路内部へとクロック制御回路CPGCNTへスタン
バイキャンセル信号stbcnclを出力する。
制御回路CPGCNT及びタイマ回路TIMERを有する構成から
なる。発振回路OSCは外部からの信号をxtal端子、extal
端子、mod8端子を通して入力し、クロック制御回路CPGC
NTから周波数制御信号frqsig及びクロックスタンバイ信
号clkstbを入力し、LSI回路外部へckio端子を用いてシ
ステムクロック信号を出力し、LSI回路内部へ1つ以上の
クロック信号clk1、clk2、clk3等を出力する。クロック
制御回路CPGCNTは1つ以上のモード端子mod0、mod1、mod
2等を有し外部からのモード制御信号を入力し、LSI回路
内部から割込み信号intrf、リセット信号reset、スタン
バイイネーブル信号stbenbを入力し、内部バスINBUSか
ら制御命令を受け取り、タイマ回路からスタンバイキャ
ンセル信号stbcnclを入力し、発振回路OSCとタイマ回路
TIMERへ周波数制御信号frqsig及びクロックスタンバイ
信号clkstbを出力する。タイマ回路は内部バスINBUSか
ら制御命令を受け取り、発振回路OSCからクロック信号c
lk0を入力し、クロック制御回路CPGCNTから周波数制御
信号frqsig及びクロックスタンバイ信号clkstbを入力
し、LSI回路内部へとクロック制御回路CPGCNTへスタン
バイキャンセル信号stbcnclを出力する。
【００７２】発振回路OSCは、基準クロック信号として
水晶発信子のクロック信号をxtal端子及びextal端子か
ら入力する。あるいは、外部クロック信号を基準クロッ
ク信号としてextal端子から入力する。入力の切替は、m
od8端子で行う。この基準クロック信号をもとに、周波
数制御信号frqsigに応じて所望のクロック信号を1つ以
上、clk1、clk2、clk3等として、LSI内部へ分配する。
また、LSI外部へもckio端子を通してクロック信号をシ
ステムクロック信号として供給する。また、クロックス
タンバイ信号clkstbに応じて、発振回路OSC内のクロッ
ク発生回路を停止したり、クロック信号clk0、clk1、cl
k2、clk3、ckio等を出力あるいは停止するという制御を
行う。クロック制御回路CPGCNTは1つ以上のモード端子m
od0、mod1、mod2等を通してLSI外部から入力される制御
信号と、LSI内部の内部バスINBUSからの制御命令によ
り、発振回路OSCの出力クロック信号を制御する周波数
制御信号frqsigを出力する。また、割込み信号intrf、
リセット信号reset、スタンバイイネーブル信号stben
b、あるいはタイマ回路TIMERが発生するスタンバイキャ
ンセル信号stbcnclを入力し、発振回路OSCのクロック発
生回路を動作、停止したりクロック信号を出力、停止し
たりするためのクロックスタンバイ信号clkstbを出力す
る。タイマ回路TIMERは、クロック制御回路CPGCNTの周
波数制御信号frqsigやクロックスタンバイ信号clkstbを
入力し、クロックの制御状態やスタンバイ、動作状態が
変化すると、スタンバイキャンセル信号をネゲートす
る。すると、発振回路OSC内の一部の回路が停止する。
スタンバイキャンセル信号は、発振回路OSCが生成する
クロック信号clk0をクロックとして時間をカウントし、
所定の時間経過するとアサートされ、発振回路OSC内が
スタンバイ状態を解除される。
水晶発信子のクロック信号をxtal端子及びextal端子か
ら入力する。あるいは、外部クロック信号を基準クロッ
ク信号としてextal端子から入力する。入力の切替は、m
od8端子で行う。この基準クロック信号をもとに、周波
数制御信号frqsigに応じて所望のクロック信号を1つ以
上、clk1、clk2、clk3等として、LSI内部へ分配する。
また、LSI外部へもckio端子を通してクロック信号をシ
ステムクロック信号として供給する。また、クロックス
タンバイ信号clkstbに応じて、発振回路OSC内のクロッ
ク発生回路を停止したり、クロック信号clk0、clk1、cl
k2、clk3、ckio等を出力あるいは停止するという制御を
行う。クロック制御回路CPGCNTは1つ以上のモード端子m
od0、mod1、mod2等を通してLSI外部から入力される制御
信号と、LSI内部の内部バスINBUSからの制御命令によ
り、発振回路OSCの出力クロック信号を制御する周波数
制御信号frqsigを出力する。また、割込み信号intrf、
リセット信号reset、スタンバイイネーブル信号stben
b、あるいはタイマ回路TIMERが発生するスタンバイキャ
ンセル信号stbcnclを入力し、発振回路OSCのクロック発
生回路を動作、停止したりクロック信号を出力、停止し
たりするためのクロックスタンバイ信号clkstbを出力す
る。タイマ回路TIMERは、クロック制御回路CPGCNTの周
波数制御信号frqsigやクロックスタンバイ信号clkstbを
入力し、クロックの制御状態やスタンバイ、動作状態が
変化すると、スタンバイキャンセル信号をネゲートす
る。すると、発振回路OSC内の一部の回路が停止する。
スタンバイキャンセル信号は、発振回路OSCが生成する
クロック信号clk0をクロックとして時間をカウントし、
所定の時間経過するとアサートされ、発振回路OSC内が
スタンバイ状態を解除される。
【００７３】オペレーティングシステムやアプリケーシ
ョンソフトは、内部バスINBUSを通して命令を与えるこ
とで、タイマ回路TIMERを制御し、LSI内部回路がアクテ
ィブ、スリープ、スタンバイというそれぞれの状態にあ
る時に、状態に応じてクロック回路の動作、停止を制御
したり、クロック信号の出力を停止するなどの制御を行
い、LSIの消費電力を削減できる。
ョンソフトは、内部バスINBUSを通して命令を与えるこ
とで、タイマ回路TIMERを制御し、LSI内部回路がアクテ
ィブ、スリープ、スタンバイというそれぞれの状態にあ
る時に、状態に応じてクロック回路の動作、停止を制御
したり、クロック信号の出力を停止するなどの制御を行
い、LSIの消費電力を削減できる。
【００７４】図14は図13の実施例における発振回路OSC
とクロック制御回路CPGCNTの実施例を示す図である。
とクロック制御回路CPGCNTの実施例を示す図である。
【００７５】発振回路OSCは、水晶発振回路CRYSTAL、セ
レクタ回路SEL1、SEL2、SEL3、SEL4、SEL5、SEL6、SEL
7、分周回路DIV1、DIV2、及び位相同期回路（PLL回路）
PLL1、PLL2、ディレー・ロックド・ループ回路（DLL回
路）DLL1、DLL2から構成される。クロック制御回路CPGC
NTは、周波数制御レジスタFRQCRとバスインタフェースB
USIF、スタンバイ制御レジスタSTBCR、スタンバイ制御
回路STBCNTから構成される。
レクタ回路SEL1、SEL2、SEL3、SEL4、SEL5、SEL6、SEL
7、分周回路DIV1、DIV2、及び位相同期回路（PLL回路）
PLL1、PLL2、ディレー・ロックド・ループ回路（DLL回
路）DLL1、DLL2から構成される。クロック制御回路CPGC
NTは、周波数制御レジスタFRQCRとバスインタフェースB
USIF、スタンバイ制御レジスタSTBCR、スタンバイ制御
回路STBCNTから構成される。
【００７６】LSI外部から信号を受取る端子としてxta
l、extal、mod8端子が発振回路OSCに存在し、xtalとext
alは水晶発振回路CRYSTALへ入力される。水晶発振回路C
RYSTALのクロック信号出力とextal端子からの信号がセ
レクタ回路SEL1で選択され、クロック信号clk11が出力
される。セレクタ回路SEL1の選択はmod8端子で行われ
る。クロック信号clk11は分周回路DIV1で分周される。
クロック信号clk11と分周回路DIV1の分周出力信号がセ
レクタ回路SEL2で選択されてクロック信号clk12を出力
する。クロック信号clk12はPLL回路PLL1及びDLL回路DLL
1の基準信号として供給され、それぞれ同期クロック信
号を生成する。クロック信号clk12、 PLL回路PLL1の出
力クロック信号、DLL回路DLL1の出力クロック信号のう
ち1つの出力信号をセレクタ回路SEL3が選択する。ここ
で選択されたクロック信号が、分周回路DIV2で分周され
て、LSI内部にクロック信号として分配される。分周回
路DIV2で分周された信号は、複数のセレクタ回路SEL4、
SEL5、SEL6で所望の周波数のクロック信号として得ら
れ、クロック信号clk1、clk2、clk3等の複数の周波数を
持つクロック信号がLSI内部に供給される。分周回路DIV
2の出力信号のうち、分周率が1（すなわち分周を行わな
い）の信号が出力クロック信号clk0として出力される。
LSI内部に供給されるクロック信号の1つ、例えばclk3が
PLL回路PLL2及びDLL回路DLL2の基準信号として供給さ
れ、それぞれ同期クロック信号を生成する。クロック信
号clk3、PLL回路PLL2の出力クロック信号、DLL回路DLL2
の出力クロック信号のうち1つの出力信号をセレクタ回
路SEL7が選択する。ここで選択されたクロック信号はck
io端子からLSI回路外部へ出力される。
l、extal、mod8端子が発振回路OSCに存在し、xtalとext
alは水晶発振回路CRYSTALへ入力される。水晶発振回路C
RYSTALのクロック信号出力とextal端子からの信号がセ
レクタ回路SEL1で選択され、クロック信号clk11が出力
される。セレクタ回路SEL1の選択はmod8端子で行われ
る。クロック信号clk11は分周回路DIV1で分周される。
クロック信号clk11と分周回路DIV1の分周出力信号がセ
レクタ回路SEL2で選択されてクロック信号clk12を出力
する。クロック信号clk12はPLL回路PLL1及びDLL回路DLL
1の基準信号として供給され、それぞれ同期クロック信
号を生成する。クロック信号clk12、 PLL回路PLL1の出
力クロック信号、DLL回路DLL1の出力クロック信号のう
ち1つの出力信号をセレクタ回路SEL3が選択する。ここ
で選択されたクロック信号が、分周回路DIV2で分周され
て、LSI内部にクロック信号として分配される。分周回
路DIV2で分周された信号は、複数のセレクタ回路SEL4、
SEL5、SEL6で所望の周波数のクロック信号として得ら
れ、クロック信号clk1、clk2、clk3等の複数の周波数を
持つクロック信号がLSI内部に供給される。分周回路DIV
2の出力信号のうち、分周率が1（すなわち分周を行わな
い）の信号が出力クロック信号clk0として出力される。
LSI内部に供給されるクロック信号の1つ、例えばclk3が
PLL回路PLL2及びDLL回路DLL2の基準信号として供給さ
れ、それぞれ同期クロック信号を生成する。クロック信
号clk3、PLL回路PLL2の出力クロック信号、DLL回路DLL2
の出力クロック信号のうち1つの出力信号をセレクタ回
路SEL7が選択する。ここで選択されたクロック信号はck
io端子からLSI回路外部へ出力される。
【００７７】LSI外部からの基準クロックとして水晶発
振子が用いられる場合、水晶発振子からの出力信号はxt
al端子及びextal端子に与えられ、水晶発振回路CRYSTAL
によって波形整形される。また、外部から直接クロック
信号を供給する場合は、extal端子から信号を供給す
る。水晶発振子による信号と、外部クロック信号との選
択は、選択回路SEL1で行われる。選択回路SEL1の制御
は、モード端子mod8で行われる。例えば、mod8端子がHi
gh（1）の時、水晶発振子の信号が基準信号として発振
回路OSCに取込まれ、またmod8端子がLow（0）の時に外
部クロック信号が基準信号として発振回路OSCに取込ま
れる。2種類の入力信号をモード端子mod8を用いて自由
に切り替えることができる。セレクタ回路SEL1で選択さ
れたクロック信号clk11は分周回路DIV1でクロック周波
数を分周される。セレクタ回路SEL2は、クロック信号cl
k11を直接伝えるか、分周して伝えるかを選択する。セ
レクタ回路SEL2が選択したクロック信号clk12は、PLL回
路PLL1及びDLL回路DLL1へ基準信号として供給される。P
LL回路は基準クロックの周波数を逓倍したクロック信号
を出力することができるが、クロックの周波数及び位相
が所望の値に安定するまでにかかるクロック安定時間
に、入力クロック信号の40周期以上を必要とする。DLL
回路は基準クロックに対して同じ周波数のクロック信号
を位相を同期させて出力することができるが、周波数の
逓倍はできない。また、DLL回路はクロック安定時間
に、入力クロック信号の2〜3周期程度しか必要としな
い。セレクタ回路SEL3は、クロック信号clk12をクロッ
ク発生回路を介さずに直接伝えるか、PLL回路PLL1の出
力クロック信号またはDLL回路DLL1の出力クロック信号
のうち、1つのクロック信号を選択してクロック信号clk
13を出力する。位相の誤差が問題とならず、外部のクロ
ック信号入力をそのままLSI内部に供給する場合には、
セレクタ回路SEL3は信号を直接伝達する。外部のクロッ
ク信号入力を逓倍してLSI内部に供給する場合には、PLL
回路PLL1の出力信号を選択する。外部のクロック信号に
対して逓倍を行わず分周信号だけをLSI内部に供給する
場合には、DLL回路DLL1の出力信号を選択する。クロッ
ク信号clk13はさらに分周回路DIV2で周波数を分周さ
れ、セレクタ回路SEL4、SEL5、SEL6等により所望の周波
数を選択されて複数のクロック信号clk1、clk2、clk3を
LSI内部に供給する。分周回路DIV1、DIV2とセレクタ回
路SEL2、SEL4、SEL5、SEL6の組合せにより、多種類の周
波数を持つクロック信号を生成してLSI内部に分配する
ことが可能となる。LSI内部に分配されるクロック信号
のうちの1つ、例えばclk3は、PLL回路PLL2及びDLL回路D
LL2へ基準信号として供給される。セレクタ回路SEL7
は、クロック信号clk3をクロック発生回路を介さずに直
接伝えるか、PLL回路PLL2の出力クロック信号またはDLL
回路DLL2の出力クロック信号のうち、1つのクロック信
号を選択してクロック信号をckio端子へ出力する。位相
の誤差が問題とならず、LSI内部に分配されているクロ
ック信号をそのままLSI外部に供給する場合には、セレ
クタ回路SEL7は信号を直接伝達する。LSI内部に分配さ
れるクロック信号を逓倍してLSI外部に供給する場合に
は、PLL回路PLL2の出力信号を選択する。LSI内部に分配
されるクロック信号に対して逓倍を行わずLSI外部に供
給する場合には、DLL回路DLL2の出力信号を選択する。c
kio端子から出力されるクロック信号は、概CMOS LSIで
構成されるマイクロプロセッサを中心とするシステムに
おいて、システムクロックとして供給される。
振子が用いられる場合、水晶発振子からの出力信号はxt
al端子及びextal端子に与えられ、水晶発振回路CRYSTAL
によって波形整形される。また、外部から直接クロック
信号を供給する場合は、extal端子から信号を供給す
る。水晶発振子による信号と、外部クロック信号との選
択は、選択回路SEL1で行われる。選択回路SEL1の制御
は、モード端子mod8で行われる。例えば、mod8端子がHi
gh（1）の時、水晶発振子の信号が基準信号として発振
回路OSCに取込まれ、またmod8端子がLow（0）の時に外
部クロック信号が基準信号として発振回路OSCに取込ま
れる。2種類の入力信号をモード端子mod8を用いて自由
に切り替えることができる。セレクタ回路SEL1で選択さ
れたクロック信号clk11は分周回路DIV1でクロック周波
数を分周される。セレクタ回路SEL2は、クロック信号cl
k11を直接伝えるか、分周して伝えるかを選択する。セ
レクタ回路SEL2が選択したクロック信号clk12は、PLL回
路PLL1及びDLL回路DLL1へ基準信号として供給される。P
LL回路は基準クロックの周波数を逓倍したクロック信号
を出力することができるが、クロックの周波数及び位相
が所望の値に安定するまでにかかるクロック安定時間
に、入力クロック信号の40周期以上を必要とする。DLL
回路は基準クロックに対して同じ周波数のクロック信号
を位相を同期させて出力することができるが、周波数の
逓倍はできない。また、DLL回路はクロック安定時間
に、入力クロック信号の2〜3周期程度しか必要としな
い。セレクタ回路SEL3は、クロック信号clk12をクロッ
ク発生回路を介さずに直接伝えるか、PLL回路PLL1の出
力クロック信号またはDLL回路DLL1の出力クロック信号
のうち、1つのクロック信号を選択してクロック信号clk
13を出力する。位相の誤差が問題とならず、外部のクロ
ック信号入力をそのままLSI内部に供給する場合には、
セレクタ回路SEL3は信号を直接伝達する。外部のクロッ
ク信号入力を逓倍してLSI内部に供給する場合には、PLL
回路PLL1の出力信号を選択する。外部のクロック信号に
対して逓倍を行わず分周信号だけをLSI内部に供給する
場合には、DLL回路DLL1の出力信号を選択する。クロッ
ク信号clk13はさらに分周回路DIV2で周波数を分周さ
れ、セレクタ回路SEL4、SEL5、SEL6等により所望の周波
数を選択されて複数のクロック信号clk1、clk2、clk3を
LSI内部に供給する。分周回路DIV1、DIV2とセレクタ回
路SEL2、SEL4、SEL5、SEL6の組合せにより、多種類の周
波数を持つクロック信号を生成してLSI内部に分配する
ことが可能となる。LSI内部に分配されるクロック信号
のうちの1つ、例えばclk3は、PLL回路PLL2及びDLL回路D
LL2へ基準信号として供給される。セレクタ回路SEL7
は、クロック信号clk3をクロック発生回路を介さずに直
接伝えるか、PLL回路PLL2の出力クロック信号またはDLL
回路DLL2の出力クロック信号のうち、1つのクロック信
号を選択してクロック信号をckio端子へ出力する。位相
の誤差が問題とならず、LSI内部に分配されているクロ
ック信号をそのままLSI外部に供給する場合には、セレ
クタ回路SEL7は信号を直接伝達する。LSI内部に分配さ
れるクロック信号を逓倍してLSI外部に供給する場合に
は、PLL回路PLL2の出力信号を選択する。LSI内部に分配
されるクロック信号に対して逓倍を行わずLSI外部に供
給する場合には、DLL回路DLL2の出力信号を選択する。c
kio端子から出力されるクロック信号は、概CMOS LSIで
構成されるマイクロプロセッサを中心とするシステムに
おいて、システムクロックとして供給される。
【００７８】発振回路OSCを含むCMOS LSI回路が、PLL回
路PLL1あるいはPLL2を用いてクロック信号を生成してい
る場合、LSI内部回路の動作状態を3種類用意して、消費
電力を節約する。第1の状態は、通常動作を行うアクテ
ィブ状態。第2の状態は、LSI内部回路を停止し、PLL回
路は動作させるスリープ状態。第3の状態はLSI内部回路
もPLL回路もともに停止させるスタンバイ状態。スリー
プ状態では内部回路へはクロック信号を供給しないの
で、消費電力を削減でき、スタンバイ状態ではPLL回路
も動作を停止するのでさらに消費電力を低減できる。内
部回路がスタンバイ状態からアクティブ状態に復帰する
場合、PLL回路は停止状態から動作を開始し、クロック
安定時間を経過した後にクロック信号を内部回路に供給
する。前述したように、PLLのクロック安定時間にはク
ロック信号40周期以上と、長時間を必要とする。そこ
で、アクティブ状態からの復帰を早めるためにPLL回路P
LL1やPLL2だけは動作させ、内部回路を停止するスリー
プ状態が用意されている。LSIの利用者は、オペレーテ
ィングシステム（OS）や、アプリケーションソフトウェ
アを用いてLSIの動作状態を必要に応じて制御する。
路PLL1あるいはPLL2を用いてクロック信号を生成してい
る場合、LSI内部回路の動作状態を3種類用意して、消費
電力を節約する。第1の状態は、通常動作を行うアクテ
ィブ状態。第2の状態は、LSI内部回路を停止し、PLL回
路は動作させるスリープ状態。第3の状態はLSI内部回路
もPLL回路もともに停止させるスタンバイ状態。スリー
プ状態では内部回路へはクロック信号を供給しないの
で、消費電力を削減でき、スタンバイ状態ではPLL回路
も動作を停止するのでさらに消費電力を低減できる。内
部回路がスタンバイ状態からアクティブ状態に復帰する
場合、PLL回路は停止状態から動作を開始し、クロック
安定時間を経過した後にクロック信号を内部回路に供給
する。前述したように、PLLのクロック安定時間にはク
ロック信号40周期以上と、長時間を必要とする。そこ
で、アクティブ状態からの復帰を早めるためにPLL回路P
LL1やPLL2だけは動作させ、内部回路を停止するスリー
プ状態が用意されている。LSIの利用者は、オペレーテ
ィングシステム（OS）や、アプリケーションソフトウェ
アを用いてLSIの動作状態を必要に応じて制御する。
【００７９】発振回路OSCを含むCMOS LSI回路が、DLL回
路DLL1あるいはDLL2を用いてクロック信号を生成してい
る場合には、LSI内部回路の動作状態は2種類でよい。DL
L回路はクロックの安定時間が2〜3周期と短いため、停
止状態から動作を開始しクロック信号を内部回路に供給
することを高速に行える。従って、前述のスリープ状態
でもDLL回路を停止させることができ、スリープ状態で
もスタンバイ状態でもDLL回路及びLSI内部回路を停止す
ることができる。このため、PLL回路を用いた場合より
も消費電力を低減することが可能となる。また、LSI回
路の起動時に、安定したクロック信号を早くLSI内に分
配できる。
路DLL1あるいはDLL2を用いてクロック信号を生成してい
る場合には、LSI内部回路の動作状態は2種類でよい。DL
L回路はクロックの安定時間が2〜3周期と短いため、停
止状態から動作を開始しクロック信号を内部回路に供給
することを高速に行える。従って、前述のスリープ状態
でもDLL回路を停止させることができ、スリープ状態で
もスタンバイ状態でもDLL回路及びLSI内部回路を停止す
ることができる。このため、PLL回路を用いた場合より
も消費電力を低減することが可能となる。また、LSI回
路の起動時に、安定したクロック信号を早くLSI内に分
配できる。
【００８０】発振回路OSCを含むCMOS LSI回路が、PLL回
路とDLL回路を用いてクロック信号を生成している場
合、例えばPLL1とDLL2が用いられたり、PLL2とDLL1が用
いられるような場合には、LSI内部回路の動作状態は3種
類必要となる。スタンバイ時には、内部回路とともにPL
L回路もDLL回路も停止するが、アクティブ状態へ復帰す
る際には、PLL回路が安定動作するまでのクロック安定
時間が必要となる。スリープ状態では、PLL回路だけを
動作させ、DLL回路と内部回路を停止することができ
る。この場合は、アクティブ状態への復帰を高速にでき
る。
路とDLL回路を用いてクロック信号を生成している場
合、例えばPLL1とDLL2が用いられたり、PLL2とDLL1が用
いられるような場合には、LSI内部回路の動作状態は3種
類必要となる。スタンバイ時には、内部回路とともにPL
L回路もDLL回路も停止するが、アクティブ状態へ復帰す
る際には、PLL回路が安定動作するまでのクロック安定
時間が必要となる。スリープ状態では、PLL回路だけを
動作させ、DLL回路と内部回路を停止することができ
る。この場合は、アクティブ状態への復帰を高速にでき
る。
【００８１】クロック制御回路CPGCNTはLSI回路内部の
内部バスINBUSからクロック制御命令を受けるととも
に、モード端子mod0、mod1、mod2等から制御信号を入力
し、周波数制御信号frqsigを出力して発振回路OSC内の
セレクタ回路SEL2、SEL3、SEL4、SEL5、SEL6及びSEL7の
選択を決定し、PLL回路PLL1、PLL2やDLL回路DLL1、DLL2
の選択、及び分周回路の分周率を選択する。クロック制
御回路CPGCNTでは、内部バスINBUSからのクロック制御
命令をバスインタフェースBUSIFがデコードし、周波数
制御レジスタFRQCRを書き換える。あるいはモード端子m
od0、mod1、mod2等から制御信号を入力し、周波数制御
レジスタFRQCRを書き換える。周波数制御信号frqsigは
周波数制御レジスタFRQCRの設定に応じた信号を出力
し、発振回路OSCのセレクタ回路を選択する。このよう
に構成することで、外部からのモード端子への制御信号
と、オペレーティングシステムやアプリケーションソフ
トを用いてCMOS LSI回路内の内部バスINBUSに命令を送
ることで、発振回路OSC内のクロック発生回路PLL1、PLL
2やDLL1、DLL2を選択したり、LSI内部に分配するクロッ
ク信号の周波数を決定することができる。モード端子の
制御信号が周波数レジスタFRQCRを書き換えるのは、CMO
S LSI回路が起動する時だけ行い、それ以外は内部バス
からの制御命令で書き換わるようにしてもよい。
内部バスINBUSからクロック制御命令を受けるととも
に、モード端子mod0、mod1、mod2等から制御信号を入力
し、周波数制御信号frqsigを出力して発振回路OSC内の
セレクタ回路SEL2、SEL3、SEL4、SEL5、SEL6及びSEL7の
選択を決定し、PLL回路PLL1、PLL2やDLL回路DLL1、DLL2
の選択、及び分周回路の分周率を選択する。クロック制
御回路CPGCNTでは、内部バスINBUSからのクロック制御
命令をバスインタフェースBUSIFがデコードし、周波数
制御レジスタFRQCRを書き換える。あるいはモード端子m
od0、mod1、mod2等から制御信号を入力し、周波数制御
レジスタFRQCRを書き換える。周波数制御信号frqsigは
周波数制御レジスタFRQCRの設定に応じた信号を出力
し、発振回路OSCのセレクタ回路を選択する。このよう
に構成することで、外部からのモード端子への制御信号
と、オペレーティングシステムやアプリケーションソフ
トを用いてCMOS LSI回路内の内部バスINBUSに命令を送
ることで、発振回路OSC内のクロック発生回路PLL1、PLL
2やDLL1、DLL2を選択したり、LSI内部に分配するクロッ
ク信号の周波数を決定することができる。モード端子の
制御信号が周波数レジスタFRQCRを書き換えるのは、CMO
S LSI回路が起動する時だけ行い、それ以外は内部バス
からの制御命令で書き換わるようにしてもよい。
【００８２】また、クロック制御回路CPGCNTはLSI回路
内部の内部バスINBUSからバスインタフェースBUSIFを介
してスタンバイ制御命令を受け取り、スタンバイ制御レ
ジスタSTBCRを書きかえる。スタンバイ制御回路STBCNT
はスタンバイ制御レジスタSTBCRの出力と内部回路から
の割り込み信号intrf、リセット信号reset、スタンバイ
イネーブル信号stbenb、スタンバイキャンセル信号stbc
nclを入力し、発振回路OSC内のクロック信号発生回路PL
L1、PLL2、DLL1、DLL2の動作を制御し、またLSI内部に
分配されるクロック信号の出力を制御する。LSI内部回
路がスタンバイ状態に入る時には、クロックスタンバイ
信号clkstbにより、クロック発生回路PLL1、PLL2、DLL
1、DLL2のすべてが停止し、クロック出力信号もすべて
停止して、消費電力を削減する。LSI内部回路がスリー
プ状態に入る時、クロック発生回路のうちPLL1あるいは
PLL2が使用されている場合は動作を続け、DLL1あるいは
DLL2が使用されている場合には動作を停止し、またクロ
ック信号の発振回路からの出力をすべて停止する。LSI
内部回路がスタンバイ状態あるいはスリープ状態からア
クティブ状態に復帰する時、クロック発生回路PLL1、PL
L2、DLL1、DLL2は動作をはじめ、それぞれのクロック発
生回路が必要とするクロック安定時間が経過した後にス
タンバイキャンセル信号stbcnclがアサートされ、発振
回路OSCからクロック信号が出力される。このようにし
て、LSI内部回路がスタンバイあるいはスリープ状態に
ある時には消費電力を削減し、アクティブ状態に復帰す
る時にはクロック発生回路が安定してからクロック信号
を供給することで、LSI内部回路等が誤動作することを
防止する。DLL回路が使われる場合には、アクティブ状
態への高速な復帰が可能となる。
内部の内部バスINBUSからバスインタフェースBUSIFを介
してスタンバイ制御命令を受け取り、スタンバイ制御レ
ジスタSTBCRを書きかえる。スタンバイ制御回路STBCNT
はスタンバイ制御レジスタSTBCRの出力と内部回路から
の割り込み信号intrf、リセット信号reset、スタンバイ
イネーブル信号stbenb、スタンバイキャンセル信号stbc
nclを入力し、発振回路OSC内のクロック信号発生回路PL
L1、PLL2、DLL1、DLL2の動作を制御し、またLSI内部に
分配されるクロック信号の出力を制御する。LSI内部回
路がスタンバイ状態に入る時には、クロックスタンバイ
信号clkstbにより、クロック発生回路PLL1、PLL2、DLL
1、DLL2のすべてが停止し、クロック出力信号もすべて
停止して、消費電力を削減する。LSI内部回路がスリー
プ状態に入る時、クロック発生回路のうちPLL1あるいは
PLL2が使用されている場合は動作を続け、DLL1あるいは
DLL2が使用されている場合には動作を停止し、またクロ
ック信号の発振回路からの出力をすべて停止する。LSI
内部回路がスタンバイ状態あるいはスリープ状態からア
クティブ状態に復帰する時、クロック発生回路PLL1、PL
L2、DLL1、DLL2は動作をはじめ、それぞれのクロック発
生回路が必要とするクロック安定時間が経過した後にス
タンバイキャンセル信号stbcnclがアサートされ、発振
回路OSCからクロック信号が出力される。このようにし
て、LSI内部回路がスタンバイあるいはスリープ状態に
ある時には消費電力を削減し、アクティブ状態に復帰す
る時にはクロック発生回路が安定してからクロック信号
を供給することで、LSI内部回路等が誤動作することを
防止する。DLL回路が使われる場合には、アクティブ状
態への高速な復帰が可能となる。
【００８３】図15は図13の実施例におけるタイマ回路TI
MERの実施例を示す図である。
MERの実施例を示す図である。
【００８４】タイマ回路は、タイマ制御回路TMC、タイ
マ制御レジスタTMCR、タイマカウンタTMCNT、分周回路D
IV3、セレクタ回路SEL8、バスインタフェースBUSIFから
構成される。タイマ制御TMCには周波数制御信号frqsig
及びクロックスタンバイ信号clkstbが入力され、周波数
制御信号frqsigが制御するクロック発生回路の周波数が
変化した時や、LSI内部回路の動作状態が変化してクロ
ックスタンバイ信号clkstbも変化した時に、変化をタイ
マ制御レジスタTMCRに伝える。これを受けて、タイマ制
御レジスタTMCRはタイマカウンタTMCNTのカウントを開
始させる。内部バスINBUSからの制御命令はバスインタ
フェースBUSIFでデコードされ、タイマ制御レジスタTMC
Rを書き換えてセレクタ回路SEL8を選択する。また、バ
スインタフェースBUSIFの出力はタイマカウンタTMCNTの
初期値を変える。前記2つの設定により、タイマカウン
タTMCNTがカウントする時間が決定される。発振回路OSC
から与えられるクロック信号clk0は、分周回路DIV3で周
波数を分周され、セレクタ回路SER8で選ばれた信号がク
ロック信号clk4となりタイマカウンタTMCNTをカウント
するクロック信号となる。タイマカウンタTMCNTのカウ
ントが終了すると、オーバフロー信号が出力され、タイ
マ制御回路TMCはスタンバイキャンセル信号stbcnclをア
サートする。以上の過程により、タイマ回路はクロック
発生回路が周波数を変化させる時や、スタンバイあるい
はスリープ状態からアクティブ状態に復帰する時に、ク
ロック信号を安定に供給し、システムの誤動作を防止で
きる。
マ制御レジスタTMCR、タイマカウンタTMCNT、分周回路D
IV3、セレクタ回路SEL8、バスインタフェースBUSIFから
構成される。タイマ制御TMCには周波数制御信号frqsig
及びクロックスタンバイ信号clkstbが入力され、周波数
制御信号frqsigが制御するクロック発生回路の周波数が
変化した時や、LSI内部回路の動作状態が変化してクロ
ックスタンバイ信号clkstbも変化した時に、変化をタイ
マ制御レジスタTMCRに伝える。これを受けて、タイマ制
御レジスタTMCRはタイマカウンタTMCNTのカウントを開
始させる。内部バスINBUSからの制御命令はバスインタ
フェースBUSIFでデコードされ、タイマ制御レジスタTMC
Rを書き換えてセレクタ回路SEL8を選択する。また、バ
スインタフェースBUSIFの出力はタイマカウンタTMCNTの
初期値を変える。前記2つの設定により、タイマカウン
タTMCNTがカウントする時間が決定される。発振回路OSC
から与えられるクロック信号clk0は、分周回路DIV3で周
波数を分周され、セレクタ回路SER8で選ばれた信号がク
ロック信号clk4となりタイマカウンタTMCNTをカウント
するクロック信号となる。タイマカウンタTMCNTのカウ
ントが終了すると、オーバフロー信号が出力され、タイ
マ制御回路TMCはスタンバイキャンセル信号stbcnclをア
サートする。以上の過程により、タイマ回路はクロック
発生回路が周波数を変化させる時や、スタンバイあるい
はスリープ状態からアクティブ状態に復帰する時に、ク
ロック信号を安定に供給し、システムの誤動作を防止で
きる。
【００８５】図13、14、15を用いて、スタンバイ状態か
らアクティブ状態に復帰する時の過程を詳細に説明す
る。復帰は、割り込み信号intrfあるいはリセット信号r
esetによりなされる。どちらかの信号がスタンバイ制御
回路STBCNTに入力されると、クロックスタンバイ信号
は、発振回路OSC内のクロック発生回路PLL1、PLL2、DLL
1、DLL2のうち、周波数制御信号frqsigで選ばれている
回路の動作を開始させる。この時発振回路OSCはクロッ
ク信号clk0を出力し始める。クロックスタンバイ信号cl
kstbはタイマ回路TIMER内のタイマ制御回路TMCにも入力
され、タイマ制御レジスタTMCRを書き換えてタイマカウ
ンタTMCNTのカウントを開始する。タイマカウンタTMCNT
はクロック信号clk0に応じてカウントを行う。カウント
の初期値は内部バスINBUSを通して与えられる。例え
ば、PLL回路が用いられている時は40周期以上カウント
するように設定され、DLL回路だけが用いられている時
には3周期カウントするように設定される。また、スリ
ープ状態からアクティブ状態への復帰でPLL回路が用い
られているような場合には、PLL回路は動作し続けてい
るのでカウント数0に設定される。タイマカウンタTMCNT
はカウントを終えるとオーバフロー信号ovflwを出力
し、タイマ制御回路TMCはこれを受けてスタンバイキャ
ンセル信号stbcnclをアサートする。スタンバイキャン
セル信号stbcnclのアサートにより、クロック制御回路C
PGCNT内のスタンバイ制御回路STBCNTはクロックスタン
バイ信号を用いて発振回路OSCからクロック信号clk1、c
lk2、clk3等とclkioを出力させる。このようにして、発
振回路OSCからのクロック信号出力は、各クロック発生
回路がクロック安定時間を経過して周波数や位相が所望
の値に合致した安定した信号を供給できるようになって
から供給され、LSI内部回路やシステムが誤動作するこ
とを防止できる。
らアクティブ状態に復帰する時の過程を詳細に説明す
る。復帰は、割り込み信号intrfあるいはリセット信号r
esetによりなされる。どちらかの信号がスタンバイ制御
回路STBCNTに入力されると、クロックスタンバイ信号
は、発振回路OSC内のクロック発生回路PLL1、PLL2、DLL
1、DLL2のうち、周波数制御信号frqsigで選ばれている
回路の動作を開始させる。この時発振回路OSCはクロッ
ク信号clk0を出力し始める。クロックスタンバイ信号cl
kstbはタイマ回路TIMER内のタイマ制御回路TMCにも入力
され、タイマ制御レジスタTMCRを書き換えてタイマカウ
ンタTMCNTのカウントを開始する。タイマカウンタTMCNT
はクロック信号clk0に応じてカウントを行う。カウント
の初期値は内部バスINBUSを通して与えられる。例え
ば、PLL回路が用いられている時は40周期以上カウント
するように設定され、DLL回路だけが用いられている時
には3周期カウントするように設定される。また、スリ
ープ状態からアクティブ状態への復帰でPLL回路が用い
られているような場合には、PLL回路は動作し続けてい
るのでカウント数0に設定される。タイマカウンタTMCNT
はカウントを終えるとオーバフロー信号ovflwを出力
し、タイマ制御回路TMCはこれを受けてスタンバイキャ
ンセル信号stbcnclをアサートする。スタンバイキャン
セル信号stbcnclのアサートにより、クロック制御回路C
PGCNT内のスタンバイ制御回路STBCNTはクロックスタン
バイ信号を用いて発振回路OSCからクロック信号clk1、c
lk2、clk3等とclkioを出力させる。このようにして、発
振回路OSCからのクロック信号出力は、各クロック発生
回路がクロック安定時間を経過して周波数や位相が所望
の値に合致した安定した信号を供給できるようになって
から供給され、LSI内部回路やシステムが誤動作するこ
とを防止できる。
【００８６】図16は、周波数制御レジスタの設定の実施
例を示す図である。
例を示す図である。
【００８７】周波数制御レジスタFRQCRが例えば16ビッ
トだとする。LSI内部へ分配するクロック信号の種類が3
種類で、各クロック信号の周波数を3ビットで決定する
とすれば、使用されるのは14ビットになる。ビット13は
クロック信号を出力、停止を決めるクロック出力イネー
ブルビットCKOENである。ビット12、11、10、9はそれぞ
れクロック発生回路PLL1、PLL2、DLL1、DLL2の動作、停
止を決めるイネーブルビットで、例えばPLL1とDLL1、あ
るいはPLL2とDLL2は同時に動作しない。ビット8からビ
ット0までは、出力クロック信号の分周率を決めるビッ
トになっている。それぞれの分周率は、図19、図20、図
21に示す実施例のように設定することができる。図16の
レジスタ設定の場合、クロック動作の初期設定はあらか
じめ用意されており、レジスタを書き換えることによっ
て動作を変更できる。
トだとする。LSI内部へ分配するクロック信号の種類が3
種類で、各クロック信号の周波数を3ビットで決定する
とすれば、使用されるのは14ビットになる。ビット13は
クロック信号を出力、停止を決めるクロック出力イネー
ブルビットCKOENである。ビット12、11、10、9はそれぞ
れクロック発生回路PLL1、PLL2、DLL1、DLL2の動作、停
止を決めるイネーブルビットで、例えばPLL1とDLL1、あ
るいはPLL2とDLL2は同時に動作しない。ビット8からビ
ット0までは、出力クロック信号の分周率を決めるビッ
トになっている。それぞれの分周率は、図19、図20、図
21に示す実施例のように設定することができる。図16の
レジスタ設定の場合、クロック動作の初期設定はあらか
じめ用意されており、レジスタを書き換えることによっ
て動作を変更できる。
【００８８】図17は、周波数制御レジスタの設定の別の
実施例を示す図である。
実施例を示す図である。
【００８９】周波数制御レジスタFRQCRの内容は、図16
のレジスタと同じである。図17のレジスタ設定の場合
は、クロック動作の初期設定はあらかじめ用意されてい
るものとされていないものがあり、用意されていない設
定、図の例では出力クロック信号の分周率は、モード端
子mod0、mod1、mod2などにより外部から制御信号を得て
設定される。リセット事にはモード端子からの設定を用
い、動作中には内部バスからの制御命令でレジスタを書
き換えてもよい。図22には、モード端子の設定の実施例
を示す。
のレジスタと同じである。図17のレジスタ設定の場合
は、クロック動作の初期設定はあらかじめ用意されてい
るものとされていないものがあり、用意されていない設
定、図の例では出力クロック信号の分周率は、モード端
子mod0、mod1、mod2などにより外部から制御信号を得て
設定される。リセット事にはモード端子からの設定を用
い、動作中には内部バスからの制御命令でレジスタを書
き換えてもよい。図22には、モード端子の設定の実施例
を示す。
【００９０】図18は、周波数制御レジスタの設定の別の
実施例を示す図である。
実施例を示す図である。
【００９１】PLL回路とDLL回路では、クロック安定時間
が異なる。そのため、1つの周波数制御レジスタFRQCRで
それぞれのクロック安定時間を設定するためには2回レ
ジスタを書き換える必要がある場合もある。そのような
時、周波数制御レジスタをFRQCR1とFRQCR2のように複数
用意し、PLL回路の動作設定とDLL回路の動作設定を異な
るレジスタで行うと、レジスタの書き換えは1回です
む。
が異なる。そのため、1つの周波数制御レジスタFRQCRで
それぞれのクロック安定時間を設定するためには2回レ
ジスタを書き換える必要がある場合もある。そのような
時、周波数制御レジスタをFRQCR1とFRQCR2のように複数
用意し、PLL回路の動作設定とDLL回路の動作設定を異な
るレジスタで行うと、レジスタの書き換えは1回です
む。
【００９２】図23は、タイマ制御レジスタの設定の実施
例を示す図である。
例を示す図である。
【００９３】タイマ制御レジスタが例えば8ビットだと
すると、図のように設定できる。ビット7はタイマイネ
ーブルビットで、タイマカウンタTMCNTの開始を指示す
る。ビット3はタイマオーバフロービットで、タイマカ
ウンタTMCNTのカウントが終了したことを告げる。ビッ
ト2から0は、タイマカウンタTMCNTに入力されるクロッ
ク信号の周波数分周率を選択する。
すると、図のように設定できる。ビット7はタイマイネ
ーブルビットで、タイマカウンタTMCNTの開始を指示す
る。ビット3はタイマオーバフロービットで、タイマカ
ウンタTMCNTのカウントが終了したことを告げる。ビッ
ト2から0は、タイマカウンタTMCNTに入力されるクロッ
ク信号の周波数分周率を選択する。
【００９４】図24は、タイマカウンタの設定の実施例を
示す図である。
示す図である。
【００９５】タイマカウンタTMCNTが8ビットであるとす
ると、28周期までカウントできる。カウント時間は、タ
イマカウンタTMCNTの初期値とタイマカウンタTMCNTへ入
力されるクロック信号の周波数で決まる。
ると、28周期までカウントできる。カウント時間は、タ
イマカウンタTMCNTの初期値とタイマカウンタTMCNTへ入
力されるクロック信号の周波数で決まる。
【００９６】図25はスタンバイ制御レジスタの設定の実
施例を示す図である。
施例を示す図である。
【００９７】LSI内部の動作状態がアクティブ、スリー
プ、スタンバイの3種類ある場合、2ビットのレジスタを
用いる。ビット1はスリープ状態を選ぶビット、ビット0
はスタンバイ状態を選ぶビットになっている。どちらの
ビットも選ばれない時は、アクティブ状態を示してい
る。
プ、スタンバイの3種類ある場合、2ビットのレジスタを
用いる。ビット1はスリープ状態を選ぶビット、ビット0
はスタンバイ状態を選ぶビットになっている。どちらの
ビットも選ばれない時は、アクティブ状態を示してい
る。
【００９８】
【発明の効果】以上説明したように、本発明によると次
の効果がある。すなわち、クロック発生回路を含む半導
体集積回路において、クロック安定時間の短いクロック
発生回路を有し、消費電力を削減するために半導体集積
回路装置の内部回路の動作を停止させる場合にクロック
発生回路も停止することが可能で、内部回路の動作が通
常動作状態に復帰する時にはクロック発生回路も高速に
クロック信号を生成できるようになる。従って、内部回
路が動作停止状態にある時に消費電力を削減することが
でき、内部回路の動作復帰を高速で行うことのできる半
導体集積回路装置を提供できる。
の効果がある。すなわち、クロック発生回路を含む半導
体集積回路において、クロック安定時間の短いクロック
発生回路を有し、消費電力を削減するために半導体集積
回路装置の内部回路の動作を停止させる場合にクロック
発生回路も停止することが可能で、内部回路の動作が通
常動作状態に復帰する時にはクロック発生回路も高速に
クロック信号を生成できるようになる。従って、内部回
路が動作停止状態にある時に消費電力を削減することが
でき、内部回路の動作復帰を高速で行うことのできる半
導体集積回路装置を提供できる。
【図１】本発明の半導体集積回路の構成図である。
【図２】本発明の半導体集積回路の別の構成図である。
【図３】本発明の半導体集積回路の別の構成図である。
【図４】本発明の半導体集積回路の別の構成図である。
【図５】本発明の半導体集積回路の別の構成図である。
【図６】本発明の半導体集積回路の別の構成図である。
【図７】本発明の半導体集積回路の別の構成図である。
【図８】本発明の半導体集積回路の別の構成図である。
【図９】本発明の半導体集積回路の別の構成図である。
【図１０】本発明の半導体集積回路の別の構成図であ
る。
る。
【図１１】本発明の半導体集積回路の別の構成図であ
る。
る。
【図１２】本発明の半導体集積回路の別の構成図であ
る。
る。
【図１３】本発明の半導体集積回路の別の構成図であ
る。
る。
【図１４】図13の実施例の詳細な構成図である。
【図１５】図13の実施例の詳細な構成図である。
【図１６】周波数制御レジスタの設定実施例を示す図で
ある。
ある。
【図１７】周波数制御レジスタの別の設定実施例を示す
図である。
図である。
【図１８】周波数制御レジスタの別の設定実施例を示す
図である。
図である。
【図１９】周波数制御レジスタ内のビット設定図であ
る。
る。
【図２０】周波数制御レジスタ内の別のビット設定図で
ある。
ある。
【図２１】周波数制御レジスタ内の別のビット設定図で
ある。
ある。
【図２２】モード端子の設定図である。
【図２３】タイマ制御レジスタの設定実施例を示す図で
ある。
ある。
【図２４】タイマカウンタの設定実施例を示す図であ
る。
る。
【図２５】スタンバイ制御レジスタの設定実施例を示す
図である。
図である。
【図２６】PLL回路の従来例の構成図である。
【図２７】DLL回路の実施例の構成図である。
【図２８】従来例の半導体集積回路の構成図である。
OSC：発振回路 CRYSTAL：水晶発振回路 DIV 、DIV1、DIV2、DIV3、DIV00、DIV01：分周回路 PLL1、PLL2、PLL：位相同期ループ回路（PLL回路） DLL1、DLL2、DLL：ディレー・ロックド・ループ回路（DLL
回路） SEL1、SEL2、SEL3、SEL4、SEL5、SEL6、SEL7、SEL8：セ
レクタ回路 CPGCNT：クロック制御回路 FRQCR：周波数制御レジスタ BUSIF：バスインタフェース INBUS：内部バス STBCNT：スタンバイ制御回路 STBCR：スタンバイ制御レジスタ TIMER：タイマ回路 TMC：タイマ制御回路 TMCR：タイマ制御レジスタ TMCNT：タイマカウンタ PFD：周波数位相比較回路 CP：チャージポンプ回路 LPF：ローパスフィルタ回路 VCO：電圧制御発振回路 DCL：遅延制御回路列 REG：制御信号記憶回路 MCC：タイミング制御回路 FDA：フォワード遅延回路列 DRV：クロックドライバ回路 DFF：D型フリップフロップ回路 RSFF：RS型フリップフロップ回路 clk0、clk1、clk2、clk3、clk4、clk11、clk12、clk1
3、clk261、clkin、clkout、dclk：クロック信号 ckio：クロック信号出力端子 xtal、extal：水晶発振子の発振信号入力端子あるいは
外部クロック信号入力端子 mod0、mod1、mod2、mod8：モード入力端子 frqsig：周波数制御信号 clkstb：クロックスタンバイ信号 ckio：クロック信号出力端子 intrf：割込み信号 reset：リセット信号 stbcncl：スタンバイキャンセル信号 stbenb：スタンバイイネーブル信号 ovrflw：オーバフロー信号。
回路） SEL1、SEL2、SEL3、SEL4、SEL5、SEL6、SEL7、SEL8：セ
レクタ回路 CPGCNT：クロック制御回路 FRQCR：周波数制御レジスタ BUSIF：バスインタフェース INBUS：内部バス STBCNT：スタンバイ制御回路 STBCR：スタンバイ制御レジスタ TIMER：タイマ回路 TMC：タイマ制御回路 TMCR：タイマ制御レジスタ TMCNT：タイマカウンタ PFD：周波数位相比較回路 CP：チャージポンプ回路 LPF：ローパスフィルタ回路 VCO：電圧制御発振回路 DCL：遅延制御回路列 REG：制御信号記憶回路 MCC：タイミング制御回路 FDA：フォワード遅延回路列 DRV：クロックドライバ回路 DFF：D型フリップフロップ回路 RSFF：RS型フリップフロップ回路 clk0、clk1、clk2、clk3、clk4、clk11、clk12、clk1
3、clk261、clkin、clkout、dclk：クロック信号 ckio：クロック信号出力端子 xtal、extal：水晶発振子の発振信号入力端子あるいは
外部クロック信号入力端子 mod0、mod1、mod2、mod8：モード入力端子 frqsig：周波数制御信号 clkstb：クロックスタンバイ信号 ckio：クロック信号出力端子 intrf：割込み信号 reset：リセット信号 stbcncl：スタンバイキャンセル信号 stbenb：スタンバイイネーブル信号 ovrflw：オーバフロー信号。
フロントページの続き (72)発明者 館澤 健 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 高田 究 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 内山 邦男 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 西井 修 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 長谷川 清志 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 青木 郭和 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 小久保 優 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B079 BA01 BA11 BA16 BB04 BC01 DD03 DD20 5F038 BG02 BG10 CD06 CD09 DF01 DF08 DF17 EZ20 5F064 BB20 BB40 CC12 DD13 EE47 EE54
Claims (21)
- 【請求項１】少なくとも1つのCMOS回路と、少なくとも2
つのクロック信号発生回路を有し、第1のクロック発生
回路が基準クロック信号の入力後に位相の同期した出力
信号を発生するまでに必要な安定時間が、第2のクロッ
ク発生回路が基準クロック信号の入力後に位相の同期し
た出力信号を発生するまでに必要な安定時間よりも長
く、上記CMOS回路は上記第1のクロック信号発生回路の
出力クロック信号または上記第2のクロック信号発生回
路の出力信号または上記基準クロック信号のいずれかが
供給されることを特徴とする半導体集積回路装置。 - 【請求項２】請求項1に記載の半導体集積回路装置にお
いて、上記第1のクロック信号発生回路は基準クロック
信号入力後にクロック信号10周期以上で基準クロック信
号と位相が同期した出力クロック信号を発生し、上記第
2のクロック信号発生回路は上記基準クロック信号入力
後にクロック信号10周期未満で基準クロック信号と位相
が同期した出力クロック信号を発生することを特徴とす
る半導体集積回路装置。 - 【請求項３】請求項1及び2に記載の半導体集積回路にお
いて、上記第1のクロック信号発生回路は上記基準クロ
ック信号と位相の同期及び周波数を逓倍または分周した
出力クロック信号を生成し、上記第2のクロック信号発
生回路は上記基準クロック信号と位相の同期及び周波数
の分周をした出力クロック信号を生成することを特徴と
する半導体集積回路装置。 - 【請求項４】請求項1乃至3に記載の半導体集積回路装置
において、上記CMOS回路は上記第1及び第2のクロック信
号発生回路へクロック選択信号を出力し、上記CMOS回路
へ供給されるクロック信号は上記クロック選択信号によ
り選択されることを特徴とする半導体集積回路装置。 - 【請求項５】請求項1乃至3に記載の半導体集積回路装置
において、上記CMOS回路の外部にクロック信号選択端子
を有し、上記CMOS回路へ供給されるクロック信号は上記
クロック信号選択端子に入力される外部信号により選択
されることを特徴とする半導体集積回路装置。 - 【請求項６】請求項1乃至3に記載の半導体集積回路装置
において、上記CMOS回路は上記第1及び第2のクロック信
号発生回路へクロック選択信号を出力し、上記CMOS回路
の外部にクロック信号選択端子を有し、上記CMOS回路へ
供給されるクロック信号は上記クロック選択信号及び上
記クロック信号選択端子に入力される外部信号により選
択されることを特徴とする半導体集積回路装置。 - 【請求項７】少なくとも1つのCMOS回路と、少なくとも3
つのクロック信号発生回路を有し、第1と第2のクロック
発生回路が基準クロック信号の入力後に位相の同期した
出力信号を発生するまでに必要な安定時間が、第3のク
ロック発生回路が基準クロック信号の入力後に位相の同
期した出力信号を発生するまでに必要な安定時間よりも
長く、上記CMOS回路は上記第1のクロック信号発生回路
の出力クロック信号または上記基準クロック信号のいず
れかが供給され、上記第2と第3のクロック信号発生回路
は上記CMOS回路へ供給されたクロック信号を基準の入力
クロック信号とし、上記第2のクロック信号発生回路の
出力クロック信号または上記第3のクロック信号発生回
路の出力信号または上記CMOS回路へ供給されたクロック
信号のいずれかを上記CMOS回路の外部へ出力することを
特徴とする半導体集積回路装置。 - 【請求項８】請求項7に記載の半導体集積回路装置にお
いて、上記第1と第2のクロック信号発生回路は基準クロ
ック信号入力後にクロック信号10周期以上で基準クロッ
ク信号と位相が同期した出力クロック信号を発生し、上
記第3のクロック信号発生回路は上記基準クロック信号
入力後にクロック信号10周期未満で基準クロック信号と
位相が同期した出力クロック信号を発生することを特徴
とする半導体集積回路装置。 - 【請求項９】請求項7及び8に記載の半導体集積回路装置
において、上記第1のクロック信号発生回路は上記基準
クロック信号と位相の同期及び周波数を逓倍または分周
した出力クロック信号を生成し、上記第2及び第3のクロ
ック信号発生回路は上記CMOS回路へ供給されたクロック
信号と位相の同期及び周波数の分周をした出力クロック
信号を生成することを特徴とする半導体集積回路装置。 - 【請求項１０】請求項7及び8に記載の半導体集積回路装
置において、上記第1のクロック信号発生回路は上記基
準クロック信号と位相の同期及び周波数を逓倍または分
周した出力クロック信号を生成し、上記第2のクロック
信号発生回路は上記CMOS回路へ供給されたクロック信号
と位相の同期及び周波数を逓倍または分周した出力クロ
ック信号を生成し、上記第3のクロック信号発生回路は
上記CMOS回路へ供給されたクロック信号と位相の同期及
び周波数の分周をした出力クロック信号を生成すること
を特徴とする半導体集積回路装置。 - 【請求項１１】請求項7乃至10に記載の半導体集積回路
装置において、上記CMOS回路は上記第1乃至第3のクロッ
ク信号発生回路へクロック選択信号を出力し、上記CMOS
回路へ供給されるクロック信号及び上記CMOS回路外部へ
出力されるクロック信号は上記クロック選択信号により
選択されることを特徴とする半導体集積回路装置。 - 【請求項１２】請求項7乃至10に記載の半導体集積回路
装置において、上記CMOS回路の外部にクロック信号選択
端子を有し、上記CMOS回路へ供給されるクロック信号及
び上記CMOS回路外部へ出力されるクロック信号は上記ク
ロック信号選択端子に入力される外部信号により選択さ
れることを特徴とする半導体集積回路装置。 - 【請求項１３】請求項7乃至10に記載の半導体集積回路
装置において、上記CMOS回路は上記第1乃至第3のクロッ
ク信号発生回路へクロック選択信号を出力し、上記CMOS
回路の外部にクロック信号選択端子を有し、上記CMOS回
路へ供給されるクロック信号及び上記CMOS回路外部へ出
力されるクロック信号は上記クロック選択信号及び上記
クロック信号選択端子に入力される外部信号により選択
されることを特徴とする半導体集積回路装置。 - 【請求項１４】少なくとも1つのCMOS回路と、少なくと
も4つのクロック信号発生回路を有し、第1と第3のクロ
ック発生回路が基準クロック信号の入力後に位相の同期
した出力信号を発生するまでに必要な安定時間が、第2
と第4のクロック発生回路が基準クロック信号の入力後
に位相の同期した出力信号を発生するまでに必要な安定
時間よりも長く、上記CMOS回路は上記第1のクロック信
号発生回路の出力クロック信号または上記第2のクロッ
ク信号発生回路の出力信号または上記基準クロック信号
のいずれかが供給され、上記第3と第4のクロック信号発
生回路は上記CMOS回路へ供給されたクロック信号を基準
の入力クロック信号とし、上記第3のクロック信号発生
回路の出力クロック信号または上記第4のクロック信号
発生回路の出力信号または上記CMOS回路へ供給されたク
ロック信号のいずれかを上記CMOS回路の外部へ出力する
ことを特徴とする半導体集積回路装置。 - 【請求項１５】請求項14に記載の半導体集積回路装置に
おいて、上記第1と第3のクロック信号発生回路は基準ク
ロック信号入力後にクロック信号10周期以上で基準クロ
ック信号と位相が同期した出力クロック信号を発生し、
上記第2と第4のクロック信号発生回路は上記基準クロッ
ク信号入力後にクロック信号10周期未満で基準クロック
信号と位相が同期した出力クロック信号を発生すること
を特徴とする半導体集積回路装置。 - 【請求項１６】請求項14及び15に記載の半導体集積回路
装置において、上記第1のクロック信号発生回路は上記
基準クロック信号と位相の同期及び周波数を逓倍または
分周した出力クロック信号を生成し、上記第2のクロッ
ク信号発生回路は上記基準クロック信号と位相の同期及
び周波数の分周をした出力クロック信号を生成し、上記
第3及び第4のクロック信号発生回路は上記CMOS回路へ供
給されたクロック信号と位相の同期及び周波数の分周を
した出力クロック信号を生成することを特徴とする半導
体集積回路装置。 - 【請求項１７】請求項14及び15に記載の半導体集積回路
装置において、上記第1のクロック信号発生回路は上記
基準クロック信号と位相の同期及び周波数を逓倍または
分周した出力クロック信号を生成し、上記第2のクロッ
ク信号発生回路は上記基準クロック信号と位相の同期及
び周波数の分周をした出力クロック信号を生成し、上記
第3のクロック信号発生回路は上記CMOS回路へ供給され
たクロック信号と位相の同期及び周波数を逓倍または分
周した出力クロック信号を生成し、上記第4のクロック
信号発生回路は上記CMOS回路へ供給されたクロック信号
と位相の同期及び周波数の分周をした出力クロック信号
を生成することを特徴とする半導体集積回路装置。 - 【請求項１８】請求項14乃至17に記載の半導体集積回路
装置において、上記CMOS回路は上記第1乃至第4のクロッ
ク信号発生回路へクロック選択信号を出力し、上記CMOS
回路へ供給されるクロック信号及び上記CMOS回路外部へ
出力されるクロック信号は上記クロック選択信号により
選択されることを特徴とする半導体集積回路装置。 - 【請求項１９】請求項14乃至17に記載の半導体集積回路
装置において、上記CMOS回路の外部にクロック信号選択
端子を有し、上記CMOS回路へ供給されるクロック信号及
び上記CMOS回路外部へ出力されるクロック信号は上記ク
ロック信号選択端子に入力される外部信号により選択さ
れることを特徴とする半導体集積回路装置。 - 【請求項２０】請求項14乃至17に記載の半導体集積回路
装置において、上記CMOS回路は上記第1乃至第4のクロッ
ク信号発生回路へクロック選択信号を出力し、上記CMOS
回路の外部にクロック信号選択端子を有し、上記CMOS回
路へ供給されるクロック信号及び上記CMOS回路外部へ出
力されるクロック信号は上記クロック選択信号及び上記
クロック信号選択端子に入力される外部信号により選択
されることを特徴とする半導体集積装置。 - 【請求項２１】請求項1乃至20に記載の半導体集積回路
装置がタイマ回路を有し、上記タイマ回路は上記CMOS回
路へ供給されるクロック信号及び上記CMOS回路外部へ出
力されるクロック信号の周波数が変化する時に、クロッ
ク信号の供給、出力を所定の時間停止させ、また上記タ
イマ回路は上記CMOS回路の動作状態が変化する時に、ク
ロック信号の供給、出力を所定の時間停止させることを
特徴とする半導体集積回路装置。
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