JP3467880B2 - クロック信号発生装置 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
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- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Description
【０００１】
【産業上の利用分野】本発明は、基本クロック信号に基
づいて必要な複数の周波数のクロック信号を生成して出
力するクロック信号発生装置に関するものである。
づいて必要な複数の周波数のクロック信号を生成して出
力するクロック信号発生装置に関するものである。
【０００２】
【従来の技術】近年のＬＳＩにあっては、もともと同じ
あるいは異なる機能を備えた複数のチップにより構成さ
れていたシステムを１チップ化し、小面積化、さらなる
高付加価値化が図られている。この場合、半導体プロセ
スがめざましく進歩しているとはいえ、その動作の違い
から、同一のシステムクロック信号で新たに１チップ化
したＬＳＩを動作させることはかなり難しいことであ
る。また、チップ内の機能ブロックにおいて、未使用時
におけるクロック信号の切り替えを行うことで低消費電
力化が図られているが、低周波のクロック信号の供給が
僅かな種類では適切であるとはいえず、システムあるい
はチップ内の各ブロックの動作に応じて供給を行う必要
がある。
あるいは異なる機能を備えた複数のチップにより構成さ
れていたシステムを１チップ化し、小面積化、さらなる
高付加価値化が図られている。この場合、半導体プロセ
スがめざましく進歩しているとはいえ、その動作の違い
から、同一のシステムクロック信号で新たに１チップ化
したＬＳＩを動作させることはかなり難しいことであ
る。また、チップ内の機能ブロックにおいて、未使用時
におけるクロック信号の切り替えを行うことで低消費電
力化が図られているが、低周波のクロック信号の供給が
僅かな種類では適切であるとはいえず、システムあるい
はチップ内の各ブロックの動作に応じて供給を行う必要
がある。
【０００３】
【発明が解決しようとする課題】ところで、実際、従来
の複数のクロック信号を生成し、システムに供給する装
置は、もともと入力クロック信号が複数であったり、供
給できるクロック信号の種類が極く僅かであったりし
て、チップ内のブロック分けは少数にとどまっており、
おおまかな低消費電力化を行っているに過ぎず、この程
度の低消費電力化であっては、これらかのシステムある
いはチップの低消費電力化にも、自ずと限界が生じる。
の複数のクロック信号を生成し、システムに供給する装
置は、もともと入力クロック信号が複数であったり、供
給できるクロック信号の種類が極く僅かであったりし
て、チップ内のブロック分けは少数にとどまっており、
おおまかな低消費電力化を行っているに過ぎず、この程
度の低消費電力化であっては、これらかのシステムある
いはチップの低消費電力化にも、自ずと限界が生じる。
【０００４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、必要な複数の周波数のクロック
信号を供給でき、システム内の各ブロックの動作状況に
応じて、そのブロックに供給される周波数を切り替える
ことで各ブロックの不要な電流消費を防止でき、かつ、
使われていない周波数を作り出す逓倍器および分周器を
その都度停止させることができ、不要な電流消費を防止
でき、ひいてはシステムあるいはチップ全体の低消費電
力化を図れるクロック信号発生装置を提供することにあ
る。
のであり、その目的は、必要な複数の周波数のクロック
信号を供給でき、システム内の各ブロックの動作状況に
応じて、そのブロックに供給される周波数を切り替える
ことで各ブロックの不要な電流消費を防止でき、かつ、
使われていない周波数を作り出す逓倍器および分周器を
その都度停止させることができ、不要な電流消費を防止
でき、ひいてはシステムあるいはチップ全体の低消費電
力化を図れるクロック信号発生装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、システムを構成する少なくとも１つの機
能ブロックに対して任意の周波数のクロック信号を生成
して供給するクロック信号発生装置であって、入力され
る単数の基本クロック信号に基づき、指定された倍率を
もって逓倍する倍率可変な少なくとも１つの逓倍器およ
び指定された分率をもって分周する分率可変な少なくと
も１つの分周器を備えたクロック生成回路と、上記クロ
ック生成回路において生成された複数の周波数のクロッ
ク信号から、各機能ブロックの動作情報に基づき必要な
周波数のクロック信号を選択して当該機能ブロックに供
給するクロック選択回路と、を有し、上記逓倍器は、上
記基本クロック信号から所定パルス幅の第１のパルス信
号を生成する第１のパルス信号生成回路と、外部からの
倍率を指定する自然数に基づいてディレイ値を決定する
回路と、入力されたパルス信号を上記ディレイ値に基づ
いて遅延させるディレイ回路と、上記第１のパルス信号
または第２のパルス信号の入力毎に出力レベルを第１の
レベルと第２のレベルに切り替えて出力する出力回路
と、上記ディレイ回路から出力されたディレイパルス信
号を受けて、外部からの倍率を指定する自然数を用い
て、互いに相補の関係にある第２および第３のパルス信
号を生成し、上記第２のパルス信号を、上記ディレイ回
路及び上記出力回路に入力させる第２のパルス信号生成
回路と、上記第１のパルス信号生成回路により生成され
た第１のパルス信号と上記第３のパルス信号との位相比
較を行い、その結果を上記ディレイ回路に帰還させて位
相調整を行う回路と、を有する。
め、本発明は、システムを構成する少なくとも１つの機
能ブロックに対して任意の周波数のクロック信号を生成
して供給するクロック信号発生装置であって、入力され
る単数の基本クロック信号に基づき、指定された倍率を
もって逓倍する倍率可変な少なくとも１つの逓倍器およ
び指定された分率をもって分周する分率可変な少なくと
も１つの分周器を備えたクロック生成回路と、上記クロ
ック生成回路において生成された複数の周波数のクロッ
ク信号から、各機能ブロックの動作情報に基づき必要な
周波数のクロック信号を選択して当該機能ブロックに供
給するクロック選択回路と、を有し、上記逓倍器は、上
記基本クロック信号から所定パルス幅の第１のパルス信
号を生成する第１のパルス信号生成回路と、外部からの
倍率を指定する自然数に基づいてディレイ値を決定する
回路と、入力されたパルス信号を上記ディレイ値に基づ
いて遅延させるディレイ回路と、上記第１のパルス信号
または第２のパルス信号の入力毎に出力レベルを第１の
レベルと第２のレベルに切り替えて出力する出力回路
と、上記ディレイ回路から出力されたディレイパルス信
号を受けて、外部からの倍率を指定する自然数を用い
て、互いに相補の関係にある第２および第３のパルス信
号を生成し、上記第２のパルス信号を、上記ディレイ回
路及び上記出力回路に入力させる第２のパルス信号生成
回路と、上記第１のパルス信号生成回路により生成され
た第１のパルス信号と上記第３のパルス信号との位相比
較を行い、その結果を上記ディレイ回路に帰還させて位
相調整を行う回路と、を有する。
【０００６】
【０００７】また、本発明のクロック信号発生装置にお
ける上記分周器は、基本となるクロック信号から所定パ
ルス幅のパルス信号を生成するパルス信号生成回路と、
このパルス信号生成回路により生成されたパルス信号を
受けて、外部からの分率を指定する自然数分だけ遅延さ
せる回路と、上記遅延させる回路の遅延分に相当するパ
ルス幅のクロック信号を出力する出力回路とを有する。
ける上記分周器は、基本となるクロック信号から所定パ
ルス幅のパルス信号を生成するパルス信号生成回路と、
このパルス信号生成回路により生成されたパルス信号を
受けて、外部からの分率を指定する自然数分だけ遅延さ
せる回路と、上記遅延させる回路の遅延分に相当するパ
ルス幅のクロック信号を出力する出力回路とを有する。
【０００８】また、本発明のクロック信号発生装置にお
けるクロック選択回路は、クロック信号の切り替えによ
り、未使用となった周波数を生成する逓倍器または分周
器を停止させる回路を有する。
けるクロック選択回路は、クロック信号の切り替えによ
り、未使用となった周波数を生成する逓倍器または分周
器を停止させる回路を有する。
【０００９】また、クロック選択回路は、複数の機能ブ
ロックから出力された複数のステイタス信号をそれぞれ
ラッチする複数のラッチ群と、上記各ラッチ群にラッチ
されている機能ブロックのステイタス情報に基づいて、
上記クロック生成回路の各逓倍器および分周器により生
成され出力された任意の周波数に設定されている複数の
クロック信号から必要な周波数のクロック信号を選択し
て所望の機能ブロックに出力するセレクタと、上記ラッ
チ群におけるステイタス信号の入出力情報から各セレク
タのクロック信号の選択のタイミング調整、およびクロ
ック生成回路の各逓倍器および分周器のうちの、所定の
機能ブロックで必要な使用周波数のクロック信号を生成
するものだけ作動状態に保持し、未使用な周波数のクロ
ック信号を生成するものは非作動状態に保持するための
作動制御信号を生成して上記クロック生成回路に出力す
るクロック生成選択回路とを有する。
ロックから出力された複数のステイタス信号をそれぞれ
ラッチする複数のラッチ群と、上記各ラッチ群にラッチ
されている機能ブロックのステイタス情報に基づいて、
上記クロック生成回路の各逓倍器および分周器により生
成され出力された任意の周波数に設定されている複数の
クロック信号から必要な周波数のクロック信号を選択し
て所望の機能ブロックに出力するセレクタと、上記ラッ
チ群におけるステイタス信号の入出力情報から各セレク
タのクロック信号の選択のタイミング調整、およびクロ
ック生成回路の各逓倍器および分周器のうちの、所定の
機能ブロックで必要な使用周波数のクロック信号を生成
するものだけ作動状態に保持し、未使用な周波数のクロ
ック信号を生成するものは非作動状態に保持するための
作動制御信号を生成して上記クロック生成回路に出力す
るクロック生成選択回路とを有する。
【００１０】さらに、上記クロック選択回路は、所定の
機能ブロックで未使用となった周波数のクロック信号で
あって、他の機能ブロックで使用されている周波数のク
ロック信号があるときに、セレクタからのクロック信号
の出力停止を抑止する抑止回路を有する。
機能ブロックで未使用となった周波数のクロック信号で
あって、他の機能ブロックで使用されている周波数のク
ロック信号があるときに、セレクタからのクロック信号
の出力停止を抑止する抑止回路を有する。
【００１１】
【作用】本発明のクロック信号発生装置によれば、たと
えば外部からの基本クロック信号がクロック生成回路の
逓倍器および分周器に入力される。そして、逓倍器にお
いては外部からハードウェアあるいはソフトウェアによ
り指定された自然数により倍率が設定され、この設定さ
れた倍率に基づき逓倍した任意の周波数のクロック信号
が生成される。同様に、分周器では、外部からハードウ
ェアあるいはソフトウェアにより指定された自然数によ
り分率が設定され、この設定された分率に基づき分周し
た任意の周波数のクロック信号が生成される。そして、
これら逓倍器および分周器で生成された複数の周波数の
クロック信号はクロック選択回路に出力される。クロッ
ク選択回路では、クロック生成回路において生成された
複数の周波数のクロック信号から、各機能ブロックの動
作情報を示すステイタス信号に基づいて必要な周波数の
クロック信号が選択されて当該機能ブロックに供給され
る。また、クロック信号の切り替えにより、未使用とな
った周波数を生成する逓倍器または分周器は、たとえば
作動制御信号を受けてその作動が停止される。
えば外部からの基本クロック信号がクロック生成回路の
逓倍器および分周器に入力される。そして、逓倍器にお
いては外部からハードウェアあるいはソフトウェアによ
り指定された自然数により倍率が設定され、この設定さ
れた倍率に基づき逓倍した任意の周波数のクロック信号
が生成される。同様に、分周器では、外部からハードウ
ェアあるいはソフトウェアにより指定された自然数によ
り分率が設定され、この設定された分率に基づき分周し
た任意の周波数のクロック信号が生成される。そして、
これら逓倍器および分周器で生成された複数の周波数の
クロック信号はクロック選択回路に出力される。クロッ
ク選択回路では、クロック生成回路において生成された
複数の周波数のクロック信号から、各機能ブロックの動
作情報を示すステイタス信号に基づいて必要な周波数の
クロック信号が選択されて当該機能ブロックに供給され
る。また、クロック信号の切り替えにより、未使用とな
った周波数を生成する逓倍器または分周器は、たとえば
作動制御信号を受けてその作動が停止される。
【００１２】
【実施例】図１は、本発明に係るクロック信号発生装置
の一実施例を示すシステム構成図である。このクロック
信号発生装置は、図１に示すように、クロック生成回路
１およびクロック選択回路２により構成されている。
の一実施例を示すシステム構成図である。このクロック
信号発生装置は、図１に示すように、クロック生成回路
１およびクロック選択回路２により構成されている。
【００１３】クロック生成回路１は、入力される単数の
外部基本クロック信号（以下、外部クロック信号とい
う）ＣＫを、それぞれ逓倍率（×１）〜（×ｎ）をもっ
て逓倍する倍率可変のｎ個の逓倍器１１−１〜１１−ｎ
と、２逓倍する逓倍器１１−２により生成された外部ク
ロック信号ＣＫに同期したクロック信号をそれぞれ分率
（×１／１）〜（×１／ｍ）をもって分周する分率可変
なｍ個の分周器１２−１〜１２−ｍと、各逓倍器１１−
１〜１１−ｎおよび分周器１２−１〜１２−ｍにより生
成された周波数が異なるｋ（ｎ＋ｍ）個のクロック信号
を、入力される外部ロック信号ＣＫに同期させて出力す
る同期回路１３により構成されている。さらに、各逓倍
器１１−１〜１１−ｎおよび分周器１２−１〜１２−ｍ
は、システムリセット信号ＳＲＳＴによりリセットさ
れ、また、クロック選択回路２から出力される作動制御
信号ＯＦにより作動および停止状態が制御される。な
お、各分周器１２−１〜１２−ｍは、逓倍器と同様に、
入力される単数の外部クロック信号ＣＫを直接受けて分
周するように構成しても勿論良い。
外部基本クロック信号（以下、外部クロック信号とい
う）ＣＫを、それぞれ逓倍率（×１）〜（×ｎ）をもっ
て逓倍する倍率可変のｎ個の逓倍器１１−１〜１１−ｎ
と、２逓倍する逓倍器１１−２により生成された外部ク
ロック信号ＣＫに同期したクロック信号をそれぞれ分率
（×１／１）〜（×１／ｍ）をもって分周する分率可変
なｍ個の分周器１２−１〜１２−ｍと、各逓倍器１１−
１〜１１−ｎおよび分周器１２−１〜１２−ｍにより生
成された周波数が異なるｋ（ｎ＋ｍ）個のクロック信号
を、入力される外部ロック信号ＣＫに同期させて出力す
る同期回路１３により構成されている。さらに、各逓倍
器１１−１〜１１−ｎおよび分周器１２−１〜１２−ｍ
は、システムリセット信号ＳＲＳＴによりリセットさ
れ、また、クロック選択回路２から出力される作動制御
信号ＯＦにより作動および停止状態が制御される。な
お、各分周器１２−１〜１２−ｍは、逓倍器と同様に、
入力される単数の外部クロック信号ＣＫを直接受けて分
周するように構成しても勿論良い。
【００１４】クロック選択回路２は、クロック生成回路
１で生成された複数のクロック信号を受けて、図示しな
いシステムの各機能ブロックから送出されたステイタス
信号ＳＴＳに基づき、各機能ブロックの動作状況に応じ
て周波数を切り替えて異なるクロック信号を供給する。
また、クロック選択回路２は、クロック信号の切り替え
により、使われなくなった周波数を生成するクロック生
成回路１における逓倍器１１−１〜１１−ｎまたは分周
器１２−１〜１２−ｍをその都度停止させるための作動
制御信号ＯＦを生成し、クロック生成回路１に出力す
る。
１で生成された複数のクロック信号を受けて、図示しな
いシステムの各機能ブロックから送出されたステイタス
信号ＳＴＳに基づき、各機能ブロックの動作状況に応じ
て周波数を切り替えて異なるクロック信号を供給する。
また、クロック選択回路２は、クロック信号の切り替え
により、使われなくなった周波数を生成するクロック生
成回路１における逓倍器１１−１〜１１−ｎまたは分周
器１２−１〜１２−ｍをその都度停止させるための作動
制御信号ＯＦを生成し、クロック生成回路１に出力す
る。
【００１５】以下に、クロック生成回路１の逓倍器１
１、分周器１２、並びにクロック選択回路２の具体的な
構成例およびその動作について、図２〜図１１を参照し
つつ順を追って説明する。
１、分周器１２、並びにクロック選択回路２の具体的な
構成例およびその動作について、図２〜図１１を参照し
つつ順を追って説明する。
【００１６】図２は逓倍器１１の構成例を示すブロック
図で、図３は図２において３逓倍器を構成した場合の各
部の入出力波形を示すタイミングチャートである。この
逓倍器１１は、図２に示すように、外部クロック信号Ｃ
Ｋを微分する微分回路を構成する２入力アンドゲート１
０１およびインバータ１０２、一方の入力端に２入力ア
ンドゲート１０１の出力微分信号Ｓ１０１（第１のパル
ス信号）が入力される２入力オアゲート１０３、２入力
オアゲート１０３の出力パルス信号Ｓ１０３を受けて入
力された外部クロック信号ＣＫをｎ逓倍したクロック信
号Ｓ１０４を出力するｔ型フリップフロップ１０４、２
入力オアゲート１０３の出力パルス信号Ｓ１０３を受け
て位相比較信号Ｓ１０７およびディレイ値Ｎ１に基づく
遅延量をもって遅延させ信号Ｓ１０５として出力するデ
ィレイコントローラ１０５、微分信号Ｓ１０１、ディレ
イコントローラ１０５によるディレイパルス信号Ｓ１０
５およびハードウェアあるいはソフトウェアにより外部
から指定される２進数ｎ（＝１，２，…，ｎ）を受け
て、ディレイパルス信号Ｓ１０５に同期した連続する
（２×ｎ−１）個の第２のパルス信号Ｓ１０６ａを２入
力オアゲート１０３の他方の入力端に出力し、２×ｎに
達した時点で１パルスの第３のパルス信号Ｓ１０６ｂを
出力するパルスセレクタ１０６、微分信号Ｓ１０１とパ
ルスセレクタ１０６の出力パルス信号Ｓ１０６ｂとの位
相比較を行い位相比較信号Ｓ１０７をディレイコントロ
ーラ１０５に出力する位相比較器１０７、微分信号Ｓ１
０１に基づき周波数をカウントしカウント値Ｎ０を出力
する周波数カウンタ１０８、並びに周波数カウンタ１０
８によるカウント値Ｎ０および外部から指定される２進
数ｎ（＝１，２，…，ｎ）を受けて（Ｎ０÷２÷ｎ）な
る式に基づきディレイ値Ｎ１を得、ディレイコントロー
ラ１０５に出力する除算器１０９により構成されてい
る。
図で、図３は図２において３逓倍器を構成した場合の各
部の入出力波形を示すタイミングチャートである。この
逓倍器１１は、図２に示すように、外部クロック信号Ｃ
Ｋを微分する微分回路を構成する２入力アンドゲート１
０１およびインバータ１０２、一方の入力端に２入力ア
ンドゲート１０１の出力微分信号Ｓ１０１（第１のパル
ス信号）が入力される２入力オアゲート１０３、２入力
オアゲート１０３の出力パルス信号Ｓ１０３を受けて入
力された外部クロック信号ＣＫをｎ逓倍したクロック信
号Ｓ１０４を出力するｔ型フリップフロップ１０４、２
入力オアゲート１０３の出力パルス信号Ｓ１０３を受け
て位相比較信号Ｓ１０７およびディレイ値Ｎ１に基づく
遅延量をもって遅延させ信号Ｓ１０５として出力するデ
ィレイコントローラ１０５、微分信号Ｓ１０１、ディレ
イコントローラ１０５によるディレイパルス信号Ｓ１０
５およびハードウェアあるいはソフトウェアにより外部
から指定される２進数ｎ（＝１，２，…，ｎ）を受け
て、ディレイパルス信号Ｓ１０５に同期した連続する
（２×ｎ−１）個の第２のパルス信号Ｓ１０６ａを２入
力オアゲート１０３の他方の入力端に出力し、２×ｎに
達した時点で１パルスの第３のパルス信号Ｓ１０６ｂを
出力するパルスセレクタ１０６、微分信号Ｓ１０１とパ
ルスセレクタ１０６の出力パルス信号Ｓ１０６ｂとの位
相比較を行い位相比較信号Ｓ１０７をディレイコントロ
ーラ１０５に出力する位相比較器１０７、微分信号Ｓ１
０１に基づき周波数をカウントしカウント値Ｎ０を出力
する周波数カウンタ１０８、並びに周波数カウンタ１０
８によるカウント値Ｎ０および外部から指定される２進
数ｎ（＝１，２，…，ｎ）を受けて（Ｎ０÷２÷ｎ）な
る式に基づきディレイ値Ｎ１を得、ディレイコントロー
ラ１０５に出力する除算器１０９により構成されてい
る。
【００１７】また、図４は図２におけるパルスセレクタ
１０６の具体的な構成例を示す回路図である。図４に示
すように、このパルスセレクタ１０６は、外部から指定
される２進数ｎを受けて（２×ｎ−１）なる式に基づき
パラメータＮ２を得る演算器１１０、演算器１１０の出
力および微分信号Ｓ１０１に基づいてディレイパルス信
号Ｓ１０５のパルス数をカウントするパルスカウンタ１
１１、セット入力Ｓにリセット信号ＲＳＴが入力し、リ
セット入力Ｒにディレイパルス信号Ｓ１０５が入力する
フリップフロップ１１２、パルスカウンタ１１１の出力
信号Ｓ１１１およびフリップフロップ１１２のＱ出力信
号Ｓ１１２との論理和をとる２入力オアゲート１１３、
オアゲート１１３の出力信号Ｓ１１３のレベルを反転さ
せるインバータ１１４、ディレイパルス信号Ｓ１０５お
よびインバータ１１４の出力の論理積をとり第２のパル
ス信号１０６ａとして図２に示す２入力オアゲート１０
３に出力する２入力オアゲート１１５、並びにディレイ
パルス信号Ｓ１０５およびオアゲート１１３の出力信号
Ｓ１１３の論理積をとり第３のパルス信号１０６ｂとし
て図２の位相比較器１０７に出力する２入力アンドゲー
ト１１６により構成されている。
１０６の具体的な構成例を示す回路図である。図４に示
すように、このパルスセレクタ１０６は、外部から指定
される２進数ｎを受けて（２×ｎ−１）なる式に基づき
パラメータＮ２を得る演算器１１０、演算器１１０の出
力および微分信号Ｓ１０１に基づいてディレイパルス信
号Ｓ１０５のパルス数をカウントするパルスカウンタ１
１１、セット入力Ｓにリセット信号ＲＳＴが入力し、リ
セット入力Ｒにディレイパルス信号Ｓ１０５が入力する
フリップフロップ１１２、パルスカウンタ１１１の出力
信号Ｓ１１１およびフリップフロップ１１２のＱ出力信
号Ｓ１１２との論理和をとる２入力オアゲート１１３、
オアゲート１１３の出力信号Ｓ１１３のレベルを反転さ
せるインバータ１１４、ディレイパルス信号Ｓ１０５お
よびインバータ１１４の出力の論理積をとり第２のパル
ス信号１０６ａとして図２に示す２入力オアゲート１０
３に出力する２入力オアゲート１１５、並びにディレイ
パルス信号Ｓ１０５およびオアゲート１１３の出力信号
Ｓ１１３の論理積をとり第３のパルス信号１０６ｂとし
て図２の位相比較器１０７に出力する２入力アンドゲー
ト１１６により構成されている。
【００１８】なお、パルスセレクタ１１１は、ハイレベ
ルでアクティブなリセット信号ＲＳＴの入力によりリセ
ットされる。このリセット信号ＲＳＴは、図５に示すよ
うに、システムリセット信号ＳＲＳＴおよびクロック選
択回路２からの作動制御信号ＯＦを２入力オアゲートＧ
１により論理和をとることにより生成される。
ルでアクティブなリセット信号ＲＳＴの入力によりリセ
ットされる。このリセット信号ＲＳＴは、図５に示すよ
うに、システムリセット信号ＳＲＳＴおよびクロック選
択回路２からの作動制御信号ＯＦを２入力オアゲートＧ
１により論理和をとることにより生成される。
【００１９】さらに、図６は、図５におけるパルスカウ
ンタ１１１の具体的な構成例を示す回路図であり、図７
は図４および図６における要部の入出力波形を示すタイ
ミングチャートである。
ンタ１１１の具体的な構成例を示す回路図であり、図７
は図４および図６における要部の入出力波形を示すタイ
ミングチャートである。
【００２０】図６に示すように、パルスカウンタ１１１
は、カスケード接続されたカウンタ１１６〜１２１、カ
ウンタ１１６の出力と演算器１１０の出力ｉｎ０との排
他的論理和をとる排他的論理和ゲート１２２、カウンタ
１１７の出力と演算器１１０の出力ｉｎ１との排他的論
理和をとる排他的論理和ゲート１２３、カウンタ１１８
の出力と演算器１１０の出力ｉｎ２との排他的論理和を
とる排他的論理和ゲート１２４、カウンタ１１９の出力
と演算器１１０の出力ｉｎ３との排他的論理和をとる排
他的論理和ゲート１２５、カウンタ１２０の出力と演算
器１１０の出力ｉｎ４との排他的論理和をとる排他的論
理和ゲート１２６、カウンタ１２１の出力と演算器１１
０の出力ｉｎ５との排他的論理和をとる排他的論理和ゲ
ート１２７、６個の排他的論理和ゲート１２２〜１２７
の否定的論理和をとる６入力ノアゲート１２８、ノアゲ
ート１２８の出力およびリセット信号ＲＳＴの論理和を
とりカウンタ１１６〜１２１のセット端子（ｓｅｔ）に
入力させる２入力オアゲート１２９、セット入力端子Ｓ
に６入力ノアゲート１２８の出力信号が入力するフリッ
プフロップ１３０、ディレイパルス信号Ｓ１０５および
フリップフロップ１３０のＱ出力からの信号Ｓ１１１と
の論理積をとる２入力アンドゲート１３１、アンドゲー
ト１３１の出力信号を入力端ｃｋに受けてパルス信号Ｓ
１３２を出力するカウンタ１３２、バッファ１３３を介
したカウンタ１３２の出力信号Ｓ１３２およびリセット
信号ＲＳＴの論理和をとりカウンタ１３２のセット端子
（ｓｅｔ）に入力させる２入力オアゲート１３４、フリ
ップフロップ１３０のＱ出力（信号Ｓ１１１）のレベル
を反転させるインバータ１３５、微分信号Ｓ１０１がセ
ット入力端子Ｓに入力するフリップフロップ１３６、イ
ンバータ１３５の出力信号およびフリップフロップ１３
０のＱ出力（信号Ｓ１０７）の論理積をとりフリップフ
ロップ１３６のリセット入力端子Ｒに入力させる２入力
アンドゲート１３７、並びにフリップフロップ１３６の
Ｑ出力信号とインバータ１３５の出力信号とディレイパ
ルス信号Ｓ１０５との論理積をとり信号Ｓ１３８として
カウンタ１１６の入力端ｃｋに入力させる３入力アンド
ゲート１３８により構成されている。
は、カスケード接続されたカウンタ１１６〜１２１、カ
ウンタ１１６の出力と演算器１１０の出力ｉｎ０との排
他的論理和をとる排他的論理和ゲート１２２、カウンタ
１１７の出力と演算器１１０の出力ｉｎ１との排他的論
理和をとる排他的論理和ゲート１２３、カウンタ１１８
の出力と演算器１１０の出力ｉｎ２との排他的論理和を
とる排他的論理和ゲート１２４、カウンタ１１９の出力
と演算器１１０の出力ｉｎ３との排他的論理和をとる排
他的論理和ゲート１２５、カウンタ１２０の出力と演算
器１１０の出力ｉｎ４との排他的論理和をとる排他的論
理和ゲート１２６、カウンタ１２１の出力と演算器１１
０の出力ｉｎ５との排他的論理和をとる排他的論理和ゲ
ート１２７、６個の排他的論理和ゲート１２２〜１２７
の否定的論理和をとる６入力ノアゲート１２８、ノアゲ
ート１２８の出力およびリセット信号ＲＳＴの論理和を
とりカウンタ１１６〜１２１のセット端子（ｓｅｔ）に
入力させる２入力オアゲート１２９、セット入力端子Ｓ
に６入力ノアゲート１２８の出力信号が入力するフリッ
プフロップ１３０、ディレイパルス信号Ｓ１０５および
フリップフロップ１３０のＱ出力からの信号Ｓ１１１と
の論理積をとる２入力アンドゲート１３１、アンドゲー
ト１３１の出力信号を入力端ｃｋに受けてパルス信号Ｓ
１３２を出力するカウンタ１３２、バッファ１３３を介
したカウンタ１３２の出力信号Ｓ１３２およびリセット
信号ＲＳＴの論理和をとりカウンタ１３２のセット端子
（ｓｅｔ）に入力させる２入力オアゲート１３４、フリ
ップフロップ１３０のＱ出力（信号Ｓ１１１）のレベル
を反転させるインバータ１３５、微分信号Ｓ１０１がセ
ット入力端子Ｓに入力するフリップフロップ１３６、イ
ンバータ１３５の出力信号およびフリップフロップ１３
０のＱ出力（信号Ｓ１０７）の論理積をとりフリップフ
ロップ１３６のリセット入力端子Ｒに入力させる２入力
アンドゲート１３７、並びにフリップフロップ１３６の
Ｑ出力信号とインバータ１３５の出力信号とディレイパ
ルス信号Ｓ１０５との論理積をとり信号Ｓ１３８として
カウンタ１１６の入力端ｃｋに入力させる３入力アンド
ゲート１３８により構成されている。
【００２１】なお、図６に示すカウンタ１１６および１
３２は、図８の（Ａ）に示すように、２入力ノアゲート
１３９，２入力オアゲート１４０およびラッチ１４１に
より構成されている。ノアゲート１３９の一方の入力端
はセット端子ｓｅｔに接続され、他方の入力端がラッチ
１４１の出力ｑに接続され、出力がオアゲート１４０の
一方の入力端およびラッチ１４１の入力ｄに接続されて
いる。そして、ｃｋ入力端がラッチ１４１の入力ｃｋに
接続され、入力ｓｅｔがセット端子ｓｅｔに接続されて
いる。このような構成において、ラッチ１４１は、セッ
ト端子ｓｅｔにハイレベルの信号が入力されるとハイレ
ベル「Ｈ」にセットされ、出力端ｏｕｔはローレベルに
セットされる。
３２は、図８の（Ａ）に示すように、２入力ノアゲート
１３９，２入力オアゲート１４０およびラッチ１４１に
より構成されている。ノアゲート１３９の一方の入力端
はセット端子ｓｅｔに接続され、他方の入力端がラッチ
１４１の出力ｑに接続され、出力がオアゲート１４０の
一方の入力端およびラッチ１４１の入力ｄに接続されて
いる。そして、ｃｋ入力端がラッチ１４１の入力ｃｋに
接続され、入力ｓｅｔがセット端子ｓｅｔに接続されて
いる。このような構成において、ラッチ１４１は、セッ
ト端子ｓｅｔにハイレベルの信号が入力されるとハイレ
ベル「Ｈ」にセットされ、出力端ｏｕｔはローレベルに
セットされる。
【００２２】また、図６に示すカウンタ１１７〜１２１
は、図８の（Ｂ）に示すように、同図（Ａ）に示す構成
に加えて、ｃｋ入力端とラッチ１４１の入力ｃｋとの間
に、セット入力Ｓにｃｋ入力端が接続され、リセット入
力Ｒにセット端子ｓｅｔが接続されたフリップフロップ
１４２、入力がｃｋ入力端に接続されたインバータ１４
３、並びにフリップフロップ１４２のＱ出力およびイン
バータ１４３の出力の論理積をとりラッチの入力ｃｋに
入力させる２入力アンドゲート１４４により構成されて
いる。この場合も、ラッチ１４１は、セット端子ｓｅｔ
にハイレベルの信号が入力されるとハイレベル「Ｈ」に
セットされ、出力端ｏｕｔはローレベルにセットされ
る。
は、図８の（Ｂ）に示すように、同図（Ａ）に示す構成
に加えて、ｃｋ入力端とラッチ１４１の入力ｃｋとの間
に、セット入力Ｓにｃｋ入力端が接続され、リセット入
力Ｒにセット端子ｓｅｔが接続されたフリップフロップ
１４２、入力がｃｋ入力端に接続されたインバータ１４
３、並びにフリップフロップ１４２のＱ出力およびイン
バータ１４３の出力の論理積をとりラッチの入力ｃｋに
入力させる２入力アンドゲート１４４により構成されて
いる。この場合も、ラッチ１４１は、セット端子ｓｅｔ
にハイレベルの信号が入力されるとハイレベル「Ｈ」に
セットされ、出力端ｏｕｔはローレベルにセットされ
る。
【００２３】次に、上記構成を有する逓倍器１１の動作
を、図面を参照しつつ説明する。外部から供給された外
部クロック信号ＣＫがクロック生成回路１に供給され、
各逓倍器１１−１〜１１−ｎに供給される。また、各逓
倍器１１−１〜１１−ｎには、その倍率をあらかじめ決
定するために、それを指定するための２進数が、ハード
ウェアあるいはソフトウェアによりパルスセレクタ１０
６および除算器１０９に供給されている。
を、図面を参照しつつ説明する。外部から供給された外
部クロック信号ＣＫがクロック生成回路１に供給され、
各逓倍器１１−１〜１１−ｎに供給される。また、各逓
倍器１１−１〜１１−ｎには、その倍率をあらかじめ決
定するために、それを指定するための２進数が、ハード
ウェアあるいはソフトウェアによりパルスセレクタ１０
６および除算器１０９に供給されている。
【００２４】逓倍器１１−１〜１１−ｎに入力された外
部クロック信号ＣＫは、アンドゲート１０１およびイン
バータ１０２からなる微分回路により微分され、この第
１のパルス信号としての微分信号Ｓ１０１がオアゲート
１０３を介してフリップフロップ１０４、ディレイコン
トローラ１０５、位相比較器１０７および周波数カウン
タ１０８に入力される。 フリップフロップ１０４から
はパルス信号Ｓ１０３を受けてハイレベルの信号Ｓ１０
４が出力される。また、周波数カウンタ１０８では周波
数がカウントされカウント値Ｎ０が除算器１０９が出力
される。除算器１０９では、所定の式の基づいてディレ
イ値Ｎ１が求められ、このディレイ値Ｎ１はディレイコ
ントローラ１０５に出力される。
部クロック信号ＣＫは、アンドゲート１０１およびイン
バータ１０２からなる微分回路により微分され、この第
１のパルス信号としての微分信号Ｓ１０１がオアゲート
１０３を介してフリップフロップ１０４、ディレイコン
トローラ１０５、位相比較器１０７および周波数カウン
タ１０８に入力される。 フリップフロップ１０４から
はパルス信号Ｓ１０３を受けてハイレベルの信号Ｓ１０
４が出力される。また、周波数カウンタ１０８では周波
数がカウントされカウント値Ｎ０が除算器１０９が出力
される。除算器１０９では、所定の式の基づいてディレ
イ値Ｎ１が求められ、このディレイ値Ｎ１はディレイコ
ントローラ１０５に出力される。
【００２５】ディレイコントローラ１０５では、ディレ
イ値Ｎ１に基づいてオアゲート１０３から出力されるパ
ルス信号Ｓ１０３が遅延されてディレイパルス信号Ｓ１
０５としてパルスセレクタ１０６に出力される。パルス
セレクタ１０６では、図４に示すように、与えられた２
進数ｎに基づいてパラメータＮ２が演算器１１０で求め
られ、パルスカウンタ１１１に供給される。パルスカウ
ンタ１１１においては、微分信号Ｓ１０１によりカウン
ト動作が開始され、たとえば図３および図７に示すよう
に、５つの（２ｎ−１）をカウントし終わるまでは信号
Ｓ１１１がローレベルで出力される。その結果、図４に
示すアンドゲート１１５からディレイパルス信号Ｓ１０
５に同期した第２のパルス信号Ｓ１０６ａが順次生成さ
れオアゲート１０３に出力される。その結果、図２に示
すフリップフロップ１０４から、図３に示すような、ｎ
逓倍（図３では３逓倍）されたクロック信号が生成され
同期回路１３を介してクロック選択回路２に出力され
る。これと同時に、ディレイコントローラ１０５では、
ディレイ値Ｎ１に基づいてオアゲート１０３から順次出
力されるパルス信号Ｓ１０３を遅延させたディレイパル
ス信号Ｓ１０５がパルスセレクタ１０６に出力される。
イ値Ｎ１に基づいてオアゲート１０３から出力されるパ
ルス信号Ｓ１０３が遅延されてディレイパルス信号Ｓ１
０５としてパルスセレクタ１０６に出力される。パルス
セレクタ１０６では、図４に示すように、与えられた２
進数ｎに基づいてパラメータＮ２が演算器１１０で求め
られ、パルスカウンタ１１１に供給される。パルスカウ
ンタ１１１においては、微分信号Ｓ１０１によりカウン
ト動作が開始され、たとえば図３および図７に示すよう
に、５つの（２ｎ−１）をカウントし終わるまでは信号
Ｓ１１１がローレベルで出力される。その結果、図４に
示すアンドゲート１１５からディレイパルス信号Ｓ１０
５に同期した第２のパルス信号Ｓ１０６ａが順次生成さ
れオアゲート１０３に出力される。その結果、図２に示
すフリップフロップ１０４から、図３に示すような、ｎ
逓倍（図３では３逓倍）されたクロック信号が生成され
同期回路１３を介してクロック選択回路２に出力され
る。これと同時に、ディレイコントローラ１０５では、
ディレイ値Ｎ１に基づいてオアゲート１０３から順次出
力されるパルス信号Ｓ１０３を遅延させたディレイパル
ス信号Ｓ１０５がパルスセレクタ１０６に出力される。
【００２６】そして、パルスカウンタ１１１において、
ディレイコントローラ１０５の出力パルス信号Ｓ１０５
を５つ入力したならば、信号Ｓ１１１がハイレベルに切
り替えられて出力される。その結果、図４において、ア
ンドゲート１１５からの第２のパルス信号Ｓ１０６ａの
出力が停止され、アンドゲート１１６から１つの第３の
パルス信号Ｓ１０６ｂが生成されて位相比較器１０７に
出力される。そして、位相比較器１０７では、パルス信
号Ｓ１０６ｂと次に入力される微分信号Ｓ１０１との位
相比較が行われ、その結果が信号Ｓ１０７としてディレ
イコントローラ１０５に出力される。その結果、２つの
目の外部クロック信号ＣＫが入力された時に微分信号Ｓ
１０１とパルスセレクタ１０６によるパルス信号Ｓ１０
６ｂとの位相調整が行われることとなり、位相調整され
たクロック信号Ｓ１０４が生成されることとなる。
ディレイコントローラ１０５の出力パルス信号Ｓ１０５
を５つ入力したならば、信号Ｓ１１１がハイレベルに切
り替えられて出力される。その結果、図４において、ア
ンドゲート１１５からの第２のパルス信号Ｓ１０６ａの
出力が停止され、アンドゲート１１６から１つの第３の
パルス信号Ｓ１０６ｂが生成されて位相比較器１０７に
出力される。そして、位相比較器１０７では、パルス信
号Ｓ１０６ｂと次に入力される微分信号Ｓ１０１との位
相比較が行われ、その結果が信号Ｓ１０７としてディレ
イコントローラ１０５に出力される。その結果、２つの
目の外部クロック信号ＣＫが入力された時に微分信号Ｓ
１０１とパルスセレクタ１０６によるパルス信号Ｓ１０
６ｂとの位相調整が行われることとなり、位相調整され
たクロック信号Ｓ１０４が生成されることとなる。
【００２７】なお、パルスカウンタ１１１では、信号Ｓ
１１１をハイレベルで出力したとき、初期状態に戻り、
次の微分信号Ｓ１０１を受けて上述した同様のカウント
動作が行われる。図６の構成においては、すべての排他
的論理和ゲート１２２〜１２７の２つの入力が同一レベ
ルとなって、その出力がすべてローレベルとなったとき
に６入力オアゲート１２８の出力がハイレベルとなりフ
リップフロップ１３０がセット状態となり信号Ｓ１１１
がハイレベルに切り替わる。そして、所定時間後にフリ
ップフロップ１３０がリセットされる。
１１１をハイレベルで出力したとき、初期状態に戻り、
次の微分信号Ｓ１０１を受けて上述した同様のカウント
動作が行われる。図６の構成においては、すべての排他
的論理和ゲート１２２〜１２７の２つの入力が同一レベ
ルとなって、その出力がすべてローレベルとなったとき
に６入力オアゲート１２８の出力がハイレベルとなりフ
リップフロップ１３０がセット状態となり信号Ｓ１１１
がハイレベルに切り替わる。そして、所定時間後にフリ
ップフロップ１３０がリセットされる。
【００２８】以上のように、各逓倍器１１−１〜１１−
ｎは外部から与えられる２進数に応じて任意に倍率を変
更できる。したがって、出荷後にも回路変更を伴うこと
なく、容易にその倍率を変更できる。なお、以上と同様
の動作が各逓倍器１１−１〜１１−ｎで行われて、所望
の周波数の複数のクロック信号が同期回路１３を介して
クロック選択回路２に出力される。また、２逓倍器１１
−２にて生成された×２のクロック信号は分周器１２−
１〜１２−ｍに対して基本クロック信号として与えられ
る。
ｎは外部から与えられる２進数に応じて任意に倍率を変
更できる。したがって、出荷後にも回路変更を伴うこと
なく、容易にその倍率を変更できる。なお、以上と同様
の動作が各逓倍器１１−１〜１１−ｎで行われて、所望
の周波数の複数のクロック信号が同期回路１３を介して
クロック選択回路２に出力される。また、２逓倍器１１
−２にて生成された×２のクロック信号は分周器１２−
１〜１２−ｍに対して基本クロック信号として与えられ
る。
【００２９】次に、クロック生成回路１における分周器
１２の構成例およびその動作について、図９および図１
０を参照しつつ説明する。分周器１２は、図９に示すよ
うに、入力される外部クロック信号ＣＫを逓倍器１１−
２で２逓倍し、外部クロック信号ＣＫに同期したクロッ
ク信号２ＣＫを微分する微分回路を構成する２入力アン
ドゲート１４５およびインバータ１４６、アンドゲート
１４５から出力された微分信号Ｓ１４５をハードウェア
あるいはソフトウェアにより外部から指定された２進数
ｍ（＝１，２，…，ｍ）分カウントした後、信号Ｓ１４
７を出力するクロックカウンタ１４７と、クロックカウ
ンタ１４７の出力信号Ｓ１４７を受けてｍ分周したクロ
ック信号ＣＫ（１／ｍ）を出力するｔ型フリップフロッ
プ１４８により構成されている。
１２の構成例およびその動作について、図９および図１
０を参照しつつ説明する。分周器１２は、図９に示すよ
うに、入力される外部クロック信号ＣＫを逓倍器１１−
２で２逓倍し、外部クロック信号ＣＫに同期したクロッ
ク信号２ＣＫを微分する微分回路を構成する２入力アン
ドゲート１４５およびインバータ１４６、アンドゲート
１４５から出力された微分信号Ｓ１４５をハードウェア
あるいはソフトウェアにより外部から指定された２進数
ｍ（＝１，２，…，ｍ）分カウントした後、信号Ｓ１４
７を出力するクロックカウンタ１４７と、クロックカウ
ンタ１４７の出力信号Ｓ１４７を受けてｍ分周したクロ
ック信号ＣＫ（１／ｍ）を出力するｔ型フリップフロッ
プ１４８により構成されている。
【００３０】また、図１０は図９におけるクロックカウ
ンタ１４７の構成例を示す回路図である。図１０に示す
ように、クロックカウンタ１４７は、カスケード接続さ
れたカウンタ１４９〜１５４、カウンタ１４９の出力と
２進数入力ｉｎ０との排他的論理和をとる排他的論理和
ゲート１５５、カウンタ１５０の出力と２進数入力ｉｎ
１との排他的論理和をとる排他的論理和ゲート１５６、
カウンタ１５１の出力と２進数入力ｉｎ２との排他的論
理和をとる排他的論理和ゲート１５７、カウンタ１５２
の出力と２進数入力ｉｎ３との排他的論理和をとる排他
的論理和ゲート１５８、カウンタ１５３の出力と２進数
入力ｉｎ４との排他的論理和をとる排他的論理和ゲート
１５９、カウンタ１５４の出力と２進数入力ｉｎ５との
排他的論理和をとる排他的論理和ゲート１６０、６個の
排他的論理和ゲート１５５〜１６０の否定的論理和をと
る６入力ノアゲート１６１、ノアゲート１６１の出力お
よびリセット信号ＲＳＴの論理和をとりカウンタ１４９
〜１５４のセット端子（ｓｅｔ）に入力させる２入力オ
アゲート１６２、６入力オアゲート１６１の出力信号が
一方の入力端に入力される２入力オアゲート１６３、セ
ット入力端子Ｓに２入力ノアゲート１６３の出力信号が
入力し、Ｑ出力から信号Ｓ１４７を出力し、かつＱ出力
がバッファ１６５を介してリセット入力端子Ｒに接続さ
れたフリップフロップ１６４、セット入力端子Ｓに微分
信号Ｓ１４５が入力しリセット入力端子Ｒにリセット信
号ＲＳＴが入力するフリップフロップ１６６、フリップ
フロップ１６６のＱ出力信号のレベルを反転するインバ
ータ１６７、フリップフロップ１６６のＱ出力信号およ
びインバータ１６７の出力信号の論理積をとり２入力オ
アゲート１６３の他方の入力端に出力する２入力オアゲ
ート１６８、バッファ１６９，１７０を介したフリップ
フロップ１６６のＱ出力信号および微分信号Ｓ１４５の
論理積をとり、信号Ｓ１７１としてカウンタ１４９の入
力端ｃｋに入力させる２入力アンドゲート１７１により
構成されている。
ンタ１４７の構成例を示す回路図である。図１０に示す
ように、クロックカウンタ１４７は、カスケード接続さ
れたカウンタ１４９〜１５４、カウンタ１４９の出力と
２進数入力ｉｎ０との排他的論理和をとる排他的論理和
ゲート１５５、カウンタ１５０の出力と２進数入力ｉｎ
１との排他的論理和をとる排他的論理和ゲート１５６、
カウンタ１５１の出力と２進数入力ｉｎ２との排他的論
理和をとる排他的論理和ゲート１５７、カウンタ１５２
の出力と２進数入力ｉｎ３との排他的論理和をとる排他
的論理和ゲート１５８、カウンタ１５３の出力と２進数
入力ｉｎ４との排他的論理和をとる排他的論理和ゲート
１５９、カウンタ１５４の出力と２進数入力ｉｎ５との
排他的論理和をとる排他的論理和ゲート１６０、６個の
排他的論理和ゲート１５５〜１６０の否定的論理和をと
る６入力ノアゲート１６１、ノアゲート１６１の出力お
よびリセット信号ＲＳＴの論理和をとりカウンタ１４９
〜１５４のセット端子（ｓｅｔ）に入力させる２入力オ
アゲート１６２、６入力オアゲート１６１の出力信号が
一方の入力端に入力される２入力オアゲート１６３、セ
ット入力端子Ｓに２入力ノアゲート１６３の出力信号が
入力し、Ｑ出力から信号Ｓ１４７を出力し、かつＱ出力
がバッファ１６５を介してリセット入力端子Ｒに接続さ
れたフリップフロップ１６４、セット入力端子Ｓに微分
信号Ｓ１４５が入力しリセット入力端子Ｒにリセット信
号ＲＳＴが入力するフリップフロップ１６６、フリップ
フロップ１６６のＱ出力信号のレベルを反転するインバ
ータ１６７、フリップフロップ１６６のＱ出力信号およ
びインバータ１６７の出力信号の論理積をとり２入力オ
アゲート１６３の他方の入力端に出力する２入力オアゲ
ート１６８、バッファ１６９，１７０を介したフリップ
フロップ１６６のＱ出力信号および微分信号Ｓ１４５の
論理積をとり、信号Ｓ１７１としてカウンタ１４９の入
力端ｃｋに入力させる２入力アンドゲート１７１により
構成されている。
【００３１】なお、図１０に示すカウンタ１４９は、図
８の（Ａ）に示す構成と同様の構成を有し、カウンタ１
５０〜１５４は図８の（Ｂ）に示す構成と同様の構成を
有している。
８の（Ａ）に示す構成と同様の構成を有し、カウンタ１
５０〜１５４は図８の（Ｂ）に示す構成と同様の構成を
有している。
【００３２】次に、上記構成を有する分周器１２の動作
について説明する。入力される外部クロック信号ＣＫを
逓倍器１１−２で２逓倍し、外部クロック信号ＣＫに同
期したクロック信号×２ＣＫが供給され、この２逓倍さ
れたクロック信号が２入力アンドゲート１４５およびイ
ンバータ１４６からなる微分回路により微分され、この
微分信号Ｓ１４５はクロックカウンタ１４７に入力され
る。クロックカウンタ１４７では、微分信号Ｓ１４５の
入力がされた時点でパルス信号Ｓ１４７がフリップフロ
ップ１４８に出力された後、ハードウェアあるいはソフ
トウェアにより外部から指定された２進数ｍ（＝１，
２，…，ｍ）分カウントした後、信号Ｓ１４７が出力さ
れる。これにより、フリップフロップ１４８からｍ分周
したクロック信号ＣＫ（１／ｍ）が出力される。図１０
の構成においては、すべての排他的論理和ゲート１５５
〜１６０の２つの入力が同一レベルとなって、その出力
がすべてローレベルとなったときに６入力オアゲート１
６１の出力がハイレベルにとなりフリップフロップ１６
４がセット状態となり信号Ｓ１４７がハイレベルに切り
替わる。そして、バッファ１６５によるディレイ時間後
にフリップフロップ１６４がリセットされる。
について説明する。入力される外部クロック信号ＣＫを
逓倍器１１−２で２逓倍し、外部クロック信号ＣＫに同
期したクロック信号×２ＣＫが供給され、この２逓倍さ
れたクロック信号が２入力アンドゲート１４５およびイ
ンバータ１４６からなる微分回路により微分され、この
微分信号Ｓ１４５はクロックカウンタ１４７に入力され
る。クロックカウンタ１４７では、微分信号Ｓ１４５の
入力がされた時点でパルス信号Ｓ１４７がフリップフロ
ップ１４８に出力された後、ハードウェアあるいはソフ
トウェアにより外部から指定された２進数ｍ（＝１，
２，…，ｍ）分カウントした後、信号Ｓ１４７が出力さ
れる。これにより、フリップフロップ１４８からｍ分周
したクロック信号ＣＫ（１／ｍ）が出力される。図１０
の構成においては、すべての排他的論理和ゲート１５５
〜１６０の２つの入力が同一レベルとなって、その出力
がすべてローレベルとなったときに６入力オアゲート１
６１の出力がハイレベルにとなりフリップフロップ１６
４がセット状態となり信号Ｓ１４７がハイレベルに切り
替わる。そして、バッファ１６５によるディレイ時間後
にフリップフロップ１６４がリセットされる。
【００３３】以上のように、各分周器１２−１〜１２−
ｍは外部から与えられる２進数に応じて任意に分率を変
更できる。したがって、出荷後にも回路変更を伴うこと
なく、容易にその分率を変更できる。なお、以上と同様
の動作が各分周器１２−１〜１２−ｍで行われて、所望
の周波数の複数のクロック信号が同期回路１３を介して
クロック選択回路２に出力される。
ｍは外部から与えられる２進数に応じて任意に分率を変
更できる。したがって、出荷後にも回路変更を伴うこと
なく、容易にその分率を変更できる。なお、以上と同様
の動作が各分周器１２−１〜１２−ｍで行われて、所望
の周波数の複数のクロック信号が同期回路１３を介して
クロック選択回路２に出力される。
【００３４】次に、クロック選択回路２の構成例および
その動作について、図１１を参照しつつ説明する。
その動作について、図１１を参照しつつ説明する。
【００３５】クロック選択回路２は、図１１に示すよう
に、システムの図示しないｊ個の機能ブロックから出力
されたｋビットのステイタス信号ＳＴＳ−１，・・・，
ＳＴＳ−ｇ，ＳＴＳ−ｊをそれぞれラッチするｊ個のラ
ッチ群２１−１〜２１−ｊ、並びにラッチ群２１−１〜
２１−ｊにラッチされているブロックのステイタス情報
に基づいて、クロック生成回路１の各逓倍器１１−１〜
１１−ｎおよび分周器１２−１〜１２−ｍにより生成さ
れ出力された任意の周波数に設定されているｋ本のクロ
ック信号Ｓ１から必要な周波数のクロック信号を選択し
て所望の機能ブロックに出力するセレクタ２２−１〜２
２−ｊを有している。
に、システムの図示しないｊ個の機能ブロックから出力
されたｋビットのステイタス信号ＳＴＳ−１，・・・，
ＳＴＳ−ｇ，ＳＴＳ−ｊをそれぞれラッチするｊ個のラ
ッチ群２１−１〜２１−ｊ、並びにラッチ群２１−１〜
２１−ｊにラッチされているブロックのステイタス情報
に基づいて、クロック生成回路１の各逓倍器１１−１〜
１１−ｎおよび分周器１２−１〜１２−ｍにより生成さ
れ出力された任意の周波数に設定されているｋ本のクロ
ック信号Ｓ１から必要な周波数のクロック信号を選択し
て所望の機能ブロックに出力するセレクタ２２−１〜２
２−ｊを有している。
【００３６】そして、クロック選択回路２は、さらに各
ラッチ群２１−１〜２１−ｊにおけるステイタス信号Ｓ
ＴＳ−１，・・・，ＳＴＳ−ｇ，ＳＴＳ−ｊの入出力情
報から各セレクタ２２−１〜２２−ｊのクロック信号Ｓ
１の選択のタイミング調整、およびクロック生成回路１
の各逓倍器１１−１〜１１−ｎおよび分周器１２−１〜
１２−ｍのうちの、所定の機能ブロックで必要な使用周
波数のクロック信号を生成するものだけ作動状態（オン
状態）に保持し、未使用な周波数のクロック信号を生成
するものは非作動状態（オフ状態）に保持するための作
動制御信号ＯＦの生成を行うクロック生成選択回路２３
を有している。なお、図１１においては、図面の簡単化
のためラッチ群２１−ｇのｋ個のラッチうちのｉ（ｉ＜
ｋ）番目のラッチに接続されたステイタス信号の供給線
に対応して設けられているクロック生成選択回路２３の
みを示している。
ラッチ群２１−１〜２１−ｊにおけるステイタス信号Ｓ
ＴＳ−１，・・・，ＳＴＳ−ｇ，ＳＴＳ−ｊの入出力情
報から各セレクタ２２−１〜２２−ｊのクロック信号Ｓ
１の選択のタイミング調整、およびクロック生成回路１
の各逓倍器１１−１〜１１−ｎおよび分周器１２−１〜
１２−ｍのうちの、所定の機能ブロックで必要な使用周
波数のクロック信号を生成するものだけ作動状態（オン
状態）に保持し、未使用な周波数のクロック信号を生成
するものは非作動状態（オフ状態）に保持するための作
動制御信号ＯＦの生成を行うクロック生成選択回路２３
を有している。なお、図１１においては、図面の簡単化
のためラッチ群２１−ｇのｋ個のラッチうちのｉ（ｉ＜
ｋ）番目のラッチに接続されたステイタス信号の供給線
に対応して設けられているクロック生成選択回路２３の
みを示している。
【００３７】クロック生成選択回路２３は、図１１に示
すように、各ラッチ群２２−１〜２１−ｊのｉ番目のラ
ッチの入力側のステイタス信号供給線、すなわち現ステ
イタス情報の供給線がそれぞれ接続されたｊ入力オアゲ
ート２０１、各ラッチ群２２−１〜２１−ｊのｉ番目の
ラッチの出力側のステイタス信号供給線、すなわち前ス
テイタス情報の供給線がそれぞれ接続されたｊ入力オア
ゲート２０２、オアゲート２０１の出力信号レベルを反
転させるインバータ２０３、オアゲート２０２の出力信
号レベルを反転させるインバータ２０４、オアゲート２
０１の出力信号およびインバータ２０４の出力信号の論
理積をとり逓倍器および分周器のオン・オフ状態および
セレクタ２２−１〜２２−ｊからの使用周波数のクロッ
ク信号の出力を制御するための信号Ｓ２０５を生成する
２入力アンドゲート２０５、オアゲート２０２の出力信
号およびインバータ２０３の出力信号の論理積をとりセ
レクタ２２−１〜２２−ｊからの未使用のクロック信号
の出力停止を制御するための信号Ｓ２０６を生成する２
入力アンドゲート２０６、アンドゲート２０５の出力信
号Ｓ２０５およびオアゲート２０２の出力信号の否定的
論理和をとり作動制御信号ＯＦを生成しクロック生成回
路１に出力する２入力ノアゲート２０７、アンドゲート
２０５の出力信号Ｓ２０５を所定時間、具体的には未使
用状態にあった逓倍器または分周器が作動状態になって
から周波数が安定したクロック信号を出力するまでに要
する時間だけ遅延させるディレイ回路２０８、ディレイ
回路２０８の論理和をとるｋ入力オアゲート２０９、ア
ンドゲート２０５の出力信号Ｓ２０５の論理和をとるｋ
入力オアゲート２１０、アンドゲート２０６の出力信号
Ｓ２０６の論理和をとるｋ入力オアゲート２１１、オア
ゲート２１０および２１１の出力信号の否定的論理積を
とる２入力ナンドゲート２１２、オアゲート２１１の出
力信号およびナンドゲート２１２の出力信号の論理積を
とる２入力アンドゲート２１３、オアゲート２０９の出
力信号およびアンドゲート２１３の出力信号の論理和を
とる２入力オアゲート２１４、並びにオアゲート２１４
の出力信号をラッチして所定のタイミングで各ラッチ群
２１−１〜２１−ｊのステイタス信号のラッチおよび出
力タイミングを制御するための信号Ｓ２１５を出力する
ラッチ２１５により構成されている。
すように、各ラッチ群２２−１〜２１−ｊのｉ番目のラ
ッチの入力側のステイタス信号供給線、すなわち現ステ
イタス情報の供給線がそれぞれ接続されたｊ入力オアゲ
ート２０１、各ラッチ群２２−１〜２１−ｊのｉ番目の
ラッチの出力側のステイタス信号供給線、すなわち前ス
テイタス情報の供給線がそれぞれ接続されたｊ入力オア
ゲート２０２、オアゲート２０１の出力信号レベルを反
転させるインバータ２０３、オアゲート２０２の出力信
号レベルを反転させるインバータ２０４、オアゲート２
０１の出力信号およびインバータ２０４の出力信号の論
理積をとり逓倍器および分周器のオン・オフ状態および
セレクタ２２−１〜２２−ｊからの使用周波数のクロッ
ク信号の出力を制御するための信号Ｓ２０５を生成する
２入力アンドゲート２０５、オアゲート２０２の出力信
号およびインバータ２０３の出力信号の論理積をとりセ
レクタ２２−１〜２２−ｊからの未使用のクロック信号
の出力停止を制御するための信号Ｓ２０６を生成する２
入力アンドゲート２０６、アンドゲート２０５の出力信
号Ｓ２０５およびオアゲート２０２の出力信号の否定的
論理和をとり作動制御信号ＯＦを生成しクロック生成回
路１に出力する２入力ノアゲート２０７、アンドゲート
２０５の出力信号Ｓ２０５を所定時間、具体的には未使
用状態にあった逓倍器または分周器が作動状態になって
から周波数が安定したクロック信号を出力するまでに要
する時間だけ遅延させるディレイ回路２０８、ディレイ
回路２０８の論理和をとるｋ入力オアゲート２０９、ア
ンドゲート２０５の出力信号Ｓ２０５の論理和をとるｋ
入力オアゲート２１０、アンドゲート２０６の出力信号
Ｓ２０６の論理和をとるｋ入力オアゲート２１１、オア
ゲート２１０および２１１の出力信号の否定的論理積を
とる２入力ナンドゲート２１２、オアゲート２１１の出
力信号およびナンドゲート２１２の出力信号の論理積を
とる２入力アンドゲート２１３、オアゲート２０９の出
力信号およびアンドゲート２１３の出力信号の論理和を
とる２入力オアゲート２１４、並びにオアゲート２１４
の出力信号をラッチして所定のタイミングで各ラッチ群
２１−１〜２１−ｊのステイタス信号のラッチおよび出
力タイミングを制御するための信号Ｓ２１５を出力する
ラッチ２１５により構成されている。
【００３８】なお、クロック生成選択回路２３におい
て、オアゲート２１０，２１１、ナンドゲート２１２お
よびアンドゲート２１３により、アンドゲート２０５に
より生成される逓倍器および分周器のオン・オフ状態お
よびセレクタ２２−１〜２２−ｊからの使用周波数のク
ロック信号の出力を制御するための信号Ｓ２０５、並び
にアンドゲート２０６により生成されるオアゲート２０
２の出力信号およびインバータ２０３の出力信号の論理
積をとりセレクタ２２−１〜２２−ｊからの未使用のク
ロック信号の出力停止を制御するための信号Ｓ２０６が
同時にアクティブのハイレベルになり、たとえば他の機
能ブロックでその周波数のクロック信号を使用している
ときに、セレクタ２２−１〜２２−ｊからのクロック信
号の出力停止を抑止する抑止回路が構成され、安定な動
作を図っている。
て、オアゲート２１０，２１１、ナンドゲート２１２お
よびアンドゲート２１３により、アンドゲート２０５に
より生成される逓倍器および分周器のオン・オフ状態お
よびセレクタ２２−１〜２２−ｊからの使用周波数のク
ロック信号の出力を制御するための信号Ｓ２０５、並び
にアンドゲート２０６により生成されるオアゲート２０
２の出力信号およびインバータ２０３の出力信号の論理
積をとりセレクタ２２−１〜２２−ｊからの未使用のク
ロック信号の出力停止を制御するための信号Ｓ２０６が
同時にアクティブのハイレベルになり、たとえば他の機
能ブロックでその周波数のクロック信号を使用している
ときに、セレクタ２２−１〜２２−ｊからのクロック信
号の出力停止を抑止する抑止回路が構成され、安定な動
作を図っている。
【００３９】次に、上記構成を有するクロック選択回路
２の動作を説明する。たとえば、ｇ番目の機能ブロック
が非作動状態（オフ状態）から作動状態（オン状態）に
切り替えられ、クロック生成回路１の逓倍器１１または
分周器１２により入力された外部クロック信号ＣＫをｎ
逓倍またはｍ分周されたｉ番目の生成クロック信号Ｓ１
ｉを必要とする旨の現ステイタス信号ＳＴＳ−ｇがハイ
レベルでラッチ群２１−ｇの入力側に供給され、かつク
ロック生成選択回路２３のオアゲート２０１に入力され
る。このとき、ラッチ２１−ｇｉにラッチされている前
ステイタス情報はｇ番目の機能ブロックが非作動状態
（オフ状態）で未使用であることからその出力はローレ
ベルに保持されており、この出力信号はオアゲート２０
２に入力されている。したがって、オアゲート２０１の
出力信号はハイレベルとなり、オアゲート２０２の出力
信号はローレベルに保持される。その結果、アンドゲー
ト２０５の出力信号Ｓ２０５はハイレベルに切り替わ
り、アンドゲート２０６の出力信号Ｓ２０６はローレベ
ルに保持される。
２の動作を説明する。たとえば、ｇ番目の機能ブロック
が非作動状態（オフ状態）から作動状態（オン状態）に
切り替えられ、クロック生成回路１の逓倍器１１または
分周器１２により入力された外部クロック信号ＣＫをｎ
逓倍またはｍ分周されたｉ番目の生成クロック信号Ｓ１
ｉを必要とする旨の現ステイタス信号ＳＴＳ−ｇがハイ
レベルでラッチ群２１−ｇの入力側に供給され、かつク
ロック生成選択回路２３のオアゲート２０１に入力され
る。このとき、ラッチ２１−ｇｉにラッチされている前
ステイタス情報はｇ番目の機能ブロックが非作動状態
（オフ状態）で未使用であることからその出力はローレ
ベルに保持されており、この出力信号はオアゲート２０
２に入力されている。したがって、オアゲート２０１の
出力信号はハイレベルとなり、オアゲート２０２の出力
信号はローレベルに保持される。その結果、アンドゲー
ト２０５の出力信号Ｓ２０５はハイレベルに切り替わ
り、アンドゲート２０６の出力信号Ｓ２０６はローレベ
ルに保持される。
【００４０】アンドゲート２０５の出力信号Ｓ２０５が
ハイレベルに切り替わったことから、オアゲート２０７
の出力である作動制御信号ＯＦはハイレベルからローレ
ベルに切り替わり、クロック生成回路１の所定の逓倍器
１１または分周器１２に出力される。このローレベルの
作動制御信号ＯＦを受けた逓倍器１１または分周器１２
は作動状態となり、ここで外部クロック信号ＣＫに基づ
き所望の周波数のクロック信号が生成され、同期回路１
３を介してセレクタ２２−１〜２２−ｊに入力される。
これと並行して、アンドゲート２０５の出力信号Ｓ２０
５がディレイ回路２０８で、安定な周波数のクロック信
号が生成されるまでの時間だけの遅延作用を受けてオア
ゲート２０９に出力される。したがって、オアゲート２
１４の出力がハイレベルとなりラッチ２１５に出力さ
れ、ラッチ２１５から所定のタイミングで信号Ｓ２１５
がラッチ群２１−１〜２１−ｊに出力される。その結
果、ラッチ群２１−ｇのラッチ２１−ｇｉにハイレベル
の現情報がラッチされ、すでに安定した周波数のｉ番目
のクロック信号が選択され、機能ブロックに安定に供給
される。そして、このとき、ラッチ２１−ｇｉの出力が
ハイレベルに切り替わることに伴い、オアゲート２０２
の出力信号がハイレベルとなり、アンドゲート２０５の
出力信号Ｓ２０５はローレベルに切り替わる。しかし、
オアゲート２０２の出力信号がハイレベルであることか
ら、作動制御信号ＯＦはローレベルに保持され、逓倍器
１１または分周器１２は作動状態に安定に保持される。
以降、ラッチ２１−ｇｉのステイタス情報がローレベル
に切り替わるまで、ｇ番目の機能ブロックに対するｉ番
目のクロック信号の出力状態が継続される。
ハイレベルに切り替わったことから、オアゲート２０７
の出力である作動制御信号ＯＦはハイレベルからローレ
ベルに切り替わり、クロック生成回路１の所定の逓倍器
１１または分周器１２に出力される。このローレベルの
作動制御信号ＯＦを受けた逓倍器１１または分周器１２
は作動状態となり、ここで外部クロック信号ＣＫに基づ
き所望の周波数のクロック信号が生成され、同期回路１
３を介してセレクタ２２−１〜２２−ｊに入力される。
これと並行して、アンドゲート２０５の出力信号Ｓ２０
５がディレイ回路２０８で、安定な周波数のクロック信
号が生成されるまでの時間だけの遅延作用を受けてオア
ゲート２０９に出力される。したがって、オアゲート２
１４の出力がハイレベルとなりラッチ２１５に出力さ
れ、ラッチ２１５から所定のタイミングで信号Ｓ２１５
がラッチ群２１−１〜２１−ｊに出力される。その結
果、ラッチ群２１−ｇのラッチ２１−ｇｉにハイレベル
の現情報がラッチされ、すでに安定した周波数のｉ番目
のクロック信号が選択され、機能ブロックに安定に供給
される。そして、このとき、ラッチ２１−ｇｉの出力が
ハイレベルに切り替わることに伴い、オアゲート２０２
の出力信号がハイレベルとなり、アンドゲート２０５の
出力信号Ｓ２０５はローレベルに切り替わる。しかし、
オアゲート２０２の出力信号がハイレベルであることか
ら、作動制御信号ＯＦはローレベルに保持され、逓倍器
１１または分周器１２は作動状態に安定に保持される。
以降、ラッチ２１−ｇｉのステイタス情報がローレベル
に切り替わるまで、ｇ番目の機能ブロックに対するｉ番
目のクロック信号の出力状態が継続される。
【００４１】次に、作動状態にあるｇ番目の機能ブロッ
クに対するｉ番目のクロック信号の供給を停止する場合
には、外部クロック信号ＣＫをｎ逓倍またはｍ分周され
たｉ番目の生成クロック信号Ｓ１ｉが不必要となった旨
の現ステイタス信号ＳＴＳ−ｇがローレベルでラッチ群
２１−ｇの入力側に供給され、かつクロック生成選択回
路２３のオアゲート２０１に入力される。このとき、ラ
ッチ２１−ｇｉにラッチされている前ステイタス情報は
ｇ番目の機能ブロックが作動状態（オン状態）で使用中
であることからその出力はハイレベルに保持されてお
り、この出力信号はオアゲート２０２に入力されてい
る。したがって、オアゲート２０１の出力信号はローレ
ベルとなり、オアゲート２０２の出力信号はハイレベル
となる。その結果、アンドゲート２０５の出力信号Ｓ２
０５はローレベルに保持され、アンドゲート２０６の出
力信号Ｓ２０６はローレベルからハイレベルに切り替わ
る。
クに対するｉ番目のクロック信号の供給を停止する場合
には、外部クロック信号ＣＫをｎ逓倍またはｍ分周され
たｉ番目の生成クロック信号Ｓ１ｉが不必要となった旨
の現ステイタス信号ＳＴＳ−ｇがローレベルでラッチ群
２１−ｇの入力側に供給され、かつクロック生成選択回
路２３のオアゲート２０１に入力される。このとき、ラ
ッチ２１−ｇｉにラッチされている前ステイタス情報は
ｇ番目の機能ブロックが作動状態（オン状態）で使用中
であることからその出力はハイレベルに保持されてお
り、この出力信号はオアゲート２０２に入力されてい
る。したがって、オアゲート２０１の出力信号はローレ
ベルとなり、オアゲート２０２の出力信号はハイレベル
となる。その結果、アンドゲート２０５の出力信号Ｓ２
０５はローレベルに保持され、アンドゲート２０６の出
力信号Ｓ２０６はローレベルからハイレベルに切り替わ
る。
【００４２】アンドゲート２０６の出力信号２０６がハ
イレベルに切り替わったことから、オアゲート２１１の
出力はハイレベルで、オアゲート２１０の出力はローレ
ベルであることから、ナンドゲート２１２の出力信号が
ハイレベルとなり、その結果アンドゲート２１３の出力
信号がハイレベルとなる。したがって、オアゲート２１
４の出力がハイレベルとなりラッチ２１５に出力され、
ラッチ２１５から所定のタイミングで信号Ｓ２１５がラ
ッチ群２１−１〜２１−ｊに出力される。その結果、ラ
ッチ群２１−ｇのラッチ２１−ｇｉにローレベルの現情
報がラッチされ、すでに安定した周波数のｉ番目のクロ
ック信号の選択が停止され、機能ブロックへの供給が停
止される。そして、ラッチ群２１−ｇのラッチ２１−ｇ
ｉの出力信号がローレベルになったことから、作動制御
信号ＯＦはローレベルからハイレベルに切り替わり、ク
ロック生成回路１の所定の逓倍器１１または分周器１２
に出力される。このハイレベルの作動制御信号ＯＦを受
けた逓倍器１１または分周器１２は非作動状態となり、
外部クロック信号ＣＫに基づく所望の周波数のクロック
信号の生成が停止される。このように、作動状態から非
作動状態への切り替え時は、クロック信号の出力停止が
遅延時間を持たせることなく行われ、かつ逓倍器１１ま
たは分周器１２のは非作動状態への切り替えは機能ブロ
ックへのクロック信号の供給を停止した後に行われる。
イレベルに切り替わったことから、オアゲート２１１の
出力はハイレベルで、オアゲート２１０の出力はローレ
ベルであることから、ナンドゲート２１２の出力信号が
ハイレベルとなり、その結果アンドゲート２１３の出力
信号がハイレベルとなる。したがって、オアゲート２１
４の出力がハイレベルとなりラッチ２１５に出力され、
ラッチ２１５から所定のタイミングで信号Ｓ２１５がラ
ッチ群２１−１〜２１−ｊに出力される。その結果、ラ
ッチ群２１−ｇのラッチ２１−ｇｉにローレベルの現情
報がラッチされ、すでに安定した周波数のｉ番目のクロ
ック信号の選択が停止され、機能ブロックへの供給が停
止される。そして、ラッチ群２１−ｇのラッチ２１−ｇ
ｉの出力信号がローレベルになったことから、作動制御
信号ＯＦはローレベルからハイレベルに切り替わり、ク
ロック生成回路１の所定の逓倍器１１または分周器１２
に出力される。このハイレベルの作動制御信号ＯＦを受
けた逓倍器１１または分周器１２は非作動状態となり、
外部クロック信号ＣＫに基づく所望の周波数のクロック
信号の生成が停止される。このように、作動状態から非
作動状態への切り替え時は、クロック信号の出力停止が
遅延時間を持たせることなく行われ、かつ逓倍器１１ま
たは分周器１２のは非作動状態への切り替えは機能ブロ
ックへのクロック信号の供給を停止した後に行われる。
【００４３】また、この作動状態にあるｇ番目の機能ブ
ロックに対するｉ番目のクロック信号の供給を停止する
場合に、他の機能ブロックでｉ番目のクロック信号の供
給を使用している場合には、他のディレイ回路２０８系
の信号ラインがアクティブ状態に保持され、かつ、オア
ゲート２１０，２１１、ナンドゲート２１２およびアン
ドゲート２１３により構成される抑止回路が機能し、セ
レクタ２２−１〜２２−ｊからのクロック信号の出力停
止が抑止される。
ロックに対するｉ番目のクロック信号の供給を停止する
場合に、他の機能ブロックでｉ番目のクロック信号の供
給を使用している場合には、他のディレイ回路２０８系
の信号ラインがアクティブ状態に保持され、かつ、オア
ゲート２１０，２１１、ナンドゲート２１２およびアン
ドゲート２１３により構成される抑止回路が機能し、セ
レクタ２２−１〜２２−ｊからのクロック信号の出力停
止が抑止される。
【００４４】以上と同様の動作は、同時に複数の機能ブ
ロックの切り替えが生じた場合も同様に行われる。
ロックの切り替えが生じた場合も同様に行われる。
【００４５】以上説明したように、本実施例によれば、
入力される単数の外部基本クロック信号ＣＫを、それぞ
れ異なる倍率（×１）〜（×ｎ）をもって逓倍する倍率
可変なｎ個の逓倍器１１−１〜１１−ｎと、２逓倍する
逓倍器１１−２により生成された外部クロック信号ＣＫ
の同期したクロック信号を異なる分率（×１／１）〜
（×１／ｍ）をもって分周する分率可変なｍ個の分周器
１２−１〜１２−ｍと、各逓倍器１１−１〜１１−ｎお
よび分周器１２−１〜１２−ｍにより生成された周波数
が異なるｋ（ｎ＋ｍ）個のクロック信号を入力される基
本クロック信号ＣＫに同期させて出力する同期回路１３
により構成されたロック生成回路１、およびクロック生
成回路１で生成された複数のクロック信号を受けて、図
示しないシステムの各機能ブロックに対し、必要な複数
の周波数のクロック信号を各機能ブロックから送出され
たステイタス信号ＳＴＳに基づき、選択的に各機能ブロ
ックの動作状況に応じて周波数を切り替えて供給し、ク
ロック信号の切り替えにより、使われなくなった周波数
を生成するクロック生成回路１における逓倍器１１−１
〜１１−ｎまたは分周器１２−１〜１２−ｍをその都度
停止させるための作動制御信号ＯＦを生成し、クロック
生成回路１に出力するクロック選択回路２を設けたの
で、必要な複数の周波数のクロック信号を供給でき、シ
ステム内の各ブロックの動作状況に応じて、そのブロッ
クに供給される周波数を切り替えることで各ブロックの
不要な電流消費を防止できる。また、使われていない周
波数を作り出す逓倍器および分周器をその都度停止させ
ることができ、不要な電流消費を防止でき、ひいてはシ
ステムあるいはチップ全体の低消費電力化を図れる利点
がある。
入力される単数の外部基本クロック信号ＣＫを、それぞ
れ異なる倍率（×１）〜（×ｎ）をもって逓倍する倍率
可変なｎ個の逓倍器１１−１〜１１−ｎと、２逓倍する
逓倍器１１−２により生成された外部クロック信号ＣＫ
の同期したクロック信号を異なる分率（×１／１）〜
（×１／ｍ）をもって分周する分率可変なｍ個の分周器
１２−１〜１２−ｍと、各逓倍器１１−１〜１１−ｎお
よび分周器１２−１〜１２−ｍにより生成された周波数
が異なるｋ（ｎ＋ｍ）個のクロック信号を入力される基
本クロック信号ＣＫに同期させて出力する同期回路１３
により構成されたロック生成回路１、およびクロック生
成回路１で生成された複数のクロック信号を受けて、図
示しないシステムの各機能ブロックに対し、必要な複数
の周波数のクロック信号を各機能ブロックから送出され
たステイタス信号ＳＴＳに基づき、選択的に各機能ブロ
ックの動作状況に応じて周波数を切り替えて供給し、ク
ロック信号の切り替えにより、使われなくなった周波数
を生成するクロック生成回路１における逓倍器１１−１
〜１１−ｎまたは分周器１２−１〜１２−ｍをその都度
停止させるための作動制御信号ＯＦを生成し、クロック
生成回路１に出力するクロック選択回路２を設けたの
で、必要な複数の周波数のクロック信号を供給でき、シ
ステム内の各ブロックの動作状況に応じて、そのブロッ
クに供給される周波数を切り替えることで各ブロックの
不要な電流消費を防止できる。また、使われていない周
波数を作り出す逓倍器および分周器をその都度停止させ
ることができ、不要な電流消費を防止でき、ひいてはシ
ステムあるいはチップ全体の低消費電力化を図れる利点
がある。
【００４６】
【発明の効果】以上説明したように、本発明のクロック
信号発生装置によれば、必要な複数の周波数のクロック
信号を供給でき、システム内の各ブロックの動作状況に
応じて、そのブロックに供給される周波数を切り替える
ことで各ブロックの不要な電流消費を防止できる。ま
た、未使用の周波数を作り出す逓倍器および分周器をそ
の都度停止させることができ、不要な電流消費を防止で
き、ひいてはチップ全体の低消費電力化を図れる利点が
ある。
信号発生装置によれば、必要な複数の周波数のクロック
信号を供給でき、システム内の各ブロックの動作状況に
応じて、そのブロックに供給される周波数を切り替える
ことで各ブロックの不要な電流消費を防止できる。ま
た、未使用の周波数を作り出す逓倍器および分周器をそ
の都度停止させることができ、不要な電流消費を防止で
き、ひいてはチップ全体の低消費電力化を図れる利点が
ある。
【図１】本発明に係るクロック信号発生装置の一実施例
を示すシステム構成図である。
を示すシステム構成図である。
【図２】本発明に係る逓倍器の構成例を示すブロック図
である。
である。
【図３】図２において３逓倍器を構成した場合の各部の
入出力波形を示すタイミングチャートである。
入出力波形を示すタイミングチャートである。
【図４】図２におけるパルスセレクタ１０６の構成例を
示す回路図である。
示す回路図である。
【図５】本発明に係るリセット信号生成回路例を示す図
である。
である。
【図６】図５におけるパルスカウンタ１１１の具体的な
構成例を示す回路図である。
構成例を示す回路図である。
【図７】図４および図６における要部の入出力波形を示
すタイミングチャートである。
すタイミングチャートである。
【図８】図６におけるカウンタの具体的な構成例を示す
回路図である。
回路図である。
【図９】本発明に係る分周器の構成例を示すブロック図
である。
である。
【図１０】図９におけるクロックカウンタの構成例を示
す回路図である。
す回路図である。
【図１１】本発明に係るクロック選択回路の構成例を示
す回路図である。
す回路図である。
１…クロック生成回路
１１−１〜１１−ｎ…逓倍器
１２−１〜１２−ｍ…分周器
１３…同期回路
２…クロック選択回路
２１−１〜２１ーｊ…ラッチ群
２２−１〜２２−ｊ…セレクタ
２３…クロック生成選択回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/04 301
Claims (5)
- 【請求項１】 システムを構成する少なくとも１つの機
能ブロックに対して任意の周波数のクロック信号を生成
して供給するクロック信号発生装置であって、 入力される単数の基本クロック信号に基づき、指定され
た倍率をもって逓倍する倍率可変な少なくとも１つの逓
倍器および指定された分率をもって分周する分率可変な
少なくとも１つの分周器を備えたクロック生成回路と、 上記クロック生成回路において生成された複数の周波数
のクロック信号から、各機能ブロックの動作情報に基づ
き必要な周波数のクロック信号を選択して当該機能ブロ
ックに供給するクロック選択回路と、を有し、 上記逓倍器は、 上記基本クロック信号から所定パルス幅の第１のパルス
信号を生成する第１のパルス信号生成回路と、 外部からの倍率を指定する自然数に基づいてディレイ値
を決定する回路と、 入力されたパルス信号を上記ディレイ値に基づいて遅延
させるディレイ回路と、 上記第１のパルス信号または第２のパルス信号の入力毎
に出力レベルを第１のレベルと第２のレベルに切り替え
て出力する出力回路と、 上記ディレイ回路から出力されたディレイパルス信号を
受けて、外部からの倍率を指定する自然数を用いて、互
いに相補の関係にある第２および第３のパルス信号を生
成し、上記第２のパルス信号を、上記ディレイ回路及び
上記出力回路に入力させる第２のパルス信号生成回路
と、 上記第１のパルス信号生成回路により生成された第１の
パルス信号と上記第３のパルス信号との位相比較を行
い、その結果を上記ディレイ回路に帰還させて位相調整
を行う回路と、を有する クロック信号発生装置。 - 【請求項２】 上記分周器は、基本となるクロック信号
から所定パルス幅のパルス信号を生成するパルス信号生
成回路と、 上記パルス信号生成回路により生成されたパルス信号を
受けて、外部からの分率を指定する自然数分だけ遅延さ
せる回路と、 上記遅延させる回路の遅延分に相当するパルス幅のクロ
ック信号を出力する出力回路とを有する請求項１のクロ
ック信号発生装置。 - 【請求項３】 クロック信号の切り替えにより、未使用
となった周波数を生成する逓倍器または分周器を停止さ
せる回路を有する請求項１または２記載のクロック信号
発生装置。 - 【請求項４】 上記クロック選択回路は、複数の機能ブ
ロックから出力された複数のステイタス信号をそれぞれ
ラッチする複数のラッチ群と、 上記各ラッチ群にラッチされている機能ブロックのステ
イタス情報に基づいて、上記クロック生成回路の各逓倍
器および分周器により生成され出力された任意の周波数
に設定されている複数のクロック信号から必要な周波数
のクロック信号を選択して所望の機能ブロックに出力す
るセレクタと、 上記ラッチ群におけるステイタス信号の入出力情報から
各セレクタのクロック信号の選択のタイミング調整、お
よびクロック生成回路の各逓倍器および分周器のうち
の、所定の機能ブロックで必要な使用周波数のクロック
信号を生成するものだけ作動状態に保持し、未使用な周
波数のクロック信号を生成するものは非作動状態に保持
するための作動制御信号を生成して上記クロック生成回
路に出力するクロック生成選択回路とを有する請求項
１、２または３記載のクロック信号発生装置。 - 【請求項５】 所定の機能ブロックで未使用となった周
波数のクロック信号であって、他の機能ブロックで使用
されている周波数のクロック信号があるときに、セレク
タからのクロック信号の出力停止を抑止する抑止回路を
有する請求項４記載のクロック信号発生装置。
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