JPH0483413A

JPH0483413A - 発振回路及び集積回路

Info

Publication number: JPH0483413A
Application number: JP2198828A
Authority: JP
Inventors: Koji Takeda; 幸二竹田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-07-26
Filing date: 1990-07-26
Publication date: 1992-03-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はディジタル回路のみで構成された発振回路に関
するものであり、その目的は発振回路を集積回路（ゲー
トアレイ、スタンダードセル等）の中に入れてしまうこ
とである。

［従来の技術３パーソナルコンピュータ等の情報処理装置には数多くの
発振回路が使われている。ＣＰＴＪのクロック、ビデオ
回路用のクロック、ＦＤＤ用のクロック、ＨＤＤ用のク
ロック、Ｒ５２３２Ｃ用のクロック、ＲＴＣ（リアルタ
イムクロック）用のクロック等、いろいろな周波数の数
多くのクロックが必要であり、従来は水晶振動子を用い
た発振回路が広く使われていた。水晶振動子を用いた発
振回路は精度が非常によく、情報処理装置用のクロック
として最適ではあるが、必要な周波数の数だけ水晶振動
子と発振回路が必要であり、コストが高く、又実装スペ
ースが大きくなってしまうという欠点がある。

コスト及び実装スペースの問題を解決したものとして、
Ｐ　Ｌ　Ｌ　（Ｐｈａｓｅ　１ｏｃｋｅｄ　１ｏｏｐｌ
技術を用いたクロック発生回路が考え出された。これを
第２図に示す。第２図（ａ）の３０が４つのクロック出
力をもつクロック発生回路であり、これは、１つのＩＣ
（集積回路）の中に納められている。

１０が基準クロック入力であり、２４〜２７はＰＬＬ回
路である。２０〜２３はＰＬＬ回路２４〜２７で作られ
たクロック出力である。これまで、４つの水晶振動子と
発振回路で作り出していたものを第２図（ａ）は１つの
ＩＣのみで実現しており、コストおよびスペースの面で
大きな改善がはかられた。ＰＬＬ回路について第２図（
ｂ）でもう少し詳しく説明する。第２図（ｂ）は第２図
（ａ）の中のＰＬＬ回路２４のブロック図を示したもの
である。１１は分周器であり、基準クロック入力１０を
Ｍ分周（Ｍはあらかしめ設定された値）して出力する。

したがって分周器１１の出力１２の周波数は基準クロッ
ク人力１０の周波数をｆｉｎと表わすと、ｆｉｎ／Ｍと
なる。１３は位相検出器（Ｐｈａｓｅ　ｄｅｔｅｃｔｏ
ｒ　）であり、その出力はループフィルタ１４を通して
Ｖ　Ｃ，０（Ｖｏｌｔａｇｅｃｏｎｔｒｏｌｌｅｄ　ｏ
ｓｃｉｌｌａｔｏｒ　）　１５の入力となる１位相検出
器１３は１２と１８の信号の周波数および位相を比較し
、その結果を出力し、これがフィルタ１４を介してＤＣ
レベルの信号となってｖＣ０１５の入力に供給され、こ
れがＶＣＯ１５の圧力２０の周波数を制御する。ＶＣＯ
１５の出力は分周器１７の入力に接続され、ここで分周
されてＣＮ分周、Ｎはあらかじめ設定された値）その出
力１８が位相検出器１３のもうひとつの入力となる。ク
ロック出力２０の周波数をｆｏｕｔと表わすと、信号１
８の周波数はｆ　ｏ　ｕ　ｔ　／　Ｎとなり、これが信
号１２と周波数および位相が同じになるように制御され
る。すなわちｆｉｎ／Ｍ：＝ｆｏｕとＮの値を適当に選
ぶことによって希望の周波数をつくり出すことができる
。

［発明が解決しようとする課題］第２図のＰＬＬ技術を用いたクロック発生回路はひとつ
のＩＣで数種類のクロックを作り出すことができ非常に
便利ではあるが、多くの部分がアナログ回路であるため
、これをディジタル回路で作られたコントローラといっ
しょにひとつのＩＣの中に入れることはできない、最近
のパーソナルコンピュータの回路は集積化が非常に進ん
でおり、クロック発生回路もコントローラの中に入れて
しまうことが望ましい、これは集積化の面だけではなく
、電波ノイズの面でも非常に望ましい。

というのはクロック発生回路（又は発振回路）をコント
ローラの中に入れてしまうことによってクロック信号が
回路基板上を走りまわることがな（なり、（又は少なく
なり）、クロック信号のはいまわりによる輻射ノイズが
低減されるがらである。

発振回路（クロック発生回路）をすべてディジタル回路
で実現し、ゲートアレイやスタンダードセルの中にこれ
を入れてしまえるようにしようというのが本発明の目的
である。

ディジタル回路による発振回路としてはこれまでにも第
３図のようなものがあった。遅延素子５３．５４．５５
．５６を直列接続し、これをＮＡＮＤゲート５２で反転
してフィードバックするというものである。５１は初期
化信号であり、発振開始前はローレベルにして、各素子
を初期化しておき、これをハイレベルにすることによっ
て発振が始まる。５７は発振出力である。第３図の発振
回路の発振周期は５２．５３．５４．５５．５６の遅延
の総和（各素子の立上がりの遅延と立下りの遅延をすべ
てたしたもの）となる、ディジタル回路の各素子の遅延
は、ＩＣの製造バラツキ、電圧、周囲温度によって大き
く変化するため、第３図の発振回路は周波数の変動範囲
が広く周波数の精度があまり要求されない場合にのみ使
われている。すなわち、精度の高い発振回路としては不
適である。

本発明の目的は従来技術の以上のような問題点を解決し
、精度の高い発振回路を完全ディジタル回路で実現し、
これをゲートアレイやスタンダドセルの中に入れてしま
えるようにしようというものである。

［課題を解決するための手段］そのための手段は、第３図の従来のディジタル発振回路
をベースとして、この中の遅延素子によるループ（第３
図の５２．５３．５４．５５．５６の部分）の長さを可
変とし、又この発振回路の発振周波数を測定し、これを
あらかじめ設定された値（目標の周波数）と比較する手
段を設け、その比較結果によって、遅延素子によるルー
プの長さを調整しくすなわち発振周期を調整し）、常に
目標の周波数に近い周波数で発振させようというもので
ある。

以下実施例にもとづいて本発明の詳細な説明する。

［実　施　例］第１図（ａ）が本発明による発振回路の実施例である。

１００がループ発振回路である。２００は周波数測定回
路であり、ループ発振回路１００の発振周波数を測定し
、これをあらかじめあ設定された周波数（目標の周波数
）と比較する機能をもつ、３００は制御回路であって、
周波数測定回路２００の測定結果によってループ発振回
路１００の中のセレクタ１０６を制御して、ループの長
さを調整し、これによってループ発振回路１００の発振
周波数を常に目標の周波数に近づけるように制御してい
る。

ループ発振回路１００の構成は、第３図をペースとして
いる。１０２〜１０５は遅延素子であり、各遅延素子の
出力１２１〜１２４のうちのいづれかひとつが、セレク
タ１０６によって選択され、選択された信号１０７がＮ
ＡＮＤゲート１０１で反転されて、遅延素子１０２の入
力へ、ループバックしている。４００は初期化信号であ
り、ローレベルのとき、ループ発振回路１００は初期化
され、ハイレベルにすると発振を始める。セレクタ１０
６は制御回路３００からの選択信号３１０によって制御
されている。第１図（ａ）の１００において遅延素子の
数、および各遅延素子の遅延量については特に明記して
いないが、これらは発振させたい周波数とその精度によ
って決まってくる。たとえば、５ＭＨｚ　（周期は２０
０ｎｓ）で精度が１％の発振出力を得たい場合を考えて
みよう、又、各遅延素子の遅延量が０．５ｎｓ〜１、Ｏ
ｎｓの間で変動するとしよう、この場合２００個の遅延
素子を直列に接続しておき、１００個目から２００個目
までの遅延素子の出力のいずれかを選択することによっ
て、総遅延１００ｎｓ、すなわち周期２００ｎｓの信号
を作り出すことができる。発振波形はハイレベルとロー
レベルのデユーティが等しいことが望ましく、そのため
には、遅延素子ＩＱ２〜１０５の立上り時の遅延と立下
り時の遅延が等しい必要がある。これを実現するひとつ
の方法としては、第１図（ｂ）に示すように２つの特性
の等しいインバータ１１０．１１１を直列に接続するこ
とによってひとつの遅延素子を作るという方法がある。

セレクタ１０６の詳細図は第１図（Ｃ）のようになって
いる、１３５〜１３８はＡＮＤゲートであり、１３９は
ＯＲゲートである。１３５〜１３９のＡＮＤ−ＯＲ回路
によってセレクタが構成され、遅延素子の出力１２１−
１２４のうちのいずれかびとつが選択されるわけである
が、その選択信号３１０（３１１〜３１４が各選択信号
である）のタイミングには非常に注意を要する。遅延素
子１０２〜１０５の状態を考慮せずに選択信号３１０を
切換えると、セレクタの出力１０７に切換時のヒゲ（非
常に短いパルスで本来出てはいけない信号）が出てしま
う危険性があり、この場合、ループ発振回路１００が正
しく発振しなくなってしまう。

これを防ぐためにフリップフロップ１３１〜１３４があ
る。各遅延素子の出力を選択する信号は対応する遅延素
子の出力がハイレベルからローレベルに変化した直後に
切換わるようになっている。

たとえば１２１の信号を選択する信号３１１はフリップ
フロップ１３１によってタイミング調整が行なわれ、１
３１の出力は、１２１がハイレベルからローレベルに変
化した直後に切換ねるようになっている。これによりて
ＡＮＤゲート１３５の出力にヒゲが出ることを防げる。

ループ発振回路１００の各部の信号のタイミングと、選
択信号（各フリップ２０ツブのＱ出力）のタイミングの
関係をまとめると第１図（ｄ）のようになる。

周波数測定回路２００は基準クロック入力５００を基準
信号として、ループ発振回路１００の発振出力６００の
周波数を測定する。ここで基準クロック入力５００の周
波数を２５ＫＨｚとし、ハイレベルとローレベルのデユ
ーティが１対１であるとする。又、発振出力６００の目
標の周波数を５ＭＨｚとする。このとき基準クロック入
力５００の周期は４０μｓとなり、ハイレベルの期間は
２０ＬＬＳとなる。２０１はＡＮＤゲートであり、基準
クロック入力５００がハイレベルの間、すなわち２０μ
ｓの間、発振出力６００のパルスをゲートしてやり、こ
のパルス数をカウンタ２０２でカウントする。このカウ
ント値をＸとすると、発振出力６００の周波数は０．０
５ｘｘＭＨｚとなる。Ｘが１００のとき、発振出力６０
０の周波数はちょうど目標の周波数の５ＭＨｚとなる。

２０３はレジスタであり、目標の周波数に相当する数値
を格納しておく。この場合は１００　（５ＭＨｚに相当
）という数を格納しておく、２０４は比較回路であり、
カウンタ２０２とレジスタ２０３の大小を比較し、その
結果を２１０に出力する。制御回路３００は比較結果の
出力２１０によって、セレクタ１０６を制御している。

制御回路３００はカウンタ２０２の値がレジスタ２０３
の値より大きいとき、すなわち、発振出力６００の周波
数が目標の周波数５ＭＨｚより高いときは、セレクタ１
０６が現在選択している遅延素子よりひとつ後段の遅延
素子（第１図（ａ）では右側）を選択して、発振周波数
を下げるように制御し、又逆にカウンタ２０２の価がレ
ジスタ２０３の価より小さいとき、すなわち発振出力６
００の周波数が目標の周波数５ＭＨｚより低いときは、
セレクタ１０６が現在選択している遅延素子より、ひと
つ前段の遅延素子（第１図（、ａ）では左側）を選択し
、発振周波数を上げるように制御している。このような
制御によって、電圧や温度が変化し、各遅延素子の遅延
量が変化しても、発振出力６００の周波数は常に５ＭＨ
ｚに近づくように制御され続ける８以上のようにして比
較的精度のよい発振回路がディジタル回路のみによって
実現された。

〔発明の効果１本発明によって比較的精度のよい発振回路がディジタル
回路のみによって実現された。これによって、発振回路
を各種コントローラ（これはすべてディジタル回路で構
成されているンといっしょにひとつのゲートアレイやス
タンダードセルの中に入れてしまうことができるように
なり回路の集積化が進む、すなわち、基板スペースが小
さくなり、又コストも大幅にダウンすることができる。

又クロック信号がＩＣの中をほとんど走りまわっていて
、ＩＣの外に出す必要がなくなってくるために、基板上
を走りまわるクロック線が大幅にへり、これは電ｇ１波
ノイズの低減にも非常に役立つ。

【図面の簡単な説明】

第１図（ａ）は本発明による発振回路の実施例を示す図
である。第１図（ｂ）は第１図（ａ）の遅延素子１０２
〜１０５の実施例を示す図である、第１図（Ｃ）はセレ
クタ１０６の詳細図であり、第１図（ｄ）はそのタイミ
ングチャートである。第２図（ａ）はアナログＰＬＬ技
術を用いたクロック発生回路（従来の技術）の実施例を
示す図であり、第２図（ｂ）は第２図（ａ）のＰＬＬ回
路２４のブロック図である。第３図は従来のディジタル
回路による発振回路図である。ｌＯ・・・・・・基準クロック人力１１・・・・・・分周器（Ｍ分周）１２・・・・・・分周器の出力１３・・・・・・位相検出器（Ｐｈａｓｅ　ｄｅｔｅｃｔｏｒｌ１４・・　・　・・・ループフィルタ１５−−　・・・・ＶＣＯ（Ｖｏｌｔａｇｅｃｏｎｔｒ
ｏｌｌｅｄ　ｏｓｃｉｌｌａｔｏｒｌ１７・・・・・・
分周器（Ｎ分周）１８・・・・・・分周器の出力２０〜２３・・・クロック出力２４〜２７・・・ＰＬＬ回路３０　・　・　・　・　・５１　・　・　・　・　・５２　・　・　・　・　・５３〜５６　・　・５７　・　・　・　・　・１００　・　・　・　・　・１０１　　・　・　・　・　・１０２〜１０５　　・１０６　・　・　・　・　・１０７　　・　・　・　・　・１１０．１１１　　・１２１〜１２４　　・１３１〜１３４　　・１３５〜１３８　　・１３９　・　・　・　・　・２００　　・　・　・　・　・２０１　　・　・　・　・　・２０２　・　・　・　・　・２０３　・　・　・　・　・２０４　・　・　・　・　・・クロック発生回路・初期化信号・ＮＡＮＤゲート・遅延素子・発振出力・ループ発振回路・ＮＡＮＤゲート・遅延素子・セレクタ・選択された信号・インパーク（反転回路）・遅延素子の出力・フリップフロップ・ＡＮＤゲート・ＯＲゲート・周波数測定回路・ＡＮＤゲート・クロック・レジスフ・比較回路２１０　　・　・　・　・　・３００　・　・　・　・　・３１０　　・　・　・　・　・３１１　、３１４　・４００　・　・　・　・　・５００　・　・　・　・　・６００　・　・　・　・　・・比較結果の出力・制御回路・選択信号・各選択信号・初期化信号・基準クロック入力・発振出力以上出願人　セイコーエプソン株式会社代理人　弁理士　鈴　木　喜三部（他１名）第１図（Ｃ）

Claims

【特許請求の範囲】

（１）Ａ、直列に接続された多段の遅延素子と各遅延素
子の出力のうちのひとつを外部からの選択信号によって
選択するセレクタとセレクタの出力を反転して、前記の
直列に接続された遅延素子群の入力に接続するゲートと
から構成されたループ発振回路とＢ、前記ループ発振回路の発振出力の周波数を測定し、
これとあらかじめ設定された周波数とを比較する機能を
もつ周波数測定回路とＣ、前記周波数測定回路の測定結果によって、前記ルー
プ発振回路の中のセレクタの選択信号を制御する制御回
路とから構成される発振回路であって、前記制御回路は
、ａ、前記ループ発振回路の発振周波数が前記のあらかじ
め設定された周波数より大きいときは、前記ループ発振
回路のセレクタが現在選択している遅延素子の出力より
後段の遅延素子の出力を選択するように制御し、ｂ、前記ループ発振回路の発振周波数が前記のあらかじ
め設定された周波数より小さいときは、前記ループ発振
回路のセレクタが現在選択している遅延素子の出力より
前段の遅延素子の出力を選択するように制御することによって、前記ループ発振回路の発振周波数を常に
前記のあらかじめ設定された周波数に近づけていること
を特徴とする発振回路。
（２）前記の遅延素子が特性の等しい２つのインバータ
の直列接続によって構成されていることを特徴とする請
求項１記載の発振回路。
（３）請求項１記載の発振回路を１チップの集積回路の
一部として有することを特徴とする集積回路。